WO2001009956A1 - Verfahren zum herstellen eines trench-mos-leistungstransistors - Google Patents

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trench
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insulating
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Joost Larik
Franz Hirler
Manfred Kotek
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Infineon Technologies Ag
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Definitions

  • the present invention relates to a method for producing a trench MOS power transistor, in which at least one trench is introduced into a semiconductor body, which is then at least partially filled with a conductive material separated from the inner surface of the trench by an insulating layer, the insulating layer thus m the trench is introduced so that it is provided in the region of the lower end of the trench with a greater layer thickness than at its upper end.
  • the channel resistance of a MOS transistor can be reduced by significantly increasing the channel width per unit area.
  • the resistance of the drift path which is also referred to as "epi resistance" since the drift path is preferably located in an epitaxial layer applied to a semiconductor substrate, can be reduced by using deep trenches (cf. US 4,941,026).
  • deep trenches require that a thicker insulating layer, which is also referred to here as a field plate, is used in the lower region of these trenches than in the upper region, ie in the channel region, with the actual gate oxide.
  • the gate oxide When developing trench MOS power transistors, achieving the required gate oxide quality is a particular challenge.
  • the gate oxide must be grown on a wide variety of crystal orientations, because the trench base and the edge or corner lying on the surface of the semiconductor body must also be covered with an insulating layer, that is to say the gate oxide. Since the speed of oxide growth depends on the crystal orientation, this leads to an unwanted broadening of the thickness distribution of the gate oxide over the trench.
  • the oxidation of curved silicon surfaces causes thinning in the gate oxide and peaks in the silicon of the semiconductor body. This, in turn, has a negative effect on the electrical noise of the gate oxide because the thinnest point determines the breakdown field strength.
  • the conductive gate material in particular doped polysilicon, must be led out over the edge at some point in order to connect it electrically. The gate oxide is particularly at risk of breakthrough at this point.
  • trench MOS power transistors Another goal in the development of trench MOS power transistors is to modulate the electrical field peaks in the case of blocking in such a way that law multiplication occurs in the semiconductor body and not at an interface.
  • the avalanche breakthrough at the interface between the semiconductor body and the gate oxide has in fact led to the injection of hot charge carriers ms gate oxide and thus a drift of the component.
  • the previous methods for producing such trench MOS power transistor cells in which an insulating layer in the lower region of the trench is thicker than in the upper region, are relatively complex.
  • This object is achieved in a method for producing a trench MOS line transistor, in which at least one trench is introduced into a semiconductor body and is then at least partially filled with a conductive material separated from the inner surface of the trench by an insulating layer, the insulating layer thus the trench is introduced by providing it with a greater layer thickness in the region of the lower end of the trench than at the upper end thereof, according to the invention, in that (a) the semiconductor body of the at least one trench is introduced, (b) the walls and the bottom of the trench is covered with a first insulating film, (c) the lower end of the trench is filled with a first auxiliary layer,
  • the trench is filled with the conductive material and (f) source and body zones are introduced into the semiconductor body and metallizations are applied to contact these zones.
  • a further auxiliary layer is applied to these areas as a mask. You can also deviate from the specified order, for example by creating the source and body zones first.
  • a structure which both mitigates the critical points with regard to gate oxide quality and also permits modulation of the field distribution by means of a trench field plate in the active region.
  • the actual MOS structure of the transistor with the gate oxide is located in the upper part of a trench.
  • the dielectric (field plate) is thicker than the gate oxide.
  • Ron on-resistance
  • the transition between gate oxide and field plate oxide is preferably graduated. An abrupt transition led to unfavorable field peaks in the silicon.
  • the trenches can be arranged both cells, strips and any other geometric shapes.
  • the trench can also be filled with the first auxiliary layer and etched back so that the first auxiliary layer remains at the lower end of the trench.
  • the gate material is attached to the surface of the thick oxide
  • a silicon substrate highly doped with boron can be used as the starting material, onto which a p-type epitaxial layer with a dopant concentration of 1 ⁇ 10 14 to 1 ⁇ 10 18 charge carriers cm -3 is deposited.
  • the trenches can then be etched in the usual way with the aid of a structured trench mask, which consists, for example, of silicon dioxide. After the trenches are made, this trench mask is removed.
  • the trenches themselves can be designed as strips or as a grid for a cell structure.
  • the width of the trenches should be greater than twice the width of a later applied first insulating film made of, for example, silicon dioxide (field oxide).
  • This first insulating film is applied with a layer thickness which depends on the voltage class for which the trench MOS transistor cell is to be used.
  • the layer thicknesses can range from less than 0.1 ⁇ m to a few ⁇ m. If steps of the insulating film on its later upper edge are to be avoided, it is expedient to use a multilayer system for the first insulating film, that is to say the first insulating film composed of several layers of, for example, thermal silicon dioxide by thermal oxidation of the trench-etched semiconductor body and a deposited silicon dioxide (TEOS). Alternatively, these materials can also be used for the first insulating film if it consists of only one layer.
  • TEOS deposited silicon dioxide
  • photoresist can advantageously be used, which first reaches over the silicon edge of the semiconductor body and then the trenches are etched back under the so-called “lower body edge", an n-conducting trough of the p-conducting epitaxial layer.
  • a temperature treatment (“postbake") is preferably carried out.
  • the corresponding areas of the first insulating film can be masked with a further auxiliary layer.
  • Photoresist for example, can be used for this additional auxiliary layer.
  • the first insulating film is etched isotropically, for example by wet chemical means, so that this first insulating film only remains under the first auxiliary layer.
  • the first auxiliary layer is then removed.
  • the gate insulating layer is then grown from, for example, silicon dioxide, the so-called gate oxide, the layer thickness of which, depending on the intended threshold voltage of the trench MOS transistor cell, is between a few n to over 100 n. It is important, however, that this gate insulating layer, which forms the second insulating film, is thinner than the final thickness of the insulating film.
  • the trench MOS transistor cell is manufactured in the usual way:
  • the body area masked by the first insulating film or by its own photo technology, is implanted and diffused.
  • the gate material in particular polycrystalline silicon, is then deposited and doped. After a structured etching back of the gate material to below the silicon top edge of the semiconductor body, the gate material can optionally be sealed with an insulating layer follow from silicon dioxide to prevent out diffusion of dopants. This sequence of diffusion of the body area and structuring or sealing of the gate material could possibly also be changed, ie reversed.
  • body strengthening is introduced. This is preferably done by implanting an n + -lecting zone in the n-conductive body region if the semiconductor substrate is p-conductive.
  • the respective line types can also be reversed.
  • This body reinforcement causes a reduction in the breakdown voltage of the MOS transistor cell at the stage between the first thicker insulating film and the second thinner insulating film, ie at the so-called oxide stage in the
  • a preferred dopant concentration for body reinforcement is approximately 1 x 10 18 charge carriers c " .
  • the body reinforcement and further doping can also be introduced at another time, for example at the beginning of the process.
  • the source zone is followed by an implantation of the source zone, which implantation can be masked by the first insulating film or by a separate photo technique.
  • the contact holes are etched.
  • the invention enables in particular the following advantages:
  • a silicon dioxide layer 4 or another suitable material as a mask trench 2 which essentially extends as far as the silicon substrate 1 and can penetrate it.
  • shallower depths of the trench 2 are also possible.
  • a sacrificial oxide can also be applied to increase the mobility of the interface and then removed again.
  • the silicon substrate 1 and the layer 3 can both be doped with boron, the dopant concentration m in the layer 3 being approximately 1 ⁇ 10 14 to 1 ⁇ 10 18 charge carriers approximately.
  • the silicon dioxide layer 4 serving as a trench mask is removed.
  • a first silicon dioxide film 5 is then deposited as field oxide with a layer thickness which depends on the desired voltage class for the MOS transistor cell, as explained above.
  • Preferred layer thicknesses are between 0.1 ⁇ m to a few ⁇ m.
  • several layers of, for example, thermally oxidized silicon dioxide by oxidation of the trench-etched semiconductor body and deposited silicon dioxide (TEOS or LPCVD oxide) can also be provided for the field oxide.
  • the desired chamfering of the oxide or the graded transition from gate oxide to field plate oxide results from the higher wet chemical etch rate of the LPCVD oxide compared to the thermal oxide.
  • the thickness of the two layers is chosen so that the oxide in the trench bottom withstands the voltage requirements of the transistor.
  • auxiliary layer 6 of, for example, photoresist is applied to the edge of the semiconductor body, hardened and jerked, so that the trench 2 remains only "plugs" under the lower edge of the body. If photoresist is used for the auxiliary layer 6, this is followed by a temperature treatment (“postbake”). The structure shown in FIG. 2 is thus obtained.
  • additional masking can then be carried out by means of a further auxiliary layer 7 made of photoresist, which is exposed and developed, as a result of which the field oxide 5 remains below this further auxiliary layer 7 in the event of subsequent repairs.
  • the two trenches below the auxiliary layer 7 are so-called “inactive” trenches in contrast to the other, “active” trenches.
  • the inactive trenches are used, for example, for electrical connection of the gates, as gate fingers and - as already mentioned - for the edge construction.
  • the two auxiliary layers 6 and 7 are then removed, i.e. the photoresist is removed.
  • a gate insulating film 5 'made of silicon dioxide is grown, which is thinner than the first insulating film 5, so that the trench 2 forms a step ("oxide step") 33.
  • This step 33 can be chamfered if multiple layers are used for the first insulating film 5, as explained above.
  • the angle of the beveled step 20 to the vertical can be, for example, 17 °. Of course, other angles are also possible.
  • the gate insulating layer 5 is 1 depending on the intended threshold voltage of the trench MOS-transistor cell with a layer thickness of a few s to over 100 nm is provided. In any case, however, the layer thickness of the gate insulating layer 5 'is less than the final thickness of the first insulating film 5.
  • n-conducting body region 9 This is followed by an implantation and out-diffusion of an n-conducting body region 9, which implantation can be masked by the field oxide 5 or 5 'or by a separate photo technique.
  • gate material 8 made of, for example, polycrystalline silicon is deposited and doped, whereby the structure shown in FIG. 4 is obtained.
  • the gate material 8 is then structured with the aid of a masking layer 10 made of, for example, photoresist, etched back to below the top edge of silicon, so that the structure shown in FIG. 5 is produced.
  • a masking layer 10 made of, for example, photoresist
  • the low-poly material 8 can be sealed using, for example, a thin silicon dioxide layer, not shown in the drawings, in order to prevent dopants from diffusing out of the low-poly material 8.
  • a photoresist layer 11 with an uncritical flank over the polycrystalline material 8 on the left in FIG. 6, as well as an implantation and, if appropriate, an annealing of an n + -leiding body reinforcement zone 12 in the region of the oxide stage 33 in order to reduce the breakdown voltage of the Lower trench MOS transistor cell below the breakdown voltage at oxide stage 33 in trench 2.
  • the dopant concentration of this zone 12 is preferably about 1 x 10 18 charge carriers cm "3. The structure shown in FIG. 6 is thus present.
  • a p + " -lecting source zone 18 and a p ++ -le ⁇ tening diffusion zone 19 are introduced, masked by the field oxide or by our own phototechnology.
  • An insulating layer 17 made of borophosphosilicate glass is then applied, compressed and structured by etching contact holes.
  • a metallization (electrode) 13 for source, a metallization (electrode) 14 for gate and a metallization 15 are deposited and structured, which finally shows the m FIG. 7 after passivation Structure is maintained.
  • FIG. 8 to 10 show a variant of the method according to the invention in which, after the first insulating film 5 has been applied and before the auxiliary layer 6 has been applied, a thin silicon nitride layer with a layer thickness of 20 nm, for example, is applied to the insulating film 5 (cf. FIG. 8 ) and is structured with the help of a lacquer layer 21, so that the silicon nitride layer 20 remains only in the areas below the lacquer layer 21. This ensures that the silicon nitride layer 20 remains only in the area of the inactive trenches. After lacquering and scratching, the arrangement shown in FIG. 9 is obtained, in which the auxiliary layer 6 of lacquer stops remains in the trenches.
  • the insulating film 5 made of silicon dioxide is masked in the trench bottom of the active trenches by the auxiliary layer 6 and the entire inactive trenches by means of the silicon metride layer 20.
  • the process result is the same as in the first exemplary embodiment before application of the second insulating film 5 '.
  • 11 and 12 illustrate a third exemplary embodiment of the method according to the invention, in which the structuring of the first insulating film 5, the active trenches and the inactive trenches, is carried out by means of a single phototechnology.
  • a lacquer layer 23 with a layer thickness of, for example, 4 ⁇ m is only exposed to a certain depth using a mask 22 (cf. the sting line 24). The exposed part of the lacquer layer 23 is removed. After a further removal of the surface area of the lacquer layer 23, only lacquer stoppers 26 remain
  • This further removal process of the lacquer layer 23 in order to obtain the lacquer stopper 26 and the lacquer layer 25 can take place, for example, by means of a plasma restoration (cf. FIG. 12). Instead of such a plasma reset, a dry development can also be carried out if necessary.
  • FIG. 13 and 14 show sections for illustrating a further variant of the method according to the invention in accordance with a fourth exemplary embodiment.
  • inactive trenches are covered by a first photoresist layer 31, while with the aid of a second photoresist layer 32 the necessary topography, i.e. Structuring the first isolating element 5 is carried out.
  • An arrangement is thus obtained in which the auxiliary layer 6 m in the form of lacquer stops remains in the active trenches, while the inactive trenches are filled with the photoresist layer 31.
  • the further processing takes place as in the first exemplary embodiment.
  • FIG. 15 to 17 finally show sections for explaining a further variant of the method according to the invention in a fifth exemplary embodiment, which is similar to the fourth exemplary embodiment: two photo techniques are also used here, but a structuring method is used here Photoresist layer 28 with a layer thickness of approximately 3 ⁇ m is only produced after application of a photoresist layer 27 with a layer thickness of approximately 1 ⁇ m. The structure thus obtained is shown in Fig. 16. After removal of essential parts of the photoresist layer 28 and the photoresist layer 27, only the photoresist layers 29 (as the rest of the photoresist layer 28) and 30 (as the rest of the photoresist layer 27) remain, so that the arrangement shown in FIG. 17 is present.

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Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors, bei dem mittels einer Hilfsschicht (6) in einem Graben (2) einer epitaktischen Schicht (3) eine Oxidstufe (20) zwischen einer dickeren Oxidschicht (5) und einer dünneren Oxidschicht (5') erzeugt wird.

Description

Beschreibung
Verfahren zum Herstellen eines Trench-MOS-Leistungstransi- stors
Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Trench-MOS-Leistungstransistors, bei dem in einen Halbleiterkorper wenigstens ein Graben eingebracht wird, der dann mit einem von der Grabeninnenflache durch eine Isolier- schicht getrennten leitenden Material wenigstens teilweise ausgefüllt wird, wobei die Isolierschicht so m den Graben eingebracht wird, daß diese im Bereich des unteren Endes des Grabens mit einer größeren Schichtdicke als an dessen oberem Ende versehen wird.
Für die Entwicklung von neuen Generationen von DMOS-Lei- stungstransistoren ist die Verringerung des spezifischen Einschaltwiderstandes von großer Bedeutung. Denn mit einer solchen Verringerung des spezifischen Einschaltwiderstandes ist es möglich, die statische Verlustleistung zu reduzieren und dabei höhere Stromdichten zu erreichen, so daß kleinere und billigere Chips für den gleichen Gesamtstrom eingesetzt werden können.
Aus diesem Grund wird schon seit längerem darüber nachgedacht, wie der spezifische Einschaltwiderstand zweckmäßiger Weise vermindert werden kann. Grundsatzlich ist dies nun dadurch möglich, daß von einer planaren Zellenstruktur abgegangen wird und Trenchzellen verwendet werden. Durch den Em- satz von Trenchzellen kann nämlich der Kanalwiderstand eines MOS-Transistors durch eine deutliche Vergrößerung der Kanalweite pro Flächeneinheit vermindert werden. Der Widerstand der Driftstrecke, der auch als "EpiWiderstand" bezeichnet wird, da sich die Driftstrecke bevorzugt m einer auf einem Halbleitersubstrat aufgebrachten epitaktischen Schicht befindet, kann durch Verwendung von tiefen Trenches reduziert werden (vgl. hierzu US 4 941 026). Tiefe Trenches setzen aber voraus, daß im unteren Bereich dieser Trenches eine dickere Isolierschicht, die hier auch als Feldplatte bezeichnet wird, als im oberen Bereich, d.h. im Kanalbereich, mit dem eigentlichen Gateoxid verwendet wird.
Bei der Entwicklung von Trench-MOS-Leistungstransistoren ist die Erreichung der erforderlichen Gateoxidqualitat eine be- sondere Herausforderung. Einerseits muß das Gateoxid auf den verschiedensten Kristallorientierungen aufgewachsen werden, weil auch der Trenchboden und die an der Oberflache des Halb- leiterkorpers liegende Kante bzw. Ecke mit einer Isolierschicht, also dem Gateoxid überzogen werden muß. Da die Ge- schwmdigkeit des Oxidwachstums von der Kristallorientierung abhangt, fuhrt dies zu einer ungewollten Verbreiterung der Dickenverteilung des Gateoxides über den Trench. Die Oxidati- on von gekrümmten Siliziumflachen verursacht Dunnungen im Gateoxid und Spitzen im Silizium des Halbleiterkorpers . Dies wirkt sich wiederum negativ auf die elektrische Qualltat des Gateoxides aus, weil die dünnste Stelle die Durchbruchsfeld- starke bestimmt. Jedoch muß das leitende Gatemateπal, insbesondere dotiertes Polysilizium, an irgendeiner Stelle über die Kante herausgeführt werden um dieses elektrisch anzu- schließen. Das Gateoxid ist an dieser Stelle besonders durch- bruchsgefahrdet .
Ein weiteres Ziel bei der Entwicklung von Trench-MOS-Lei- stungstransistoren ist es, die elektrischen Feldspitzen im Sperrfall so zu modulieren, daß die Law enmultiplikation im Halbleiterkorper und nicht an einer Grenzflache eintritt. Der Avalanchedurchbruch an der Grenzflache zwischen Halbleiterkorper und Gateoxid wurde nämlich zur Injektion von heißen Ladungsträgern ms Gateoxid und somit einem Driften des Bau- elementes fuhren. Die bisherigen Verfahren zum Herstellen derartiger Trench- MOS-Leistungstransistorzellen, bei denen eine Isolierschicht im unteren Bereich des Trenchs dicker ist als im oberen Bereich, sind relativ aufwendig.
E Beispiel hierfür ist der US 5 326 711 beschrieben: bei diesem bekannten Verfahren sind beispielsweise insgesamt drei Abscheidungen von polykristallinem Silizium im Herstellungsprozeß erforderlich, um den Trench der gewünschten Weise zu gestalten.
Bei einem aus EP 0 666 590 A2 bzw. US 5 783 491 bekannten Verfahren wird die Qualität des Gatedielektrikums mittels zweimaliger Oxidation ( "Sacriflcial oxide") und Abatzung des Oxids verbessert. Damit wird eine gewisse Verrundung der Si- liziumkanten erreicht.
Es ist daher Aufgabe der vorliegenden Erfindung, e Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors an- zugeben, mit dem em Trench mit dickerer Isolierschicht einem unteren Bereich als m einem oberen Bereich auf einfache Weise herzustellen ist.
Diese Aufgabe wird bei einem Verfahren zum Herstellen eines Trench-MOS-Leitungstransistors, bei dem in einen Halbleiter- korper wenigstens ein Graben eingebracht wird, der dann mit einem von der Grabeninnenflache durch eine Isolierschicht getrennten leitenden Material wenigstens teilweise ausgefüllt wird, wobei die Isolierschicht so den Graben eingebracht wird, daß diese im Bereich des unteren Endes des Grabens mit einer größeren Schichtdicke als an dessen oberen Ende versehen wird, erf dungsgemaß dadurch gelost, daß (a) den Halbleiterkorper der wenigstens eine Graben eingebracht wird, (b) die Wände und der Boden des Grabens mit einem ersten Iso- lierfil belegt werden, (c) das untere Ende des Grabens mit einer ersten Hilfsschicht gefüllt wird,
(d) die nicht mit der ersten Hilfsschicht belegten Teile des ersten Isolierfllms entfernt werden, (e) die Hilfsschicht entfernt wird,
(f) ein zweiter Isolierflim, der dunner als die Enddicke des ersten Isolierfll es ist, auf den freiliegenden Wanden des Grabens aufgewachsen wird,
(g) der Graben mit dem leitenden Material gefüllt wird und (f) Source- und Bodyzonen den Halbleiterkorper eingebracht und Metallisierungen zur Kontaktierung dieser Zonen angebracht werden.
Soll bestimmten Bereichen die Entfernung des ersten Iso- lierfilmes verhindert werden, was am Rand der Fall sein kann, so wird diesen Bereichen eine weitere Hilfsschicht als Maskierung aufgetragen. Auch kann von der angegebenen Reihenfolge abgewichen werden, indem beispielsweise die Source- und Bodyzonen zuerst erstellt weden.
Mit dem erf dungsgemaßen Verfahren wird eine Struktur vorgeschlagen, die sowohl die kritischen Stellen hinsichtlich Ga- teoxidqualitat entschärft, als auch im aktiven Bereich eine Modulation der Feldverteilung mittels Trench-Feldplatte zu- laßt. Im oberen Teil eines Trenches befindet sich die eigentliche MOS-Struktur des Transistors mit dem Gateoxid. Im unteren Teil des Trenches ist das Dielektrikum (Feldplatte) dik- ker als das Gateoxid. Dadurch kann über dem Dielektrikum eine höhere Spannung abfallen, was tiefere Trenches und einen niedrigeren Einschaltwiderstand Ron erlaubt. Der Übergang zwischen Gateoxid und Feldplattenoxid ist vorzugsweise graduiert. Em abrupter Übergang wurde zu ungunstigen Feldspitzen im Silizium fuhren. Die Trenches können sowohl Zellen, Streifen als auch m beliebigen anderen geometrischen Formen angeordnet sein. Im obigen Schritt (c) kann der Graben auch mit der ersten Hilfsschicht gefüllt und ruckgeatzt werden, so daß die erste Hilfsschicht am unteren Ende des Grabens zurückbleibt.
Das Gatematerial wird über Dickoxid an die Oberflache des
Halbleiterkorpers gefuhrt, was bedeutet, daß die elektrische Feldstarke im Oxid an kritischen Kanten entschärft ist.
F r den Halbleiterkorper kann in bevorzugter Weise ein hoch mit Bor dotiertes Siliziumsubstrat als Ausgangsmaterial verwendet werden, auf das eine p-leitende epitaktische Schicht mit einer Dotierstoffkonzentration von 1 x 1014 bis 1 x 1018 Ladungsträger cm-3 abgeschieden wird. Das Atzen der Trenches kann dann üblicher Weise mit Hilfe einer strukturierten Trenchmaske, die beispielsweise aus Siliziumdioxid besteht, vorgenommen werden. Nach dem Herstellen der Trenches wird diese Trenchmaske entfernt.
Die Trenches selbst können als Streifen oder auch als Gitter für eine Zellenstruktur ausgeführt werden. Die Weite der Trenches sollte dabei großer als die doppelte Breite eines spater aufgetragenen ersten Isolierfllmes aus beispielsweise Siliziumdioxid (Feldoxid) sein.
Dieser erste Isolierflim wird mit einer Schichtdicke aufgetragen, die von der Spannungsklasse abhangt, für die die Trench-MOS-Transistorzelle eingesetzt werden soll. Die Schichtdicken können dabei von Bereichen unterhalb 0,1 μm bis einige μm reichen. Sollen Stufen des Isoliertllmes an dessen spaterem oberen Rand vermieden werden, so ist es zweckmäßig, für den ersten Isolierflim ein Mehrschichtsystem einzusetzen, also den ersten Isolierfilm aus mehreren Schichten aus beispielsweise thermischem Siliziumdioxid durch thermische Oxi- dation des trenchgeatzten Halbleiterkorpers und einem abge- schiedenen Siliziumdioxid (TEOS) , zu gestalten. Diese Materialien können alternativ auch für den ersten Isolierfilm verwendet werden, wenn dieser aus nur einer Schicht besteht. Für die erste Hilfsschicht kann vorteilhafter Weise beispielsweise Photolack eingesetzt werden, der zunächst bis über die Silizium-Kante des Halbleiterkorpers reicht und dann den Trenches bis unter die sogenannte "Bodyunterkante" , einer n-leitenden Wanne der p-leitenden epitaktischen Schicht, ruckgeatzt wird. Bei Verwendung von Photolack f r die Hilfsschicht wird vorzugsweise eine Temperaturbehandlung ("postbake") vorgenommen.
Sollen inaktive Trenches erzeugt werden, so können die entsprechenden Bereiche des ersten Isolierfllmes mit einer weiteren Hilfsschicht maskiert werden. Für diese weitere Hilfsschicht kann beispielsweise Photolack verwendet werden.
Nach Auftragen der Hilfsschicht wird der erste Isolierfilm beispielsweise auf naßchemischem Wege isotrop geatzt, so daß dieser erste Isolierfilm lediglich unter der ersten Hilfsschicht zurückbleibt. Anschließend wird die erste Hilfs- schicht entfernt. Sodann wird die Gate-Isolierschicht aus beispielsweise Siliziumdioxid, das sogenannte Gateoxid, aufgewachsen, dessen Schichtdicke abhangig von der beabsichtigten Einsatzspannung der Trench-MOS-Transistorzelle zwischen einigen wenigen n bis ber 100 n betragt. Wichtig ist aber, daß diese Gate-Isolierschicht, die den zweiten Isolierfilm bildet, dunner als die Enddicke des Isolierfilmes ist.
Die weitere Herstellung der Trench-MOS-Transistorzelle erfolgt, von einer Ausnahme abgesehen, üblicher Weise:
Das Bodygebiet wird, maskiert durch den ersten Isolierfilm oder durch eine eigene Phototechnik, implantiert und ausdif- fundiert. Sodann wird das Gatematerial, insbesondere polykπ- stall es Silizium abgeschieden und dotiert. Nach einem strukturierten Zuruckatzen des Gatematerials bis unter die Siliziumoberkante des Halbleiterkorpers kann gegebenenfalls eine Versiegelung des Gatematerials mit einer Isolierschicht aus Siliziumdioxid folgen, um eine Ausdiffusion von Dotierstoffen zu verhindern. Diese Reihenfolge von Diffusion des Bodygebietes und Strukturieren bzw. Versiegeln des Gatematerials konnte gegebenenfalls auch geändert, d.h. umgekehrt werden.
Es ist nun vorteilhaft, wenn eine sogenannte "Bodyverstar- kung" eingebracht wird. Dies geschieht m bevorzugter Weise durch Implantation einer n+-leιtenden Zone im n-leitenden Bo- dybereich, wenn das Halbleitersubstrat p-leitend ist. Selbstverst ndlich können die jeweiligen Leitungstypen auch umgekehrt sein. Diese Bodyverstarkung bewirkt eine Verminderung der DurchbruchsSpannung der MOS-Transistorzelle an der Stufe zwischen dem ersten dickeren Isolierfilm und dem zweiten dun- neren Isolierfilm, d.h. an der sogenannten Oxidstufe im
Trench. Eine bevorzugte Dotierstoffkonzentration für die Bodyverstarkung betragt etwa 1 x 1018 Ladungsträger c " .
Die Bodyverstarkung und weitere Dotierungen können auch zu einem anderen Zeitpunkt, beispielsweise am Anfang des Prozesses, eingebracht werden.
Es schließt sich sodann eine Implantation der Sourcezone an, wobei diese Implantation durch den ersten Isolierfilm oder eine eigene Phototechnik maskiert sein kann. Nach Abscheiden eines Dielektrikums aus beispielsweise Siliziumdioxid zur Isolation von Gate und Sourcemetallisierung wird e Atzen der Kontaktlocher vorgenommen.
Nach einer maskierten Implantation eines n+^-leιtenden Body- kontaktes, die gegebenenfalls für jede Trench-MOS-Transistorzelle vorgenommen wird, folgt die übliche Metallabscheidung mit beispielsweise Aluminium für die Sourcezone und den Body- kontakt. Die durch die Metallabscheidung aufgetragene Metal- lisierung wird sodann strukturiert, worauf noch eine Passi- vierung folgen kann. Zusammenfassend ermöglicht die Erfindung insbesondere die folgenden Vorteile:
- gute Gateoxidqualitat durch Entschärfung von Kanten und Ek- ken; es wird an keiner Stelle des Transistors Gatemateπal über Gateoxid an kritischen Kanten gefuhrt;
- dickes Oxid des ersten Isolierfllmes im Boden des Trenches um hohen Dra -Gate-Spannungen standzuhalten;
- abgestufter Übergang von erstem und zweitem Isolierfilm entlang eines Trenches für hohe Spannungen am Rand; und
- Feldplattenwirkung durch den tiefen Trench zur Verringerung des Ron-Anteiles der Body- bzw. Driftzone.
Nachfolgend wird die Erfindung anhand der Zeichnung naher erläutert. Es zeigen:
Fig. 1 bis 7 verschiedene Schnitte, die den Ablauf des er- f dungsgemaßen Verfahrens nach einem ersten Ausfuhrungsbeispiel veranschaulichen,
Fig. 8 bis 10 verschiedene Schnitte, die den Ablauf des er- fmdungsgemaßen Verfahrens nach einem zweiten
Ausfuhrungsbeispiel veranschaulichen,
Fig. 11 und 12 zwei verschiedene Schnitte, die den Ablauf des erfmdungsgemaßen Verfahrens nach einem dritten Ausfuhrungsbeispiel veranschaulichen,
Fig. 13 und 14 verschiedene Schnitte, die den Ablauf des er- f dungsgemaßen Verfahrens nach einem vierten Ausfuhrungsbeispiel veranschaulichen, und Fig. 15 bis 17 verschiedene Schnitte, die den Ablauf des er- f dungsgemaßen Verfahrens nach einem fünften Ausfuhrungsbeispiel veranschaulichen.
Fig. 1 zeigt ein p+-leιtendes Siliziumsubstrat 1, auf das epitaktisch eine p-leitende Ξiliziumschicht 3 aufgetragen wird, m die mit Hilfe einer Siliziumdioxidschicht 4 oder einem anderen geeigneten Material als Maske Graben 2 eingeatzt werden, die im wesentlichen bis zu dem Siliziumsubstrat 1 reichen und dieses eindringen können. Jedoch sind auch geringere Tiefen der Graben 2 möglich.
Es kann auch gegebenenfalls e Opferoxid (sacrificial oxide) zur Erhöhung der Grenzflachenbeweglichkeit aufgebracht und dann wieder entfernt werden.
Das Siliziumsubstrat 1 und die Schicht 3 können beide mit Bor dotiert sein, wobei die Dotierstoffkonzentration m der Schicht 3 etwa 1 x 1014 bis 1 x 1018 Ladungsträger cirf' be- tragt.
Nach Atzen der Graben 2 wird die als Trenchmaske dienende Siliziumdioxidschicht 4 entfernt.
Sodann wird e erster Siliziumdioxidflim 5 als Feldoxid mit einer Schichtdicke abgeschieden, die von der angestrebten Spannungsklasse für die MOS-Transistorzelle abhangt, wie dies oben erläutert wurde. Bevorzugte Schichtdicken liegen zwischen 0,1 μm bis einigen μm. Zur Vermeidung von Oxidstufen (vgl. oben) und zur Erzeugung von flach ansteigenden Oxidkanten können für das Feldoxid auch mehrere Schichten aus beispielsweise thermisch oxidiertem Siliziumdioxid durch Oxida- tion des trenchgeatzten Halbleiterkorpers und abgeschiedenem Siliziumdioxid (TEOS bzw. LPCVD-Oxid) vorgesehen werden.
Die gewünschte Anschragung des Oxides bzw. der graduierte Übergang von Gateoxid auf Feldplattenoxid ergibt sich durch die höhere naßchemische Atzrate des LPCVD-Oxides gegenüber dem thermischen Oxid. Die Dicke der beiden Schichten wird so gewählt, daß das Oxid im Trenchboden den Spannungsanforderungen des Transistors standhalt.
Sodann wird eine Hilfsschicht 6 aus beispielsweise Photolack bis über die Kante des Halbleiterkorpers aufgetragen, gehartet und ruckgeatzt, so daß m den Graben 2 nur "Stöpsel" unter der Bodyunterkante zurückbleiben. Bei Verwendung von Pho- tolack für die Hilfsschicht 6 schließt sich eine Temperaturbehandlung ("postbake") an. Damit wird die Fig. 2 gezeigte Struktur erhalten.
Für beispielsweise eine Randkonstruktion kann sodann eine zu- satzliche Maskierung mittels einer weiteren Hilfsschicht 7 aus Photolack, der belichtet und entwickelt wird, vorgenommen werden, wodurch bei einer anschließenden Ruckatzung das Feldoxid 5 unterhalb dieser weiteren Hilfsschicht 7 zurückbleibt.
Es schließt sich sodann eine isotrope, naßchemische Atzung des Feldoxids 5 an, so daß dieses den von der weiteren Hilfsschicht 7 freiliegenden Bereichen nur unterhalb der Hilfsschicht 6 zurückbleibt. Damit wird die m Fig. 3 gezeigte Struktur erhalten.
Die beiden Trenches unterhalb der Hilfsschicht 7 sind sogenannte "inaktive" Trenches im Gegensatz zu den übrigen, "aktiven" Trenches. Die inaktiven Trenches dienen beispielsweise zum elektrischen Anschließen der Gates, als Gatefinger und - wie bereits erwähnt - für die Randkonstruktion.
Es werden sodann die beiden Hilfsschichten 6 und 7 entfernt, d.h., der Photolack wird abgetragen.
Anschließend wird ein Gate-Isolierflim 5' aus Siliziumdioxid aufgewachsen, der dunner als der erste Isolierfilm 5 ist, so daß den Graben 2 eine Stufe ("Oxidstufe") 33 entsteht. Diese Stufe 33 kann abgeschrägt sein, wenn für den ersten Isolierfilm 5 mehrere Schichten verwendet werden, wie dies oben erläutert wurde. Der Winkel der abgeschrägten Stufe 20 zur Senkrechten kann beispielsweise 17° betragen. Selbstver- standlich sind aber auch andere Winkel möglich.
Die Gate-Isolierschicht 51 wird abhangig von der beabsichtigten Einsatzspannung der Trench-MOS-Transistorzelle mit einer Schichtdicke von einigen wenigen n bis über 100 nm versehen. Jedenfalls ist aber die Schichtdicke der Gate-Isolierschicht 5' geringer als die Enddicke des ersten Isolierfllmes 5.
Es schließt sich sodann eine Implantation und Ausdiffusion eines n-leitenden Bodygebietes 9 an, wobei diese Implantation durch das Feldoxid 5 bzw. 5' oder durch eine eigene Phototechnik maskiert sein kann. Sodann wird Gatematerial 8 aus beispielsweise polykristallinem Silizium abgeschieden und dotiert, wodurch die m Fig. 4 gezeigte Struktur erhalten wird.
Das Gatematerial 8 wird sodann mit Hilfe einer Maskierungsschicht 10 aus beispielsweise Photolack strukturiert bis unter die Siliziumoberkante ruckgeatzt, so daß die Fig. 5 dargestellte Struktur entsteht.
Nach Entfernen der Maskierungsschicht 10 kann eine Versiegelung des polykπstallmen Materials 8 mit Hilfe beispielsweise einer m den Zeichnungen nicht gezeigten dünnen Silizium- dioxidschicht vorgenommen werden, um eine Ausdiffusion von Dotierstoffen aus dem polykπstallmen Material 8 zu verh - dern. Es schließen sich sodann das Auftragen einer Fotolackschicht 11 mit unkritischer Flanke über dem Fig. 6 linken polykristallmen Material 8 sowie eine Implantation und gegebenenfalls e Ausheilen einer n+-leιtenden Bodyverstarkungs- zone 12 im Bereich der Oxidstufe 33 an, um die Durchbruchs- Spannung der Trench-MOS-Transistorzelle unter die Durchbruchsspannung an der Oxidstufe 33 im Graben 2 zu senken. Die Dotierstoffkonzentration dieser Zone 12 betragt Vorzugs- weise etwa 1 x 1018 Ladungsträger cm"3. Damit liegt die Fig. 6 gezeigte Struktur vor.
Schließlich werden, maskiert durch das Feldoxid oder durch eine eigene Phototechnik, noch eine p+"-leιtende Sourcezone 18 und eine p++-leιtende Diffusionszone 19 eingebracht. Sodann wird eine Isolierschicht 17 aus Borphosphorsilikatglas aufgetragen, verdichtet und durch Atzen von Kontaktlochern strukturiert. Nach maskiertem Implantieren einer n++-leιten- den Bodykontaktzone 16 werden eine Metallisierung (Elektrode) 13 für Source, eine Metallisierung (Elektrode) 14 für Gate und eine Metallisierung 15 abgeschieden und strukturiert, wodurch nach einer Passivierung schließlich die m Fig. 7 gezeigte Struktur erhalten wird.
Die Fig. 8 bis 10 zeigen eine Variante des erfmdungsgemaßen Verfahrens, bei der nach Auftragen des ersten Isolierfilmes 5 und vor Anbringen der Hilfsschicht 6 eine dünne Siliziumm- tridschicht mit einer Schichtdicke von beispielsweise 20 nm auf dem Isolierfilm 5 aufgetragen (vgl. Fig. 8) und mit Hilfe einer Lackschicht 21 strukturiert wird, so daß die Silizium- nitridschicht 20 lediglich m den Bereichen unterhalb der Lackschicht 21 zurückbleibt. Damit wird erreicht, daß die Si- liziumnitridschicht 20 lediglich im Bereich der inaktiven Trenches zurückbleibt. Nach einem Belacken und Ruckatzen wird die m Fig. 9 gezeigte Anordnung erhalten, bei der die Hilfsschicht 6 aus Lackstopsein in den Trenches verbleibt.
Bei einer nachfolgenden naßchemischen Siliziumoxidatzung wird der Isolierfilm 5 aus Siliziumdioxid m den Trenchboden der aktiven Trenches durch die Hilfsschicht 6 und die gesamten inaktiven Trenches mittels der Siliziummtridschicht 20 maskiert. Nach Entfernen der Siliziummtridschicht 20 und der Hilfsschicht 6 ist das Prozeßergebnis das gleiche wie bei dem ersten Ausfuhrungsbeispiel vor Anbringen des zweiten Isolier- fllmes 5 ' . Die Fig. 11 und 12 veranschaulichen ein drittes Ausfuhrungsbeispiel des erfmdungsgemaßen Verfahrens, bei dem die Strukturierung des ersten Isolierfllmes 5 den aktiven Trenches und den inaktiven Trenches mittels einer einzigen Phototech- nik vorgenommen wird. Hier wird eine Lackschicht 23 mit einer Schichtdicke von beispielsweise 4 μm mittels einer Maske 22 nur bis eine bestimmte Tiefe (vgl. die Stπchlinie 24) belichtet. Der belichtete Teil der Lackschicht 23 wird entfernt. Nach einem weiteren Abtragen des Oberflachenbereiches der Lackschicht 23 verbleiben lediglich Lackstopsel 26 als
Hilfsschicht 6 und eine Lackschicht 25 mit einer Schichtdicke von etwa 1,5 μm über den inaktiven Trenches zurück. Dieser weitere Abtragungsprozeß der Lackschicht 23 zur Gewinnung der Lackstopsel 26 und der Lackschicht 25 kann beispielsweise durch eine Plasmaruckatzung erfolgen (vgl. Fig. 12). Anstelle einer solchen Plasmaruckatzung kann gegebenenfalls auch eine Trockenentwicklung vorgenommen werden.
Die Fig. 13 und 14 zeigen Schnitte zur Veranschaulichung ei- ner weiteren Variante des erfmdungsgemaßen Verfahrens gemäß einem vierten Ausfuhrungsbeispiel. Bei diesem Ausfuhrungsbeispiel werden mittels einer ersten Photolackschicht 31 inaktive Trenches abgedeckt, wahrend mit Hilfe einer zweiten Photo- lackschicht 32 die notwendige Topographie, d.h. Struktuπe- rung des ersten Isoliertll es 5 vorgenommen wird. Damit wird eine Anordnung erhalten, bei der die Hilfsschicht 6 m der Form von Lackstopsein den aktiven Trenches verbleibt, wahrend die inaktiven Trenches mit der Photolackschicht 31 gefüllt sind. Nach Entfernen der Hilfsschicht 6 und der Reste der Photolackschichten 31 und 32 erfolgt die Weiterverarbeitung wie m dem ersten Ausfuhrungsbeispiel.
Die Fig. 15 bis 17 zeigen schließlich Schnitte zur Erläuterung einer weiteren Variante des erfmdungsgemaßen Verfahrens m einem fünften Ausfuhrungsbeispiel, das zu dem vierten Ausfuhrungsbeispiel ahnlich ist: auch hier werden zwei Phototechniken verwendet, jedoch wird hier eine strukturierende Photolackschicht 28 mit einer Schichtdicke von etwa 3 μm erst nach Auftragen einer Photolackschicht 27 mit einer Schichtdicke von etwa 1 μm erzeugt. Die so erhaltene Struktur ist Fig. 16 gezeigt. Nach Entfernen von wesentlichen Teilen der Photolackschicht 28 und der Photolackschicht 27 verbleiben lediglich Photolackschichten 29 (als Rest der Photolackschicht 28) und 30 (als Rest der Photolackschicht 27), so daß die m Fig. 17 gezeigte Anordnung vorliegt. Dieses Entfernen von wesentlichen Teilen der Photolackschichten 27 und 28 kann wieder durch Plasmaruckatzung oder Trockenentwicklung erfolgen. Schließlich werden die verbleibenden Teile 29 und 30 der Photolackschichten 28 und 27 abgetragen, um die dann erhaltene Anordnung der gleichen Weise wie beim ersten Ausfuhrungsbeispiel weiterzuverarbeiten.

Claims

Patentansprüche
1. Verfahren zum Herstellen eines Trench-MOS-Leistungstran- sistors, bei dem in einen Halbleiterkorper (1, 3) wenig- stens e Graben (2) eingebracht wird, der dann mit einem von der Grabeninnenflache durch eine Isolierschicht (5, 5') getrennten leitenden Material (8) wenigstens teilweise ausgefüllt wird, wobei die Isolierschicht (5, 5') so m den Graben (2) eingebracht wird, daß diese im Bereich des unteren Endes des Grabens (2) mit einer größeren Schichtdicke als an dessen oberen Ende versehen wird, d a d u r c h g e k e n n z e i c h n e t , daß (a) den Halbleiterkorper (1, 3) der wenigstens eine Graben (2) eingebracht wird, (b) die Wände und der Boden des Grabens mit einem ersten Isolierfilm (5) belegt werden,
(c) das untere Ende des Grabens (2) mit einer ersten Hilfsschicht (6) gefüllt wird,
(d) die nicht mit der ersten Hilfsschicht (6) belegten Teile des ersten Isolierfllms (5) entfernt werden,
(e) die Hilfsschicht (6) entfernt wird,
(f) em zweiter Isolierfilm (5')/ der dunner als die Enddicke des ersten Isolierfilmes (5) ist, auf den freiliegenden Wanden des Grabens
(2) aufgewachsen wird, (g) der Graben mit dem leitenden Material (8) gefüllt wird und (h) Source- und Bodyzonen (19) den Halbleiterkorper (1,
3) eingebracht und Metallisierungen (13, 14, 15) zur Kontak lerung angebracht werden.
Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß der Graben (2) eine auf einem Halbleitersubstrat (1) vorgesehene epitaktische Schicht (3) eingebracht wird.
Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die epitaktische Schicht (3) mit einer Dotierstoffkonzen- tration von 1 x 1014 bis 1 x 101B Ladungsträger cm-3 versehen wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß die Graben (2) streifen- oder gitterformig in den Halbleiterkorper (1, 3) eingebracht werden.
5. Verfahren nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß der erste Isolierfilm (5) mit einer Schichtdicke von etwa 0,1 μm bis einigen μm aufgetragen wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß der erste Isolierfilm (5) in mehreren Schichten aufgetragen wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß für die erste Hilfsschicht (6) em Photolack verwendet wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t , daß für eine Randkonstruktion als zusätzliche Maskierung eine weitere Hilfsschicht (7) aufgetragen wird, welche die Entfernung des ersten Isoliertllmes (5) den maskierten Bereichen verhindert.
9. Verfahren nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t , daß der zweite Isolierfilm mit einer Schichtdicke von einigen nm bis über 100 nm aufgetragen wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t , daß in ein Bodygebiet (9) eine Verstärkung (12) eingebracht wird.
11. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß die Verstärkung (12) implantiert wird.
12. Verfahren nach einem der Ansprüche 1 bis 11, d a d u r c h g e k e n n z e i c h n e t , daß nach Belegen der Wände und des Bodens des Grabens mit dem ersten Isolierfilm (5) eine Siliziummtridschicht (20) auf dem ersten Isolierfilm (5) aufgetragen und struktu- riert wird.
13. Verfahren nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t , daß die Siliziummtridschicht (20) mit einer Schichtdicke von etwa 20 nm versehen wird.
14. Verfahren nach einem der Ansprüche 1 bis 11, d a d u r c h g e k e n n z e i c h n e t , daß die Hilfsschicht (6 bzw. 26) und Strukturierung des er- sten Isolierfll es (5) mit Hilfe einer einzigen Photolackschicht (23), die über eine Maske (22) nur bis eine vorgegebene Tiefe (24) belichtet wird, vorgenommen wird.
15. Verfahren nach einem der Ansprüche 1 bis 11, d a d u r c h g e k e n n z e i c h n e t , daß inaktive Graben mittels einer ersten Photolackschicht (31) abgedeckt werden und eine Strukturierung des ersten Isolierfilmes (5) mittels einer zweiten Photolackschicht (32) vorgenommen wird.
6. Verfahren nach Anspruch 14, d a d u r c h g e k e n n z e i c h n e t , daß die strukturierende Photolackschicht (32) nach der abdek- kenden Photolackschicht (31) aufgetragen wird.
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