WO2000069078A1 - Sigma-delta-analog/digital-wandleranordnung - Google Patents

Sigma-delta-analog/digital-wandleranordnung Download PDF

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WO2000069078A1
WO2000069078A1 PCT/DE2000/001325 DE0001325W WO0069078A1 WO 2000069078 A1 WO2000069078 A1 WO 2000069078A1 DE 0001325 W DE0001325 W DE 0001325W WO 0069078 A1 WO0069078 A1 WO 0069078A1
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WO
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sigma
converter
delta
analog
digital
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PCT/DE2000/001325
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Andreas Wiesbauer
Hubert Weinberger
Martin Clara
Jörg Hauptmann
Original Assignee
Infineon Technologies Ag
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
    • H03M3/416—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being multiple bit quantisers

Definitions

  • the present invention relates to a sigma-delta analog / digital converter arrangement, in particular a cascaded two-stage sigma-delta analog / digital converter arrangement according to the preamble of claim 1.
  • AD converters Many xDSL applications (hereinafter referred to as AD converters) require analog / digital converters with high resolution and good bandwidth.
  • pipeline architectures with several flash AD converters are known.
  • Pipeline architectures allow very high bandwidths and correspondingly high sampling rates with good signal resolution.
  • one-bit quantizers used in one-bit sigma-delta converters produce relatively large ones Quantization errors, so that it is very difficult to achieve a good signal-to-noise ratio at a low oversampling rate with the aid of a one-bit sigma-delta converter.
  • one-bit sigma-delta converter architectures although they only require a small silicon area, require large supply currents due to the relatively high sampling rates.
  • Multibit sigma-delta converters are significantly lower in power consumption because they enable lower sampling frequencies. By using multibit feedback, a high signal-to-noise ratio can be achieved with only low oversampling rates. Multibit sigma-delta converters can thus be used for all applications in which both high resolution and high converter speed are required. Multibit sigma-delta converters thus close the gap between the aforementioned flash converters, which enable high speeds with limited resolution, and single-bit sigma-delta converters, which allow high resolution at medium speeds.
  • Delta converter poses a challenge with regard to various aspects.
  • One of these aspects is the task of developing an architecture that enables the space-efficient implementation of the internal AD and DA converters of the sigma-delta converter. Since the AD and DA converters are usually connected in series within the feedback loop of the corresponding sigma-delta converter architecture, the maximum permissible converter time for each converter only corresponds to half the clock period. Space-efficient implementations, such as pipeline structures, cannot therefore be used for internal AD converters due to their inherent latency or response time. Furthermore, conventional single-stage multibit sigma-delta converters with an internal quantization greater than 5 bits, for example, are disadvantageous in terms of their silicon area requirement, although they would be very advantageous in terms of their power consumption.
  • multibit sigma-delta converter architectures Another problem associated with multibit sigma-delta converter architectures is the fact that one or more multibit DA converters must be used in the feedback loop of these architectures, but linearity problems are associated with such mutibit feedback.
  • Delta Modulator Architecture ", TC Leslie and B. Singh, IEEE Proceedings ISCAS'90, pages 372-375, May 1990, proposed to cut off the low-order bits from the multibit output signal of the AD converter and to only return the most significant bit via the feedback loop , so that only a one-bit DA converter has to be used in the feedback branch
  • the lower-order bits are digitally processed and combined with the output signal of the sigma-delta converter in order to minimize the error in the feedback signal resulting from the cutting-off of the lower-order bits.
  • Another way to reduce quantization noise when using multibit sigma-delta converter architectures is to use multiple sigma
  • This architecture comprises two cascaded sigma-delta converter stages or sigma-delta modulators 1 and 2, the 5 corresponds to a one-bit sigma-delta converter of the second order and the second converter stage 2 corresponds to a multibit sigma-delta converter of the first order.
  • the first converter stage 1 accordingly comprises two integrators 6, 9 in the form of SC- Filters (Switched Capacitor), which together with an IBit-AD converter 10 in
  • the digital output signal of the IBit-AD converter 10 is, as is customary for sigma-delta converters, fed back via an IBit-DA converter 11 located in the feedback branch via adders 4 and 7 in such a way that the integrators 6 and 9 each have the Difference between the output signal of the IBit-AD converter 10 and the corresponding signal in the forward path is supplied.
  • the second converter stage 2 receives, via an adder 16, the difference signal between the analog output signal of the IBit-DA converter 11 and the input signal of the Ibit-AD converter 10, ie the second converter stage 2 is supplied with the quantization error caused by the IBit quantization .
  • the structure of the second converter stage 2 corresponds to a single-stage 3-bit sigma-delta converter and consequently comprises an adder 18, an integrator 20, a 3-bit AD converter 21 and a 3-bit DA converter 22, which are interconnected according to FIG. 5 .
  • the output signals supplied by the two converter stages 1, 2 are digitally processed by a noise suppression logic 3, so that a digital output signal Y (z) corresponding to the analog input signal X (z) is output.
  • the integrators 6, 9 and 20 can each be formed by SC filters and represented, for example, by the transfer function l / (lz -1 ) or z "1 / (lz " ⁇ ).
  • the high sensitivity with regard to the accuracy of the DA converters arranged in the feedback branch, which limits the linearity and resolution of the sigma-delta converter architecture, is reduced by the fact that only in the second converter stage 2 a multibit quantizer is used while the more critical quantizer of the first converter stage 1 is designed as a one-bit quantizer.
  • the lower-order bits of the output signal of the pipeline AD converter structure are used as an estimate for the quantization error of the 5-bit quantizer of the sigma-delta converter stage and combined with the time-delayed output signal of the sigma-delta converter stage in such a way that a digital output signal is obtained, which corresponds to the output signal of a second-order sigma-delta converter with 12-bit quantization.
  • this architecture has the disadvantage that the second stage must be designed in the form of a pipeline AD converter, so that the implementation of a converter architecture of third order or higher would lead to reduced system stability.
  • This sigma-delta converter architecture corresponds an extension of the architecture proposed by TC Leslie and B. Singh.
  • the present invention has for its object to provide a novel sigma-delta converter arrangement which represents an excellent compromise between the effective silicon area required by the circuit on the one hand and the energy consumption on the other hand.
  • the sigma-delta converter arrangement according to the invention has a multi-stage, in particular two-stage, structure and uses multibit quantization both in the first sigma-delta converter stage and in the second sigma-delta converter stage.
  • the use of multibit quantization in the first sigma-delta converter stage was previously unknown in sigma-delta converter architectures with two or more cascade-connected sigma-delta converter stages.
  • the entire sigma-delta converter arrangement can thus also in
  • the desired quantization resolution can be divided between the individual multibit converter stages by using a multi-stage sigma-delta converter.
  • the quantization resolution implemented by the entire sigma-delta converter architecture is calculated by
  • the resolution of the first converter stage and the resolution of the second converter stage each go into the output signal of the sigma-delta converter arrangement, so that a sigma-delta converter arrangement of any order can be optimized as a compromise between the energy consumption on the one hand and the required silicon area on the other.
  • the invention is particularly advantageous for applications that require low power consumption and high resolution and can therefore be used, for example, in BQAP, ISDN, ADSL, HDSL or in general xDSL applications and, inter alia, in cordless telephones.
  • Quantization results in improved resolution and less leak sensitivity. It also increases the number of parameters that can be used to optimize a multi-bit sigma-delta converter architecture.
  • Converter architecture ensures high performance even without using DEM (Dynamic Element Matching) techniques or other techniques to improve internal DA converter performance.
  • DEM Dynamic Element Matching
  • the architecture according to the invention is advantageously designed such that a digital output signal is obtained which corresponds to the output signal of a 7-bit sigma-delta converter of the third order.
  • the first sigma-delta converter stage can in particular be formed by a 3-bit sigma-delta converter of the second order, while the second sigma-delta converter stage can advantageously correspond to a 5-bit sigma-delta converter of the first order.
  • Fig. 1 shows a block diagram of a preferred embodiment
  • FIG. 2 shows a table which compares the architecture shown in FIG. 1 with other known architectures
  • Fig. 4 shows waveforms to illustrate the
  • FIG. 5 shows a known sigma-delta analog / digital converter arrangement according to the prior art.
  • the sigma-delta analog-to-digital converter arrangement shown in FIG. 1 is a high-resolution sigma-delta analog-to-digital converter architecture designed for operation with low oversampling rates, which in particular is clocked and passed through, for example, at a sampling rate of 26 MHz a 0.6 ⁇ m standard CMOS process can be produced.
  • this sigma-delta analog / digital converter arrangement can achieve a signal-to-noise ratio of 86 dB with a signal bandwidth of 1.1 MHz.
  • a cascaded sigma-delta converter is used, which comprises a cascade-like connection of two sigma-delta converter stages.
  • Quantization resolution can be divided between the individual converter stages.
  • the present sigma-delta converter is preferably operated with a relatively low oversampling rate (oversampling rate,
  • a second or third order sigma-delta converter can be used in this case.
  • a second-order sigma-delta converter requires an internal 9-bit quantization for the desired resolution, while an internal 7-bit quantization is sufficient for this purpose for a third-order sigma-delta converter.
  • Higher order sigma-delta converters perform at such low ones
  • the resolution of the internal quantization essentially determines the silicon area required by the entire architecture. Since a smaller bit width is required for the quantization when using a third-order sigma-delta converter, this configuration was chosen for the exemplary embodiment shown in FIG. 1.
  • the one-bit sig a delta converter listed in the first line of FIG. 2 corresponds to the architecture proposed by TC Leslie and B. Singh, while the sigma-delta converter shown in the second line of FIG. 2 is that of TL Brooks, DH Robertson, DF Kelly. A. Del Muro and SW Harston's proposed architecture matches.
  • the last line of FIG. 2 shows a multi-bit sigma-delta converter according to the present invention.
  • the table shown in FIG. 2 shows that when using multi-bit sigma-delta converters the area requirement increases significantly, while on the other hand the use of single-bit sigma-delta converters requires higher sampling frequencies and thus results in higher energy consumption .
  • the sigma-delta converter shown in FIG. 1 essentially comprises two sigma-delta converter stages 1, 2, the digital output signals of which are via a digital one
  • the first sigma-delta converter stage 1 corresponds to a sigma-delta converter or a second-order sigma-delta modulator with 3-bit quantization and receives an input signal X (z) to be digitized.
  • the first sigma-delta converter stage 1 thus comprises, according to FIG. 1, interconnected integrators 6, 9, adders 4, 7, a 3-bit AD converter 10 and 3-bit DA converters 11, 13 arranged in the feedback branches.
  • Those components which correspond to the components shown in FIG. 5 are provided with the same reference numerals, so that reference may also be made to the description of FIG. 5.
  • Buffers or amplifiers 5, 8, 12 and 14 with the amplification factors ai, a 2 , b 2 and bi are arranged between the individual components.
  • the second sigma-delta converter stage 2 corresponds to a first order 5-bit sigma-delta converter and includes an adder 18, an integrator 20, a 5-bit AD converter 21, a 5-bit DA converter 22 and amplifiers 19 and 23 Gain factors a 3 and b 3 .
  • the second sigma-delta converter stage 2 is connected via a further 3-bit DA converter 15 and an adder 16 and one Amplifier 17 with the gain factor c of the quantization errors of the first sigma-delta converter stage 1 supplied.
  • the three 3-bit DA converters 11, 13 and 15 shown in FIG. 1 can of course also be replaced with a corresponding 3-bit DA converter arranged in the feedback branch of the first sigma-delta converter stage 1 with a corresponding circuit modification according to FIG. 7.
  • the noise suppression logic 3 evaluates the output signal of the second sigma-delta converter stage 2 with the inverse coupling amplification factor of the amplifier 17 and subjects the digital output signal thus evaluated to digital filtering, the digital filter 26 used for this purpose, for example, the transfer function (1- z -1 ) 2 has.
  • the filtered and rated with 1 / c output signal of the second sigma-delta converter stage 2 is from that with the help of a
  • Delay element 24 subtracts the time-delayed output signal of the first sigma-delta converter stage 1 (adder 27) in order to eliminate the quantization error of the first sigma-delta converter stage 1, so that the desired digital output signal Y (z) is finally output, which corresponds to the output signal of a third-order sigma-delta converter with internal 7-bit quantization.
  • leak noise is a critical factor that limits performance.
  • Leakage noise is understood to mean the quantization noise of the quantizer of the first sigma-delta converter stage 1, which could not be completely eliminated by the noise suppression logic 3.
  • the performance of the leakage noise component in the output signal Y (z) depends essentially on two factors, namely the mismatch between the analog ones Noise transfer function (NTF) of the first converter stage 1 and the NTF of the noise suppression logic 3 and the performance of the quantization error of the first converter stage 1.
  • the NTF mismatch strongly depends on the quality of the analog components used, while the performance of the quantization noise of the first converter stage 1 is inversely proportional to the quadratic value of the resolution of the quantizer.
  • the highest possible quantization resolution is therefore the first
  • Converter stage desirable.
  • an effective leakage noise value can be obtained which is approximately 100 dB less than the effective value of a sine signal of maximum amplitude.
  • multibit sigma-delta converters have the disadvantage that they are very sensitive to inaccuracies in the internal DA converters.
  • the 3-bit DA converters are preferably implemented in accordance with the so-called switched capacitor technology (SC technology), seven unit capacitors being used for this.
  • SC technology switched capacitor technology
  • the SC technique is for example detailed in the publications already described at the beginning "A 50MHz Multibit Sigma-Delta Modulator for 12b 2MHZ A / D Conversion", BP Brandt, BA Wolley, IEEE Journal of Solid-State Circuits, vol.
  • All analog elements of the sigma-delta converters are advantageously implemented completely differentially in accordance with the SC technology.
  • a non-canonical structure can preferably be selected for the input converter stage 1, whereby the total capacitance is doubled, but on the other hand a signal independence of the charge drawn by the internal reference voltage source can be achieved. This is particularly advantageous because the internal reference voltage source is an extremely sensitive component of the sigma-delta converter.
  • the previously mentioned gain factors bi and b 3 are chosen to be 1 and shown in FIG. 1.
  • the gain factor bi can also be used, for example
  • Scaling of the input range of the sigma-delta converter ⁇ l can be selected, for which the non-canonical structure is required.
  • a canonical SC structure is preferably used, as also described in the already mentioned publication "A Cascaded Sigma-Delta Pipeline A / D Converter with 1.25 MHz Signal Bandwidth and 89dB SNR", TL Brooks, DH Robertson, DF Kelly. A. Del Muro, SW Harston, IEEE Journal of Solid-State Circuits, vol. 32, pages 1896-1906, December 1997.
  • the individual flash AD converters 10 and 21 are also preferably implemented completely differentially in accordance with the SC technology, it being possible to use a single-stage comparator.
  • FIG. 3 and FIG. 4 show measurement results for the sigma-delta analog / digital converter shown in FIG. 1 at a sampling frequency of 10 MHz and for an input signal frequency of 100 kHz.
  • SNR signal-to-noise ratio
  • S / HD3 the ratio of the signal level to the noise and distortion level
  • S / HD3 the ratio of the signal level to the level of the harmonic distortion of third order
  • the two sigma-delta converter stages 1, 2 shown in FIG. 1 are preferably used together with an additional active anti-aliasing filter, which serves as a prefilter for operating the sigma-delta converter, and the reference voltage sources required for the SC implementation arranged on a chip, while the noise suppression logic 3 can also be provided externally separately therefrom.

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Abstract

Eine Sigma-Delta-Analog/Digital-Wandleranordnung umfaßt zwei kaskadierte Sigma- Delta- Modulatoren (1, 2), wobei es sich bei beiden Sigma- Delta- Modulatoren (1, 2) um Multibit- Sigma- Delta- Modulatoren handelt. Die Sigma- Delta- Analog/Digital- Wandleranordnung ist vorzugsweise dritter Ordnung und liefert ein digitales Ausgabesignal (Y(z)), welches einem Sigma- Delta- Wandler mit 7Bit- Quantisierung entspricht. Zu diesem Zweck kann ein Sigma- Delta-Modulator (1) zweiter Ordnung mit einer 3Bit- Quantisierung und ein Sigma- Delta- Modulator (2) erster Ordnung mit einer 5Bit- Quantisierung verwendet werden.

Description

Beschreibung
Sigma-Delta-Analog/Digital-Wandleranordnung
Die vorliegende Erfindung betrifft eine Sigma-Delta- Analog/Digital-Wandleranordnung, insbesondere eine kaskadierte zweistufige Sigma-Delta-Analog/Digital- Wandleranordnung nach dem Oberbegriff des Anspruches 1.
In vielen xDSL-Anwendungen werden (nachfolgend abgekürzt als AD-Wandler bezeichnete) Analog/Digital- andler mit hoher Auflösung und guter Bandbreite benötigt.
Diesbezüglich sind sogenannte Pipelinearchitekturen mit mehreren Flash-AD-Wandlern bekannt. Derartige
Pipelinearchitekturen erlauben sehr hohe Bandbreiten und entsprechend hohe Abtastraten bei guter Signalauflösung.
Pipelinearchitekturen benötigen jedoch in der Regel
Autokalibirierungsmechanismen, die auf demselben Chip wie die AD- andleranordnung vorzusehen sind und demzufolge die
Komplexität der Schaltung und die benötigte Siliziumfläche vergrößern.
Daher werden vorteilhafterweise Sigma-Delta-Wandler verwendet, die durch Überabtastung einen höheren
Dynamikbereich erzielen, was jedoch in der Regel eine verringerte Signalbandbreite zur Folge hat. Um ohne Vergrößerung der Abtastrate die verfügbare Signalbandbreite zu erhöhen, muß daher die Überabtastrate (Oversampling Rate, OSR) verringert werden. Bei niedrigen Uberabtastraten ist jedoch nur dann ein zufriedenstellender Betrieb möglich, wenn das durch die in Sigma-Delta- andlern verwendeten Quantisierer hervorgerufene Quantisierungsrauschen ausreichend gering ist.
Die in Einbit-Sigma-Delta-Wandler verwendeten Einbit- Quantisierer erzeugen jedoch relativ große Quantisierungsfehler, so daÄ it Hilfe eines Einbit-Sigma- Delta-Wandlers nur sehr schwer ein guter Signalrauschabstand bei niedriger Überabtastrate erzielt werden kann. Darüber hinaus benötigen Einbit-Sigma-Delta-Wandlerarchitekturen, obwohl sie lediglich eine geringe Siliziumfläche erfordern, aufgrund der relativ hohen Abtastraten große Versorgungströme .
Dagegen besitzen Multibit-Sigma-Delta-Wandlerarchitekturen, die lediglich etwas größer als Einbit-Sigma-Delta-
Wandlerarchitekturen sind, einen deutlich geringeren Stromverbrauch, da sie geringere Abtastfrequenzen ermöglichen. Durch die Verwendung einer Multibit-Rückkopplung kann bei lediglich geringen Uberabtastraten ein hoher Signalrauschabstand erzielt werden. Multibit-Sigma-Delta- Wandler können somit für alle Anwendungen verwendet werden, bei denen sowohl eine hohe Auflösung als auch eine hohe Wandlergeschwindigkeit gefordert ist. Multibit-Sigma-Delta- Wandler schließen somit die Lücke zwischen den zuvor erwähnten Flash-Wandlern, die bei begrenzter Auflösung hohe Geschwindigkeiten ermöglichen, und Einbit-Sigma-Delta- Wandlern, die eine hohe Auflösung bei mittleren Geschwindigkeiten erlauben.
Die Implementierung eines leistungsfähigen Multibit-Sigma-
Delta-Wandlers stellt hinsichtlich verschiedener Aspekte eine Herausforderung dar. Einer dieser Aspekte ist die Aufgabe, eine Architektur zu entwickeln, welche eine flächeneffiziente Implementierung der internen AD- und DA-Wandler des Sigma- Delta-Wandlers ermöglicht. Da die AD- und DA-Wandler üblicherweise in Serie innerhalb der Rückkopplungsschleife der entsprechenden Sigma-Delta-Wandlerarchitektur geschaltet sind, entspricht die maximal zulässige Wandlerzeit für jeden Wandler lediglich der halben Taktperiode. Flächeneffiziente Implementierungen, wie z.B. Pipelinestrukturen, können somit aufgrund ihrer Eigenlatenz oder Eigenansprechzeit nicht für interne AD-Wandler verwendet werden. Des weiteren sind herkömmliche einstufige Multibit-Sigma- Delta-Wandler mit einer internen Quantisierung größer als beispielsweise 5Bit hinsichtlich ihres Siliziumflächenbedarfs nachteilig, obwohl sie bezüglich ihres Stromverbrauchs sehr vorteilhaft wären.
Ein weiteres mit Multibit-Sigma-Delta-Wandlerarchitekturen verbundenes Problem stellt die Tatsache dar, daß in der Rückkopplungsschleife dieser Architekturen zwangläufig einer oder mehrere Multibit-DA-Wandler verwendet werden müssen, wobei mit einer derartigen Mutibit-Rückkopplung jedoch Linearitätsprobleme verbunden sind.
Um dieses Problem zu beheben, wurde in "An Improved Sigma-
Delta Modulator Architecture", T.C. Leslie und B. Singh, IEEE Proceedings ISCAS'90, Seiten 372-375, Mai 1990, vorgeschlagen, von dem Multibit-Ausgangssignal des AD- Wandlers die niederwertigen Bits abzuschneiden und nur das höchstwertige Bit über die Rückkopplungsschleife zurückzuführen, so daß lediglich ein Einbit-DA-Wandler im Rückkopplungszweig verwendet werden muß. Die niederwertigeren Bits werden digital verarbeitet und mit dem Ausgangssignal des Sigma-Delta-Wandlers kombiniert, um den sich durch das Abschneiden der niederwertigeren Bits ergebenden Fehler im Rückkopplungssignal zu minimieren.
Eine weitere Möglichkeit zur Verringerung des Quantisierungsrauschens bei Verwendung von Multibit-Sigma- Delta-Wandlerarchitekturen ist der Einsatz mehrerer Sigma-
Delta-Wandlerstufen, welche kaskadenartig verschaltet werden. Bei derartigen kaskadierten Sigma-Delta-Wandlerarchitekturen wird der Quantisierungsfehler einer Stufe in der nachfolgenden Stufe verarbeitet und die digitalen Ausgangssignale der einzelnen Stufen zur Rauschunterdrückung digital verarbeitet. Derartige kaskadierten Sig a-Delta- Wandler werden auch als MASH-Sigma-Delta-Wandler bezeichnet. In Fig. 5 ist ein vereinfachtes Blockschaltbild einer derartigen kaskadierten zweistufigen Sigma-Delta- Wandlerarchitektur dargestellt, wie sie insbesondere in "A 50MHz Multibit Sigma-Delta Modulator for 12b 2MHZ A/D
Conversion", B.P. Brandt, B.A. Wolley, IEEE Journal of Solid- State Circuits, vol. 26, Dezember 1991, beschrieben ist. Diese Architektur umfaßt zwei kaskadenartig verschaltete Sigma-Delta-Wandlerstufen oder Sigma-Delta-Modulatoren 1 und 2, wobei die erste Wandlerstufe 1 einem Einbit-Sigma-Delta- Wandler zweiter Ordnung und die zweite Wandlerstufe 2 einem Multibit-Sigma-Delta-Wandler erster Ordnung entspricht. Die erste Wandlerstufe 1 umfaßt demzufolge gemäß Fig. 5 zwei Integratoren 6, 9 in Form von SC-Filtern (Switched Capacitor) , die zusammen mit einem IBit-AD-Wandler 10 im
Vorwärtspfad der ersten Wandlerstufe 1 angeordnet sind. Das digitale Ausgangssignal des IBit-AD-Wandlers 10 wird, wie es für Sigma-Delta-Wandler üblich ist, über einen im Rückkopplungszweig befindlichen IBit-DA-Wandler 11 über Addierer 4 und 7 derart zurückgeführt, daß den Integratoren 6 und 9 jeweils die Differenz zwischen dem Ausgangssignal des IBit-AD-Wandlers 10 und dem entsprechenden Signal im Vorwärtspfad zugeführt wird. Die zweite Wandlerstufe 2 empfängt über einen Addierer 16 als Eingangssignal das Differenzsignal zwischen dem analogen Ausgangssignal des IBit-DA-Wandlers 11 und dem Eingangssignal des lBit-AD- Wandlers 10, d.h. der zweiten Wandlerstufe 2 wird der durch die IBit-Quantisierung hervorgerufene Quantisierungsfehler zugeführt. Der Aufbau der zweiten Wandlerstufe 2 entspricht einem einstufigen 3Bit-Sigma-Delta-Wandler und umfaßt demzufolge einen Addierer 18, einen Integrator 20, einen 3Bit-AD-Wandler 21 und einen 3Bit-DA-Wandler 22, die gemäß Fig. 5 verschaltet sind. Die von den beiden Wandlerstufen 1, 2 gelieferten Ausgangssignale werden von einer Rauschunterdrückungslogik 3 digital verarbeitet, so daß ein dem analogen Eingangssignal X(z) entsprechendes digitales Ausgangssignal Y(z) ausgegeben wird. Die Integratoren 6, 9 und 20 können jeweils durch SC-Filter gebildet und beispielsweise durch die Ubertragungsfunktion l/(l-z-1) bzw. z"1/ (l-z"α) dargestellt werden.
Bei der in Fig. 5 gezeigten Schaltung wird die hohe Empfindlichkeit bezüglich der Genauigkeit der im Rückkopplungszweig angeordneten DA-Wandler, welche die Linearität und Auflösung der Sigma-Delta-Wandlerarchitektur beschränkt, dadurch verringert, daß lediglich in der zweiten Wandlerstufe 2 ein Multibit-Quantisierer verwendet wird, während der kritischere Quantisierer der ersten Wandlerstufe 1 als Einbit-Quantisierer ausgestaltet ist.
In der Druckschrift "A Cascaded Sigma-Delta Pipeline A/D Converter with 1.25 MHz Signal Bandwidth and 89dB SNR", T.L. Brooks, D.H. Robertson, D.F. Kelly. A. Del Muro, S.W. Harston, IEEE Journal of Solid-State Circuits, vol. 32, Seiten 1896-1906, Dezember 1997, wird eine Abwandlung dieser kaskadenartigen Sigma-Delta-Wandlerarchitektur dahingehend vorgeschlagen, daß eine Sigma-Delta-Wandlerstufe kaskadenartig mit einer Pipeline-AD-Wandlerstruktur verschaltet wird. Die Sigma-Delta-Wandlerstufe entspricht insbesondere einem Sigma-Delta-Wandler zweiter Ordnung mit 5Bit-Quantisierung, während die Pipeline-AD-Wandlerstruktur vierstufig ausgestaltet ist. Die niederwertigeren Bits des Ausgangssignals der Pipeline-AD-Wandlerstruktur werden als Schätzung für den Quantisierungsfehler des 5Bit-Quantisierers der Sigma-Delta-Wandlerstufe verwendet und mit dem zeitverzögerten Ausgangssignal der Sigma-Delta-Wandlerstufe derart kombiniert, daß ein digitales Ausgangssignal erhalten wird, welches dem Ausgangssignal eines Sigma-Delta-Wandlers zweiter Ordnung mit 12Bit-Quantisierung entspricht. Diese Architektur besitzt jedoch den Nachteil, daß die zweite Stufe in Form eines Pipeline-AD-Wandlers ausgestaltet sein muß, so daß die Implementierung einer Wandlerarchitektur dritter Ordnung oder höher zu einer verringerten Systemstabilität führen würde. Diese Sigma-Delta-Wandlerarchitektur entspricht einer Erweiterung der von T.C. Leslie und B. Singh vorgeschlagenen Architektur.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine neuartige Sigma-Delta-Wandleranordnung zu schaffen, die einen hervorragenden Kompromiß zwischen der von der Schaltung benötigten wirksamen Siliziumfläche einerseits und dem Energieverbrauch andererseits darstellt.
Diese Aufgabe wird gemäß der vorliegenden Erfindung durch eine Sigma-Delta-Wandleranordnung mit den Merkmalen des Anspruches 1 gelöst. Die Unteransprüche definieren vorteilhafte und bevorzugte Ausführungsformen der vorliegenden Erfindung.
Die erfindungsgemäße Sigma-Delta-Wandleranordnung ist mehrstufig, insbesondere zweistufig, aufgebaut und verwendet sowohl in der ersten Sigma-Delta-Wandlerstufe als auch in der zweiten Sigma-Delta-Wandlerstufe eine Multibit-Quantisierung. Die Verwendung einer Multibit-Quantisierung auch in der ersten Sigma-Delta-Wandlerstufe war bisher bei Sigma-Delta- Wandlerarchitekturen mit zwei oder mehr kaskadenartig verschalteten Sigma-Delta-Wandlerstufen nicht bekannt.
Die gesamte Sigma-Delta-Wandleranordnung kann somit auch in
Form von Sigma-Delta-Modulatoren dritter oder höherer Ordnung realisiert werden, ohne die Systemstabilität zu beeinflussen, wobei weiterhin eine flächenwirksame Implementierung mit geringem Strom- oder Energieverbrauch möglich ist.
Darüber hinaus kann durch die Verwendung eines mehrstufigen Sigma-Delta-Wandlers die gewünschte Quantisierungsauflösung auf die einzelnen Multibit-Wandlerstufen aufgeteilt werden. Die von der gesamten Sigma-Delta-Wandlerarchitektur realisierte Quantisierungsauflösung berechnet sich durch
(Quantisierungsbreite der ersten Stufe + Quantisierungsbreite der zweiten Stufe) - 1. Die Auflösung der ersten Wandlerstufe und die Auflösung der zweiten Wandlerstufe gehen jeweils in das Ausgangssignal der Sigma-Delta-Wandleranordnung ein, so daß eine Sigma-Delta- Wandleranordnung beliebiger Ordnung als Kompromiß zwischen dem Energieverbrauch einerseits und der benötigten Siliziumfläche andererseits optimiert werden kann. Die Erfindung ist insbesondere für Anwendungen, die einen geringen Stromverbrauch und eine hohe Auflösung erfordern, von Vorteil und kann daher beispielsweise in BQAP-, ISDN-, ADSL-, HDSL- oder allgemein xDSL-Anwendungen sowie u.a. in schnurlosen Telefonen eingesetzt werden.
Durch den Ersatz der bekannten Einbit-Quantisierung der ersten Sigma-Delta-Wandlerstufe durch eine Mutibit-
Quantisierung wird eine verbesserte Auflösung und eine geringere Leckempfindlichkeit erreicht. Darüber hinaus wird die Anzahl der Parameter, die zur Optimierung einer Multibit- Sigma-Delta-Wandlerarchitektur verwendet werden können, erhöht. Die erfindungsgemäße Multibit-Sigma-Delta-
Wandlerarchitektur gewährleistet eine hohe Leistungsfähigkeit auch ohne Verwendung von DEM-Techniken (Dynamic Element Matching) oder anderer Techniken zur Verbesserung der internen DA-Wandlerleistung.
Die erfindungsgemäße Architektur ist vorteilhafterweise derart ausgestaltet, daß ein digitales Ausgangssignal erhalten wird, welches dem Ausgangssignal eines 7Bit-Sigma- Delta-Wandlers dritter Ordnung entspricht. Die erste Sigma- Delta-Wandlerstufe kann zu diesem Zweck insbesondere durch einen 3Bit-Sigma-Delta-Wandler zweiter Ordnung gebildet sein, während die zweite Sigma-Delta-Wandlerstufe vorteilhafterweise einem 5Bit-Sigma-Delta-Wandler erster Ordnung entsprechen kann. Die Erfindung wird nachfolgend unter Bezugnahme auf die beigefügte Zeichnung anhand eines bevorzugten Ausführungsbeispiels erläutert.
Fig. 1 zeigt ein Blockschaltbild eines bevorzugten
Ausführungsbeispiels einer erfindungsgemäßen Sigma-Delta- Analog/Digital-Wandleranordnung,
Fig. 2 zeigt eine Tabelle, welche die in Fig. 1 gezeigte Architektur mit weiteren bekannten Architekturen vergleicht,
Fig. 3 zeigt den Verlauf des gemessenen Ausgangsspektrums der in Fig. 1 gezeigten Architektur,
Fig. 4 zeigt Signalverläufe zur Verdeutlichung der
Leistungsfähigkeit der in Fig. 1 gezeigten Architektur, und
Fig. 5 zeigt eine bekannte Sigma-Delta-Analog/Digital- Wandleranordnung gemäß dem Stand der Technik.
Bei der in Fig. 1 gezeigten Sigma-Delta-Analog/Digital- Wandleranordnung handelt es sich um eine für den Betrieb mit niedrigen Uberabtastraten ausgelegte hochauflösende Sigma- Delta-Analog/Digital-Wandlerarchitektur, die insbesondere beispielsweise mit einer Abtastrate von 26MHz getaktet und durch einen 0, 6μm-Standard-CMOS-Prozeß hergestellt werden kann. Wie nachfolgend noch näher erläutert wird, kann mit Hilfe dieser Sigma-Delta-Analog/Digital-Wandleranordnung bei einer Signabandbreite von 1,1MHz ein Signalrauschabstand von 86dB erzielt werden.
Für xDSL-Anwendungen sind billige Hochleistungswandler mit geringem Energiebedarf erforderlich. Des weiteren wird für eine analoge Signalbandbreite von 1,1MHz beispielsweise eine 14Bit-Auflösung gefordert. Mit Hilfe der eingangs beschriebenen Pipeline-Analog/Digital-Wandler kann zwar eine große Signalbandbreite erzielt werden, der Dynamikbereich ist jedoch beschränkt. Daher wird bei der in Fig. 1 gezeigten Architektur ein kaskadierter Sigma-Delta-Wandler verwendet, der eine kaskadenartige Verschaltung zweier Sigma-Delta- Wandlerstufen umfaßt. Durch die Verwendung eines mehrstufigen Sigma-Delta-Wandlers kann die gewünschte
Quantisierungsauflösung auf die einzelnen Wandlerstufen aufgeteilt werden.
Der vorliegende Sigma-Delta-Wandler wird vorzugsweise mit einer relativ geringen Überabtastrate (Oversampling Rate,
OSR) betrieben (beispielsweise OSR = 12) , um die Abtastrate und demzufolge den Energieverbrauch möglichst gering zu halten. Um die oben erwähnte gewünschte Auflösung realisieren zu können, kann in diesem Fall ein Sigma-Delta-Wandler zweiter oder dritter Ordnung verwendet werden. Ein Sigma- Delta-Wandler zweiter Ordung benötigt für die gewünschte Auflösung eine interne 9Bit-Quantisierung, während für einen Sigma-Delta-Wandler dritter Ordnung hierzu eine interne 7Bit- Quantisierung ausreichend ist. Sigma-Delta-Wandler höherer Ordnung führen bei derart niedrigen
Überabtastungsverhältnisses zu keiner weiteren Verbesserung.
Die Auflösung der internen Quantisierung bestimmt wesentlich die von der gesamten Architektur benötigte Siliziumfläche. Da bei Verwendung eines Sigma-Delta-Wandlers dritter Ordnung eine geringere Bitbreite für die Quantisierung erforderlich ist, wurde diese Ausgestaltung für das in Fig. 1 gezeigte Ausführungsbeispiel gewählt.
In Fig. 2 ist für ähnliche Auflösungen und ähnliche
Signalbandbreiten ein Vergleich verschiedener Sigma-Delta- Wandlertypen hinsichtlich des Versorgungsstroms, der jeweils wirksamen Siliziumfläche, der Abtastfrequenz fCκ, der Überabtastrate OSR und dem jeweils erzielbaren Signalrauschabstand SNR dargestellt. Der in der ersten Zeile von Fig. 2 aufgeführte Einbit-Sig a-Delta-Wandler entspricht der von T.C. Leslie und B. Singh vorgeschlagenen Architektur, während der in der zweiten Zeile von Fig. 2 dargestellte Sigma-Delta-Wandler der von T.L. Brooks, D.H. Robertson, D.F. Kelly. A. Del Muro und S.W. Harston vorgeschlagenen Architektur entspricht. In der letzten Zeile von Fig. 2 ist ein Multibit-Sigma-Delta-Wandler gemäß der vorliegenden Erfindung aufgeführt. Der in Fig. 2 gezeigten Tabelle kann entnommen werden, daß bei Verwendung von Multibit-Sigma- Delta-Wandlern deutlich der Flächenbedarf steigt, während andererseits die Verwendung von Einbit-Sigma-Delta-Wandlern höhere Abtastfrequenzen erfordert und somit einen höheren Energieverbrauch zur Folge hat.
Der in Fig. 1 gezeigte Sigma-Delta-Wandler umfaßt im wesentlichen zwei Sigma-Delta-Wandlerstufen 1, 2, deren digitalen Ausgangssignale über eine digitale
Rauschunterdrückungslogik 3 kombiniert und verarbeitet werden. Die erste Sigma-Delta-Wandlerstufe 1 entspricht einem Sigma-Delta-Wandler bzw. einem Sigma-Delta-Modulator zweiter Ordnung mit einer 3Bit-Quantisierung und empfängt ein zu digitalisierendes Eingangssignal X(z). Die erste Sigma-Delta- Wandlerstufe 1 umfaßt somit gemäß Fig. 1 verschaltete Integratoren 6, 9, Addierer 4, 7, einen 3Bit-AD-Wandler 10 und in den Rückkopplungszweigen angeordnete 3Bit-DA-Wandler 11, 13. Diejenigen Bauteile, welche den in Fig. 5 gezeigten Bauteilen entsprechen, sind mit denselben Bezugszeichen versehen, so daß ergänzend auf die Beschreibung zu Fig. 5 verwiesen werden kann. Zwischen den einzelnen Bauteilen sind Puffer bzw. Verstärker 5, 8, 12 und 14 mit den Verstärkungsfaktoren a-i, a2, b2 bzw. bi angeordnet.
Die zweite Sigma-Delta-Wandlerstufe 2 entspricht einem 5Bit- Sigma-Delta-Wandler erster Ordnung und umfaßt einen Addierer 18, einen Integrator 20, einen 5Bit-AD-Wandler 21, einen 5Bit-DA-Wandler 22 sowie Verstärker 19 und 23 mit Verstärkungsfaktoren a3 bzw. b3. Wie Fig. 1 entnommen werden kann, wird der zweiten Sigma-Delta-Wandlerstufe 2 über einen weiteren 3Bit-DA-Wandler 15 und einen Addierer 16 sowie einen Verstärker 17 mit dem Verstärkungsfaktor c der Quantisierungsfehler der ersten Sigma-Delta-Wandlerstufe 1 zugeführt. Die in Fig. 1 gezeigten drei 3Bit-DA-Wandler 11, 13 und 15 können selbstverstädnlich bei entsprechender Schaltungsabwandlung auch gemäß Fig. 7 durch einen einzigen im Rückkopplungszweig der ersten Sigma-Delta-Wandlerstufe 1 angeordneten 3Bit-DA-Wandler ersetzt werden.
Wie bereits erwähnt worden ist, sind die von den beiden Sigma-Delta-Wandlerstufen 1, 2 erzeugten digitalen
Ausgangssignale einer Rauschunterdrückungslogik 3 zugeführt. Die Rauschunterdrückungslogik 3 bewertet mit Hilfe eines Verstärkers 25 das Ausgangssignal der zweiten Sigma-Delta- Wandlerstufe 2 mit dem inversen Kopplungsverstärkungsfaktor des Verstärkers 17 und unterzieht das somit bewertete digitale Ausgangssignal einer digitalen Filterung, wobei das hierfür verwendete digitale Filter 26 beispielsweise die Übertragungsfunktion (1-z-1)2 aufweist. Das gefilterte und mit 1/c bewertete Ausgangssignal der zweiten Sigma-Delta- Wandlerstufe 2 wird von dem mit Hilfe eines
Verzögerungsglieds 24 zeitlich verzögerten Ausgangssignal der ersten Sigma-Delta-Wandlerstufe 1 subtrahiert (Addierer 27), um den Quantisierungsfehler der ersten Sigma-Delta- Wandlerstufe 1 zu eliminieren, so daß schließlich das gewünschte digitale Ausgangssignal Y(z) ausgegeben wird, welches dem Ausgangssignal eines Sigma-Delta-Wandlers dritter Ordnung mit interner 7Bit-Quantisierung entspricht.
Hinsichtlich mehrstufiger Sigma-Delta-Wandlern ist bekannt, daß Leckrauschen einen kritischen und die Leistungsfähigkeit begrenzenden Faktor darstellt. Unter Leckrauschen wird das Quantisierungsrauschen des Quantisierers der ersten Sigma- Delta-Wandlerstufe 1 verstanden, welches nicht vollständig von der Rauschunterdrückungslogik 3 eliminiert werden konnte. Die Leistung der Leckrauschkomponente im Ausgangssignal Y(z) hängt im wesentlichen von zwei Faktoren, nämlich der Fehlanpassung zwischen der analogen Rauschübertragungsfunktion (Noise Transfer Function, NTF) der ersten Wandlerstufe 1 und der NTF der Rauschunterdrückungslogik 3 sowie der Leistung des Quantisierungsfehlers der ersten Wandlerstufe 1, ab. Die NTF- Fehlanpassung hängt stark von der Qualität der verwendeten analogen Bauteile ab, während die Leistung des Quantisierungsrauschens der ersten Wandlerstufe 1 umgekehrt proportional zu dem quadratischen Wert der Auflösung des Quaήtisierers ist. Hinsichtlich dieses Aspekts ist daher eine möglichst hohe Quantisierungsauflösung der ersten
Wandlerstufe wünschenswert. Durch die Verwendung einer 3Bit- Quantisierung in der ersten Wandlerstufe 1 kann bei üblicher Fehlanpassung der NTFs in dem hier interessierenden Frequenzband ein Leckrauscheffektivwert erhalten werden, der ca. lOOdB geringer als der Effektivwert eines Sinussignals maximaler Amplitude ist.
Wie bereits erwähnt worden ist, weisen Multibit-Sigma-Delta- Wandler den Nachteil auf, daß sie sehr empfindlich gegenüber Ungenauigkeiten der internen DA-Wandler sind. Durch
Verwendung von sogenannten DEM-Techniken (Dynamic Element Matching) können zwar diese Ungenauigkeiten in einem gewissen Bereich verringert werden. Die DEM-Techniken rufen jedoch in dem Rückkopplungszweig des entsprechenden Sigma-Delta- Wandlers zusätzliche Verzögerungen hervor.
Bei der in Fig. 1 gezeigten Architektur kann die Verwendung derartiger DEM-Techniken vermieden werden, da durch einfache schaltungstechnische Maßnahmen eine ausreichend gute Anpassung der einzelnen Elemente erzielt werden kann.
Simulationen haben gezeigt, daß eine Standardabweichung der Elemente des 3Bit-DA-Wandlers < 0,05% ausreicht, um den Signalrauschabstand harmonische Störungen unterhalb von - lOOdB zu drücken. Die 3Bit-DA-Wandler werden vorzugsweise gemäß der sogenannten Switched Capacitor-Technik (SC-Technik) implementiert, wobei hierzu sieben Einheitskondensatoren verwendet werden. Die SC-Technik ist beispielsweise ausführlich in den bereits eingangs beschriebenen Druckschriften "A 50MHz Multibit Sigma-Delta Modulator for 12b 2MHZ A/D Conversion", B.P. Brandt, B.A. Wolley, IEEE Journal of Solid-State Circuits, vol. 26, Dezember 1991, und "A Cascaded Sigma-Delta Pipeline A/D Converter with 1.25 MHz Signal Bandwidth and 89dB"SNR", T.L. Brooks, D.H. Robertson, D.F. Kelly. A. Del Muro, S.W. Harston, IEEE Journal of Solid- State Circuits, vol. 32, Seiten 1896-1906, Dezember 1997, erläutert, so daß ergänzend auf die Ausführungen in diesen Druckschriften verwiesen wird. Der Absolutwert der verwendeten Kondensatoren bestimmt die
Anpassungseigenschaften sowie das hervorgerufene thermische Rauschen. Es hat sich herausgestellt, daß hinsichtlich des thermischen Rauschens größere Kondensatoren erforderlich sind, als dies hinsichtlich der Elementenanpassung für den bevorzugt verwendeten 0, 6μm-Standard-CMOS-Prozeß erforderlich wäre. Allgemein erfordern Sigma-Delta-Wandler, die mit einer niedrigen Überabtastung betrieben werden, in der Eingangsstufe größere Kondensatoren. Somit wird auch eine gute Anpassung erzielt, ohne daß die Verwendung von DEM- Techniken erforderlich wäre.
Sämtliche analogen Elemente der Sigma-Delta-Wandler sind vorteilhafterweise vollständig differentiell gemäß der SC- Technik implementiert. Für die Eingangswandlerstufe 1 kann vorzugweise eine nicht-kanonische Struktur gewählt werden, wodurch zwar die Gesamtkapazität verdoppelt wird, andererseits jedoch eine Signalunabhängigkeit der von der internen Referenzspannungsquelle gezogenen Ladung erzielt werden kann. Dies ist insbesondere deshalb vorteilhaft, da die interne Referenzspannungsquelle eine äußerst empfindliche Komponente des Sigma-Delta-Wandlers darstellt. In der Regel werden die zuvor erwähnten und in Fig. 1 gezeigten Verstärkungsfaktoren bi und b3 zu 1 gewählt. Der Verstärkungsfaktor bi kann jedoch beispielsweise auch zur
Skalierung des Eingangsbereichs des Sigma-Delta-Wandlers ≠l gewählt werden, wofür die nicht-kanonische Struktur erforderlich ist. Für die weniger kritische zweite Sigma- Delta-Wandlerstufe 2 wird vorzugsweise eine kanonische SC- Struktur verwendet, wie sie auch in der bereits erwähnten Druckschrift "A Cascaded Sigma-Delta Pipeline A/D Converter with 1.25 MHz Signal Bandwidth and 89dB SNR", T.L. Brooks, D.H. Robertson, D.F. Kelly. A. Del Muro, S.W. Harston, IEEE Journal of Solid-State Circuits, vol. 32, Seiten 1896-1906, Dezember 1997, erläutert ist.
Für alle SC-Integratoren 6, 9 und 20 wird vorzugsweise derselbe Transkonduktanzverstärker mit einer
Übergangsfrequenz von 150MHz und einer Gleichstromverstärkung von 80dB verwendet. Auch die einzelnen Flash-AD-Wandler 10 und 21 sind vorzugsweise vollständig differentiell gemäß der SC-Technik implementiert, wobei ein einstufiger Komparator verwendet werden kann.
In Fig. 3 und Fig. 4 sind Meßergebnisse für den in Fig. 1 gezeigten Sigma-Delta-Analog/Digital-Wandler bei einer Abtastfrequenz von 10MHz und für eine Eingangssignalfrequenz von 100kHz dargestellt.
In Fig. 3 ist das logarithmisch aufgetragene Ausgangsspektrum für ein sinusförmiges Eingangssignal mit einer Amplitude von 2Vpp (-6dB) dargestellt. Bei niedrigen Frequenzen ist weißes Rauschen dominant. Bei höheren Frequenzen, insbesondere oberhalb der senkrecht eingezeichneten Linie bei 420kHz, die bei einer 12fachen Überabtastung (OSR = 12) dem im vorliegenden Fall interessierende Frequenzband entspricht, wird das Quantisierungsrauschen dominant. Die harmonische Verzerrung dritter Ordnung (HD3) beträgt -81dB.
In Fig. 4 sind für unterschiedliche Eingangssignalamplituden der Signalrauschabstand (SNR) , das Verhältnis des Signalpegels zum Rausch- und Verzerrungspegel (S/ (N+D) ) sowie das Verhältnis des Signalpegels zum Pegel der harmonischen Verzerrung dritter Ordnung (S/HD3) dargestellt. Der Wert S/HD3 erreicht bei einem Eingangssignalpegel von -12dB seinen Maximalwert von 94dB, während der Wert SNR seinen Maximalwert von 83dB bei einem Eingangssignalpegel von OdB erreicht.
Die beiden in Fig. 1 gezeigten Sigma-Delta-Wandlerstufen 1, 2 werden vorzugsweise zusammen mit einem zusätzlichen aktiven Anti-Aliasing-Filter, der als Vorfilter zum Betreiben des Sigma-Delta-Wandlers dient, sowie den für die SC- Implementierung benötigten Referenzspannungsquellen auf einem Chip angeordnet, während die Rauschunterdrückungslogik 3 auch davon getrennt extern vorgesehen sein kann.

Claims

Patentansprüche
1 . Sigma-Delta-Analog/Digital-Wandleranordnung, mit mindestens zwei Sigma-Delta-Wandlerstufen (1, 2) , die jeweils einen im Vorwärtspfad der entsprechenden Sigma-Delta- Wandlerstufe angeordneten Analog/Digital-Wandler (10, 21) und einen im Rückkopplungspfad angeordneten Digital/Analog- Wandler (11, 13, 22) umfassen, wobei die beiden Sigma-Delta-Wandlerstufen (1, 2) kaskadenartig derart verschaltet sind, daß der ersten Sigma- Delta-Wandlerstufe (1) ein in ein digitales Ausgabesignal (Y(z)) umzuwandelndes analoges Eingabesignal (X(z)) zugeführt ist, während der zweiten Sigma-Delta-Wandlerstufe (2) das analoge Differenzsignal zwischen dem digital/analog- gewandelten Ausgangssignal des Analog/Digital-Wandlers (10) der ersten Sigma-Delta-Wandlerstufe (10) und dem Eingangssignal des Analog/Digital-Wandlers (10) der ersten Sigma-Delta-Wandlerstufe (1) zugeführt ist, wobei der Analog/Digital-Wandler (21) der zweiten Sigma- Delta-Wandlerstufe (2) ein Multibit-Analog/Digital-Wandler und der Digital/Analog-Wandler (22) der zweiten Sigma-Delta- Wandlerstufe (2) ein Multibit-Digital/Analog-Wandler ist, und wobei das dem analogen Eingabesignal (X(z)) entsprechende digitale Ausgabesignal (Y(z)) durch Kombination der Ausgangssignale der digitalen Analog/Digital-Wandler (10, 21) der beiden Sigma-Delta-Wandlerstufen (1, 2) gewinnbar ist, d a d u r c h g e k e n n z e i c h n e t, daß auch der Analog/Digital-Wandler (10) der ersten Sigma- Delta-Wandlerstufe (1) ein Multibit-Analog/Digital-Wandler und der Digital/Analog-Wandler (22) der ersten Sigma-Delta- Wandlerstufe (1) ein Multibit-Digital/Analog-Wandler ist.
2. Sigma-Delta-Analog/Digital-Wandleranordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Sigma-Delta-Analog/Digital-Wandleranordnung entsprechend einem Sigma-Delta-Analog/Digital-Wandler dritter Ordnung aufgebaut ist.
3. Sigma-Delta-Analog/Digital-Wandleranordnung nach Anspruch
1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die erste Sigma-Delta-Wandlerstufe (1) einem Sigma-Delta-
Analog/Digital-Wandler zweiter Ordnung entspricht.
4. Sigma-Delta-Analog/Digital-Wandleranordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die zweite Sigma-Delta-Wandlerstufe (2) einem Sigma- Delta-Analog/Digital-Wandler erster Ordnung entspricht.
5. Sigma-Delta-Analog/Digital-Wandleranordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Bitbreite der Analog/Digital-Wandler (10, 21) und Digital/Analog-Wandler (11, 13, 15, 22) der beiden Sigma- Delta-Wandlerstufen (1, 2) derart gewählt ist, daß das durch Kombination der digitalen Ausgangssignale der beiden Sigma- Delta-Wandlerstufen (1, 2) gewinnbare digitale Ausgabesignal (Y(z)) dem digitalen Ausgabesignal eines Sigma-Delta-Wandlers mit 7Bit-Quantisierung entspricht.
6. Sig a-Delta-Analog/Digital-Wandleranordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der Analog/Digital-Wandler (21) der zweiten Sigma-Delta- Wandlerstufe (2) ein 5Bit-Analog/Digital-Wandler und der Digital/Analog-Wandler (22) der zweiten Sigma-Delta- Wandlerstufe (2) ein 5Bit-Digital/Analog-Wandler ist.
7. Sig a-Delta-Analog/Digital-Wandleranordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der Analog/Digital-Wandler (10) der ersten Sigma-Delta- Wandlerstufe (1) ein 3Bit-Analog/Digital-Wandler und der Digital/Analog-Wandler (11, 13) der ersten Sigma-Delta- Wandlerstufe (1) ein 3Bit-Digital/Analog-Wandler ist.
8. Sigma-Delta-Analog/Digital-Wandleranordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die digitalen Ausgangssignale der beiden Sigma-Delta- Wandlerstufen (1, 2) einer Rauschunterdrückungsschaltung (3) zugeführt sind, welche durch Kombination der digitalen Ausgabesignale der beiden Sigma-Delta-Wandlerstufen (1, 2) das digitale Ausagabesignal (Y(z)) ermittelt und ausgibt.
9. Sigma-Delta-Analog/Digital-Wandleranordnung nach Anspruch
d a d u r c h g e k e n n z e i c h n e t, daß die beiden Sigma-Delta-Wandlerstufen (1, 2) auf einem gemäß einem 0, 6μm-CMOS-Prozeß hergestellten Chip angeordnet sind.
10. Sigma-Delta-Analog/Digital-Wandleranordnung nach Anspruch 8 oder 9, d a d u r c h g e k e n n z e i c h n e t, daß die Rauschunterdrückungsschaltung (3) eine Verzögerungsschaltung (24) und eine digitale Filterschaltung (26) umfaßt, wobei das digitale Ausgangssignal der ersten Sigma-Delta- Wandlerstufe (1) der Verzögerungsschaltung (24) zugeführt ist, wobei das digitale Ausgangssignal der zweiten Sigma-Delta- Wandlerstufe (1) der digitalen Filterschaltung (26) zugeführt ist, und wobei die Rauschunterdrückungsschaltung (3) die Differenz zwischen dem Ausgangssignal der Verzögerungsschaltung (24) und dem Ausgangssignal der digitalen Filterschaltung (26) als das digitale Ausgabesignal (Y(z)) ausgibt.
11. Sigma-Delta-Analog/Digital-Wandleranordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Analog/Digital-Wandler (10, 21) der beiden Sigma- Delta-Wandlerstufen (1, 2) durch Flash-Wandler gebildet sind.
12. Sigma-Delta-Analog/Digital-Wandleranordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die beiden Sigma-Delta-Wandlerstufen (1, 2) durch
Switched Capacitor-Technik realisiert sind.
13. Sigma-Delta-Analog/Digital-Wandleranordnung nach Anspruch
12, d a d u r c h g e k e n n z e i c h n e t, daß die erste Sigma-Delta-Wandlerstufe (1) durch eine nicht- kanonische Switched Capacitor-Struktur gebildet ist, und daß die zweite Sigma-Delta-Wandlerstufe (2) durch eine kanonische Switched Capacitor-Struktur gebildet ist,
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