WO2000062345A1 - Dispositif a semi-conducteur haute tension - Google Patents

Dispositif a semi-conducteur haute tension Download PDF

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WO2000062345A1
WO2000062345A1 PCT/JP1999/001885 JP9901885W WO0062345A1 WO 2000062345 A1 WO2000062345 A1 WO 2000062345A1 JP 9901885 W JP9901885 W JP 9901885W WO 0062345 A1 WO0062345 A1 WO 0062345A1
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diffusion layer
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drain
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Nobuki Miyakoshi
Masanori Fukui
Hideyuki Nakamura
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Shindengen Electric Manufacturing Co., Ltd.
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    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Definitions

  • the present invention relates to the technical field of power semiconductor devices, and more particularly to a technique for increasing the breakdown voltage of a MOS device having a MOS structure.
  • a device that switches a large current such as a power supply device, uses a semiconductor device that operates at a high speed and has a high withstand voltage.
  • a MOS FET semiconductor chip generally used is shown by reference numeral 101 in FIG.
  • the semiconductor chip 1 0 1 consists silicon single crystal, n first layer 1 0 2 high-resistance, and, at the same 1 0 2 2 and a low-resistance n + layer in the same conductivity type Koshirubedenryo zone 1 0 3 And a drain layer 102 composed of
  • n more 1 0 2 in the center, the n + layer 1 0 2 2 backside, high conductivity region 1 0 3 is arranged on the surface side, in the case where the n-type and the first conductivity type, A large number of p-type base diffusion layers 108 of the second conductivity type are formed on the surface of the high conductivity region 103.
  • the base diffusion layers 108 have a surface square shape and are arranged in a matrix, and each base diffusion layer 108 has a central diffusion depth as shown in FIG.
  • the main diffusion layer 106 includes a deep main diffusion layer 106 and a shallow channel region 107 adjacent to the periphery of the main diffusion layer 106. Therefore, in the base expansion L08, the central part is deep and the peripheral part is shallow.
  • an n-type ring-shaped source diffusion layer 105 is formed, and a gate insulating film 100 is formed on the surface of the channel region 107. 4 (here, a silicon oxide film) and a gate electrode film 110 are formed in this order.
  • an n-type inversion layer is formed on the surface of the p-type channel region 107, and the inversion layer forms a source diffusion layer 105 and a highly conductive region. 10 3 is electrically connected by the inversion layer.
  • Reference numeral 111 denotes a source electrode film
  • reference numeral 112 denotes a drain electrode film.
  • An interlayer insulating film 115 prevents a short circuit therebetween.
  • the MOS FET described above has a higher operating speed than a bipolar transistor, has less concentration of current when switching from a conductive state to a cut-off state, and is easy to obtain a semiconductor device with a high withstand voltage.
  • the breakdown voltage is reduced.
  • a depletion layer that tends to spread to the highly conductive region 103 side. 120 becomes harder to spread as the concentration of the highly conductive region 103 becomes higher.
  • pn junctions are classified into planar junctions, cylindrical junctions, and spherical junctions when focusing on the shape of the diffusion layer on the high concentration side.
  • a cylindrical joint is formed at the opposing sides, and a spherical joint is formed at the vertex.
  • the breakdown voltage of the pn junction decreases in the order of planar junction, cylindrical junction, and spherical junction. Therefore, the breakdown voltage of the pn junction formed by the base diffusion layer 108 and the highly conductive region 103 is known. Is determined by the spherical junction at the top of the base diffusion layer 108. In particular, avalanche breakdown easily occurs on the surface of the highly conductive region 103.
  • the voltage at which the depletion layers 120 contact each other is higher than When the reverse bias is applied, the depletion layer 120 expands in the depth direction, so that the withstand voltage is determined at a position deeper than the surface of the highly conductive region 103.
  • the opposing base diffusion layers 108 are separated from each other, and the breakdown voltage is higher than in the case where avalanche breakdown occurs before the depletion layers 120 contact each other.
  • the reverse bias state between the drain layer 102 and the base diffusion layer 108 increases as shown in FIG. Even if the depletion layers 120 contact each other between the sides, the distance between the vertices is large, so the depletion layer 120 cannot contact between the vertices, and the breakdown voltage of the spherical junction does not improve. As a result, the breakdown of the pn junction occurred at the surface indicated by reference numeral 11 and caused damage to the semiconductor device.
  • the present invention has been made to solve the above-mentioned disadvantages of the prior art, and an object thereof is to provide a semiconductor device having a high withstand voltage. Another object of the present invention is to provide a semiconductor device capable of increasing the breakdown voltage without increasing the conduction resistance. Disclosure of the invention
  • the present invention is a semiconductor layer formed on a semiconductor substrate, when one of a P-type and an n-type of a semiconductor is a first conductivity type and the other is a second conductivity type, A first conductivity type drain layer; a second conductivity type base diffusion layer formed on the drain layer surface; and a first conductivity type source formed on the base diffusion layer surface
  • a diffusion layer, a portion of the base diffusion layer between the source diffusion layer and the drain layer is a channel region, and a gate insulating film and a gate electrode film are provided on a surface of the channel region;
  • a voltage is applied to the gate electrode film and an inversion layer is formed on the surface of the channel region, the source diffusion layer and the drain layer are electrically connected by the inversion layer.
  • a semiconductor device wherein the drain Among them, at least a portion connected to the source diffusion layer by the inversion layer is provided with a high conductivity region having a lower resistance than the inside of the drain layer and having the same conductivity type as that of the drain layer,
  • the surface of the high conductive region is a semiconductor device surrounded by the second conductive type diffusion layer including the base diffusion layer.
  • the surface of the high conductivity region of the semiconductor device can be divided into a plurality of regions by the second conductivity type diffusion layer including the base diffusion layer.
  • the base diffusion layer may include a main diffusion layer having the same conductivity type as the base diffusion layer and a diffusion depth greater than that of the base diffusion layer.
  • the diffusion depth of the high-conductivity region is preferably greater than the diffusion depth of the main diffusion layer.
  • a guard diffusion layer having the same conductivity type as that of the base diffusion layer and having a deeper diffusion depth than the main diffusion layer can be provided around an outer peripheral portion of the base diffusion layer. This gardening diffusion layer is Can be contacted. Outside of the guard ring diffusion layer, another guard ring diffusion layer can be arranged at a distance.
  • the outer periphery of the surface of the high conductivity region of the first conductivity type is in contact with the diffusion layer of the second conductivity type including the guard ring diffusion layer and the base diffusion layer.
  • the window of the insulating film is opened to form an impurity layer for forming a highly conductive region
  • the highly conductive region may be in contact with the diffusion layer of the second conductivity type.
  • impurities may diffuse in the lateral direction of the substrate so that the high conductive region and the second conductive type diffusion layer are in contact with each other.
  • a drain electrode film electrically connected to the drain layer may be provided on one of the front surface and the back surface of the semiconductor substrate.
  • the present invention is configured as described above, and when one of the p-type and n-type semiconductors is set to the first conductivity type and the other is set to the second conductivity type, the first conductivity type is set.
  • a second conductivity type base diffusion layer is formed on the drain layer surface, the first conductivity type source diffusion layer is formed in the second conductivity type base diffusion layer, and a second conductivity type diffusion layer is formed.
  • a region between the source diffusion layer and the drain layer is a channel region.
  • a gate insulating film and a gate electrode film are formed on the channel region.
  • a voltage is applied to the gate electrode film and an inversion layer is formed on the surface of the channel region, the source diffusion layer and the drain The layers are connected by the inversion layer, so that current flows between the source diffusion layer and the drain layer.
  • the inversion layer is provided with a high-conductivity region having a lower resistance than the inside of the drain layer on the surface of the drain layer connected to the source diffusion layer, and has a lower conduction resistance.
  • the high conductivity region unlike the conventional semiconductor device in which the base diffusion layer of the second conductivity type is surrounded by the high conductivity region, the present invention conversely discloses that the high conductivity region is the second conductivity type. It is surrounded by a conductive type base diffusion layer. Therefore, a spherical junction is not formed at the pn junction between the high conductivity region and the base diffusion layer of the second conductivity type, resulting in a high breakdown voltage. In the pn junction, the depletion layer in the high conductivity region is Ru wide force s toward the outer peripheral portion of the high conductivity region in the inner portion.
  • the impurity concentration in the high-conductivity region can be increased while maintaining a high withstand voltage, and the withstand voltage does not decrease even if the high-conductivity region is formed deep.
  • the depth of the high conductivity region is set to be greater than the depth of the main diffusion layer. High breakdown voltage can be maintained even if the effect of the JFET formed between the diffusion layers of the second conductivity type is reduced.
  • FIG. 30 shows an example of the impurity concentration distribution in the depth direction of the main diffusion layer.
  • the horizontal axis is the diffusion depth
  • the vertical axis is the impurity concentration. Since the highly conductive region is diffused into the drain layer of the same conductivity type, the definition of the diffusion depth is a problem. In the present invention, however, the diffusion depth of the highly conductive region depends on the impurity concentration of the drain layer. It is assumed that the impurity concentration is twice as high as that before forming the conductive region. In Figure 30, the depth of the main diffusion layer is about 3.8 ⁇ , while the diffusion depth of the highly conductive region exceeds 3.8 / im.
  • n and the breakdown voltage V DSS are shown in the graph of Figure 31.
  • the straight line 1 in this graph is the on-resistance R when the highly conductive region is formed only near the surface, as in the structure in Fig. 32 (a).
  • the relationship between n and the breakdown voltage VD SS is shown.
  • the guard ring diffusion layer may be in contact with or apart from the second conductivity type base diffusion layer.
  • the first guard ring diffusion layer may be brought into contact, and a non-contact second guard ring diffusion layer may be further provided around the first guard ring diffusion layer.
  • FIG. 1 (a) is a diagram showing a manufacturing process of an active area.
  • FIG. 1B is a diagram showing a manufacturing process of the breakdown voltage region.
  • FIG. 2A is a diagram showing a manufacturing step subsequent to FIG. 1A for the active region.
  • FIG. 2B is a diagram showing a manufacturing process subsequent to FIG. 1B in the breakdown voltage region.
  • FIG. 3 (a) is a view showing a manufacturing step subsequent to FIG. 2 (a) for the active region. You.
  • FIG. 3B is a diagram showing a manufacturing step subsequent to FIG. 2B in the breakdown voltage region.
  • FIG. 4A is a view showing a manufacturing step subsequent to FIG. 3A for the active region.
  • FIG. 4B is a diagram showing a manufacturing process subsequent to FIG. 3B in the breakdown voltage region.
  • FIG. 5A is a diagram showing a manufacturing step subsequent to FIG. 4A for the active region.
  • FIG. 5B is a diagram showing a manufacturing process subsequent to FIG. 4B in the breakdown voltage region.
  • FIG. 6A is a view showing a manufacturing step subsequent to FIG. 5A for the active region.
  • FIG. 6B is a diagram showing a manufacturing step subsequent to FIG. 5B in the breakdown voltage region.
  • FIG. 7A is a diagram showing a manufacturing step subsequent to FIG. 6A for the active region.
  • FIG. 7B is a diagram showing a manufacturing process subsequent to FIG. 6B in the breakdown voltage region.
  • FIG. 8 is a view showing a manufacturing step following that of FIG. 7A for the active region.
  • FIG. 9 is a diagram showing a manufacturing step subsequent to FIG. 8 for the active region.
  • FIG. 10 is a diagram showing a manufacturing step following that of FIG. 9 for the active region.
  • FIG. 11 is a diagram showing a manufacturing step following that of FIG. 10 for the active region.
  • FIG. 12 is a view showing a manufacturing step subsequent to FIG. 11 for the active region.
  • FIG. 13 is a diagram showing a manufacturing step subsequent to FIG. 12 for the active region.
  • FIG. 14 is a view showing a manufacturing step subsequent to FIG. 13 for the active region.
  • FIG. 15 is a diagram showing a manufacturing step subsequent to FIG. 14 for the active region.
  • FIG. 16 is a diagram showing a manufacturing step subsequent to FIG. 15 for the active region.
  • FIG. 17 is a view showing a manufacturing step following that of FIG. 16 for the active region.
  • FIG. 18 is a view showing a manufacturing step following that of FIG. 17 for the active region.
  • FIG. 19 is a diagram showing a manufacturing step subsequent to FIG. 18 for the active region.
  • FIG. 20 is a diagram showing a manufacturing step following that of FIG. 19 for the active region.
  • FIG. 21 is a cross-sectional view of a semiconductor chip.
  • FIG. 22 is a cross-sectional view of another example of the present invention.
  • FIG. 23 is a plan view showing patterns of the first and second gardening diffusion layers.
  • FIG. 24 is a plan view showing a pattern of a highly conductive region.
  • FIG. 25 is a plan view showing patterns of a gate electrode film (polysilicon thin film) and a gardening diffusion layer.
  • FIG. 26 is a plan view showing a pattern of a shallow impurity layer serving as a channel region.
  • FIG. 27 is a plan view showing a pattern of a shallow impurity layer serving as a main diffusion layer.
  • FIG. 28 is a plan view showing a positional relationship between a channel region and a highly conductive region.
  • Figure 29 shows another example of the pattern of the gate electrode film (polysilicon thin film).
  • FIG. 30 is a graph showing the impurity concentration distribution in the depth direction.
  • 3 1, 3 2 (a) is a graph showing the depth and the conduction resistance relationship highly conductive region, the structure of the linear 1 1 characteristic of FIG 1.
  • FIG 2 (b) is a linear structure 1 2 Characteristics of FIG 1.
  • FIG 2 (c) is a structural characteristic of Figure 3 first linear 1 3.
  • FIG. 33 is a perspective view of a conventional MOS FET.
  • FIG. 34 is a plan view showing the positional relationship between the highly conductive region and the p-type region.
  • FIG. 35 (a) is a diagram for explaining a state in which the depletion layer has begun to spread into the highly conductive region.
  • FIG. 35 (b) is a diagram for explaining a state when the depletion layers are connected to each other.
  • MOS FET which is one embodiment of the present invention, will be described together with its manufacturing process.
  • FIGS. 1 (a) to 7 (a) and FIGS. 8 to 20 are process diagrams of the active region of the MOS SFET (the central portion of the MOS SFET).
  • FIGS. 1 (b) to 7 (b) show the breakdown voltage.
  • FIG. 9 is a process drawing of a region (a peripheral portion of the MOS FET).
  • reference numeral 1 denotes a MOSFET semiconductor chip having a drain layer 2 made of a silicon substrate. ing.
  • the drain layer 2 the high-resistance n - layer 2, and is located on the back surface of the n- layer 2, and a relatively low resistance n + layer 2 2.
  • an oxide film 4 is formed on the surface of the drain layer 2 (the surface of the n-layer 2i) by heat treatment (FIGS. 1 (a) and 1 (b)), and then a patterning is performed on the oxide film 4.
  • the formed resist film 6 is formed.
  • the oxide film 4 in the active area is entirely covered with the resist film 6 (Fig. 2 (a)).
  • the opening 8 of the resist film 6 is arranged on the oxide film 4 in the region (FIG. 2B), and etching is performed in this state, the oxide film 4 exposed at the bottom of the opening 8 is removed, and the window 8 is removed.
  • the part 9 is formed (FIG. 3 (b)).
  • the back side (n + layer 2 2 surface) oxide film 5 which is formed on the drain layer 2 is removed entirely. There is no change in the active area (Fig. 3 (a)).
  • a p-type impurity here, boron
  • a shallow p-type impurity layer 12 is formed on the n-layer 2 and the surface.
  • FIG. 23 is a cross-sectional view taken along the line I-I of FIGS. 5 (a) and 5 (b)). Corresponding to the figure).
  • the white area indicated by reference numeral A is the active area, and the other area is the withstand voltage area.
  • the first guard ring diffusion layer 13 is formed in a substantially ring shape by the pattern jung of the resist film 6, and the second guard ring diffusion layer 13 is separated from the first guard ring diffusion layer 13.
  • the guard ring diffusion layer 14 is formed. The four corners 15 15 2 of the first and second guard rings 13 and 14 are vibrated so that spherical joints do not occur.
  • a patterned resist film 16 is formed in a state where the silicon oxide film 4 on the active region side is exposed, so that the resist film 16 is protected only on the breakdown voltage region ( 6 (a) and 6 (b)), when the resist film 16 is removed after etching, the n-layer 2 and the surface are exposed in the active region (FIG. 7 (a)). At this time, there is no change on the withstand voltage region side, and the region is covered with the oxide film 4. ( Figure 7 (b)).
  • FIGS. 8 to 20 show the cross section of the diffusion layer on the active region side. Only the figure is described.
  • the n-type impurity is implanted with the withstand voltage region covered with a resist film and the n-layer 2 surface on the active region is exposed, the n-layer 2 in the active region and a shallow impurity layer 17 on the surface are formed. Formed (Fig. 8).
  • the shallow impurity layer 17 is diffused, and a highly conductive region 18 is formed.
  • the high conductivity region 18 has a higher impurity concentration and a higher conductivity than the n ⁇ layer 2 i.
  • FIG. 24 A plan view of the high-conductivity region 18 is shown in FIG. 24 (FIG. 24 corresponds to a cross-sectional view taken along the line II-II in FIG. 9 :).
  • the outer periphery of the high conductivity region 18 is located in the guard ring diffusion layer 13, and the high conductivity region 18 is formed all over the inside of the first guard ring diffusion layer 13.
  • n-layer 2 is arranged between the second guard ring diffusion layers 13 and 14 and the outer periphery of the second guard ring diffusion layer 14 so that the withstand voltage of the pn junction does not decrease.
  • a good electrode film 22 made of polysilicon is entirely formed on the good oxide film 20 (FIG. 10), and a patterned resist film 24 is formed (FIG. 11).
  • the gut electrode film 22 is exposed at the bottom of the opening 26 of the resist film 24.
  • the resist film 24 is removed, and a window is formed in the gate electrode film 22. A portion 28 is formed, and the gout oxide film 20 is exposed on the bottom surface (FIG. 12).
  • FIG. 25 shows a plan view of the gate electrode film 22 superimposed on a plan view of the diffusion layer.
  • the plan view of the diffusion layer corresponds to a sectional view taken along line III-III in FIG.
  • a plurality of elongated gate electrode films 22 are arranged on the high-conductivity region 18.
  • the resist film (on the n— layer outside the first guard ring diffusion layer 13) is formed. (Not shown), and when p-type impurities are implanted from the surface in this state, the impurities passing through the thin oxide film 29 cause the p-type impurities to A shallow impurity layer 32 is formed (FIG. 13).
  • the plan view of the impurity layer 32 is omitted from the plan view of the other diffusion layers, and a plan view of the impurity layer 32 is shown in FIG.
  • the window portion is formed.
  • An opening 30 is placed at the center of 28, and a large amount of p-type impurities are implanted with the thin oxide film 29 at the bottom of the opening 30 exposed.
  • a shallow impurity layer 34 having the same conductivity type as the shallow impurity layer 32 and a high concentration is formed (FIG. 14).
  • FIG. 27 shows a plan view of the impurity layer 34 (corresponding to a sectional view taken along line VV of FIG. 14).
  • the base diffusion layer 38 includes a channel region 37 formed by diffusion of a relatively low concentration impurity layer 32 and a main diffusion layer formed by diffusion of a relatively high concentration impurity layer 34. 3 and 6 (Fig. 15).
  • the diffusion depth of the channel region 37 and the diffusion depth of the main diffusion layer 36 are related to the concentration of the shallow impurity layers 32 and 34, and the diffusion depth of the main diffusion layer 36 is larger than that of the channel region 37. It gets deeper.
  • the high-conductivity region 18 is deeper than the depth of the main diffusion layer 36 in advance.
  • the high conductivity region 18 is located between the p-type diffusion layer 38 composed of the main diffusion layer 36 and the channel region 37. Therefore, the influence of the JFET formed between the adjacent base diffusion layers 38 is reduced.
  • the channel region 37 and the main diffusion layer 36 have a laterally diffusing force S, and the channel region 37 enters under the bottom of the gate electrode film 22 while the main diffusion The layer 36 does not enter below the bottom surface of the gate electrode film 22.
  • FIG. 28 shows the positional relationship between the highly conductive region 18, the main diffusion layer 36, and the channel region 37 (Fig. 28 is a section taken along the line VI-VI in Fig. 15). Corresponding to the figure;)).
  • Reference numeral 40 indicates a region of a p-type diffusion layer composed of the first guard ring diffusion layer 13 and the base diffusion layer 38. Since the end of the base diffusion layer 38 is in contact with the first guard diffusion layer 13 and the plurality of base diffusion layers 38 are spaced apart in parallel, the distance between the base diffusion layers 38 is It has the shape of a comb.
  • the outer peripheral portion of the p-type region 40 is a first guard ring diffusion layer 13, and a pn junction is formed with the n-type layer 2. Since the first guard ring diffusion layer 13 is formed deep, the portion has a high withstand voltage. Further, the outer periphery of the first guard ring diffusion layer 13 has a second guard ring. Since the diffusion layer 14 is formed in a ring shape, the withstand voltage is further increased.
  • the withstand voltage of the pn junction formed by the high-conductivity region 18 and the channel region 37 is limited to the outer peripheral portion. It tends to be lower than the pressure resistance.
  • the surface of the highly conductive region 18 is p-type. It is surrounded by the diffusion region 38 and the first guard ring diffusion layer 13 and has no spherical junction.
  • the lower end portion (deepest position) of the high-conductivity region 18 is in contact with the first guard ring diffusion layer 13 and is surrounded by the first guard ring diffusion layer 13 and is laid.
  • the depletion layer extending from the pn junction between the highly conductive region 18 and the channel region 37 extends toward the inside of the highly conductive region 18, and its breakdown voltage is reduced by the cylindrical shape of the channel region 37. It is determined by the breakdown voltage of the junction.
  • the breakdown voltage is significantly higher than the breakdown voltage determined by the spherical junction of the channel region.
  • n-type impurities are implanted using the resist film 41 and the gate electrode film 22 as a mask.
  • a high concentration and shallow n + layer 42 is formed in the base diffusion layer 38 composed of the main diffusion layer 36 and the channel region 37 (FIG. 16).
  • n + -type source diffusion layer 4 4 is formed on the p-type base diffusion layer 3 in the 8 (Fig. 1 7) (Shallow When the n + layer 42 is diffused to form the source diffusion layer 44, the n + impurity also diffuses in the lateral direction and enters the bottom of the good electrode film 22.
  • the layer 4 4 has entered below the bottom of the gate electrode film 22, and when a positive voltage is applied to the gate electrode film 22 and an n-type inversion layer is formed on the surface of the channel region 37, the source Diffusion layer 44 is connected to highly conductive region 18 by its inversion layer.
  • an interlayer insulating film 46 is formed (FIG. 17), and a patterned resist film 48 is formed on the surface thereof.
  • An opening 47 is arranged on the diffusion layer 36 (FIG. 18).
  • the source diffusion layer 44 and the base diffusion layer 38 are short-circuited by the metal thin film 52 (FIG. 20).
  • the metal thin film 52 is etched to form a gate electrode film connected to the gate electrode film 22 and a source electrode film connected to the source diffusion layer 44.
  • the protective film according to form a drain electrode film drain layer 2 rear surface of n + layer 2 2 surface, is completed the semiconductor chip 1 of the MOSFET.
  • FIG. 21 shows a cross section of the withstand voltage region and the active region of the semiconductor chip 1.
  • FIG. 21 corresponds to the sectional view taken along the line VII-VII in FIG.
  • the first conductivity type is described as n-type and the second conductivity type is described as p-type.However, the first conductivity type is described as p-type, and the second conductivity type is described as n-type.
  • the present invention relates to a highly conductive region 18 connected to the source diffusion layer 44 by an inversion layer formed on the surface of the channel region 37. Is surrounded by the p-type region 38 and the guard ring diffusion layers 13 and 14, and the depletion layer of the highly conductive region 18 only needs to be spread inward on the surface of the highly conductive region 18. For example, they may be separated from each other as in a gate electrode film indicated by reference numeral 23 in FIG. In FIG. 29, the gate electrode film 23 is divided into three.
  • the surface of the high conductivity region is surrounded by the base diffusion layer of the conductivity type opposite to the high conductivity region or another diffusion layer of the same conductivity type as the base diffusion layer. Have been done. Therefore, the highly conductive area Since no spherical joint is formed, the withstand voltage can be increased.
  • the above MOSFET is a state of a semiconductor chip, but the present invention includes the semiconductor device itself in which the semiconductor chip is sealed. Further, in addition to the MOS FET, a semiconductor device having an IGBT structure or another structure is also included.
  • the present invention includes an IC having the MOS FET having the above-described structure.
  • the semiconductor device indicated by reference numeral 81 in FIG. 22 is an example of such an IC, and the portion indicated by reference numeral 90 is the MOS FET region having the above structure (the semiconductor device 81 is a p + type semiconductor device).
  • An n-type silicon epitaxial layer 83 is formed on the surface of the silicon substrate, and an n + type buried layer 84 is provided between the silicon substrate 82 and the epitaxial layer 83.
  • the n + -type high-concentration layer 85 is diffused from the surface of the epitaxial layer 83, and the drain electrode 86 is formed on the surface of the n + -type high-concentration layer 85.
  • a p + -type high concentration diffusion layer extending from the surface to the substrate 82 is formed, and by the high concentration diffusion layer, the MOS FET region 90 is separated from the circuit region. Circuit area electrode and drain electrode (and source and gate electrodes) are formed on the same surface That has been.
  • the present invention can be applied to the semiconductor device 81 having such a structure.
  • the semiconductor device of the present invention is suitable for use in switching high voltage.

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Description

明細書 高耐圧用の半導体デバイス
技術分野
本発明は電力用の半導体デバイスの技術分野にかかり、 特に、 MO S 構造の半導体デバイスを高耐圧化する技術に関する。 背景技術
従来よ り、 電源装置等の大電流をスィ ツチングする装置には、 動作が 高速で高耐圧の半導体デバイスが用いられている。そのよ うな従来技術 の半導体デバイスのうち、一般的に用いられる MO S F E Tの半導体チ ップを図 3 3の符号 1 0 1 に示す。
この半導体チップ 1 0 1 は、 シリ コン単結晶から成り、 高抵抗の n一 層 1 0 2 ,と、 それと同じ導電型で低抵抗の n +層 1 0 22及び高導電領 域 1 0 3 とから成る ドレイン層 1 0 2を有している。
n一層 1 0 2 ,は中央に、 n +層 1 0 22は裏面側に、 高導電領域 1 0 3は表面側に配置されており、 n型を第 1 の導電型と した場合に、 第 2 導電型である p型のベース拡散層 1 0 8力 高導電領域 1 0 3表面に、 多数個形成されている。
ベース拡散層 1 0 8は、 表面四角形状を成し、 それぞれ行列状に配置 されており、 個々のベース拡散層 1 0 8には、 図 3 4に示すよ うに、 そ の中央部の拡散深さが深い主拡散層 1 0 6 と、主拡散層 1 0 6の周囲に 接し、 浅いチャネル領域 1 0 7 とで構成されている。 従って、 ベース拡 L 0 8は、 中央部分が深く、 周辺部分が浅く なっている。 各ベース拡散層 1 0 8内には、 n型でリ ング形状のソース拡散層 1 0 5がそれぞれ形成されており、 また、 チャネル領域 1 0 7の表面上には、 ゲー ト絶縁膜 1 0 4 (ここではシ リ コ ン酸化膜）とゲー ト電極膜 1 1 0 とがこの順に形成されている。グー ト電極膜 1 1 0に正電圧が印加され ると p型のチヤネル領域 1 0 7表面に n型の反転層が形成されるので、 その反転層によってソース拡散層 1 0 5 と高導電領域 1 0 3 との間が、 その反転層によつて電気的に接続されるようになつている。
なお、 符号 1 1 1 はソース電極膜、 符号 1 1 2はドレイ ン電極膜であ り、 その間は層間絶縁膜 1 1 5によって短絡しないよ うになつている。 上記のよ うな M O S F E Tは、バイポーラ トランジスタより も動作速 度が早く、 また、 導通状態から遮断状態に転じる際の電流の集中が少な く、 高耐圧の半導体デバイスが得られ易く なつている。
ところが、 半導体チップ 1 0 1内に導通電流が流れる際、 ド レイ ン層 1 0 2の抵抗成分や、ベース拡散層 1 0 8間の J F E Tの抵抗成分が大 きく影響し、 バイポーラ トランジスタに比べ、損失が大きいという問題 カ ある。
上記のよ うに、 ド レイ ン層 1 0 2表面に高導電領域 1 0 3が形成され ている場合には、 その部分の抵抗が小さくなるため、 M O S F E Tの順 方向抵抗はそれだけ小さく なっている力 S、高導電領域 1 0 3内には空乏 層が広がりずらいため、 耐圧が低下する。
また、ベース拡散層 1 0 2 と高導電領域 1 0 3 とが形成する p n接合 部分では、 図 3 5 ( a )に示すよ うに、 高導電領域 1 0 3側に広がろう と する空乏層 1 2 0は、高導電領域 1 0 3が高濃度であるほど広がりずら く なる。
一般に、 p n接合は、 高濃度側の拡散層の形状に注目 した場合、 平面 接合、 円筒接合、 球状接合に分類されているが、 各チャネル領域 1 0 7 の対向する辺部分では円筒接合が形成され、頂点部分では球状接合が形 成されている。 ，
p n接合の耐圧は、 平面接合、 円筒接合、 球状接合の順に低くなるこ とが知られており、 従って、 ベース拡散層 1 0 8 と高導電領域 1 0 3 と で形成される p n接合の耐圧は、ベース拡散層 1 0 8の頂点部分の球状 接合で決まっている。 特に、 高導電領域 1 0 3の表面でアバランシェ降 伏しやすく なつている。
対向するベース拡散層 1 0 8を近接させ、高導電領域 1 0 3内に伸び る 2つの空乏層 1 2 0が接触できるようにしておく と、空乏層 1 2 0同 士が接触する電圧以上の逆バイァスを印加した場合には、空乏層 1 2 0 は深さ方向に広がるため、高導電領域 1 0 3の表面よ り も深い位置で耐 圧が決まるようになる。
この場合、 対向するベース拡散層 1 0 8同士が離間しており、 空乏層 1 2 0同士が接触する前にァバランシュ降伏する場合よ り も耐圧が高 く なる。
しかしながら従来の M O S F E Tでは、 図 3 5 ( b )に示すよ うに、 ド レイ ン層 1 0 2 とベース拡散層 1 0 8 との間の逆バイ アス状態が大き く なり、チャネル領域 1 0 7の辺間では空乏層 1 2 0同士が接触しても、 頂点間の距離は大きいため、 頂点間では空乏層 1 2 0は接触できず、 球 状接合の耐圧は向上しない。 そのため、 p n接合の降伏が符号 1 1 1で 示す表面部分で生じ、 半導体デバイスを破壊する原因となっていた。
本発明は上記従来技術の不都合を解決するために創作されたもので あり、 その目的は、 高耐圧の半導体デバイスを提供することにある。 また、 他の目的は、 導通抵抗を高く しないで耐圧を高くできる半導体 デバイ スを提供することにある。 発明の開示
本発明は、半導体の P型と n型のいずれか一方を第 1の導電型と し、 他方を第 2 の導電型と した場合に、半導体基板上に形成された半導体層 であって、 前記第 1 の導電型の ドレイ ン層と、 前記ドレイ ン層表面に形 成された前記第 2の導電型のベース拡散層と、前記ベース拡散層表面に 形成された前記第 1の導電型のソース拡散層とを有し、前記ソース拡散 層と前記ドレイ ン層との間の前記ベース拡散層の部分がチャネル領域 にされ、前記チャネル領域表面にはゲート絶縁膜とゲー ト電極膜が設け られ、 前記ゲ一 ト電極膜に電圧が印加され、 前記チャネル領域表面に反 転層が形成されると、前記ソース拡散層と前記ドレイ ン層とが前記反転 層によって電気的に接続されるよ うに構成された半導体デバイスであ つて、 前記ドレイ ン層のうち、 少なく とも前記反転層によって前記ソー ス拡散層に接続される部分には、前記ドレイ ン層内部よ り も低抵抗で前 記ドレイ ン層と同じ導電型の高導電領域が設けられ、前記高導電領域の 表面は前記ベース拡散層を含む前記第 2の導電型の拡散層で囲まれた 半導体デバイスである。
この半導体デパイスの前記高導電領域の表面は、前記ベース拡散層を 含む前記第 2の導電型の拡散層によつて複数の領域に区分けすること ができる。
また、 前記ベース拡散層には、 前記ベース拡散層と同じ導電型で前記 ベース拡散層より も拡散深さが深い主拡散層を設けることができる。こ の場合、 前記高導電領域の拡散深さは、 前記主拡散層の拡散深さより も 深くするとよい。
また、 前記ベース拡散層の外周部分の周囲には、 前記ベース拡散層と 同じ導電型であって、拡散深さが前記主拡散層よ り も深いガー ドリ ング 拡散層を設けることができる。 このガー ドリ ング拡散層は、 ベース領域 に接するよ うにすることができる。そのガードリ ング拡散層の外側に、 別のガー ドリ ング拡散層を離間して配置することもできる。
この場合、 第 1の導電型の前記高導電領域の表面外周が、 前記ガード リ ング拡散層やベース拡散層を含む第 2 の導電型の拡散層と接つする よ うにするとよい。高導電領域を形成するための不純物層を形成するた めの、 絶縁膜の窓開けの際に、 高導電領域が第 2の導電型の拡散層と接 するよ うにしてもよいし、不純物層を拡散させて高導電領域を形成する 際に、 基板の横方向へ不純物が拡散することによって、 高導電領域と第 2の導電型の拡散層とが接するよ うにしてもよい。
更に、 本発明では、 前記半導体基板の表面又は裏面のいずれか一方の 面に、前記 ドレイ ン層に電気的に接続される ドレイ ン電極膜を設けるこ ともできる。
本発明は上記のよ うに構成されており、半導体の p型と n型のいずれ か一方を第 1の導電型と し、 他方を第 2の導電型と した場合に、 第 1 の 導電型の ドレイ ン層表面に第 2の導電型のベース拡散層が形成され、該 第 2 の導電型のベース拡散層内に前記第 1 の導電型の ソース拡散層が 形成され、 第 2導電型の拡散層のうち、 ソース拡散層と ドレイ ン層との 間の領域がチャネル領域にされている。
従って、 チャネル領域上には、 ゲー ト絶縁膜とゲート電極膜とが形成 されており、 ゲート電極膜に電圧が印加され、 チャネル領域表面に反転 層が形成されると、ソース拡散層と ドレイ ン層とがその反転層によって 接続され、ソース拡散層と ドレイ ン層との間に電流が流れるよ うになつ ている。
そして、 反転層により、 ソース拡散層と接続される ドレイ ン層表面部 分は、 ドレイ ン層内部より も低抵抗な高導電領域が設けられており 、 導 通抵抗が小さく なつている。 その高導電領域については、 従来の半導体デバイスが、 第 2の導電型 のベース拡散層が高導電領域で囲われているのとは異なり、本発明では、 逆に、高導電領域が第 2の導電型のベース拡散層によって囲まれている。 従って、高導電領域と第 2の導電型のベース拡散層との間の p n接合で は、 球状接合は形成されず、 高耐圧になる。 なお、 その p n接合では、 高導電領域内の空乏層は、高導電領域の外周部分から内側部分に向けて 広力 sる。
このよ うに、 球状接合が存在しないので、 高耐圧を維持したまま高導 電領域の不純物濃度を高くでき、 また、 高導電領域を深く形成しても耐 圧は低下しない。 特に、 第 2の導電型のベース拡散層が、 チャネル領域 と連通し、 チャネル領域より も深い主拡散層を有している場合には、 高 導電領域の深さを、 主拡散層の深さより も深く し、 第 2導電型の拡散層 間で形成される J F E Tの影響を小さく しても、 高耐圧を維持できる。 主拡散層の深さ方向の不純物濃度分布の一例を図 3 0に示す。横軸は 拡散深さ、 縦軸は不純物濃度である。 高導電領域は同じ導電型の ドレイ ン層内に拡散されるため、 その拡散深さの定義が問題になるが、 本発明 では、 高導電領域の拡散深さは、 ドレイン層の不純物濃度が高導電領域 を形成する前の不純物濃度の 2倍になったところであるものとする。図 3 0では、 主拡散層の深さが約 3. 8 μ ιηであるのに対し、 高導電領域 の拡散深さは 3. 8 /i mを越えている。
高導電領域の拡散深さ と、 単位面積当たりのオン抵抗 R。nと降伏電 圧 VD S Sの関係を図 3 1のグラフに示す。 このグラフの直線 1 は、 図 3 2 (a )の構造のよ うに、高導電領域が表面近傍だけに形成されている 場合のオン抵抗 R。nと降伏電圧 VD S Sの関係を示しており、 直線 1 2は 図 3 2 (b )の構造のよ うに、 高導電領域の拡散深さが、 図 3 2 ( a )の構 造よ り も深いが、 主拡散層よ り も浅い場合、 直線 1 3は、 図 3 2 (c )の 構造の構造のよ うに、高導電領域の拡散深さが主接合よ り も浅い場合の オン抵抗 R。nと降伏電圧 VD S Sの関係を示している。
図 3 1のグラフからは、 降伏電圧 VDS Sを高く しょう とすると、 オン 抵抗 R。nは大きく なつてしま うが、 同じ大きさの降伏電圧 V DS Sでは、 高導電領域の深さが深いほど、 オン抵抗 R。 nは小さく なることが分か る。
なお、 上記ベース拡散層を含む第 2の導電型の拡散層の内側に、 第 1 の導電型の高導電領域を形成する場合には、第 2の導電型の拡散層の外 側が、 ド レイ ン層の高抵抗の部分と P n接合を形成するよ うにしておく と、 ド レイ ン層の高抵抗部分の空乏層が広がりやすくなり、 耐圧が向上 する。 その場合、 第 2の導電型のベース拡散層の四隅にカーブを設け、 球状接合が生じないようにし、 更に、 その周囲に主拡散層より も拡散深 さが深い第 2の導電型のガードリ ング拡散層を設けておく と、一層耐圧 が向上する。
ガードリ ング拡散層は、第 2の導電型のベース拡散層と接していても よく、 離れていてもよい。 第 1のガードリング拡散層を接触させ、 その 周囲に、 更に非接触の第 2のガー ドリング拡散層を設けてもよい。 図面の簡単な説明
図 1 (a )は、 能動領域の製造工程を示す図である。
図 1 (b )は、 耐圧領域の製造工程を示す図である。
図 2 (a )は、能動領域の図 1 (a )の続きの製造工程を示す図であ る。
図 2 (b )は、耐圧領域の図 1 (b )の続きの製造工程を示す図であ る。
図 3 (a )は、能動領域の図 2 (a )の続きの製造工程を示す図であ る。
図 3 (b )は、耐圧領域の図 2 (b )の続きの製造工程を示す図であ る。
図 4 (a )は、能動領域の図 3 (a )の続きの製造工程を示す図であ る
図 4 (b )は、耐圧領域の図 3 (b )の続きの製造工程を示す図であ る
図 5 (a )は、能動領域の図 4 (a )の続きの製造工程を示す図であ る
図 5 (b )は、耐圧領域の図 4 (b )の続きの製造工程を示す図であ る
図 6 (a )は、能動領域の図 5 (a )の続きの製造工程を示す図であ る。
図 6 (b )は、耐圧領域の図 5 (b )の続きの製造工程を示す図であ る。
図 7 (a )は、能動領域の図 6 (a )の続きの製造工程を示す図であ る
図 7 (b )は、耐圧領域の図 6 (b )の続きの製造工程を示す図であ る
図 8は、 能動領域の図 7 (a )の続きの製造工程を示す図である。 図 9は、 能動領域の図 8の続きの製造工程を示す図である。 図 1 0は、 能動領域の図 9の続きの製造工程を示す図である。 図 1 1は、 能動領域の図 1 0の続きの製造工程を示す図である。 図 1 2は、 能動領域の図 1 1の続きの製造工程を示す図である。 図 1 3は、 能動領域の図 1 2の続きの製造工程を示す図である。 図 1 4は、 能動領域の図 1 3の続きの製造工程を示す図である。 図 1 5は、 能動領域の図 1 4の続きの製造工程を示す図である。 図 1 6は、 能動領域の図 1 5の続きの製造工程を示す図である。 図 1 7は、 能動領域の図 1 6の続きの製造工程を示す図である。 図 1 8は、 能動領域の図 1 7の続きの製造工程を示す図である。 図 1 9は、 能動領域の図 1 8の続きの製造工程を示す図である。 図 2 0は、 能動領域の図 1 9の続きの製造工程を示す図である。 図 2 1は、 半導体チップの断面図である。
図 2 2は、 本発明の他の例の断面図である。
図 2 3は、 第 1、 第 2のガー ドリ ング拡散層のパターンを示す平面 図である。
図 2 4は、 高導電領域のパターンを示す平面図である。
図 2 5は、ゲー ト電極膜（ポリ シリ コン薄膜）及びガー ドリ ング拡散 層のパターンを示す平面図である。
図 2 6は、チャネル領域となる浅い不純物層のパターンを示す平面 図である。
図 2 7は、主拡散層となる浅い不純物層のパターンを示す平面図で ある。
図 2 8は、チャネル領域と高導電領域の位置関係を示す平面図であ る。
図 2 9は、ゲー ト電極膜（ポリ シリ コン薄膜）のパターンの他の例で ある。
図 3 0は、 深さ方向の不純物濃度分布を示すグラフである。
図 3 1は、高導電領域の深さと導通抵抗の関係を示すグラフである 図 3 2 ( a )は、 図 3 1の直線 1 1の特性の構造である。
図 3 2 (b )は、 図 3 1の直線 1 2の特性の構造である。
図 3 2 ( c )は、 図 3 1の直線 1 3の特性の構造である。 図 3 3は、 従来技術の MO S F E Tの斜視図である。
図 3 4は、その高導電領域と p型領域の位置関係を示す平面図であ る。
図 3 5 (a )は、高導電領域内へ空乏層が拡がり始めた状態を説明す るための図である。
図 3 5 (b )は、空乏層同士が接続したときの状態を説明するための 図である。
符号の説明： 2……第 1導電型の ドレイ ン層 1 3、 1 4……第 1 , 第 2のガー ドリ ング拡散層 1 8……高導電領域 3 6……主拡 散層 3 7……チャネル領域 3 8……第 2導電型のベース拡散 層 4 4……ソース拡散層 発明を実施するための最良の形態
本発明の一実施形態である MO S F E Tを、その製造工程と共に説明 する。
図 1 (a )〜図 7 (a )と図 8〜図 2 0は MO S F E Tの能動領域（MO S F E Tの中央部分）の工程図であり、 図 1 (b )〜図 7 (b )は耐圧領域 (MO S F E Tの周辺部分）の工程図である。
図 1 (a )〜図 7 (a )、 及び図 1 (b )〜図 7 (b )を参照し、 符号 1 は M O S F E Tの半導体チップであり、シリ コン基板から成る ドレイ ン層 2 を有している。 該ドレイ ン層 2は、 高抵抗の n -層 2 ,と、 該 n—層 2 の裏面に位置し、 比較的低抵抗の n +層 22とを有している。
先ず、 熱処理によ り、 ドレイ ン層 2表面（n 層 2 i表面）に酸化膜 4 を形成し（図 1 (a )、 図 1 (b ))、 次いで、 その酸化膜 4上にパターニン グしたレジス ト膜 6を形成する。
能動領域内の酸化膜 4上は全てレジス ト膜 6で覆い（図 2 (a ))、耐圧 領域の酸化膜 4上にレジス ト膜 6の開口部 8を配置し（図 2 (b ))、その 状態でエッチングを行う と、開口部 8底面に露出した酸化膜 4が除去さ れ、 窓部 9が形成される（図 3 (b ))。 このとき、 ドレイン層 2の裏面側 (n +層 22表面）に形成されていた酸化膜 5は全部除去される。 能動領 域側では変化はない（図 3 ( a ))。
窓部 9底面には n—層 2 ,が露出しており、 p型不純物（ここではホウ 素）を注入すると、 n—層 2 ,表面に、 p型の浅い不純物層 1 2が形成さ れる（図 4 (b ))。 このとき、 能動領域側は表面が酸化膜 4で覆われてい るので、 不純物は注入されない（図 4 ( a ))。
次いで、 熱処理を行い、 浅い不純物層 1 2を拡散させ、 ドレイン層 2 内に第 1、 第 2のガー ドリ ング拡散層 1 3、 1 4を形成する。 このとき、 酸化膜 1 0が形成される（図 5 (a )、 図 5 (b ))。
第 1、 第 2のガードリ ング拡散層 1 3、 1 4の、 平面図を図 2 3に示 す（図 2 3は、図 5 (a )及び図 5 (b )の I 一 I線截断面図に相当する）。 図 2 3中、 符号 Aで示す図面白抜き部分が能動領域、 それ以外の部分が 耐圧領域となる。
レジス ト膜 6のパターユングにより、第 1のガードリ ング拡散層 1 3 は略リ ング状に形成され、その第 1 のガードリ ング拡散層 1 3 とは分離 された状態で、その外周に第 2のガードリ ング拡散層 1 4が形成されて レ、る。 第 1、 第 2のガー ドリ ング 1 3、 1 4の四隅 1 5 1 52は力 ーブしており、 球状接合が生じないよ うになつている。
次に、 能動領域側のシリ コン酸化膜 4を露出させた状態で、 パター二 ングされたレジス ト膜 1 6を形成することにより、耐圧領域上にだけレ ジス ト膜 1 6で保護し（図 6 (a )、 図 6 (b ))、 エッチングを行った後、 レジス ト膜 1 6を除去すると、 能動領域内に n—層 2 ,表面が露出する (図 7 (a ))。 このとき、 耐圧領域側には変化はなく 、 酸化膜 4で覆われ たままである（図 7 ( b ) )。
以上のよ うにガー ドリ ング拡散層 1 3 、 1 4を形成した後は、 耐圧領 域側には大きな変化はないので、 以下、 図 8〜図 2 0 には、 能動領域側 の拡散層断面図だけを記載する。
耐圧領域側をレジス ト膜で覆い、 能動領域側の n —層 2 表面を露出 させた状態で n型の不純物を注入すると、 能動領域内の n—層 2 ,表面 に浅い不純物層 1 7が形成される（図 8 )。
その状態で熱処理を行う と、 浅い不純物層 1 7が拡散され、 高導電領 域 1 8が形成される。 高導電領域 1 8 と、 n—層 2 ,と、 n +層 2 2とは、 同じ導電型であり、 ドレイ ン層 2は、 高導電領域 1 8 と、 n —層 2 ;と、 n +層 2 2とで構成される（図 9 )。 但し、 高導電領域 1 8は、 n —層 2 i に比べて不純物濃度が高く、 導電率が大きく なつている。
高導電領域 1 8の平面図を図 2 4に示す（図 2 4は図 9の I I一 I I線截 断面図に相当する。 ：)。 高導電領域 1 8は、 外周部がガードリ ング拡散 層 1 3内に位置し、第 1 のガードリ ング拡散層 1 3の内側全部に高導電 領域 1 8が形成されるよ うになつており、 第 1、 第 2のガードリ ング拡 散層 1 3 、 1 4の間及び第 2のガードリ ング拡散層 1 4の外周部分は n —層 2 ,が配置され、 p n接合の耐圧が低下しないようになつている。 次に、ポリ シリ コンから成るグー ト電極膜 2 2をグート酸化膜 2 0上 に全面成膜し（図 1 0 )、 パターニングしたレジス ト膜 2 4を形成する (図 1 1 )。
その状態では、レジス ト膜 2 4開口部 2 6底面にグート電極膜 2 2が 露出しており、 エッチングを行った後、 レジス ト膜 2 4を除去すると、 ゲ一 ト電極膜 2 2に窓部 2 8が形成され、底面にグー ト酸化膜 2 0が露 出する（図 1 2 )。
ゲー ト電極膜 2 2の平面図を、拡散層の平面図と重ねて図 2 5に示す, 拡散層の平面図は、 図 1 2の I I I— I I I線截断面図に相当する。 ゲー ト電 極膜 2 2内に、 長方形の開口部 2 8が複数形成されることにより、 高導 電領域 1 8上に、 細長いゲー ト電極膜 2 2が複数本配置されている。
窓部 2 8底面に露出するゲー ト酸化膜 2 0を薄い酸化膜 2 9に形成 し直した後、 第 1のガードリ ング拡散層 1 3 より も外側の n —層上をレ ジス ト膜（図示せず）で保護し、その状態で表面から p型の不純物を注入 すると、 薄い酸化膜 2 9を通過した不純物により、 高導電領域 1 8表面 の窓部 2 8底面下に、 p型の浅い不純物層 3 2が形成される（図 1 3 )。 他の拡散層の平面図を省略し、その不純物層 3 2の平面図を図 2 6に示 す（図 2 6は図 1 3の IV— IV線截断面図に相当する。 ）。
次に、 パターユングしたレジス ト膜 3 1 を形成することにより、 窓部
2 8の中央部分に開口部 3 0を配置し、開口部 3 0底面の薄い酸化膜 2 9を露出させた状態で p型の不純物を多量に注入すると、浅い不純物層
3 2の中央部分に、浅い不純物層 3 2 と同じ導電型で高濃度の浅い不純 物層 3 4が形成される（図 1 4 )。
その不純物層 3 4の平面図（図 1 4の V— V線截断面図に相当する。） を図 2 7に示す。
レジス ト膜 3 1 を除去した後、 熱処理を行う と、 浅い不純物層 3 2 、 3 4が拡散され、 p型のベース拡散層 3 8が形成される。 このベース拡 散層 3 8は、比較的低濃度の不純物層 3 2の拡散によって形成されたチ ャネル領域 3 7 と、比較的高濃度の不純物層 3 4の拡散によって形成さ れた主拡散層 3 6 とで構成されている（図 1 5 )。チャネル領域 3 7の拡 散深さ と主拡散層 3 6の拡散深さは、 浅い不純物層 3 2 、 3 4の濃度と 関係があり、 チャネル領域 3 7よ り も、 主拡散層 3 6の方が深く なって レ、る。
他方、 高導電領域 1 8は、 予め主拡散層 3 6の深さより も深く なるよ うにされており、主拡散層 3 6 とチャネル領域 3 7 とで構成される p型 の拡散層 3 8間には高導電領域 1 8が位置している。 従って、 隣り合う ベース拡散層 3 8間に形成される J F E Tの影響は小さく なっている。
なお、 熱処理の際には、 チャネル領域 3 7 と主拡散層 3 6は横方向に も拡散する力 S、チャネル領域 3 7はゲー ト電極膜 2 2底面下に進入する のに対し、 主拡散層 3 6は、 ゲー ト電極膜 2 2底面下には進入しないよ うになつている。
その場合、 チャネル領域 3 7の横方向への拡散量は小さいので、 ゲー ト電極膜 2 2底面下中央部分には、 高導電領域 1 8が残る。 図 2 8の平 面図に、 高導電領域 1 8 と、 主拡散層 3 6 と、 チャネル領域 3 7 との位 置関係を示す（図 2 8は、 図 1 5の VI— VI線截断面図に相当する。 ；)。 符 号 4 0は、第 1 のガードリ ング拡散層 1 3 とベース拡散層 3 8 とで構成 される p型の拡散層の領域を示している。ベース拡散層 3 8の端部が第 1のガー ドリ ング拡散層 1 3に接しており、複数のベース拡散層 3 8は 平行に離間して配置されているため、 ベース拡散層 3 8間は、 櫛の歯状 になっている。
この p型の領域 4 0の外周部分は、第 1のガードリ ング拡散層 1 3で あり 、 n 層 2 との間で p n接合が形成されている。 第 1 のガー ドリ ング拡散層 1 3は深く形成されているため、その部分は高耐圧になって おり、 更に、 第 1 のガードリング拡散層 1 3の外周には、 第 2のガード リ ング拡散層 1 4がリ ング状に形成されているため、一層耐圧が高くな つてレ、る。
他方、 高導電領域 1 8は高濃度であり、 チャネル領域 3 7の拡散深さ は浅いため、高導電領域 1 8 とチャネル領域 3 7 とで形成される p n接 合の耐圧は、 外周部分の耐圧よ り も低く なり易い。
しかし、 この構造の M O S F E Tでは、 高導電領域 1 8表面は p型の 拡散領域 3 8や、第 1のガードリ ング拡散層 1 3によって囲われており、 球状接合は存在しない。
また、 高導電領域 1 8の下端部（最も深い位置）は、 第 1 のガードリ ン グ拡散層 1 3に接しており、第 1のガードリ ング拡散層 1 3によって囲 われてレヽる。
従って、高導電領域 1 8 とチャネル領域 3 7の p n接合から広がる空 乏層は、 高導電領域 1 8の内側に向けて伸びるよ うになつており、 その 降伏電圧は、 チャネル領域 3 7の円筒接合の耐圧で決まる。 このよ う に, 本発明によれば、チャネル領域の球状接合で決まる耐圧よ り も大幅に高 耐圧になっている。
次に、主拡散層 3 6 とチャネル領域 3 7の中央部にレジス ト膜 4 1 を 形成した後、レジス ト膜 4 1及びゲー ト電極膜 2 2をマスクにして n型 の不純物を注入すると、主拡散層 3 6及びチャネル領域 3 7で構成され たベース拡散層 3 8内に、 高濃度で浅い n +層 4 2が形成される（図 1 6 )。
レジス ト膜 4 1 を除去した後、 その n +層 4 2を拡散すると、 p型の ベース拡散層 3 8内に n +型のソース拡散層 4 4が形成される（図 1 7 ) ( 浅い n +層 4 2を拡散させ、 ソース拡散層 4 4を形成する際には、 n + 不純物は横方向にも拡散し、 グー ト電極膜 2 2の底面にも進入する。 従 つて、ソース拡散層 4 4はゲート電極膜 2 2の底面下まで進入しており ゲート電極膜 2 2に正電圧が印加され、チャネル領域 3 7の表面に n型 の反転層が形成された場合には、 ソース拡散層 4 4は、 その反転層によ つて高導電領域 1 8に接続される。
ソース拡散層 4 4を形成した後、層間絶縁膜 4 6を形成し（図 1 7 )、 その表面にパターユングしたレジス ト膜 4 8を形成し、ソース拡散層 4 4の内周部分及び主拡散層 3 6上に開口部 4 7を配置する（図 1 8 )。 その状態でエッチングを行う と、開口部 4 7底面に露出する層間絶縁 膜 4 7が除去され、 その結果、 ソース拡散層 4 4の内周部分の表面 5 0 . 及びソース拡散層 4 4で囲まれた主拡散層 3 6 の表面 5 1が露出する (図 1 9 )。
次いで、 金属薄膜 5 2を形成すると、 金属薄膜 5 2により、 ソース拡 散層 4 4 とベース拡散層 3 8 (主拡散層 3 6及びチャネル領域 3 7 )が 短絡される（図 2 0 )。
以上説明した工程の後、 金属薄膜 5 2をエッチングし、 グー ト電極膜 2 2に接続されたゲート電極膜と、ソース拡散層 4 4に接続されたソー ス電極膜とを形成し、 必要に応じて保護膜を形成した後、 ドレイ ン層 2 裏面の n +層 2 2表面に ドレイ ン電極膜を形成すると、 M O S F E Tの 半導体チップ 1ができあがる。
その半導体チップ 1の耐圧領域と能動領域の断面を図 2 1に示す。こ の図 2 1 は、 図 2 8では、 VII— VI I線断面図に相当する。
なお、 上記実施例は、 第 1 の導電型を n型、 第 2 の導電型を p型と し て説明したが、 第 1 の導電型を p型、 第 2 の導電型を n型にしてもよい, また、 上記グー ト電極膜 2 2は、 互いに接続されているが、 本発明は チャネル領域 3 7表面に形成される反転層によってソース拡散層 4 4 と接続される高導電領域 1 8が、 p型領域 3 8やガードリ ング拡散層 1 3 、 1 4によって囲まれ、 高導電領域 1 8の空乏層が、 高導電領域 1 8 表面では、 内側に広がるようになっていればよく、 例えば、 図 2 9の符 号 2 3で示すゲー ト電極膜のように、 互いに分離させてもよい。 この図 2 9では、 ゲー ト電極膜 2 3が 3本に分離されている。
以上説明したように、 本発明の半導体デバイスでは、 高導電領域の表 面は、 高導電領域とは反対の導電型のベース拡散層や、 ベース拡散層と 同じ導電型の他の拡散層によって囲われている。 従って、 高導電領域は 球状接合を形成しないので、 耐圧を高くすることができる。
上記 MO S F E Tは、 半導体チップの状態であるが、 本発明は半導体 チップを封止した半導体デバイスそのものも含まれる。 また、 MO S F E Tの他、 I G B T構造や他の構造の半導体デバイスも含まれる。
また、上記のような構造の MO S F E Tを有する I Cも本発明に含ま れる。 図 2 2の符号 8 1で示した半導体デバイスは、 そのよ うな I Cの 例であり、符号 9 0で示した部分は上記構造の MO S F E T領域である ( この半導体デバイス 8 1 は、 p +型のシリ コン基板表面に n 型のシリ コンェピタキシャル層 8 3が形成されており、シリ コン基板 8 2 とェピ タキシャル層 8 3 との間には、 n +型の埋込層 8 4が形成されている。 ェピタキシャル層 8 3表面から n +型の高濃度層 8 5が拡散され、 その 表面に、 ドレイン電極 8 6が形成されている。 この半導体デバイス 8 1 では、 高濃度層 8 5の更に外側には、 表面から基板 8 2まで達する p + 型の高濃度拡散層が形成されており、 その高濃度拡散層によって、 MO S F E T領域 9 0は、 回路領域から分離されており、 回路領域の電極と ドレイン電極（及びソース電極、ゲー ト電極）が同じ表面に形成されてい る。
このよ うな構造の半導体デバイス 8 1でも、本発明を用いるこ とが可 能である。 産業上の利用分野
高導電領域内に球状接合が無いので、 耐圧が高く なる。 従って、 本発 明の半導体デバイスは、 高電圧をスィ ツチングする用途に適している。

Claims

請求の範囲
1 . 半導体の p型と η型のいずれか一方を第 1の導電型と し、 他方を第 2 の導電型と した場合に、半導体基板上に形成された前記第 1 の導電型 の ド レイ ン層と、
前記 ド レイ ン層表面に形成された前記第 2の導電型のベース拡散層 と、
記ベース拡散層表面に形成された前記第 1 の導電型のソース拡散 層とを有し、
前記ソース拡散層と前記ド レイ ン層との間の前記ベース拡散層の部 分がチャネル領域にされ、
前記チャネル領域表面にはゲー ト絶縁膜とゲー ト電極膜が設けられ、 前記ゲート電極膜に電圧が印加され、前記チャネル領域表面に反転層 が形成されると、前記ソース拡散層と前記ドレイ ン層とが前記反転層に よつて電気的に接続されるよ うに構成された半導体デパイスであって、 前記ド レイ ン層のうち、少なく とも前記反転層によつて前記ソース拡 散層に接続される部分には、前記ドレイ ン層内部より も低抵抗で前記ド レイ ン層と同じ導電型の高導電領域が設けられ、
前記高導電領域の表面は前記ベース拡散層を含む前記第 2の導電型 の拡散層で囲まれたことを特徴とする半導体デバイス。
2 . 前記高導電領域の表面は、 前記ベース拡散層を含む前記第 2の導電 型の拡散層によって複数の領域に区分けされたことを特徴とする請求 の範囲第 1項記載の半導体デパイス。
3 . 前記ベース拡散層には、 前記ベース拡散層と同じ導電型で前記べ一 ス拡散層より も拡散深さが深い主拡散層が設けられ、
前記高導電領域の拡散深さは、前記主拡散層の拡散深さよ り も深く さ れたことを特徴とする請求の範囲第 1項記載の半導体デバイス。
4 . 前記ベース拡散層には、 前記ベース拡散層と同じ導電型で前記べ一 ス拡散層より も拡散深さが深い主拡散層が設けられ、
前記高導電領域の拡散深さは、前記主拡散層の拡散深さよ り も深く さ れたことを特徴とする請求の範囲第 2項記載の半導体デパイス。
5 . 前記ベース拡散層の外周部分の周囲には、 前記ベース拡散層と同じ 導電型であって、拡散深さが前記主拡散層より も深いガー ドリ ング拡散 層が設けられ、
前記高導電領域の表面の外周部分は、前記第 2の導電型の拡散層と接 していることを特徴とする請求の範囲第 3項記載の半導体デバイス。
6 . 前記ベース拡散層の外周部分の周囲には、 前記ベース拡散層と同じ 導電型であって、拡散深さが前記主拡散層よ り も深いガー ドリ ング拡散 層が設けられ、
前記高導電領域の表面の外周部分は、前記第 2の導電型の拡散層と接 していることを特徴とする請求の範囲第 4項記載の半導体デバイス。
7 . 前記半導体基板の表面又は裏面のいずれか一方の面には、 前記ド レ イ ン層に電気的に接続される ド レイ ン電極膜が設けられたことを特徴 とする請求の範囲第 1項記載の半導体デパイス。
8 . 前記半導体基板の表面又は裏面のいずれか一方の面には、 前記ドレ ィン層に電気的に接続される ド レイ ン電極膜が設けられたことを特徴 とする請求の範囲第 2項記載の半導体デパイス。
9 . 前記半導体基板の表面又は裏面のいずれか一方の面には、 前記ドレ ィン層に電気的に接続される ド レイ ン電極膜が設けられたことを特徴 とする請求の範囲第 3項記載の半導体デパイス。
1 0 . 前記半導体基板の表面又は裏面のいずれか一方の面には、 前記ド レイ ン層に電気的に接続される ド レイ ン電極膜が設けられたことを特 徴とする請求の範囲第 4項記載の半導体デバイス。
1 1 . 前記半導体基板の表面又は裏面のいずれか一方の面には、 前記ド レイ ン層に電気的に接続される ドレイ ン電極膜が設けられたことを特 徴とする請求の範囲第 5項記載の半導体デバイス。
1 2 . 前記半導体基板の表面又は裏面のいずれか一方の面には、 前記ド レイ ン層に電気的に接続される ドレイ ン電極膜が設けられたことを特 徴とする請求の範囲第 7項記載の半導体デバイス。
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