JP3319228B2 - たて型半導体素子およびその製造方法 - Google Patents
たて型半導体素子およびその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/402—Field plates
Description
【０００１】
【産業上の利用分野】ディスク駆動装置や自動車用電装
品などの電源部に用いられる比較的大電力を扱う低耐
圧、低オン抵抗のスイッチング用のたて型半導体素子及
びその製造方法に関する。
品などの電源部に用いられる比較的大電力を扱う低耐
圧、低オン抵抗のスイッチング用のたて型半導体素子及
びその製造方法に関する。
【０００２】
【従来の技術】従来、自動車用電装品やディスク駆動装
置などの制御系の電源電圧は、５Ｖのものが圧倒的に多
かった。しかし、コンピュータの高速処理、低消費電力
化のため、および、充電型二次電池の進歩拡大によるバ
ッテリー利用装置の長寿命化設計への配慮等から、電源
電圧の主流は、５Ｖより低電圧の３．３Ｖ或いは、更に
低い１．５Ｖに移行しようとしている。電源電圧が低く
なると、使用される半導体素子における電圧降下が無視
できなくなり、より低オン抵抗の半導体素子が求められ
ることになる。
置などの制御系の電源電圧は、５Ｖのものが圧倒的に多
かった。しかし、コンピュータの高速処理、低消費電力
化のため、および、充電型二次電池の進歩拡大によるバ
ッテリー利用装置の長寿命化設計への配慮等から、電源
電圧の主流は、５Ｖより低電圧の３．３Ｖ或いは、更に
低い１．５Ｖに移行しようとしている。電源電圧が低く
なると、使用される半導体素子における電圧降下が無視
できなくなり、より低オン抵抗の半導体素子が求められ
ることになる。
【０００３】上記のような利用分野で用いられている、
比較的大電力を扱う低耐圧、低オン抵抗のパワー素子の
一つであるＤＭＯＳＦＥＴ（二重拡散型金属−酸化膜−
半導体電界効果トランジスタ）の要部断面図を図６に示
す。図に示したのは、電流のスイッチングを行う活性領
域の単位の部分であって、実際の半導体素子では図のよ
うな構造が多数集積されていることが多い。図におい
て、高濃度のドナー形成型不純物を含んだｎ+ サブスト
レート１の上に、同じ導電型で不純物濃度の低いｎエピ
タキシャル層２を積層したエピタキシャル基板の表面層
に、選択的にアクセプタ形成型不純物を含んだｐベース
領域１１が形成され、そのｐベース領域１１の表面層の
一部にｎソース領域４が形成されている。そして、ｎソ
ース領域４とｎエピタキシャル層２とに挟まれたｐベー
ス領域１１の表面上およびｎエピタキシャル層２の表面
露出部の上には、ゲート酸化膜５を介して多結晶シリコ
ンからなるゲート電極６が設けられている。またｎソー
ス領域４とｐベース領域１１との表面には、共通に接触
するソース電極８が、ｎ+ サブストレート１の裏面には
ドレイン電極９がそれぞれ設けられている。図では、ソ
ース電極が絶縁膜７を介してゲート電極６の上まで延長
されている。このＤＭＯＳＦＥＴにおいて、ドレイン電
極９、ソース電極８間に電圧を印加し、ゲート電極６
に、正のある値以上の信号を与えると、ゲート電極６直
下のｐベース領域１１の表面層に反転層のチャネルを生
じ、電子がｎソース領域４からそのチャネルを通って、
ｎエピタキシャル層２に流れ込み、電界に従ってｎ+ サ
ブストレート１に達し、ソース電極８とドレイン電極９
間が導通する。すなわち、電流はドレイン電極９からソ
ース電極８へと流れる。ゲート電極６の信号を取り去れ
ば、チャネルが消滅しソース電極８とドレイン電極９間
は遮断される。図のように半導体基板の両主面に電極を
もち、半導体基板の厚さ方向に電流が流れる構造の半導
体素子を、たて型半導体素子と呼ぶが、このような構造
は、半導体基板表面の利用率が高くでき、電流容量を大
きくできるのでパワー素子に適したものである。このた
て型ＤＭＯＳＦＥＴの、導通時のオン抵抗を発生成分別
に見積もると、高耐圧素子では耐圧を確保するためのｎ
エピタキシャル層２の寄与率が高く、それに比べてチャ
ネル抵抗の寄与率は余り高くない。しかし、低耐圧素子
では、耐圧を確保するためのｎエピタキシャル層２の厚
さは薄くて済むので、チャネル抵抗のオン抵抗に占める
割合は高くなる。
比較的大電力を扱う低耐圧、低オン抵抗のパワー素子の
一つであるＤＭＯＳＦＥＴ（二重拡散型金属−酸化膜−
半導体電界効果トランジスタ）の要部断面図を図６に示
す。図に示したのは、電流のスイッチングを行う活性領
域の単位の部分であって、実際の半導体素子では図のよ
うな構造が多数集積されていることが多い。図におい
て、高濃度のドナー形成型不純物を含んだｎ+ サブスト
レート１の上に、同じ導電型で不純物濃度の低いｎエピ
タキシャル層２を積層したエピタキシャル基板の表面層
に、選択的にアクセプタ形成型不純物を含んだｐベース
領域１１が形成され、そのｐベース領域１１の表面層の
一部にｎソース領域４が形成されている。そして、ｎソ
ース領域４とｎエピタキシャル層２とに挟まれたｐベー
ス領域１１の表面上およびｎエピタキシャル層２の表面
露出部の上には、ゲート酸化膜５を介して多結晶シリコ
ンからなるゲート電極６が設けられている。またｎソー
ス領域４とｐベース領域１１との表面には、共通に接触
するソース電極８が、ｎ+ サブストレート１の裏面には
ドレイン電極９がそれぞれ設けられている。図では、ソ
ース電極が絶縁膜７を介してゲート電極６の上まで延長
されている。このＤＭＯＳＦＥＴにおいて、ドレイン電
極９、ソース電極８間に電圧を印加し、ゲート電極６
に、正のある値以上の信号を与えると、ゲート電極６直
下のｐベース領域１１の表面層に反転層のチャネルを生
じ、電子がｎソース領域４からそのチャネルを通って、
ｎエピタキシャル層２に流れ込み、電界に従ってｎ+ サ
ブストレート１に達し、ソース電極８とドレイン電極９
間が導通する。すなわち、電流はドレイン電極９からソ
ース電極８へと流れる。ゲート電極６の信号を取り去れ
ば、チャネルが消滅しソース電極８とドレイン電極９間
は遮断される。図のように半導体基板の両主面に電極を
もち、半導体基板の厚さ方向に電流が流れる構造の半導
体素子を、たて型半導体素子と呼ぶが、このような構造
は、半導体基板表面の利用率が高くでき、電流容量を大
きくできるのでパワー素子に適したものである。このた
て型ＤＭＯＳＦＥＴの、導通時のオン抵抗を発生成分別
に見積もると、高耐圧素子では耐圧を確保するためのｎ
エピタキシャル層２の寄与率が高く、それに比べてチャ
ネル抵抗の寄与率は余り高くない。しかし、低耐圧素子
では、耐圧を確保するためのｎエピタキシャル層２の厚
さは薄くて済むので、チャネル抵抗のオン抵抗に占める
割合は高くなる。
【０００４】そこで、チャネル抵抗を小さくする方法の
一つとして、トレンチ構造のゲートをもつＵＭＯＳＦＥ
Ｔが考案された。図７に、そのＵＭＯＳＦＥＴの要部断
面図を示す。図６のＤＭＯＳＦＥＴとの違いは、ｎエピ
タキシャル層２の表面層にｐベース領域１１を貫通して
トレンチ１２が形成され、そのトレンチ１２の内部にゲ
ート酸化膜５を介してゲート電極６が埋め込まれている
点である。７は絶縁膜である。ゲート電極６への正の電
圧信号により、ドレイン電極９、ソース電極８間の電流
がスイッチングされることは、図６のＤＭＯＳＦＥＴと
同じである。このＵＭＯＳＦＥＴは、図６のＤＭＯＳＦ
ＥＴに比べて、トレンチゲートにしたことにより、半導
体素子の単位面積当たりのチャネルの面積（ゲート面
積）を広くでき、また、接合型ＦＥＴ効果によるチャネ
ルの狭隘化も発生しないので、チャネル抵抗を低くで
き、実際に多用されている。
一つとして、トレンチ構造のゲートをもつＵＭＯＳＦＥ
Ｔが考案された。図７に、そのＵＭＯＳＦＥＴの要部断
面図を示す。図６のＤＭＯＳＦＥＴとの違いは、ｎエピ
タキシャル層２の表面層にｐベース領域１１を貫通して
トレンチ１２が形成され、そのトレンチ１２の内部にゲ
ート酸化膜５を介してゲート電極６が埋め込まれている
点である。７は絶縁膜である。ゲート電極６への正の電
圧信号により、ドレイン電極９、ソース電極８間の電流
がスイッチングされることは、図６のＤＭＯＳＦＥＴと
同じである。このＵＭＯＳＦＥＴは、図６のＤＭＯＳＦ
ＥＴに比べて、トレンチゲートにしたことにより、半導
体素子の単位面積当たりのチャネルの面積（ゲート面
積）を広くでき、また、接合型ＦＥＴ効果によるチャネ
ルの狭隘化も発生しないので、チャネル抵抗を低くで
き、実際に多用されている。
【０００５】最近、Ｂ．Ｊ．Ｂａｌｉｇａ氏らから、更
にチャネル抵抗を低くできるトレンチゲートをもつ蓄積
型ＭＯＳＦＥＴ（以下ＡＣＣＵＦＥＴと呼ぶ）が報告さ
れた〔アイイーイーイー トランズアクション オン
エレクトロン デバイス レターズ １３巻８号４２７
頁１９９２年参照〕。ＡＣＣＵＦＥＴの要部構造を図８
に示す。図において、不純物濃度の高いｎ+ サブストレ
ート２１の上に不純物濃度の低いｎエピタキシャル層２
２を積層したエピタキシャル基板の表面層にｎソース領
域２４が形成されている。そして、基板表面からｎ+ ソ
ース領域２４とｎエピタキシャル層２２を貫通してｎ+
サブストレート２１に達するトレンチ３２が形成され、
そのトレンチ３２の内部には、ゲート酸化膜２５を介し
て多結晶シリコンからなるゲート電極２６が埋め込まれ
ている。またｎ+ ソース領域２４の表面には、ソース電
極２８が、ｎ+ サブストレート２１の裏面にはドレイン
電極２９がそれぞれ設けられている。図では、ソース電
極２８が絶縁膜２７を介してゲート電極２６の上まで延
長されている。代表的な形状パラメータ等は、次のよう
なものである。ｎ+ サブストレート２１の比抵抗は０．
００２Ωｃｍ、ｎエピタキシャル層２２の不純物濃度と
厚さは、それぞれ１×１０14ｃｍ-3、２．５μｍ、トレ
ンチ３２の幅と深さは、共に３μｍ、ｎ + ソース領域２
４のドーズ量と厚さは、それぞれ１．３×１０15ｃ
ｍ-2、０．５μｍ、ゲート酸化膜２５の厚さは７０ｎｍ
である。
にチャネル抵抗を低くできるトレンチゲートをもつ蓄積
型ＭＯＳＦＥＴ（以下ＡＣＣＵＦＥＴと呼ぶ）が報告さ
れた〔アイイーイーイー トランズアクション オン
エレクトロン デバイス レターズ １３巻８号４２７
頁１９９２年参照〕。ＡＣＣＵＦＥＴの要部構造を図８
に示す。図において、不純物濃度の高いｎ+ サブストレ
ート２１の上に不純物濃度の低いｎエピタキシャル層２
２を積層したエピタキシャル基板の表面層にｎソース領
域２４が形成されている。そして、基板表面からｎ+ ソ
ース領域２４とｎエピタキシャル層２２を貫通してｎ+
サブストレート２１に達するトレンチ３２が形成され、
そのトレンチ３２の内部には、ゲート酸化膜２５を介し
て多結晶シリコンからなるゲート電極２６が埋め込まれ
ている。またｎ+ ソース領域２４の表面には、ソース電
極２８が、ｎ+ サブストレート２１の裏面にはドレイン
電極２９がそれぞれ設けられている。図では、ソース電
極２８が絶縁膜２７を介してゲート電極２６の上まで延
長されている。代表的な形状パラメータ等は、次のよう
なものである。ｎ+ サブストレート２１の比抵抗は０．
００２Ωｃｍ、ｎエピタキシャル層２２の不純物濃度と
厚さは、それぞれ１×１０14ｃｍ-3、２．５μｍ、トレ
ンチ３２の幅と深さは、共に３μｍ、ｎ + ソース領域２
４のドーズ量と厚さは、それぞれ１．３×１０15ｃ
ｍ-2、０．５μｍ、ゲート酸化膜２５の厚さは７０ｎｍ
である。
【０００６】図９に、ＡＣＣＵＦＥＴの斜視断面図を示
した。このＡＣＣＵＦＥＴにおいて、ドレイン電極２
９、ソース電極２８間に電圧を印加し、ゲート電極２６
に、正のバイアスを与えると、ｎエピタキシャル層２２
のゲート電極２６に沿った部分に蓄積層３３を生じ、電
子がｎ+ ソース領域２４からその蓄積層３３を通って、
ｎエピタキシャル層２２に流れ込み、電界に従ってｎ+
サブストレート２１に達し、ドレイン電極２９とソース
電極２８との間が導通する。
した。このＡＣＣＵＦＥＴにおいて、ドレイン電極２
９、ソース電極２８間に電圧を印加し、ゲート電極２６
に、正のバイアスを与えると、ｎエピタキシャル層２２
のゲート電極２６に沿った部分に蓄積層３３を生じ、電
子がｎ+ ソース領域２４からその蓄積層３３を通って、
ｎエピタキシャル層２２に流れ込み、電界に従ってｎ+
サブストレート２１に達し、ドレイン電極２９とソース
電極２８との間が導通する。
【０００７】逆にゲート電極２６に負のバイアスを与え
れば、蓄積層３３が消滅し空乏層が広がって、ドレイン
電極２９とソース電極２８との間は遮断される。この素
子は、オン状態でのチャネル部分を反転層でなく、蓄積
層としているので、チャネル部分のキャリアの移動度を
高くでき、チャネル抵抗を小さくできる。また、電流経
路にｐｎ接合を持たないので、寄生ダイオードの効果が
ないという特長を持つ。
れば、蓄積層３３が消滅し空乏層が広がって、ドレイン
電極２９とソース電極２８との間は遮断される。この素
子は、オン状態でのチャネル部分を反転層でなく、蓄積
層としているので、チャネル部分のキャリアの移動度を
高くでき、チャネル抵抗を小さくできる。また、電流経
路にｐｎ接合を持たないので、寄生ダイオードの効果が
ないという特長を持つ。
【０００８】一方、ＡＣＣＵＦＥＴのオフはトレンチゲ
ートからの空乏層の広がりによって行われる。従って、
ソース・ドレイン間電圧印加時にゲートをマイナスにバ
イアスしても図１０に示すようにチップ周辺にトレンチ
９２の設けられない部分が広くあると、空乏層９５はト
レンチ周辺にのみ形成され、トレンチ９２の外側におい
て、漏れ電流が流れる経路が存在し、十分な耐圧が得ら
れない。
ートからの空乏層の広がりによって行われる。従って、
ソース・ドレイン間電圧印加時にゲートをマイナスにバ
イアスしても図１０に示すようにチップ周辺にトレンチ
９２の設けられない部分が広くあると、空乏層９５はト
レンチ周辺にのみ形成され、トレンチ９２の外側におい
て、漏れ電流が流れる経路が存在し、十分な耐圧が得ら
れない。
【０００９】この対策として、Ｂａｌｉｇａ博士らが提
案している耐圧構造を図１１に示す。図１１において、
電流の流れる活性部の最も外側のトレンチ３２の外側の
ｎ+ソース領域２４の下にｐ型の拡散領域３６を設け、
拡散領域３６とｎエピタキシャル層３２との間のｐｎ接
合によって、耐圧が保たれ、漏れ電流が低減される構造
となっている。なお、３７は素子分離のためのトレンチ
である。
案している耐圧構造を図１１に示す。図１１において、
電流の流れる活性部の最も外側のトレンチ３２の外側の
ｎ+ソース領域２４の下にｐ型の拡散領域３６を設け、
拡散領域３６とｎエピタキシャル層３２との間のｐｎ接
合によって、耐圧が保たれ、漏れ電流が低減される構造
となっている。なお、３７は素子分離のためのトレンチ
である。
【００１０】
【発明が解決しようとする課題】しかし、図１１の構造
では、部分的にｐｎ接合を含むので寄生ダイオードをも
つ構造となり、双方向動作性（ソース・ドレイン間を
逆極性に印加する）が失われるなどの欠点を生ずる。
では、部分的にｐｎ接合を含むので寄生ダイオードをも
つ構造となり、双方向動作性（ソース・ドレイン間を
逆極性に印加する）が失われるなどの欠点を生ずる。
【００１１】また、上記のＡＣＣＵＦＥＴは、次の問題
を有している。トレンチ３２内に形成するゲート酸化
膜２５の絶縁耐圧は、表面がエッチング表面であること
およびコーナー部を持つことなどの理由により、通常の
平坦部に形成するゲート酸化膜の絶縁耐圧（約８ＭＶ／
ｃｍ）に比べ劣っている。図８のＡＣＣＵＦＥＴの構造
では、ソース・ドレイン間に印加される電圧が、トレン
チ３２の底部のゲート酸化膜２５にほとんどかかり、耐
圧はゲート酸化膜２５のそれ以上を得ることができな
い。すなわち、高耐圧の素子が得られない。
を有している。トレンチ３２内に形成するゲート酸化
膜２５の絶縁耐圧は、表面がエッチング表面であること
およびコーナー部を持つことなどの理由により、通常の
平坦部に形成するゲート酸化膜の絶縁耐圧（約８ＭＶ／
ｃｍ）に比べ劣っている。図８のＡＣＣＵＦＥＴの構造
では、ソース・ドレイン間に印加される電圧が、トレン
チ３２の底部のゲート酸化膜２５にほとんどかかり、耐
圧はゲート酸化膜２５のそれ以上を得ることができな
い。すなわち、高耐圧の素子が得られない。
【００１２】ＡＣＣＵＦＥＴは、スイッチオフする
時、ゲート電極２６に負の電圧をかける。すると、チャ
ネル領域に空乏層が広がり、隣のトレンチ３２のゲート
電極２６から広がる空乏層と繋がって、ドリフト領域全
体が空乏化すれば、流れる電流を切ることができる。す
なわち、トレンチ３２のピッチをかなり狭くしないとオ
フ時に素子に電圧がかかる時に、漏れ電流が流れる。一
方、狭くすればそれだけ電流通路が狭くなり、オン抵抗
が増大する。
時、ゲート電極２６に負の電圧をかける。すると、チャ
ネル領域に空乏層が広がり、隣のトレンチ３２のゲート
電極２６から広がる空乏層と繋がって、ドリフト領域全
体が空乏化すれば、流れる電流を切ることができる。す
なわち、トレンチ３２のピッチをかなり狭くしないとオ
フ時に素子に電圧がかかる時に、漏れ電流が流れる。一
方、狭くすればそれだけ電流通路が狭くなり、オン抵抗
が増大する。
【００１３】以上の問題に鑑み、本発明の目的は、双方
向動作性をもち、しかも高耐圧で、漏れ電流の少ないし
かも蓄積型で動作するたて型半導体素子を提供すること
にある。
向動作性をもち、しかも高耐圧で、漏れ電流の少ないし
かも蓄積型で動作するたて型半導体素子を提供すること
にある。
【００１４】
【課題を解決するための手段】上記の課題解決のため、
本発明は、高濃度の第一導電型半導体基板上に、同一導
電型で第一導電型半導体基板より低濃度の半導体層を積
層した半導体積層板の半導体層の表面層に形成した高濃
度の第一導電型ソース領域と、半導体積層板の表面から
第一導電型ソース領域を貫通する複数のトレンチと、そ
のトレンチ内にゲート酸化膜を介して充填されたゲート
電極と、そのゲート電極の上に形成された絶縁膜と、第
一導電型ソース領域の表面に設けられたソース電極と、
第一導電型半導体基板の裏面に設けられたドレイン電極
とを有する単一導電型たて型半導体素子において、各ト
レンチを平面方向にみて、各トレンチの短辺の外側部分
および最外側のトレンチの長辺外側部分の表面層を第一
導電型とし、その部分を除いて第一導電型ソース領域が
形成されているものとする。
本発明は、高濃度の第一導電型半導体基板上に、同一導
電型で第一導電型半導体基板より低濃度の半導体層を積
層した半導体積層板の半導体層の表面層に形成した高濃
度の第一導電型ソース領域と、半導体積層板の表面から
第一導電型ソース領域を貫通する複数のトレンチと、そ
のトレンチ内にゲート酸化膜を介して充填されたゲート
電極と、そのゲート電極の上に形成された絶縁膜と、第
一導電型ソース領域の表面に設けられたソース電極と、
第一導電型半導体基板の裏面に設けられたドレイン電極
とを有する単一導電型たて型半導体素子において、各ト
レンチを平面方向にみて、各トレンチの短辺の外側部分
および最外側のトレンチの長辺外側部分の表面層を第一
導電型とし、その部分を除いて第一導電型ソース領域が
形成されているものとする。
【００１５】特に、各トレンチを平面方向にみて、第一
導電型ソース領域がトレンチゲートの短辺よりトレンチ
間隔以上内側に形成されているものがよく、また、最外
側のトレンチと第二最外側のトレンチとの間に、第一導
電型ソース領域が形成されない部分を少なくとも一ケ
所、有するものがよい。なお、前記半導体層が、第一導
電型半導体基板より低濃度の第一半導体層とその上に同
一導電型で更に低濃度の第二半導体層からなり、トレン
チが第二半導体層を貫通して第一半導体層に達するもの
とすることができる。
導電型ソース領域がトレンチゲートの短辺よりトレンチ
間隔以上内側に形成されているものがよく、また、最外
側のトレンチと第二最外側のトレンチとの間に、第一導
電型ソース領域が形成されない部分を少なくとも一ケ
所、有するものがよい。なお、前記半導体層が、第一導
電型半導体基板より低濃度の第一半導体層とその上に同
一導電型で更に低濃度の第二半導体層からなり、トレン
チが第二半導体層を貫通して第一半導体層に達するもの
とすることができる。
【００１６】特に、隣あう二つのトレンチの間の第二半
導体層の表面層の一部に、第二導電型領域を有するもの
がよい。上記のようなたて型半導体素子の製造方法とし
ては、高濃度の第一導電型の半導体基板に同一導電型で
低濃度のエピタキシャル層と、その上に同一導電型で更
に低濃度のエピタキシャル層を積層したダブルエピタキ
シャルウェハを使用するものとする。
導体層の表面層の一部に、第二導電型領域を有するもの
がよい。上記のようなたて型半導体素子の製造方法とし
ては、高濃度の第一導電型の半導体基板に同一導電型で
低濃度のエピタキシャル層と、その上に同一導電型で更
に低濃度のエピタキシャル層を積層したダブルエピタキ
シャルウェハを使用するものとする。
【００１７】
【作用】上記の手段を講じ、ゲート電極を埋めたトレン
チの短辺の外側部分および最外側のトレンチの長辺外側
部分の表面層を第一導電型とし、その部分を除いて第一
導電型ソース領域が形成されているものとすれば、ゲー
トをマイナスにバイアスした時に、第一導電型ソース領
域と周辺部との間に空乏層が形成される。
チの短辺の外側部分および最外側のトレンチの長辺外側
部分の表面層を第一導電型とし、その部分を除いて第一
導電型ソース領域が形成されているものとすれば、ゲー
トをマイナスにバイアスした時に、第一導電型ソース領
域と周辺部との間に空乏層が形成される。
【００１８】特に、第一導電型ソース領域がトレンチゲ
ートの短辺よりトレンチ間隔以上内側に形成され、ま
た、最外側のトレンチと第二最外側のトレンチとの間
に、ソース領域が形成されない部分を少なくとも一ケ所
設ければ、空乏層の分離効果が高められる。半導体積層
板の表面から、第一導電型ソース領域および第二半導体
層を貫通し第一半導体層に達するトレンチを設けること
によって、第一半導体層が、ソース・ドレイン間の電圧
の一部を担うことになり、ゲート酸化膜が担う電圧を低
下させ、その結果、素子としての耐圧向上が実現でき
る。
ートの短辺よりトレンチ間隔以上内側に形成され、ま
た、最外側のトレンチと第二最外側のトレンチとの間
に、ソース領域が形成されない部分を少なくとも一ケ所
設ければ、空乏層の分離効果が高められる。半導体積層
板の表面から、第一導電型ソース領域および第二半導体
層を貫通し第一半導体層に達するトレンチを設けること
によって、第一半導体層が、ソース・ドレイン間の電圧
の一部を担うことになり、ゲート酸化膜が担う電圧を低
下させ、その結果、素子としての耐圧向上が実現でき
る。
【００１９】また、隣あう二つのトレンチの間の第二半
導体層の表面層の一部に、第二導電型領域を形成するこ
とによって、一つのトレンチから広がる空乏層が、第二
導電型領域があるために隣のトレンチから広がる空乏層
に到達し易くなり、第二半導体層をより空乏化できるこ
とにより、漏れ電流を低減できる。
導体層の表面層の一部に、第二導電型領域を形成するこ
とによって、一つのトレンチから広がる空乏層が、第二
導電型領域があるために隣のトレンチから広がる空乏層
に到達し易くなり、第二半導体層をより空乏化できるこ
とにより、漏れ電流を低減できる。
【００２０】
【実施例】以下、図面を参照しながら、本発明の実施例
について述べる。図１は、本発明第一の実施例のＡＣＣ
ＵＦＥＴのトレンチゲートの端部の半導体上の絶縁膜お
よび電極を除去した状態の平面図である。半導体チップ
の周辺部を除いて、内部にゲート酸化膜４５を介して多
結晶シリコンからなるゲート電極４６を有するトレンチ
５２が形成され、さらにトレンチ５２の端部（短辺）お
よび最外側のトレンチ５２を除いて内側に、ｎ+ ソース
領域４４が形成されている。
について述べる。図１は、本発明第一の実施例のＡＣＣ
ＵＦＥＴのトレンチゲートの端部の半導体上の絶縁膜お
よび電極を除去した状態の平面図である。半導体チップ
の周辺部を除いて、内部にゲート酸化膜４５を介して多
結晶シリコンからなるゲート電極４６を有するトレンチ
５２が形成され、さらにトレンチ５２の端部（短辺）お
よび最外側のトレンチ５２を除いて内側に、ｎ+ ソース
領域４４が形成されている。
【００２１】図２は、図１の第一の実施例のＡＣＣＵＦ
ＥＴのＡ−Ａ線における断面図を示す。この図では半導
体上部の絶縁膜および電極をも示した。図において、比
抵抗０．００２Ωｃｍ、厚さ３００μｍのｎ+ サブスト
レート４１の上に、不純物濃度が４×１０15ｃｍ-3、厚
さ６．０μｍのｎエピタキシャル層４２、更にその上に
ｎエピタキシャル層４２より不純物濃度の低い不純物濃
度が１×１０14ｃｍ-3、厚さ４．５μｍのｎ- エピタキ
シャル層４３を積層したエピタキシャル基板の表面層の
一部に、不純物濃度が１×１０20ｃｍ-3、厚さ０．２μ
ｍのｎ+ ソース領域４４が形成されている。そして、ｎ
+ ソース領域４４とｎ- エピタキシャル層４３を貫通し
て、ｎエピタキシャル層４２に達する幅１．８μｍ、深
さ５．５μｍのトレンチ５２が形成され、そのトレンチ
５２の内部には、厚さ０．１μｍのゲート酸化膜４５を
介して多結晶シリコンからなるゲート電極４６が埋め込
まれている。またｎ+ ソース領域４４の表面には、アル
ミニウム−シリコン（Ａｌ−Ｓｉ）合金からなるソース
電極４８が、ｎ+ サブストレート４１の裏面には、やは
りＡｌ−Ｓｉ合金のドレイン電極４９がそれぞれ設けら
れている。図では、ソース電極４８が絶縁膜４７を介し
てゲート電極４６の上まで延長されている。
ＥＴのＡ−Ａ線における断面図を示す。この図では半導
体上部の絶縁膜および電極をも示した。図において、比
抵抗０．００２Ωｃｍ、厚さ３００μｍのｎ+ サブスト
レート４１の上に、不純物濃度が４×１０15ｃｍ-3、厚
さ６．０μｍのｎエピタキシャル層４２、更にその上に
ｎエピタキシャル層４２より不純物濃度の低い不純物濃
度が１×１０14ｃｍ-3、厚さ４．５μｍのｎ- エピタキ
シャル層４３を積層したエピタキシャル基板の表面層の
一部に、不純物濃度が１×１０20ｃｍ-3、厚さ０．２μ
ｍのｎ+ ソース領域４４が形成されている。そして、ｎ
+ ソース領域４４とｎ- エピタキシャル層４３を貫通し
て、ｎエピタキシャル層４２に達する幅１．８μｍ、深
さ５．５μｍのトレンチ５２が形成され、そのトレンチ
５２の内部には、厚さ０．１μｍのゲート酸化膜４５を
介して多結晶シリコンからなるゲート電極４６が埋め込
まれている。またｎ+ ソース領域４４の表面には、アル
ミニウム−シリコン（Ａｌ−Ｓｉ）合金からなるソース
電極４８が、ｎ+ サブストレート４１の裏面には、やは
りＡｌ−Ｓｉ合金のドレイン電極４９がそれぞれ設けら
れている。図では、ソース電極４８が絶縁膜４７を介し
てゲート電極４６の上まで延長されている。
【００２２】このＡＣＣＵＦＥＴにおいて、ドレイン電
極４９、ソース電極４８間に電圧を印加し、ゲート電極
４６に、正のバイアスを与えると、ｎ- エピタキシャル
層４３のゲート電極４６に沿った部分に蓄積層５３を生
じ、電子がｎ + ソース領域４４からその蓄積層５３を通
って、ｎエピタキシャル層４２に流れ込み、電界に従っ
てｎ+ サブストレート４１に達し、ソース電極４８とド
レイン電極４９間が導通する。ゲート電極４６に負のバ
イアスを与えれば、蓄積層５３が消滅し空乏層が広がっ
て、ソース電極４８とドレイン電極４９間は遮断され
る。
極４９、ソース電極４８間に電圧を印加し、ゲート電極
４６に、正のバイアスを与えると、ｎ- エピタキシャル
層４３のゲート電極４６に沿った部分に蓄積層５３を生
じ、電子がｎ + ソース領域４４からその蓄積層５３を通
って、ｎエピタキシャル層４２に流れ込み、電界に従っ
てｎ+ サブストレート４１に達し、ソース電極４８とド
レイン電極４９間が導通する。ゲート電極４６に負のバ
イアスを与えれば、蓄積層５３が消滅し空乏層が広がっ
て、ソース電極４８とドレイン電極４９間は遮断され
る。
【００２３】図１において、その特徴は三点ある。第一
にｎ + ソース領域４４はトレンチ５２の端部を除いて形
成されている。第二にｎ + ソース領域４４とトレンチ５
２の端部（短辺）との間の距離Ｌ２は、トレンチ５２の
間隔Ｌ１（例えば０．１〜５μｍ）より大きい。第三
に、最外側のトレンチ５２と、第二最外側のトレンチ５
２との間にｎ + ソース領域４４を形成しない部分を１μ
ｍ空け、最も外側のトレンチ５２にはｎ + ソース領域４
４が接触しないようにした。このようにすれば、ｎソー
ス領域４４と、周辺部との間に十分広い幅の空乏層がで
き、周辺部の漏れ電流を阻止できる。
にｎ + ソース領域４４はトレンチ５２の端部を除いて形
成されている。第二にｎ + ソース領域４４とトレンチ５
２の端部（短辺）との間の距離Ｌ２は、トレンチ５２の
間隔Ｌ１（例えば０．１〜５μｍ）より大きい。第三
に、最外側のトレンチ５２と、第二最外側のトレンチ５
２との間にｎ + ソース領域４４を形成しない部分を１μ
ｍ空け、最も外側のトレンチ５２にはｎ + ソース領域４
４が接触しないようにした。このようにすれば、ｎソー
ス領域４４と、周辺部との間に十分広い幅の空乏層がで
き、周辺部の漏れ電流を阻止できる。
【００２４】この構造は、例えばフォトレジストのマス
クを用いて、ｎ + ソース領域４４を形成するためのイオ
ン注入を選択的に行えば、実現できる。また、この素子
は、ｎ- エピタキシャル層４３の下に設けたｎエピタキ
シャル層４２が、ソース・ドレイン間の電圧の一部を担
うことにより、ゲート酸化膜４５が担う電圧を低下さ
せ、耐圧向上が達成される。また、オン状態時のチャネ
ルを反転層でなく、蓄積層５３としているので、チャネ
ルのキャリアの移動度を高くでき、チャネル抵抗を小さ
くできる。
クを用いて、ｎ + ソース領域４４を形成するためのイオ
ン注入を選択的に行えば、実現できる。また、この素子
は、ｎ- エピタキシャル層４３の下に設けたｎエピタキ
シャル層４２が、ソース・ドレイン間の電圧の一部を担
うことにより、ゲート酸化膜４５が担う電圧を低下さ
せ、耐圧向上が達成される。また、オン状態時のチャネ
ルを反転層でなく、蓄積層５３としているので、チャネ
ルのキャリアの移動度を高くでき、チャネル抵抗を小さ
くできる。
【００２５】しかも、本発明の実施例のＡＣＣＵＦＥＴ
は、電流経路にｐｎ接合を持たないので、寄生ダイオー
ドの効果がなく、ソースとドレインとを交換した双方向
動作性をもつＡＣＣＵＦＥＴである。図４に、試作した
図１、２の第一の実施例のＡＣＣＵＦＥＴの耐圧分布を
示す。横軸は耐圧、たて軸は出現度数である。比較のた
め、図８に示した従来構造のＡＣＣＵＦＥＴの耐圧分布
も示した。図１の第一の実施例のＡＣＣＵＦＥＴでは従
来構造のＡＣＣＵＦＥＴに比べて、耐圧が平均４０％上
昇していることがわかる。従来の構造のＡＣＣＵＦＥＴ
では、トレンチ３２の底部が高濃度のサブストレート２
１に達していたため、トレンチ３２の底部で、空乏層が
広がらず、トレンチ３２底部のゲート酸化膜２５特にそ
の角部に強い電界がかかっていた。図１の第一の実施例
のＡＣＣＵＦＥＴでは、空乏層がトレンチ５２の下方に
も広がるため、トレンチ５２の底部のゲート酸化膜４５
が担う耐圧は小さくて良いので、全体としての耐圧が向
上するものと考えられる。
は、電流経路にｐｎ接合を持たないので、寄生ダイオー
ドの効果がなく、ソースとドレインとを交換した双方向
動作性をもつＡＣＣＵＦＥＴである。図４に、試作した
図１、２の第一の実施例のＡＣＣＵＦＥＴの耐圧分布を
示す。横軸は耐圧、たて軸は出現度数である。比較のた
め、図８に示した従来構造のＡＣＣＵＦＥＴの耐圧分布
も示した。図１の第一の実施例のＡＣＣＵＦＥＴでは従
来構造のＡＣＣＵＦＥＴに比べて、耐圧が平均４０％上
昇していることがわかる。従来の構造のＡＣＣＵＦＥＴ
では、トレンチ３２の底部が高濃度のサブストレート２
１に達していたため、トレンチ３２の底部で、空乏層が
広がらず、トレンチ３２底部のゲート酸化膜２５特にそ
の角部に強い電界がかかっていた。図１の第一の実施例
のＡＣＣＵＦＥＴでは、空乏層がトレンチ５２の下方に
も広がるため、トレンチ５２の底部のゲート酸化膜４５
が担う耐圧は小さくて良いので、全体としての耐圧が向
上するものと考えられる。
【００２６】図１の素子は、次のような製造方法によっ
て得られる。比抵抗が０．００２Ωｃｍの砒素ドープの
ｎ+ サブストレート４１上に、不純物濃度が５×１０15
ｃｍ-3、厚さ６．０μｍの燐ドープのｎエピタキシャル
層４２、その上に不純物濃度が１×１０14ｃｍ-3、厚さ
４．７μｍの燐ドープのｎ- エピタキシャル層４３を堆
積したダブルエピタキシャルウェハを準備する。チップ
周辺部に初期酸化膜を形成し、次に、表面層にドーズ量
が１．３×１０15ｃｍ-2の砒素イオンのイオン注入及び
熱処理を行い、ｎ+ ソース領域４４とする。次に、図示
していないがフォトレジストを塗布し、シリコン酸化膜
をパターニングしてそのフォトレジストと酸化膜とをマ
スクにしてｎ+ ソース領域４４およびｎ- エピタキシャ
ル層４３をエッチングして、幅と深さがそれぞれ１．８
μｍ、５．５μｍのトレンチ５２を形成する。次に熱酸
化によりトレンチ５２の内面に、厚さ０．１μｍのゲー
ト酸化膜４５を形成し、続いて減圧ＣＶＤ法により、ト
レンチ５２内に多結晶シリコンを堆積した後、トレンチ
内部以外の多結晶シリコンを除去してゲート電極４６を
形成する。次いで、ゲート電極４６とソース電極４８と
の間を分離する絶縁膜４７を形成し、トレンチ以外の部
分にコンタクトホールを形成し、Ａｌ−Ｓｉ合金を蒸着
し、パターニングしてソース電極４８を形成する。更
に、ｎ+ サブストレート４１の裏面にもＡｌ−Ｓｉ合金
を蒸着してドレイン電極４９を形成する。このように、
エピタキシャルウェハを使用し、ｎ型不純物の導入工程
およびトレンチ形成工程が主要な工程であり、ｐ型不純
物の導入工程が不要であるという利点がある。
て得られる。比抵抗が０．００２Ωｃｍの砒素ドープの
ｎ+ サブストレート４１上に、不純物濃度が５×１０15
ｃｍ-3、厚さ６．０μｍの燐ドープのｎエピタキシャル
層４２、その上に不純物濃度が１×１０14ｃｍ-3、厚さ
４．７μｍの燐ドープのｎ- エピタキシャル層４３を堆
積したダブルエピタキシャルウェハを準備する。チップ
周辺部に初期酸化膜を形成し、次に、表面層にドーズ量
が１．３×１０15ｃｍ-2の砒素イオンのイオン注入及び
熱処理を行い、ｎ+ ソース領域４４とする。次に、図示
していないがフォトレジストを塗布し、シリコン酸化膜
をパターニングしてそのフォトレジストと酸化膜とをマ
スクにしてｎ+ ソース領域４４およびｎ- エピタキシャ
ル層４３をエッチングして、幅と深さがそれぞれ１．８
μｍ、５．５μｍのトレンチ５２を形成する。次に熱酸
化によりトレンチ５２の内面に、厚さ０．１μｍのゲー
ト酸化膜４５を形成し、続いて減圧ＣＶＤ法により、ト
レンチ５２内に多結晶シリコンを堆積した後、トレンチ
内部以外の多結晶シリコンを除去してゲート電極４６を
形成する。次いで、ゲート電極４６とソース電極４８と
の間を分離する絶縁膜４７を形成し、トレンチ以外の部
分にコンタクトホールを形成し、Ａｌ−Ｓｉ合金を蒸着
し、パターニングしてソース電極４８を形成する。更
に、ｎ+ サブストレート４１の裏面にもＡｌ−Ｓｉ合金
を蒸着してドレイン電極４９を形成する。このように、
エピタキシャルウェハを使用し、ｎ型不純物の導入工程
およびトレンチ形成工程が主要な工程であり、ｐ型不純
物の導入工程が不要であるという利点がある。
【００２７】図３は、本発明第二の実施例のＡＣＣＵＦ
ＥＴの要部断面図を示す。図１の第一の実施例との違い
は、隣接する二つのトレンチ７２の間のｎ- エピタキシ
ャル層６３の表面層にｎ+ ソース領域６４より深くｐ領
域７０が形成されている点である。そして、ソース電極
６８が、ｐ領域７０の表面に接している。このような構
造とすることによって、一つのゲートから広がる空乏層
が、ｐ領域７０があるために隣のトレンチ７２から広が
る空乏層に到達し易くなり、チャネル領域をより一層空
乏化できることになり、漏れ電流を低減できる。図３で
は、ｐ領域７０の表面が、ｎソース領域６４の表面より
掘り下げられているが、必ずしも掘り下げる必要はな
く、同一の高さであっても良い。掘り下げてあった方
が、ｐ領域７０を形成する拡散熱処理時間が短くてすむ
利点がある。
ＥＴの要部断面図を示す。図１の第一の実施例との違い
は、隣接する二つのトレンチ７２の間のｎ- エピタキシ
ャル層６３の表面層にｎ+ ソース領域６４より深くｐ領
域７０が形成されている点である。そして、ソース電極
６８が、ｐ領域７０の表面に接している。このような構
造とすることによって、一つのゲートから広がる空乏層
が、ｐ領域７０があるために隣のトレンチ７２から広が
る空乏層に到達し易くなり、チャネル領域をより一層空
乏化できることになり、漏れ電流を低減できる。図３で
は、ｐ領域７０の表面が、ｎソース領域６４の表面より
掘り下げられているが、必ずしも掘り下げる必要はな
く、同一の高さであっても良い。掘り下げてあった方
が、ｐ領域７０を形成する拡散熱処理時間が短くてすむ
利点がある。
【００２８】図５に、試作した図３の第二の実施例のＡ
ＣＣＵＦＥＴの漏れ電流分布を示す。横軸は漏れ電流、
たて軸は出現度数である。比較のため従来構造のＡＣＣ
ＵＦＥＴの漏れ電流分布も示した。図３の第一の実施例
のＡＣＣＵＦＥＴでは従来構造のＡＣＣＵＦＥＴに比べ
て、漏れ電流が約一桁減少していることがわかる。
ＣＣＵＦＥＴの漏れ電流分布を示す。横軸は漏れ電流、
たて軸は出現度数である。比較のため従来構造のＡＣＣ
ＵＦＥＴの漏れ電流分布も示した。図３の第一の実施例
のＡＣＣＵＦＥＴでは従来構造のＡＣＣＵＦＥＴに比べ
て、漏れ電流が約一桁減少していることがわかる。
【００２９】
【発明の効果】以上述べたように、本発明の蓄積型のた
て型半導体素子においては、ゲート電極を埋めたトレン
チの短辺の外側部分および最外側のトレンチの長辺外側
部分の表面層が第一導電型であり、その部分を除いて第
一導電型ソース領域を形成することによって、寄生ダイ
オードの作用がなく双方向動作性で、しかも十分な幅の
空乏層により、漏れ電流を抑制して耐圧を向上させるこ
とができる。また、半導体層を、第一導電型半導体基板
より低濃度の第一半導体層とその上の同一導電型で第一
半導体層より低濃度の第二半導体層からなるものとし、
第一半導体層に達するトレンチを設けることによって、
トレンチ内部のゲート酸化膜がになう電圧を減少させ、
素子としての耐圧を向上させることができる。更に、隣
接する二つのトレンチ間の第二半導体層の表面層に第二
導電型領域を形成することによって、電圧印加時の第二
半導体層の空乏化を促し、漏れ電流の低減が可能にな
る。
て型半導体素子においては、ゲート電極を埋めたトレン
チの短辺の外側部分および最外側のトレンチの長辺外側
部分の表面層が第一導電型であり、その部分を除いて第
一導電型ソース領域を形成することによって、寄生ダイ
オードの作用がなく双方向動作性で、しかも十分な幅の
空乏層により、漏れ電流を抑制して耐圧を向上させるこ
とができる。また、半導体層を、第一導電型半導体基板
より低濃度の第一半導体層とその上の同一導電型で第一
半導体層より低濃度の第二半導体層からなるものとし、
第一半導体層に達するトレンチを設けることによって、
トレンチ内部のゲート酸化膜がになう電圧を減少させ、
素子としての耐圧を向上させることができる。更に、隣
接する二つのトレンチ間の第二半導体層の表面層に第二
導電型領域を形成することによって、電圧印加時の第二
半導体層の空乏化を促し、漏れ電流の低減が可能にな
る。
【００３０】本発明により、耐圧５０Ｖ、漏れ電流１０
μＡ以下の、蓄積型のたて型半導体素子を実現し、歩留
りを向上できた。
μＡ以下の、蓄積型のたて型半導体素子を実現し、歩留
りを向上できた。
【図１】本発明第一の実施例のＡＣＣＵＦＥＴの絶縁膜
および電極を除去した状態の平面図
および電極を除去した状態の平面図
【図２】図１のＡＣＣＵＦＥＴの要部断面図
【図３】本発明第二の実施例のＡＣＣＵＦＥＴの要部断
面図
面図
【図４】本発明第一の実施例のＡＣＣＵＦＥＴにおける
耐圧分布と従来のＡＣＣＵＦＥＴのそれとの比較図
耐圧分布と従来のＡＣＣＵＦＥＴのそれとの比較図
【図５】本発明第二の実施例のＡＣＣＵＦＥＴにおける
漏れ電流分布と従来のＡＣＣＵＦＥＴのそれとの比較図
漏れ電流分布と従来のＡＣＣＵＦＥＴのそれとの比較図
【図６】従来のＤＭＯＳＦＥＴの要部断面図
【図７】従来のＵＭＯＳＦＥＴの要部断面図
【図８】従来のＡＣＣＵＦＥＴの要部断面図
【図９】従来のＡＣＣＵＦＥＴの斜視断面図
【図１０】従来のＡＣＣＵＦＥＴの一例の絶縁膜および
電極を除去した状態の平面図
電極を除去した状態の平面図
【図１１】従来のＡＣＣＵＦＥＴの別の例の端部断面図
【符号の説明】 １、２１、４１ ｎ+ サブストレート ２、２２、４２ ｎエピタキシャル層 ４、２４、４４、６４ ｎ+ ソース領域 ５、２５、４５ ゲート酸化膜 ６、２６、４６ ゲート電極 ７、２７、４７ 絶縁膜 ８、２８、４８、６８ ソース電極 ９、２９、４９ ドレイン電極 １１ ｐベース領域 １２、３２、５２、７２、９２ トレンチ ３３、５３ 蓄積層 ３６ ｐ型拡散領域 ３７ トレンチ ４３、６３ ｎ- エピタキシャル層 ７０ ｐ型領域 ９５ 空乏層の広がり
Claims (6)
- 【請求項１】第一導電型半導体基板上に、同一導電型で
半導体基板より低濃度の半導体層を積層した半導体積層
板の半導体層の表面層に形成した高濃度の第一導電型ソ
ース領域と、半導体積層板の表面から第一導電型ソース
領域を貫通する複数のトレンチと、そのトレンチ内にゲ
ート酸化膜を介して充填されたゲート電極と、そのゲー
ト電極の上に形成された絶縁膜と、第一導電型ソース領
域の表面に設けられたソース電極と、第一導電型半導体
基板の裏面に設けられたドレイン電極とを有するたて型
半導体素子において、各トレンチを平面方向にみて、各
トレンチの短辺の外側部分および最外側のトレンチの長
辺外側部分の表面層を第一導電型とし、その部分を除い
て第一導電型ソース領域が形成されていることを特徴と
するたて型半導体素子。 - 【請求項２】各トレンチを平面方向にみて、第一導電型
ソース領域がトレンチゲートの短辺よりトレンチ間隔以
上内側に形成されていることを特徴とする請求項１に記
載のたて型半導体素子。 - 【請求項３】最外側のトレンチと第二最外側のトレンチ
との間に、第一導電型ソース領域が形成されない部分を
少なくとも一ケ所有することを特徴とする請求項２に記
載のたて型半導体素子。 - 【請求項４】前記半導体層が、第一導電型半導体基板よ
り低濃度の第一半導体層とその上の同一導電型で第一半
導体層より低濃度の第二半導体層からなり、トレンチが
第二半導体層を貫通して第一半導体層に達することを特
徴とする請求項１ないし３のいずれかに記載のたて型半
導体素子。 - 【請求項５】隣接する二つのトレンチの間の第二半導体
層の表面層の一部に、第二導電型領域を有することを特
徴とする請求項４に記載のたて型半導体素子。 - 【請求項６】第一導電型の半導体基板上に同一導電型で
半導体基板より低濃度のエピタキシャル層と、その上に
同一導電型で更に低濃度のエピタキシャル層を積層した
ダブルエピタキシャルウェハを使用し、ゲート電極を埋
めたトレンチの短辺の外側部分および最外側のトレンチ
の長辺外側部分の表面層を第一導電型とし、その部分を
除いて第一導電型ソース領域を形成することを特徴とす
るたて型半導体素子の製造方法。
Priority Applications (1)
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| JP16496595A JP3319228B2 (ja) | 1994-12-09 | 1995-06-30 | たて型半導体素子およびその製造方法 |
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| JP30576894 | 1994-12-09 | ||
| JP6-305768 | 1994-12-09 | ||
| JP16496595A JP3319228B2 (ja) | 1994-12-09 | 1995-06-30 | たて型半導体素子およびその製造方法 |
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-
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- 1995-06-30 JP JP16496595A patent/JP3319228B2/ja not_active Expired - Fee Related
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