WO2000033316A1 - Procede de commande de memoire ferroelectrique remanente (feram) et dispositif de commande de cellule memoire - Google Patents

Procede de commande de memoire ferroelectrique remanente (feram) et dispositif de commande de cellule memoire Download PDF

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WO2000033316A1
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line
potential
data
cell plate
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PCT/JP1999/006717
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Hidehiro Muneno
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Seiko Epson Corporation
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Definitions

  • the present invention relates to a method of driving a memory cell of a FeRAM and a memory cell driving device thereof.
  • the present invention relates to a ferroelectric memory (FeRAM) using a ferroelectric film for the capacity of a memory cell, and in particular, to a FeRAM that requires high-speed operation and low power consumption. And a memory cell driving device.
  • FeRAM ferroelectric memory
  • FIG. 11 is a circuit diagram showing a configuration of one memory cell of a conventional Fe RAM.
  • This memory cell has a configuration in which one selection transistor Tr is added to one ferroelectric capacitor FC.
  • the selection transistor Tr is, for example, an N-channel MOSFET, whose gate is connected to the word line WL, whose drain is connected to the bit line BL, and whose source is one of the ferroelectric capacitors FC. Connected to the electrode (storage node).
  • the other electrode (plate) of the ferroelectric capacitor F C is electrically connected to the cell plate line CP to which the cell plate potential is supplied.
  • FIG. 12 is a hysteresis curve of a ferroelectric.
  • the feature of the ferroelectric memory is that polarization remains even when the potential difference between the plate and the storage node is 0 V, that is, the electric field of the ferroelectric that forms the capacity becomes zero (points a and d in FIG. 12). (Residual polarization) It means that it shows non-volatility.
  • the above c and f indicate the dielectric polarization (the paraelectric substance of the ferroelectric substance) when the potential difference between the plate and the storage node is set to a high level, that is, when a high electric field is applied to the ferroelectric substance forming the capacity. This is a point that enters the substantial saturation region due to the increase in When the electric field is reduced from the saturation region to zero, the polarization It remains (points a and d in Fig. 12).
  • the remanent polarization Pr depends on the potential difference between the plate and the storage node at the time of writing or rewriting to the memory cell.
  • each of the states a and d of the remanent polarizer Pr can be selected according to the direction of application of the electric field at the time of writing, and subsequently the reading can be performed because the amount of displacement current due to the applied pulse differs.
  • the bit line pair is set to the ground potential GND (0 V).
  • the sense amplifier (not shown) is inactive.
  • the precharge of the bit line is released, the word line WL is selected, the power supply voltage Vcc is applied to the cell plate line CP, and a sense amplifier (not shown) is activated.
  • the data moves from a to f of the hysteresis curve.
  • the change in the capacitance of the ferroelectric capacitor F C is small, and the voltage applied to the linear capacitance of the bit line BL connected in series is small. Therefore, the output is small, and for example, "L" data can be read.
  • Data rewriting is performed as follows.
  • Vcc is applied to the cell plate line CP (that is, the plate electrode), and the polarization state of a needs to be changed to d by rewriting, the Vcc is applied to the bit line BL. This causes the polarization to change in the order a, b, c, and d.
  • To change the polarization state of d to a by rewriting apply 0 V to the bit line BL. This causes the polarization to change in the order d, e, f and a.
  • the cell plate (CP line) driving method in driving the memory cell of the FeRAM. That is, in this driving method, the potential of the cell plate line CP is driven in the order of 0 V, the power supply voltage V cc, and 0 V in both reading and writing. In this driving method, since the potential difference of the cell plate is substantially the same as the power supply voltage Vcc, a sufficient potential difference is given to the polarization of the strong dielectric.
  • the conventional FeRAM memory cell driving method uses a cell rate of 0 V to the power supply voltage Vcc at the time of reading and writing data overnight, so that the memory operation speeds up. There was a problem that power consumption could not be reduced.
  • the present invention relates to a memory cell including a capacitor using a ferroelectric film and a switch element, wherein one electrode of the capacitor is connected via the switch element.
  • the other electrode of the capacitor is connected to a cell plate line, and the control terminal of the switch element is connected to a pad line.
  • the data reading of the memory cell is performed by selecting the read line and then changing the potential of the bit line around the intermediate level with the cell plate line at the intermediate level of the power supply voltage.
  • the writing of data to the bit line is performed by controlling the potential of the cell plate line from a low potential level to a high potential level with respect to the bit line writing potential.
  • a method for driving a memory cell of FeRAM is
  • the potentials of the bit line and the cell plate line are precharged to an intermediate potential level of a power supply voltage.
  • a method of driving a memory cell of FeRAM which is characterized by the above.
  • the control of the potential of the cell plate line at the time of writing the data includes controlling the intermediate potential level, the high potential level, the low potential level, and the intermediate potential level.
  • a method of driving the memory cells of the Fe RAM which is characterized by controlling the steps in order.
  • the control of the cell plate line at the time of writing is synchronized with a system clock.
  • a driving method may be used.
  • the potential of a bit line that moves to a high level or a low level from an intermediate potential level of the power supply voltage can be read at high speed.
  • the time of data writing since a potential difference of the power supply voltage level can be applied to the capacitor (ferroelectric) through the cell plate line, sufficient polarization can be obtained as a memory data.
  • the operation can be quickly shifted to the read / write operation in the evening.
  • the present invention has at least one memory cell including a capacitor using a ferroelectric film and a switch element, and one electrode of the capacitor is connected to a bit line via the switch element.
  • the other electrode of the capacitor is connected to a cell plate line, and the control terminal of the switch element is connected to a word line.
  • Data read means for reading data from the memory cells by changing the potential of the bit line around the intermediate level while the read line is at an intermediate level of the power supply voltage; and selecting the word line. Thereafter, the potential of the cell plate line is controlled in a range from a low potential level to a high potential level with respect to the write potential of the bit line, and the data for the memory cell is controlled.
  • a precharge for precharging the potentials of the bit line and the cell plate line to an intermediate potential level of a power supply voltage respectively.
  • a memory cell drive device of Fe RAM characterized by comprising means.
  • the data writing means controls the potential of the cell plate line by controlling the intermediate potential level, the high potential level, the low potential level, and the intermediate potential level.
  • a memory cell driving device of Fe RAM which is controlled in a stepwise manner.
  • the data writing means performs control of the cell plate line in synchronization with a system clock.
  • a cell driving device is exemplified.
  • the data reading means can read out the bit line potential which moves from the intermediate potential level of the power supply voltage to the high level or the low level at the time of the data reading.
  • the data writing means can supply the potential difference of the power supply voltage level to the capacitor (ferroelectric material) through the cell plate line at the time of writing the data, so that the capacity writing is performed as the memory data writing. Sufficient polarization is obtained.
  • FIG. 1 is a circuit diagram around a memory cell according to a method of driving a FeRAM memory cell of the present invention.
  • FIG. 2 is a circuit diagram showing an example of a cell plate signal control circuit required for the method of the present invention.
  • FIG. 4 is a diagram showing a hysteresis curve showing the state of polarization of the ferroelectric substance of the cell capacity FC during a read operation.
  • FIGS. 5A and 5B are timing charts showing operations during a write cycle (write) according to the FeRAM memory cell driving method of the present invention.
  • FIG. 6 is a waveform diagram showing the definitions of some of the signals in FIGS.
  • FIG. 7 is a block diagram showing an example of the entire configuration of the FeRAM including the memory cell driving device according to the present invention.
  • FIG. 8 is an enlarged view of the memory cell shown in FIG.
  • FIG. 9 is a timing chart of each part at the time of the read operation of the Fe RAM in FIG. 7, and includes a timing chart on the system side.
  • FIG. 10 is a timing chart of each part at the time of the write operation of the FeRAM of FIG. 7, and includes a timing chart on the system side.
  • FIG. 11 is a circuit diagram illustrating a configuration of one memory cell of the FeRAM for describing a conventional method of driving a memory cell of the FeRAM.
  • FIG. 12 is a hysteresis curve diagram of the ferroelectric. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a circuit diagram around a memory cell according to the FeRAM memory cell driving method of the present invention.
  • the bit line pair (BL, BBL) is a Vcc / 2 precharge method.
  • the Vcc / 2 method is usually adopted, in which the cell plate (cell plate line CP) is fixed to the initial state of Vcc / 2 and driven.
  • the memory cell in the FeRAM is composed of one transistor and one capacitor (1T1C), which handles one data.
  • the memory cell is composed of a capacitor FC using a ferroelectric film and one MOS transistor Tr as a switch element.
  • the storage node electrode is connected to the bit line BL (or complementary line BBL) that transmits the potential corresponding to the data via the MOS transistor Tr, and the other electrode (cell plate) of the capacity FC is connected. (Electrode) is connected to the cell plate line CP.
  • the gate of the NMOS transistor Tr is connected to the word line WL (or WL1), and the conduction of the NMOS transistor Tr is controlled by the potential applied to the word line WL.
  • the bit line pair (BL, BBL) is connected to the sense amplifier S / A.
  • FIG. 2 is a circuit diagram showing an example of a cell plate signal control circuit required for the method of the present invention. FIG. That is, the technical configuration of the voltage supply to the cell plate line CP by the memory cell driving method of the present invention is shown.
  • the cell plate signal control circuit includes an inverter IN, a transfer gate TG1, and a transfer gate TG2, and is configured as follows.
  • the clock signal CLK of the FeRAM system is output via the transfer gate TG1.
  • the voltage signal of V cc / 2 is output via the transfer gate TG 2.
  • Both transfer gates TG 1 and TG 2 are activated complementarily, and one of the outputs is transmitted to the cell plate line CP as a cell plate signal.
  • Both the N-channel side gate of the transfer gate TG 1 and the P-channel side gate of the transfer gate TG 2 are controlled by a WRT signal (described later), and the P-channel side gate of the transfer gate TG 1 and the transfer gate TG 2 Both N-channel gates are controlled by an inverted signal obtained by inverting the WRT signal with the receiver IV.
  • FIGS. 3A and 3B are timing charts showing an operation at the time of a read cycle (read) according to the memory cell driving method of the FeRAM of the present invention.
  • the Fe RAM according to the present invention is used as a memory of a system (not shown) such as a convenience store, and reads and writes data in response to a request of the system. The read operation on the Fe RAM side will be described.
  • the address ADD is supplied to the memory system (FeRAM) in synchronization with the system clock CLK, and the chip select signal CS # is activated during the activation of the chip select signal CS #.
  • the read control signal 110 # is activated, and obtains the data read from the FeRAM side as described later.
  • the word line WL is selected as shown in Fig. 3 (b). Before this, the potentials of the bit line BL and the cell plate line CP are precharged to Vcc / 2. When the lead line WL is activated in synchronization with the system clock, the precharge of the bit line BL is released within the activation period. In the cell plate signal control circuit shown in Fig. 2, the potential of the cell plate line CP remains Vcc / 2 since the WRT signal maintains the "L" level as shown in Fig. 3 (b). It is.
  • bit line BL and the storage node electrode of the capacitor FC are electrically connected. This enables the sense amplifier S / A to amplify the bit lines BL and BBL to a complementary potential relationship due to the change in the bit line capacity according to the polarization state of the cell capacity FC and read data.
  • FIG. 4 is a hysteresis curve showing the state of polarization of the ferroelectric of the cell capacity FC at the time of the above-described read operation.
  • the ferroelectric substance of the capacity FC has the polarization state at the point a
  • the precharge of the bit line BL is released, and the point g changes due to the change in the bit line capacity according to the polarization state at the point a.
  • the potential of the bit line BL becomes Vcc due to the amplification of the sense amplifier S / A, it moves to the point f.
  • the word line WL becomes inactive, it returns to the point a.
  • FIGS. 5A and 5B are timing charts showing an operation at the time of a write cycle (writing) according to the method of driving a memory cell in the Fe RAM of the present invention.
  • the operation at the time of writing will be described below with reference to FIGS.
  • the system clock As a result, the address ADD is supplied to the memory system (FeRAM), the write control signal WR # is activated during the activation of the chip select signal CS #, and the data to be written (bit line in FIG. 5 (b)) (Corresponding to "H” or "L” level on BL) to the FeRAM side.
  • the potentials of the bit line BL and the cell plate line CP are precharged to Vcc / 2.
  • the lead line WL is activated in synchronization with the system clock, the precharge of the bit line BL is released during the activation period, and data is transmitted from the system to the bit line BL.
  • the WRT signal supplied to the cell plate signal control circuit of FIG. 2 changes from "L" level to "H” level (see FIG. 5 (b)).
  • Figure 6 shows a timing chart of the WRT signal. Therefore, the cell plate line CP outputs according to the system clock CLK.
  • the bit line BL When the precharge of the bit line BL is released as described above, the bit line BL is electrically connected to the storage node electrode of the capacity FC, and the data (voltage) to be written is stored in the storage node. Applied to the electrodes. On the other hand, the potential of the cell plate CP changes from Vcc / 2 to the power supply voltage Vcc (see 51 in FIG. 5B). At this point, the desired writing (movement of the polarization point) to the cell capacity FC is performed, and the polarization state is determined by the 0V change of the cell plate CP (see 52 in FIG. 5 (b)). ).
  • a power supply voltage Vcc is applied to the cell plate line CP (that is, the plate electrode), as shown at 51 in FIG. 5 (b).
  • the power supply voltage Vcc ("H" level in Fig. 5 (b)) is applied to the bit line BL, and the cell plate line CP It changes to 0V (see 52 in Fig. 5 (b)).
  • the polarization state changes in the order of points a, b, c, and d.
  • a 0V voltage (“L" level in Fig.
  • the Vcc 2 drive method since the Vcc 2 drive method is employed, it is suitable for high-speed and low-power memory.
  • an operation mode without polarization reversal can be realized, which has the advantage of preventing deterioration of the ferroelectric film.
  • the programming is realized by changing the potential of the cell plate line CP in the order of Vcc // 2, the power supply voltages Vcc, 0V, and Vcc / 2.
  • the cell plate line CP can be driven from Vcc to 0 V, so that the polarization of the memory cell can be sufficiently performed. Therefore, it is possible to sufficiently cope with the reduction in the memory cell, the voltage, and the capacity of one transistor and one transistor (1T1C).
  • the memory cell driving method according to the present invention described above is embodied as a memory cell driving device, and an example of the entire configuration of the Fe RAM including the memory cell driving device will be described with reference to FIG. .
  • the FeRAM has a memory cell array in which a plurality of memory cells M-00 to M-NN are arranged in a two-dimensional matrix, and the memory cells M-00 to M-NN are arranged in a matrix.
  • Bit lines BL—0 to BL—N are arranged in the horizontal direction in the figure corresponding to M—NN, and lead lines WL—0 to WL—N and cell plate lines CP are arranged in the vertical direction in the figure.
  • — 0 to CP— N are arranged.
  • the capacitor M-00 is composed of a capacitor FC for storing charges using a ferroelectric film, and an NMOS transistor as a switch element for taking in and out the charges stored in the capacitor FC.
  • Transistor Tr one electrode of capacitor FC is connected to bit line BL-0 via NMOS transistor Tr, and the other electrode of capacitor FC is connected to cell plate line CP-0 And the gate of the NMOS transistor Tr is connected to the lead line WL-0 c.
  • this memory cell driving device includes an address buffer 11 for temporarily storing data relating to an address ADD from a system such as a computer (not shown), and an address buffer 11 1.
  • a column decoder 12 that selects one of the bit lines BL-0 to BL-N based on the address stored in the column and supplies a voltage described later, and a word line WL-0 to It has a word decoder 13 for selecting one of WL-N and supplying a voltage described later, and a cell plate signal control circuit 14-1 to 14-N similar to the cell plate signal control circuit shown in FIG. Then, a cell plate signal controller 14 for supplying a voltage (cell plate signal) to each cell plate CP-0 to CP-N as described later, and a sense amplifier 15 for reading weak data of the selected memory cell 15 And
  • the memory cell driving device includes a read amplifier / write buffer 16 for amplifying the read data and temporarily storing the write data, and a data input / output node for temporarily storing the write data or the read data.
  • Command control for generating and outputting control signals for controlling the operation timing of each section based on the sofa 17 and the clock CLK, chip select signal CS #, read control signal RD #, and write control signal WR # from the system Part 18 is provided.
  • the precharging means corresponds to the cell plate line controller 14, the sense amplifier 15 and the like
  • the data reading means corresponds to the column decoder 12, the word decoder 13, the sense amplifier 15 and the like
  • the data writing means corresponds to the A column decoder 12, a word decoder 13, a cell plate line controller 14, and the like correspond.
  • the FeRAM shown in Fig. 7 is used as the memory of a system such as a convenience store (not shown), and reads and writes data according to the requirements of the system. The read operation of the RAM will be described.
  • an address ADD is generated in synchronization with the system clock CLK, and this address ADD is supplied to the address buffer 11 of FIG.
  • the system supplies a clock pulse CLK, a chip select signal CS #, and a read control signal RD # to the command control unit 18.
  • the read control signal RD # is activated during the activation of the chip select signal CS #, and the data read from the Fe RAM side is get.
  • the address buffer 11 acquires the address ADD as described above and reads out data stored in, for example, the memory cell M-00 based on the address will be described.
  • the address corresponding to the memory cell M-00 stored in the address buffer 11 is separated by the column decoder 12 and the word decoder 13, the column address is decoded by the column decoder 12, and the word address is decoded.
  • the side decoder 13 is decoded by the side decoder 13.
  • the bit line BL-0 is selected by the column decoder 12
  • the word line WL-0 is selected by the word decoder 13
  • the cell plate line CP-0 is selected by the cell plate signal control unit 14.
  • the sense amplifier 15 and the cell plate line control circuit 14-0 provide: The potential of the bit line BL-0 and the potential of the cell plate CP-0 are each precharged to Vcc / 2. Then, at time tl, when the word line WL-0 is activated in synchronization with the clock CLK, the precharging of the bit line BL-0 is released within the activation period T1. Note that the cell plate signal control circuit 14-0 of the cell plate signal control unit 14 holds the "L" level of the WRT signal (see FIG. 2). Vcc / 2 remains as shown in (b).
  • the bit line BL-0 is electrically connected to the storage node electrode of the capacitor CP.
  • the sense amplifier 15 amplifies the potential of the bit line BL-0 according to the change in the bit line capacity according to the polarization state, and the amplified potential is used as read data as a read amplifier / write buffer 16
  • the data is output via the input / output buffer 17. Then, the read data is acquired by the system as described above.
  • the system generates an address ADD corresponding to the memory cell M-11 in synchronization with the system clock CLK, as shown in FIG. 10 (a). Is supplied to the address buffer 11. Also, on the system side, as shown in FIG. 10 (a), the write control signal WR # is activated during the activation of the chip select signal CS #, and the data to be written is temporarily stored (see FIG. 10 (b)). (Corresponding to the "H" or "L" level applied to the bit line B of the FRAM).
  • the address buffer 11 separates the address by the column decoder 12 and the head decoder 13, and the column address is decoded by the column decoder 12, and at the same time the address is supplied.
  • the code decoder 13 Decoded by the code decoder 13. As a result, for example, the bit line BL-1 is selected by the column decoder 12, the word line WL-1 is selected by the word decoder 13, and the cell plate line CP-1 is selected by the cell plate signal control unit 14. .
  • the bit lines BL-1 and BL-1 are set by the sense amplifier 15 and the cell plate line control circuit 14-0.
  • Cell plate line CP-1 is precharged to Vcc / 2.
  • FIG. 10 (b) when the word line WL-1 is activated in synchronization with the clock CLK, the bit line BL- is activated within the activation period T2.
  • the precharge of 1 is released, and the data stored in the read amplifier / write buffer 16 via the data input / output buffer 17 from the system side is transferred to the bit line via the sense amplifier 15 Transmitted on BL-1.
  • the WRT signal supplied to the cell plate signal control circuit 14-1 of the self-plate signal control unit 14 is set to the "L" level. Since the level changes from the bell to the "H” level, the clock CLK is output from the cell plate signal control circuit 14-1 (see Fig. 2), and this clock CLK is supplied to the cell plate line CP-1. Therefore, as shown in FIG. 10B, in the period T2, the potential of the cell plate line CP-1 becomes a potential according to the clock CLK.
  • bit line BL-1 is electrically connected to the storage node electrode of the capacitor FC, and the data (voltage) to be written is changed. It is applied to the storage node electrode via bit line BL-1.
  • the potential of the cell plate CP-1 changes from Vcc / 2 to the power supply voltage Vcc (see 51 in FIG. 10 (b)).
  • the desired writing (movement of the polarization point) to the cell capacity FC is performed, and the polarization state is determined by the 0V change of the cell plate CP-1 (see 52 in FIG. 5 (b)). Confirmation of data).
  • the power supply voltage V cc is applied to the cell plate line CP-1 (that is, the plate electrode), as shown at 51 in FIG. 10 (b).
  • the power supply voltage Vcc ("H" level in Fig. 10 (b)) is applied to bit line BL-1 and the cell plate Line CP-1 changes to 0 V (see 52 in Figure 10 (b)).
  • the polarization state changes in the order of points a, b, c, and d.
  • Vc c / The adoption of a two-drive system is suitable for high-speed memory and low power consumption.
  • an operation mode that does not involve the reversal of polarization can be realized, and there is an advantage that deterioration of the ferroelectric film is prevented.
  • the cell plate line controller 14 sets the potentials of the cell plate lines CP—0 to CP—N to V cc / 2, the power supply voltages V cc, 0 V, and V cc / 2 only at the time of programming. The writing was realized by changing the order.
  • the cell plate lines CP-0 to CPN can be driven from the power supply voltage Vcc to 0 V, and thus the polarization of the memory cell can be sufficiently performed. Therefore, it is possible to sufficiently cope with a reduction in memory cell size and voltage, and a reduction in the capacity of one transistor and one transistor (1T1C).
  • the memory cell driving method of the Fe RAM of the present invention at the time of reading, the potential of the bit line that moves from the intermediate potential level of the power supply voltage to the high level or low level is read at high speed. be able to. Further, at the time of writing, a potential difference of the power supply voltage level can be given to the capacitor (ferroelectric) through the cell plate line, so that sufficient polarization as memory data can be obtained. As a result, it is possible to provide a FeRAM memory cell driving method that can sufficiently cope with a reduction in memory cell size, a reduction in voltage, and a reduction in the capacity of one transistor and one transistor.
  • the data reading means reads the potential of the bit line moving from the intermediate potential level of the power supply voltage to the high level or the low level at high speed. be able to.
  • the data writing device can apply a potential difference of the power supply voltage to the capacitor (ferroelectric material) through the cell plate line, sufficient polarization can be obtained for the memory device as a memory device.
  • a Fe RAM memory cell driving device that can sufficiently cope with the reduction in memory cell size, the voltage, and the capacity and capacity of one transistor. Can be provided.

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  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

明 細 書
F eRAMのメモリセル駆動方法及びそのメモリセル駆動装置 技術分野
本発明は、 メモリセルのキャパシ夕に強誘電体膜を用いたメモリ （FeR AM : Fe rro e l e ct r i c AM) に係り、 特に、 動作の高速化、 低消費電力化が要求される F e RAMのメモリセル駆動方法、 およびそのメ モリセル駆動装置に関する。 背景技術
図 1 1は、 従来の F e RAMの 1つのメモリセルの構成を示す回路図であ る。 このメモリセルは、 1つの強誘電体キャパシ夕 FCに 1つの選択トラン ジス夕 T rを付加した構成である。 選択トランジスタ T rは、 例えば Nチヤ ネルの MO S F E Tであり、 そのゲートはワード線 WLに接続され、 そのド レインはビッ ト線 B Lに接続され、 そのソースは強誘電体キャパシ夕 F Cの 一方の電極 （ストレージノード） に接続されている。 強誘電体キャパシ夕 F Cの他方の電極 （プレート） はセルプレート電位が供給されるセルプレート 線 CPに電気的に接続されている。
図 12は、強誘電体のヒステリシス曲線である。強誘電体メモリの特徴は、 プレー卜とストレージノード間の電位差が 0 V、 すなわちキャパシ夕を構成 する強誘電体の電界がゼロになっても分極が残り （図 12の a点、 d点の残 留分極） 不揮発性を示すということである。
上記 c, fは、 プレートとストレージノード間の電位差を高いレベルにした とき、 つまり、 キャパシ夕を構成する強誘電体に高い電界を印加したときの、 誘電分極 （強誘電体の持つ常誘電体的な要素） の増加による実質的な飽和領 域に入る点である。 飽和領域から電界を減少させてゼロにした場合、 分極が 残る （図 12の a点、 d点） 。
図 12に示すように、 残留分極量土 Prは、 メモリセルへの書き込みや再 書き込み時の、 プレートとストレ一ジノード間の電位差に依存する。 すなわ ち、 残留分極量士 Prの a， dの各々の状態を書き込み時の電界の印加方向 により選択でき、 続いて加えられたパルスによる変位電流量が異なることか ら、 読み出しができる。
例えば、 プリチャージサイクルにおいてビッ ト線対を接地電位 GND (0 V) にする。 この時、 図示しないセンスアンプは非活性状態である。 次に、 ビッ ト線のプリチヤ一ジを解除してワード線 WLを選択し、 セルプレート線 CPに電源電圧 Vc cを加え、 図示しないセンスアンプを活性化する。 これにより、 メモリセルのデータのうち、 aの分極状態では、 ヒステリシ ス曲線の aから fへ移動する。 このとき、 強誘電体キャパシ夕 F Cの容量変 化は小さく、 直列に接続されたビッ ト線 BLの線形容量にかかる電圧は小さ い。 よって出力はわずかであり、 例えば "L"データを読み出すことができ る。
また、 dの分極状態では、 dから f に移動後、 aに移る。 これは分極反転 を伴い、 a点の分極状態の場合に比べてセルプレ一ト線 CPに V c cを加え た時にビッ ト線に読み出される電荷量が多く、 図示しないセンスアンプによ る比較増幅の結果、 ビッ ト線すなわちストレ一ジノード電極側も Vc cとな るからである。
このときの強誘電体キャパシ夕 F Cの容量変化は大きく、 直列に接続され たビッ ト線 BLの線形容量にかかる電圧は大きくなり、 出力電圧として例え ば "H"デ一夕を読み出すことができる。
次に、 セルプレート線 CPの電位を Vc cから 0Vにすることにより、 a の分極状態だったものは、 a点に戻り、 dの分極状態だったものは、 c点に 移る。 この dの分極状態だったものは、 最後に、 セルプレート線 CPにつな がる電源を切った時に c点から d点へ移って動作が終了する。 データの書き換え （書き込み） は次のようにする。 上記セルプレート線 C P (すなわちプレート電極） に V c cが印加されている時に、 書き換えで a の分極状態を dにしたい時は、 ビッ ト線 B Lに V c cをカロえる。 これにより、 分極は a、 b、 c、 および dの順序で変化する。 書き換えで dの分極状態を aにしたい時は、 ビッ ト線 B Lに 0 Vを加える。 これにより、 分極は d、 e、 f および aの順序で変化する。
すなわち、 強誘電体キャパシ夕 F Cにおけるセルプレート線 C Pをローレ ベルとハイレベルの移動によって、 データの書き込み、読み出しが行われる。 以上のように説明したのが、 F e R AMのメモリセルの駆動における、 セ ルプレート （C Pライン） 駆動方式である。 すなわち、 この駆動方式は、 読 み出し時、 書き込み時の両方において、 セルプレート線 C Pの電位を 0 V、 電源電圧 V c c、 および 0 Vの順序で駆動するものである。 この駆動方式で は、 セルプレートの電位差が実質的に電源電圧 V c cのままであるので強誘 電体の分極に充分な電位差を与えている。
しかしながら、 従来の F e R AMのメモリセルの駆動方法においては、 デ 一夕の読み出し及び書き込み時にセルブレートを 0 Vから電源電圧 V c cま で使用して駆動するため、 メモリの動作の高速化が図れず、 消費電力の低減 ができないという問題があつた。
本発明は、 上記の事情を考慮してなされたものであり、 その目的は、 強誘 電体メモリに適用される 1メモリセルキャパシ夕の駆動を工夫して、 メモリ の高速化と低消費電力化を実現すると共に、 書き込みに十分な分極が行える ようにした高信頼性の F e R AMのメモリセル駆動方法、 およびそのメモリ セル駆動装置を提供することにある。 発明の開示
本発明は、 強誘電体膜を用いたキャパシ夕と、 スィッチ素子とからなるメ モリセルであって、 前記キャパシ夕の一方の電極が前記スィヅチ素子を介し てビット線に接続され、 前記キャパシ夕の他方の電極がセルプレート線に接 続され、 前記スィツチ素子の制御端子がヮ一ド線に接続されているメモリセ ルの駆動方法において、 前記メモリセルからのデータの読み出しは、 前記ヮ ―ド線を選択したのち、 前記セルプレート線を電源電圧の中間レベルの状態 で、 前記ビット線の電位を前記中間レベルを中心に変化させて行い、 前記メ モリセルに対するデータの書き込みは、 前記ワード線を選択したのち、 前記 ビット線の書き込み電位に対して、 前記セルプレート線の電位を低電位レべ ルから高電位レベルの範囲で制御させて行うことを特徴とする F e R AMの メモリセル駆動方法を提供する。
本発明の F e R A Mのメモリセル駆動方法の実施態様として、 前記ワード 線を選択しない期間は、 前記ビット線および前記セルプレート線の電位を、 電源電圧の中間電位レベルにそれぞれプリチャージするようにしたことを特 徴とする F e R AMのメモリセル駆動方法が挙げられる。
本発明の F e R A Mのメモリセル駆動方法の実施態様として、 前記データ の書き込み時の前記セルプレート線の電位の制御は、 前記中間電位レベル、 高電位レベル、 低電位レベル、 および中間電位レベルの順序で段階的に制御 するようにしたことを特徴とする F e R A Mのメモリセル駆動方法が挙げら れる。
本発明の F e R A Mのメモリセル駆動方法の実施態様として、 前記書き込 み時のセルプレート線の制御は、 システムクロヅクに同期するようにしたこ とを特徴とする F e R A Mのメモリセル駆動方法が挙げられる。
本発明の方法によれば、 データの読み出し時は電源電圧の中間の電位レべ ルから高レベル、または低レベルに動くビット線の電位を高速に読み出せる。 一方、 デ一夕の書き込み時は、 セルプレート線を通じて電源電圧のレベルの 電位差をキャパシ夕 （強誘電体） に与えることができるので、 メモリデ一夕 として充分な分極が得られる。
なお、 ワード線を選択しない期間に、 ビット線およびセルプレート線の電 位を、 電源電圧の中間電位レベルにそれぞれプリチャージする場合には、 デ —夕の読み書きの際にその動作に迅速に移行できる。
また、 本発明は、 強誘電体膜を用いたキャパシ夕と、 スィッチ素子とから なる少なくとも 1つのメモリセルを有し、 前記キャパシ夕の一方の電極がス ィ ヅチ素子を介してビッ ト線に接続され、 前記キャパシ夕の他方の電極がセ ルプレート線に接続され、 前記スィツチ素子の制御端子がワード線に接続さ れている R e R A Mにおいて、 前記ワード線を選択したのち、 前記セルプレ —ト線を電源電圧の中間レベルの状態で、 前記ビッ ト線の電位を前記中間レ ベルを中心に変化させて前記メモリセルからのデータの読み出しを行うデー 夕読み出し手段と、 前記ワード線を選択したのち、 前記ビッ ト線の書き込み 電位に対して、 前記セルプレート線の電位を低電位レベルから高電位レベル の範囲で制御させて前記メモリセルに対するデ一夕の書き込みを行うデータ 書き込み手段と、 を備えたことを特徴とする F e R A Mのメモリセル駆動装 置を提供する。
本発明の F e R A Mのメモリセル駆動装置の実施態様として、 前記ワード 線が選択されない期間は、 前記ビッ ト線および前記セルプレート線の電位を 電源電圧の中間電位レベルにそれぞれプリチャージするプリチャージ手段を 備えたことを特徴とする F e R A Mのメモリセル駆動装置が挙げられる。 本発明の F e R A Mのメモリセル駆動装置の実施態様として、 前記データ 書き込み手段は、 前記セルプレー卜線の電位の制御を、 前記中間電位レベル、 高電位レベル、 低電位レベル、 および中間電位レベルの順序で段階的に制御 するようにしたことを特徴とする F e R A Mのメモリセル駆動装置が挙げら れる。
本発明の F e R A Mのメモリセル駆動装置の実施態様として、 前記データ 書き込み手段は、 前記セルプレート線の制御をシステムクロックに同期させ て行うようにしたことを特徴とする F e R AMのメモリセル駆動装置が挙げ られる。 本発明の装置によれば、 デ一夕読み出し手段は、 デ一夕の読み出し時に、 電源電圧の中間の電位レベルから高レベル、 または低レベルに動くビット線 の電位を高速に読み出せる。 また、 デ一夕書き込み手段は、 デ一夕の書き込 み時に、セルプレート線を通じて電源電圧のレペルの電位差をキャパシ夕（強 誘電体） に与えることができるので、 キャパシ夕はメモリデ一夕として充分 な分極が得られる。
なお、 プリチャージ手段を備える場合には、 データ読み込み手段またはデ 一夕書き込み手段がデ一夕の読み書きを行う際に、 そのデータの読み書き動 作に迅速に移行できる。 図面の簡単な説明
図 1は、 本発明の F e R A Mのメモリセル駆動方法に係るメモリセル周辺 の回路図である。
図 2は、 本発明の方法に必要なセルプレート信号制御回路の例を示す回路 図である。
図 3の （a ) 、 （b ) は、 本発明の F e R A Mのメモリセル駆動方法に係 るリードサイクル （読み出し） 時の動作を示すタイミングチャートである。 図 4は、 読み出し動作時のセルキャパシ夕 F Cの強誘電体の分極の様子を 示すヒステリシス曲線を示す図である。
図 5の （a ) 、 （b ) は、 本発明の F e R A Mのメモリセル駆動方法に係 るライ トサイクル （書き込み） 時の動作を示すタイミングチャートである。 図 6は、 図 3、 図 5中の一部の信号の定義を示す波形図である。
図 7は、 本発明にかかるメモリセル駆動装置を含む F e R AMの全体の構 成の一例を示すブロック図である。
図 8は、 図 7に示すメモリセルの拡大図である。
図 9は、 図 7の F e R A Mの読み出し動作時の各部のタイミングチヤ一ト であり、 システム側のタイミングチャートを含むものである。 図 10は、 図 7の F eRAMの書き込み動作時の各部のタイミングチヤ一 トであり、 システム側のタイミングチヤ一トを含むものである。 図 11は、 従来の F eRAMのメモリセル駆動方法を説明するための、 F eRAMの一 つのメモリセルの構成を示す回路図である。
図 12は、 強誘電体のヒステリシス曲線図である。 発明を実施するための最良の形態
以下、 本発明の実施形態について図面を参照して説明する。
図 1は、 本発明の F e RAMのメモリセル駆動方法に係るメモリセル周辺 の回路図である。 このメモリセル駆動方法では、 ビッ ト線対 （BL、 BBL) は V c c/2プリチャージ方法とする。 また、 この駆動方法では、 通常はセ ルプレート （セルプレート線 CP) を Vc c/2の初期状態に固定して駆動 する Vc c/2方式を採用する。
F eRAMにおけるメモリセルは、 図 1に示すように、 1 トランジスタ 1 コンデンサ （ 1 T 1 C) 型からなり、 これにより 1つのデータを取り扱うよ うになつている。
すなわち、 メモリセルは、 図 1に示すように、 強誘電体膜を用いたキャパ シ夕 FCと、 スィッチ素子としての 1個の MO Sトランジスタ Trとからな り、 キャパシ夕 F Cの一方の電極 （ストレ一ジノード電極） が MO Sトラン ジス夕 T rを介してデ一夕に対応する電位を伝達するビッ ト線 BL (または 相補線 BBL) に接続され、 キャパシ夕 F Cの他方の電極 （セルプレート電 極） がセルプレート線 CPに接続されている。 また、 NMOSトランジスタ T rのゲートがワード線 WL (または WL 1) に接続されて、 ワード線 WL の印加電位により NM OSトランジスタ T rの導通制御が行われるようにな つている。 さらに、 ビッ ト線対 （BL、 BBL) は、 センスアンプ部 S/A に接続されている。
図 2は、 本発明の方法に必要なセルプレート信号制御回路の例を示す回路 図である。 すなわち、 本発明のメモリセル駆動方法によるセルプレート線 C Pへの電圧供給の技術構成を示している。
このセルプレート信号制御回路は、 図 2に示すように、 ィンバ一夕 I Nと、 トランスファゲ一ト TG 1と、 トランスファゲート TG2とを備え、 以下の ように構成されている。
すなわち、 F eRAMシステムのクロック信号 CLKは、 トランスファゲ —ト TG 1を介して出力されるようになっている。 V c c/ 2の電圧信号は、 トランスファゲート T G 2を介して出力されるようになっている。 両トラン スファゲート TG 1、 TG 2は相補的に活性化され、 いずれかの出力がセル プレート信号としてセルプレート線 CPに伝達されるようになっている。
トランスファゲ一ト TG 1の Nチャネル側ゲートとトランスファゲート T G 2の Pチャネル側ゲートは共に WRT信号 （後述する） で制御され、 トラ ンスファゲ一ト TG 1の Pチャネル側ゲートとトランスファゲート TG 2の Nチャネル側ゲートは共に WRT信号をィンバ一夕 I Vで反転した反転信号 により制御されるようになっている。
図 3 (a) 、 （b) は、 本発明の F eRAMのメモリセル駆動方法に係る リードサイクル （読み出し） 時の動作を示すタイミングチャートである。 以 下、 上記の図 1、 図 2を参照しながら読み出し時の動作について説明する。 本発明に係る F e RAMは、 コンビュ一夕などのシステム （図示せず） の メモリとして使用され、 そのシステムの要求に応じてデ一夕の読み書きを行 うので、 システムとの関連を考慮して F e RAM側の読み出し動作について 説明する。
まず、 システム側では、 図 3 (a) に示すように、 システムクロヅク CL Kに同期してァドレス ADDがメモリシステム （F eRAM)内に供給され、 チップセレク ト信号 C S#の活性化内において読み出し制御信号 110#が活 性化し、 後述のように F e R AM側から読み出されたデ一夕を取得する。
F eRAM側においては、 図 3 (b) に示すように、 ワード線 WLが選択 される以前には、 ビッ ト線 B Lおよびセルプレート線 CPの電位は、 Vc c /2にプリチャージされている。 システムクロックに同期してヮ一ド線 WL が活性化すると、 その活性化の期間内にビッ ト線 B Lのプリチャージは解除 される。 なお、 図 2のセルプレート信号制御回路は、 図 3 (b) に示すよう に WRT信号が " L" レベルを維持しているので、 セルプレート線 CPの電 位は、 Vc c/2のままである。
上記のようにビッ ト線 BLのプリチャージが解除されると、 ビヅト線 B L とキャパシ夕 F Cのストレ一ジノード電極が電気的に接続される。 これによ り、 セルキャパシ夕 F Cの分極状態に応じたビッ ト線容量の変化によって、 センスアンプ部 S/Aがビッ ト線 BL、 BB Lを相補な電位関係に増幅し、 データを読み出せる状態にする。
図 4は、 上記のデ一夕の読み出し動作時のセルキャパシ夕 F Cの強誘電体 の分極の様子を示すヒステリシス曲線である。
キャパシ夕 F Cの強誘電体が a点の分極状態を有していた場合には、 ビヅ ト線 B Lのプリチャージ解除により、 a点の分極状態に応じたビッ ト線容量 の変化により g点に移動し、 センスアンプ部 S/Aの増幅によりビッ ト線 B Lの電位が Vc cになると、 f点に移動する。 そして、 ワード線 WLが非活 性になると a点に戻る。
一方、キャパシ夕 F Cの強誘電体が d点の分極状態を有していた場合には、 ビヅ ト線 B Lのプリチャージ解除により、 d点の分極状態に応じたビッ ト線 容量の変化により h点に移動し、 センスアンプ部 S/Aの増幅によりビヅ ト 線 B Lの電位が 0 Vになると、 c点に移動する。 そして、 ワード線 WLが非 活性になると d点に戻る。
図 5 (a) 、 （b) は、 本発明の F e RAMにメモリセル駆動方法に係る ライ トサイクル （書き込み） 時の動作を示すタイミングチャートである。 以 下、 上記図 1、 図 2を参照しながら書き込み時の動作について説明する。 システム側では、 図 5 (a) に示すように、 システムクロック CLKに同 期してアドレス ADDがメモリシステム （FeRAM) 内に供給され、 チヅ プセレクト信号 CS #の活性化内において書き込み制御信号 W R #が活性化 し、 書き込むべきデータ （図 5 (b) 中のビヅ ト線 B Lにかかる " H" また は " L" レベルに対応する） を、 FeRAM側に供給する。
FeRAM側においては、 図 5 (b) に示すように、 ワード線 WLが選択 される以前には、 ビヅト線 B Lおよびセルプレート線 C Pの電位は、 Vc c / 2にプリチャージされている。 システムクロックに同期してヮ一ド線 WL が活性化すると、 その活性化の期間内にビッ ト線 B Lのプリチャージは解除 され、 システム側からビッ ト線 B L上にデータが伝達される。 ここで、 ヮ一 ド線 WLの期間内は、 図 2のセルプレート信号制御回路に供給される WRT 信号が "L" レベルから "H" レベルに変化する （図 5 (b) 参照） 。
図 6は、 その WRT信号のタイミグチャートを示す。 よって、 セルプレー ト線 CPは、 システムクロック CLKに従った出力となる。
上記のようにビッ ト線 B Lのプリチャージが解除されると、 ビッ ト線 BL とキャパシ夕 F Cのストレージノード電極が電気的に接続され、 書き込まれ るべきデ一夕 （電圧） がストレ一ジノード電極に加えられる。 これに対し、 セルプレート CPの電位は、 Vc c/2から電源電圧 Vc cになる（図 5(b) 中の 51を参照） 。 ここで、 セルキャパシ夕 F Cへの所望の書き込み （分極 点の移動） がなされ、 セルプレート CPの 0Vの変化 （図 5 (b) 中の 52 を参照） によって分極状態が確定する （書き込みデータの確定） 。
図 4を参照して、 上記のデ一夕の読み出し動作時のセルキャパシ夕 F Cの 強誘電体の分極の様子を説明する。 すなわち、 データの書き換え （書き込み） は、 次のようになる。
まず、 上記セルプレート線 CP (すなわちプレート電極） に、 図 5 (b) 中の 51に示すように、 電源電圧 V c cが印加されている。 データの書き換 えで図 4の a点の分極状態を d点にしたい時には、 ビッ ト線 BLに電源電圧 Vc c (図 5 (b) 中の "H" レベル） が加えられ、 セルプレート線 CPが 0Vに変化する （図 5 (b) 中の 52参照） 。 これにより、 分極状態は a点、 b点、 c点、 および d点の順序で変化する。 一方、 データの書き換えで図 4 の d点の分極状態を a点にしたい時には、 ビッ ト線 BLに 0Vの電圧 （図 5 (b) 中の "L" レベル） が加えられ、 セルプレート線 C Pの電位が電源電 圧 Vc cに変化する （図 5 (b) 中の 51参照） 。 これにより、 分極状態は d点、 e点、 f点、 および a点の順序で変化する。
以上のように、 上記の実施形態の方法によれば、 Vc c 2駆動方式を採 用しているので、 メモリの高速化と低消費電力化に適する。 また、 データの 読み出し時には分極の反転を伴わない動作モードが実現でき、 強誘電体膜の 劣化を防ぐ利点を持つ。 しかも、 デ一夕の書き込み時のみ、 セルプレート線 CPの電位を Vc c//2、 電源電圧 Vc c、 0V、 および Vc c/2の順序 で変化させて書き込みを実現させる。
これにより、 この実施形態の方法では、 セルプレート線 CPを Vc cから 0Vまで駆動できるため、 メモリセルの分極が十分に行える。 従って、 メモ リセルの縮小化、 低電圧化および 1 トランジスタ 1キャパシ夕 （1 T 1 C) 化に十分に対応できる。
次に、 以上述べた本発明にかかるメモリセル駆動方法をメモリセル駆動装 置として具体化し、 このメモリセル駆動装置を含む F e RAMの全体の構成 の一例について、 図 7を参照して説明する。
この FeRAMは、 図 7に示すように、 複数のメモリセル M— 00〜M— NNが 2次元マトリクス状に配置されたメモリセルアレイを有するとともに、 そのマトリクス状に配置されたメモリセル M— 00〜M— NNに対応して図 中の横方向にビッ ト線 BL— 0〜： BL— Nが配置され、 図中の縦方向にヮ一 ド線 WL— 0〜WL— Nおよびセルプレート線 CP— 0〜CP— Nが配置さ れている。
各メモリセル M— 00〜M— NNは同様に構成されるので、 その一例とし てメモリセル M— 00の構成について図 8を参照して説明する。 メモリセ ル M— 00は、 図 8に示すように、 強誘電体膜を用いて電荷を蓄積するキヤ パシ夕 F Cと、 このキャパシ夕 F Cに蓄積される電荷の出し入れを行うスィ ツチ素子としての NMO Sトランジスタ Trとからなり、 キャパシ夕 FCの 一方の電極が NM OSトランジスタ T rを介してビヅ ト線 BL— 0に接続さ れ、 キャパシ夕 FCの他方の電極がセルプレート線 CP— 0に接続され、 か つ NMO Sトランジスタ T rのゲートがヮ一ド線 WL— 0に接続されている c また、 この FeRAMでは、 メモリセル M— 00〜M— NNのうちの 1つ を選択し、 この選択されたメモリセルのデータを読み出したり、 またはその 選択されたメモリセルにデ一夕を書き込むために、 本発明にかかるメモリセ ル駆動装置を備えているので、 これについて説明する。 このメモリセル駆 動装置は、 図 7に示すように、 コンピュータなどのシステム （図示せず） か らのァドレス ADDにかかるデ一夕を一時的に格納するァドレスバッファ 1 1と、 このァドレスバヅファ 1 1に格納されたァドレスに基づいてビヅ ト線 BL— 0〜BL— Nのうちの 1つを選択して後述の電圧を供給するコラムデ コーダ 12と、 そのアドレスに基づいてワード線 WL— 0〜WL— Nのうち の 1つを選択して後述の電圧を供給するワードデコーダ 13と、 図 2に示す セルプレート信号制御回路と同様のセルプレート信号制御回路 14— 1〜 1 4—Nを有して、各セルプレート CP— 0〜CP— Nに後述のような電圧（セ ルプレート信号） を供給するセルプレート信号制御部 14と、 選択されたメ モリセルの微弱なデータを読み出すセンスアンプ 15とを備えている。
さらに、 このメモリセル駆動装置は、 読み出しデ一夕を増幅するとともに 書き込みデータを一時的に格納する読み出しアンプ ·書き込みバッファ 16 と、 書き込みデータまたは読み出しデ一夕を一時的に格納するデータ入出力 ノ ソファ 17と、 システムからのクロヅク CLK、 チップセレク ト信号 CS #、 読み出し制御信号 RD#、 および書き込み制御信号 WR#に基づき、 各 部の動作のタイミングを制御する制御信号などを生成出力するコマンド制御 部 18を備えている。 ここで、 プリチヤ一ジ手段はセルプレート線制御部 14、 センスアンプ 1 5などが対応し、 デ一夕読み出し手段はコラムデコーダ 12、 ワードデコー ダ 13、 センスアンプ 15などが対応し、 データ書き込み手段はコラムデコ ーダ 12、 ワードデコーダ 13、 セルプレート線制御部 14などが対応する。 次に、 このような構成からなる F eRAMの動作について、 図 7〜図 10 を参照して説明する。
図 7に示す FeRAMは、 コンビュ一夕などのシステム （図示せず） のメ モリとして使用され、 そのシステムの要求に応じてデータの読み書きを行う ので、 そのシステムとの関連を考慮して F e RAMの読み出し動作について 説明する。
まず、 システム側では、 図 9 (a) に示すように、 システムクロック CL Kに同期してァドレス ADDが生成され、 このアドレス ADDが図 7のアド レスバッファ 11に供給される。 また、 システムからは、 クロックパルス C LK、 チップセレク ト信号 C S#、 読み出し制御信号 RD#がコマンド制御 部 18に供給されている。 そして、 システム側では、 図 9 (a) に示すよう に、 チップセレクト信号 C S #の活性化内において読み出し制御信号 R D # が活性化し、後述のように F e R A M側から読み出されたデータを取得する。 ァドレスバファ 1 1が上記のようにァドレス AD Dを取得し、 このァドレ スに基づいて例えばメモリセル M— 00に記憶されるデ一夕を読み出す場合 について説明する。
この場合には、 ァドレスバッファ 1 1に格納されるメモリセル M— 00に 対応するァドレスがコラムデコーダ 12とワードデコーダ 13で分離され、 コラムァドレスがコラムデコーダ 12でデコ一ドされるとともに、 ワードァ ドレスがヮ一ドデコーダ 13でデコードされる。 この結果、 例えばコラムデ コーダ 12によりビッ ト線 BL—0が選択され、 ワードデコーダ 13により ワード線 WL— 0が選択され、 セルプレート信号制御部 14によりセルプレ —ト線 CP— 0が選択される。 ここで、 図 9 (b) に示すように、 ワード線 WL— 0が選択される以前（読 み出し動作の前） には、 センスアンプ 1 5およびセルプレート線制御回路 1 4— 0により、 ビッ ト線 BL— 0およびセルプレート CP— 0の電位は、 そ れぞれ V c c/2にプリチヤ一ジされている。 そして、 時刻 t lにおいて、 クロック C LKに同期してワード線 WL— 0が活性化すると、 その活性化の 期間 T 1内にビッ ト線 B L— 0のプリチヤ一ジは解除される。 なお、 セルプ レート信号制御部 14のセルプレート信号制御回路 14— 0は、 WRT信号 が "L" レベルを維持しているので （図 2参照） 、 セルプレート線 CP— 0 の電位は、 図 9 (b) に示すように Vc c/2のままである。
上記のように、 ビッ ト線 B L— 0のプリチャージが解除されると、 ビッ ト 線 BL— 0とキャパシ夕 CPのストレ一ジノード電極が電気的に接続される c これにより、 セルキャパシ夕 F Cの分極状態に応じたビッ ト線容量の変化に よって、 センスアンプ 1 5がビッ ト線 B L— 0の電位を増幅し、 この増幅さ れた電位が読みしデータとして読み出しアンプ ·書き込みバッファ 1 6およ びデ一夕入出力バッファ 1 7を経て出力される。 そして、 この読み出された データは、 上記のようにシステムに取得される。
次に、 図 4を参照して、 上記のデータの読み出し動作時のキャパシ夕 F C の強誘電体の分極の様子を説明する。
まず、 キャパシ夕 F Cの強誘電体が a点の分極状態にある場合には、 ビッ ト線 BL— 0のプリチャージ解除により、 a点の分極状態に応じたビッ ト線 容量の変化により g点に移動し、 センスアンプ 1 5の増幅によりビッ ト線 B L— 0の電位が Vc cになると、 f点に移動する。 そして、 ワード線 WL— 0が非活性になると a点に戻る。
一方、 キャパシ夕 F Cの強誘電体が d点の分極状態にある場合には、 ビッ ト線 B L— 0のプリチャージ解除により、 d点の分極状態に応じたビッ ト線 容量の変化により h点に移動し、 センスアンプ 1 5の増幅によりビッ ト線 B L— 0の電位が 0 Vになると、 c点に移動する。 そして、 ワード線 WL— 0 が非活性になると d点に戻る。
次に、 F e RAMの書き込み動作について、 例えばメモリセル M— 1 1に デ一夕を書き込む場合について説明する。
この場合には、 システム側では、 図 1 0 (a) に示すように、 システムク ロック CLKに同期してメモリセル M— 1 1に対応するアドレス ADDを生 成し、 このアドレス ADDが図 7のアドレスバッファ 1 1に供給される。 ま た、 システム側では、 図 1 0 (a) に示すように、 チップセレクト信号 C S #の活性化内において書き込み制御信号 WR#が活性化し、 書き込むべきデ 一夕 （図 1 0 (b) 中のビッ ト線 B にかかる "H" または "L" レベルに 対応する） を、 F eRAM側に供給する。 アドレスバッファ 1 1は、 上記の ようにァドレスが供給されると、 そのァドレスがコラムデコーダ 1 2とヮ一 ドデコーダ 1 3で分離され、 コラムァドレスがコラムデコーダ 1 2でデコー ドされるとともに、ヮードアドレスがヮードデコーダ 1 3でデコ一ドされる。 この結果、 例えばコラムデコーダ 1 2によりビッ ト線 B L— 1が選択され、 ワードデコーダ 1 3によりワード線 WL— 1が選択され、 セルプレート信号 制御部 14によりセルプレート線 CP— 1が選択される。
ところで、 図 1 0 (b) に示すように、 ワード線 WL— 1が選択される以 前には、 センスアンプ 1 5およびセルプレート線制御回路 1 4— 0により、 ビッ ト線 B L— 1およびセルプレート線 CP— 1は、 それぞれ Vc c/2に プリチャージされている。 そして、 図 1 0 (b) に示すように時刻 t 2にお いて、 クロック CLKに同期してワード線 WL— 1が活性化すると、 その活 性化の期間 T 2内にビッ ト線 BL— 1のプリチャージは解除され、 システム 側からデータ入出力バッファ 1 7を経由して読み出しアンプ ·書き込みバッ ファ 1 6に格納されているデ一夕が、 センスアンプ 1 5を経由してビッ ト線 BL— 1上に伝達される。
ワード線 WL— 1の活性化の期間 T 2内は、 セルフプレート信号制御部 1 4のセルプレート信号制御回路 14— 1に供給される WR T信号が "L" レ ベルから "H" レベルに変化するので、 セルプレート信号制御回路 14— 1 からはクロック CLKが出力され （図 2参照） 、 このクロック CLKがセル プレート線 CP— 1に供給される。 従って、 図 10 (b) に示すように、 期 間 T 2ではセルプレート線 CP— 1の電位は、 クロック CLKに従った電位 となる。
上記のように、 ビッ ト線 BL—1のプリチャージが解除されると、 ビッ ト 線 BL— 1とキャパシ夕 FCのストレ一ジノード電極が電気的に接続され、 書き込まれるべきデータ （電圧） がビッ ト線 B L— 1を介してストレ一ジノ —ド電極に加えられる。 これに対し、 セルプレート CP— 1の電位は、 Vc c/2から電源電圧 Vc cになる （図 10 (b) 中の 51を参照） 。 ここで、 セルキャパシ夕 F Cへの所望の書き込み （分極点の移動） がなされ、 セルプ レート CP— 1の 0Vの変化 （図 5 (b) 中の 52を参照） によって分極状 態が確定する （書き込みデータの確定） 。
次に、 図 4を参照して、 デ一夕の書き込み動作時のセルキャパシ夕 F Cの 強誘電体の分極の様子を説明する。
まず、 上記セルプレート線 CP— 1 (すなわちプレート電極） に、 図 10 (b) 中の 51に示すように、 電源電圧 V c cが印加されている。 データの 書き換えで図 4の a点の分極状態を d点にしたい時には、 ビッ ト線 BL— 1 に電源電圧 Vc c (図 10 (b) 中の "H" レベル） が加えられ、 セルプレ —ト線 CP— 1が 0 Vに変化する （図 10 (b) 中の 52参照） 。 これによ り、 分極状態は a点、 b点、 c点、 および d点の順序で変化する。
一方、 データの書き換えで図 4の d点の分極状態を a点にしたい時には、 ビッ ト線 BL— 1に 0Vの電圧 （図 10 (b) 中の "L" レベル） が加えら れ、セルプレート線 CP— 1の電位が電源電圧 Vc cに変化する（図 10(b) 中の 51参照） 。 これにより、 分極状態は d点、 e点、 f点、 および a点の 順序で変化する。
以上のように、 この実施形態にかかるメモリセル駆動装置では、 Vc c/ 2駆動方式を採用しているので、 メモリの高速化と低消費電力化に適する。 また、データの読み出し時には分極の反転を伴わない動作モ一ドが実現でき、 強誘電体膜の劣化を防く、利点を持つ。 しかも、 セルプレート線制御部 1 4は、 デ一夕の書き込み時のみ、 セルプレート線 C P— 0〜C P— Nの電位を V c c / 2、 電源電圧 V c c、 0 V、 および V c c / 2の順序で変化させて書き 込みを実現させるようにした。
これにより、 この実施形態にかかるメモリセル駆動装置では、 セルプレー ト線 C P— 0〜C P— Nを電源電圧 V c cから 0 Vまで駆動できるため、 メ モリセルの分極が十分に行える。 従って、 メモリセルの縮小化、 低電圧化お よび 1 トランジスタ 1キャパシ夕 （ 1 T 1 C ) 化に十分に対応できる。 産業上の利用可能性
以上説明したように、本発明の F e R A Mのメモリセル駆動方法によれば、 読み出し時は、 電源電圧の中間の電位レベルから高レベル、 または低レベル に動くビッ ト線の電位を高速に読み出すことができる。 また、 書き込み時は、 セルプレート線を通じて電源電圧のレベルの電位差をキャパシ夕（強誘電体） に与えることができるので、 メモリデータとして充分な分極が得られる。 こ れにより、 メモリセルの縮小化、 低電圧化及び 1 トランジスタ 1キャパシ夕 化に十分対応できる F e R A Mのメモリセル駆動方法を提供することができ る。
また、 本発明の F e R A Mのメモリセル駆動装置によれば、 データ読み出 し手段は、 電源電圧の中間の電位レベルから高レベル、 または低レベルに動 くビッ ト線の電位を高速に読み出すことができる。 また、 デ一夕書き込み手 段は、 セルプレート線を通じて電源電圧のレベルの電位差をキャパシ夕 （強 誘電体） に与えることができるので、 キャパシ夕はメモリデ一夕として充分 な分極が得られる。 これにより、 メモリセルの縮小化、 低電圧化及び 1 トラ ンジス夕 1キャパシ夕化に十分対応できる F e R A Mのメモリセル駆動装置 を提供することができる。

Claims

請 求 の 範 囲
1 . 強誘電体膜を用いたキャパシ夕と、 スィッチ素子とからなるメモリセル であって、 前記キャパシ夕の一方の電極が前記スイッチ素子を介してビッ ト 線に接続され、 前記キャパシ夕の他方の電極がセルプレート線に接続され、 前記スィツチ素子の制御端子がワード線に接続されているメモリセルの駆動 方法において、
前記メモリセルからのデータの読み出しは、前記ヮ一ド線を選択したのち、 前記セルプレート線を電源電圧の中間レベルの状態で、 前記ビッ ト線の電位 を前記中間レベルを中心に変化させて行い、
前記メモリセルに対するデータの書き込みは、 前記ワード線を選択したの ち、 前記ビッ ト線の書き込み電位に対して、 前記セルプレート線の電位を低 電位レベルから高電位レベルの範囲で制御させて行うことを特徴とする F e R AMのメモリセル駆動方法。
2 . 前記ワード線を選択しない期間は、 前記ビッ ト線および前記セルプレー ト線の電位を、 電源電圧の中間電位レベルにそれぞれプリチャージするよう にしたことを特徴とする請求の範囲第 1項に記載の F e R A Mのメモリセル 駆動方法。
3 . 前記データの書き込み時の前記セルプレート線の電位の制御は、 前記中 間電位レベル、 高電位レベル、 低電位レベル、 および中間電位レベルの順序 で段階的に制御するようにしたことを特徴とする請求の範囲第 1項または第 2項に記載の F e R A Mのメモリセル駆動方法。
4 . 前記デ一夕の書き込み時の前記セルプレート線の制御は、 システムクロ ックに同期するようにしたことを特徴とする請求の範囲第 1項、 第 2項、 ま たは第 3項に記載の F e R A Mのメモリセル駆動方法。
5 . 強誘電体膜を用いたキャパシ夕と、 スィッチ素子とからなる少なくとも 1つのメモリセルを有し、 前記キャパシ夕の一方の電極がスィツチ素子を介 してビッ ト線に接続され、 前記キャパシ夕の他方の電極がセルプレート線に 接続され、 前記スィツチ素子の制御端子がヮ一ド線に接続されている F e R A Mにおいて、
前記ヮ一ド線を選択したのち、 前記セルプレート線を電源電圧の中間レべ ルの状態で、 前記ビット線の電位を前記中間レベルを中心に変化させて前記 メモリセルからのデータの読み出しを行うデ一夕読み出し手段と、
前記ワード線を選択したのち、 前記ビッ ト線の書き込み電位に対して、 前 記セルプレート線の電位を低電位レベルから高電位レベルの範囲で制御させ て前記メモリセルに対するデータの書き込みを行うデータ書き込み手段と、 を備えたことを特徴とする F e R A Mのメモリセル駆動装置。
6 . 前記ワード線が選択されない期間は、 前記ビッ ト線および前記セルプレ —ト線の電位を電源電圧の中間電位レベルにそれぞれプリチャージするプリ チャージ手段を備えたことを特徴とする請求の範囲第 5項に記載の F e R A Mのメモリセル駆動装置。
7 . 前記データ書き込み手段は、 前記セルプレート線の電位の制御を、 前記 中間電位レベル、 高電位レベル、 低電位レベル、 および中間電位レベルの順 序で段階的に制御するようにしたことを特徴とする請求の範囲第 5項または 第 6項に記載の F e R A Mのメモリセル駆動装置。
8 . 前記データ書き込み手段は、 前記セルプレート線の制御をシステムクロ ックに同期させて行うようにしたことを特徴とする請求の範囲第 5項、 第 6 項または第 7項に記載の F e R AMのメモリセル駆動装置。
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