WO1999067820A1 - Verfahren zur fertigung von dünnen substratschichten - Google Patents

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WO1999067820A1
WO1999067820A1 PCT/DE1999/001826 DE9901826W WO9967820A1 WO 1999067820 A1 WO1999067820 A1 WO 1999067820A1 DE 9901826 W DE9901826 W DE 9901826W WO 9967820 A1 WO9967820 A1 WO 9967820A1
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substrates
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Karl Haberger
Andreas Plettner
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Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
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    • Y10S438/967—Semiconductor on specified insulator

Definitions

  • the invention relates to a method for producing thin substrate layers, in particular thin semiconductor regions, which can contain integrated circuits.
  • wafers In silicon technology, integrated circuits are manufactured on substrates, the so-called wafers. These wafers consist of monocrystalline silicon, typically 700 ⁇ m thick and currently 200 mm in diameter, soon to be 300 mm. The Determining the thickness of the substrates to 700 ⁇ m has various procedural and physical aspects. On the one hand, the precision and yield when sawing the crystal rods drawn from the melt into wafers and their subsequent polishing play a role, on the other hand, the mechanical stability and sufficient thermal mass must be guaranteed during the actual processing of the ICs.
  • the wafers and thus the individual chips of the wafer are thinned down to residual thicknesses from 200 ⁇ m down to currently 120 ⁇ m in order to be able to be installed in housings or in particular also chip cards.
  • the finished processed wafers are usually thinned by grinding.
  • the back of the wafer is removed mechanically using a grinding paste and suitable abrasive carriers to the desired residual thickness.
  • Silicon as a monocrystalline substance cannot be machined. Rather, so-called microcracks occur during grinding due to the crystalline nature, which, if the process is unsuitable, can even reach the Continue the device region of the wafer and destroy the functionality of the circuits. This fact limits the residual thickness of the silicon substrates that can be achieved by grinding, and as a rule to a thickness that corresponds to 5 to 10 times the size of the abrasive grain.
  • the wafer is thinned after the processing of the circuits.
  • the processes leading to thinning therefore take place on a wafer that has already accumulated the entire high added value of chip production on its surface.
  • incorrect thinning leads to a reduction in the yield and thus to large losses in value.
  • compliance with the desired Residual thickness is more difficult because of the possibility of (local) residual thickness measurement, which is disturbed by the implemented components.
  • SOI wafers carry an insulator layer buried just below the surface, usually in the form of an Si0 layer.
  • There are several methods for manufacturing such SOI wafers see, for example, WP Maszara et al.: "SOI-Materials for Mainstream CMOS Technology", in SOI Technology and Devices VIII, ed .: S. Christoloveanu, The Electrochemical Society Proceedings 97-23 , 1997), which are outlined below.
  • BESOI Bit Etched-Back Silicon On Insulator
  • two oxidized silicon wafers are firmly bonded by thermal bonding and the covalent bonds produced with them. Then one of the two wafers is thinned back to the useful thickness.
  • a special variant of the BESOI technology (“SmartCut®” or IonCut) uses special methods for thinning, which are based on the implementation of an ion implantation buried under the surface
  • SOI wafers based on the SIMOX and BESOI processes have been developed for use in recent years. They are increasingly used in the fields of high temperature electronics and low power electronics "and are commercially available in large quantities.
  • Such SOI wafers can be used for the production of extremely thin ICs.
  • the subsequent removal of the thick carrier wafer by grinding, wet or dry chemical etching, etc. can then advantageously be stopped on the buried layer.
  • mechanical grinding and in particular its refined form of chemical mechanical
  • the buried Si0 2 layer can serve as a mechanically hard stop layer.
  • mechanical defects such as microcracks cannot or hardly cross the amorphous SiO layer.
  • the high selectivity better than 1: 100
  • the Si0 2 layer can also serve as a selective stop layer.
  • local self-limitation of the etching process can be exploited due to the decreasing lateral conductivity.
  • One advantage of using SOI wafers is that the process leading to the subsequent thinning, namely the implementation of a buried layer under the silicon of the useful wafer, takes place before the actual semiconductor processing. On the one hand, this does not endanger a high added value, and on the other hand, particularly simple, optical or acoustic layer thickness measurement methods can be used, since the wafer does not yet have any local ones at this stage Structures, metals, etc. that make contactless and precise thickness measurements difficult or impossible.
  • the object of the present invention is to provide an inexpensive and fast method for producing thin substrate layers which is suitable for the production of extremely thin ICs and avoids the above problems.
  • a first and a second substrate are connected to their front sides via one or more intermediate connecting layers. At least one of the connecting layers or the front of one of the substrates is designed in such a way that it has channel-shaped depressions which have a lateral one
  • the first substrate is then thinned from the back to a thin substrate layer.
  • This thin substrate Layer is finally detached from the second substrate by introducing the etchant into the channel-shaped depressions.
  • the two substrates preferably represent semiconductor wafers for the production of ICs.
  • the processing of these wafers is carried out as usual in the context of the manufacture of IC or individual components. Deflections of the wafers do not occur as long as the width of the channels (preferably 0.1-2 ⁇ m) is at a fraction of the wear layer thickness of the semiconductor layer (typically 0.5-20 ⁇ m).
  • the structured connection layer serves as a sacrificial layer.
  • This layer is either laterally accessible from the side of the wafer at all times or, in a preferred embodiment, as soon as the hermetically sealed wafer edge is removed / opened. This takes place automatically, in particular, when the wafer is separated into chips. Before this, the thin chips are advantageously fixed on a carrier substrate.
  • the separation of the useful and bulk layers is preferably carried out by wet chemical etching.
  • the etchant eg HF
  • the driving forces are the chemical reaction and the surface tension.
  • the flow rate or the amount passed through is approximately described by the Hagen-Poiseuille law and depends on the canal lumen in 4th power.
  • the reaction products for example SiF 4
  • thermal gradients for example generated by IR laser radiation
  • vertical holes or slots can be provided or etched in the wear layer for the supply and discharge of the etchant.
  • the scribe or saw frame generated between the chips is advantageously used for the supply and discharge of the etchant.
  • the channel-shaped depressions need not necessarily be linear. They also do not necessarily have to have a rectangular cross section.
  • the vertical walls or edges of the channels can also have a direction deviating from 90 ° relative to the surface. This beveling of the edges can result automatically due to the technical peculiarities of the etching process, in particular the undercut of the mask during wet chemical etching.
  • special methods for edge beveling or edge overhang can also be used. An edge overhang leads to the advantage of a relative increase in the bonding oxide area. Methods for influencing the etching edge bevel are known to the person skilled in the art in the context of the wet and dry etching technology used in semiconductor technology.
  • the specified method can be expanded or modified in that the channels are not, or not exclusively, created in the connecting layer or layers, but in whole or in part in the substrates themselves. In the case of a rectangular cross section, this can lead to an enlargement of the Lumens drove. A practical limit is set by the mechanical behavior of the substrates (bending under thermal stress, warp).
  • oxide coverage can be dispensed with at least in one of the two wafers to be joined.
  • the natural oxide that is always present on air-exposed wafers serves as the bonding surface.
  • the buried insulation layer is freely accessible before the two wafers are joined to form the BESOI composite.
  • it is also accessible for structuring the bonding oxide.
  • One or both wafers in this case carry a SiO 2 layer which is typically about 1 ⁇ m thick.
  • trenches are etched into one or both oxides, the edge of the wafer carrying a coherent, ring-shaped oxide region.
  • the two wafers are then thermally bonded together as usual, and one of the two wafers is thinned to the desired wear layer thickness using one of the conventional thinning methods described in the BESOI technique (grinding, etching, IonCut).
  • Circuits are then manufactured on this BESOI wafer using the usual technology.
  • the edge of the wafer is hermetically sealed by the oxide ring.
  • the buried oxide layer in particular the channels present in the oxide, is laterally accessible from the edge layer or also from the separation of the wafer into chips.
  • An etchant for example hydrofluoric acid, can penetrate these channels and etch the connecting oxide.
  • the detachment of the thin chip which is preferably fixed beforehand with the front on a holding substrate for mechanical support, typically takes place in the minute range at edge lengths of approximately 10 mm.
  • the replacement is an inexpensive, wet chemical process that hardly endangers the chip and the added value integrated on it.
  • the control of the layer thickness when thinning the BESOI wafer can be done particularly easily and locally resolved by means of acoustic microscopy due to the presence of the buried cavities (trenches).
  • the IonCut technology can be used, which avoids grinding and layer thickness measurement.
  • connection layer has an advantageous effect on the bonding process. It is known that superficially scratched wafers bond better. This is attributed to the easier diffusion of residual gases, adsorbed moisture, etc. during the beginning bonding process, for which the presence of water (hydrophilic surface) is advantageous.
  • the edge of the wafer or possibly also different sub-areas are preferably free of laterally continuous channels. This is shown in Fig. 2b as well as in Fig. 3 clearly.
  • the wafer should be hermetically sealed after bonding and should tolerate all processes used in the manufacture of semiconductor components.
  • the BESOI bonding can be carried out under vacuum, or also under special oxidizing or reducing atmospheres.
  • the bonding process is carried out with the addition of trace gases, in particular helium.
  • trace gases in particular helium.
  • the enclosed gas can be used, for example, to carry out a particularly simple leak test (helium leak test) of the connected wafers.
  • doping gases are included to produce a highly doped, buried layer or a gettering layer.
  • the essential feature of the lateral accessibility of the insulating oxide layer can also be used to metallize the internal surfaces of the channels by means of a liquid or a gaseous metal compound, in particular organometallic compounds.
  • the invention is based on
  • FIG. 1 schematically shows an example of a flow diagram of the manufacturing process according to the invention
  • FIG. 2 examples of the structuring of the connection layers on the substrate surface
  • FIG. 3 shows a further example of the structuring and examples of the cross-sectional shape of the channel-shaped depressions on the connecting surfaces of the substrates.
  • FIG. 1 An example of a flow chart of the entire manufacturing process is shown in FIG. 1.
  • two wafers (1, 2), each carrying an oxide layer (3, 4) on one surface are provided.
  • the oxide layer (4) of one of the wafers is structured in such a way that strip-shaped channels (5) are formed which extend over the entire surface.
  • the structures are transferred into the oxide (4) by one or two preferably unadjusted photo techniques.
  • the two wafers are connected to their oxidized surfaces, preferably by SFB (silicon fusion bonding), as shown in FIGS. 1 a and 1 b.
  • a process follows as in BESOI production, in which the wafer stack created by the bonding is thinned from the back of one of the substrates to the desired thickness of the semiconductor region (la) (FIG. 1c).
  • the normal IC process for example a CMOS process, for producing circuits and / or individual components (6) can be carried out in the semiconductor layer (la) of the thinned substrate (1) (FIG. 1d).
  • This is followed, as shown in Fig. Le, dry etching or wet etching of trenches (7) for later separation of the chips, the trenches, however, being much narrower than conventional, mechanically generated sawing lines.
  • the trenches (7) extend to the buried, structured oxide layer (4). Mechanical sawing of the trenches is also possible.
  • the surface of the ICs (6) must be protected during this etching process. This is done by applying a layer (8) made of nitride or photoresist, for example. This protective layer (8) can then either be removed again or remains as a protective layer for the detachment process of the chips. If the layer (8) is removed beforehand, a new protective layer (10), preferably made of photoresist, must be applied before the detachment process, as shown in Fig. If.
  • the channels (5) in the buried oxide layer (4) were exposed (FIG. Le), so that in the subsequent detachment process, which is preferably carried out with HF, the etching liquid penetrates into the channels (5) and the individual chips (9) can detach from below, as can be seen from FIG.
  • the selectivity from oxide to silicon is used during the etching.
  • the wafer can be mechanically supported by a handling wafer before it is detached from the front.
  • this handling wafer should have corresponding channels for introducing the etching liquid.
  • the separated, fully processed chips (9) can subsequently be applied to a carrier (11) (FIG. 1g).
  • FIG. 2a shows the wafers used in a top view and in cross section.
  • Both wafers (1, 2) carry an approximately 1 ⁇ m thick Si0 2 layer (3, 4), which is structured with typical line widths (s, b) of approximately 1-2 ⁇ m.
  • the output wafer (1) is also shown on the right side of the figure before the structuring.
  • the structure of the layer is wet-chemical and unadjusted, so it can be carried out inexpensively. Restrictions in the structure and orientation of these Si0 trenches or channels can result from the anisotropic mechanical properties of the crystalline wafers (wafer deflection).
  • the layers on both Si wafers (1, 2) are structured in such a way that the trenches run at an angle of 90 ° to one another after the wafers have been joined together.
  • a better distribution of the etching liquid can be achieved in the subsequent detachment process.
  • two different trench structures were chosen for illustration.
  • FIG. 2b finally shows a modification of the structure of the two layers of the wafers. Stayed here the layers in the edge region of the wafers are each unstructured, so that a hermetically sealed wafer stack is present after the wafers have been connected.
  • the geometrical design of the channels (5) in particular the shape of the lateral course, the division into mutually hermetically sealed areas, the formation of bonding islands, etc., is completely free.
  • Exemplary shapes of the channels (5) in the two substrates are rectangular structures, round, meandering or polygonal structures.
  • the structure should offer the silicon membrane (la) maximum mechanical stability and, on the other hand, it should make the removal process as simple and quick as possible. This means that the etching liquid should penetrate as homogeneously as possible at all points after penetrating into the channels (5) and should ensure a rapid detachment of the ICs.
  • the distances between the channels are also variable. Examples of different cross Sectional shapes of the channels (5) are shown in FIG. 3, wherein the structuring can also take place into the substrate itself.
  • connection layer can be structured in the form of an island, or it can be in the form of a strip or a point.
  • 3 shows an in-soap structure in the form of a lattice structure (right side: unstructured layer; left side: structured layer).
  • the island-shaped structuring has the advantage that mechanical stresses in the wafer are avoided. Continuous stripes as channels have a greater influence than an island-shaped connection layer.
  • the cross section through the channels can also be viewed from the above points of view, i.e. mechanical stability and rapid detachment of the ICs.
  • Either the surfaces of the two wafers or substrates to be connected can be structured or only one. To better connect the two wafers, both should have an oxide layer. However, this is not absolutely necessary.
  • doped oxides can also be used as materials for the connecting layers, in particular the PSG, TEOS, PECVD, LPCVD, APCVD and BPSG oxides used in CMOS processes. As a result, the etching speed during chip detachment can be increased.
  • Anodic oxidation can also be used as a process variant for separating or detaching, in particular in the case of silicon wafers. An electrical voltage is applied to both silicon wafers or layers connected via the insulator layer, which leads to a current and to an electrolytic decomposition of the electrodes by means of anodic oxidation. The compound oxide is infiltrated, and the volume increase in the oxide formation results in a detachment and separation of the two silicon partial wafers.
  • the bond strength of wafers structured according to the invention is reduced by the reduced bond area. While the normal bond strength of conventional
  • BESOI wafers is> 800 kp / cm 2 , it is still about 200 kp / cm 2 in the lattice structure given in FIG. 3 due to the bond area factor reduced to 25%. In any case, this is sufficient to withstand the thermal stresses during further processing (thermal budget of chip production) and also the expansion pressure of the gas enclosed during bonding (max. 4 bar at 1200 K).
  • a channel web width (pitch) of typically 1 ⁇ m does not lead to any disturbing local or global bending with a useful thickness of the silicon of typically 10 ⁇ m.

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Fertigung von sehr dünnen Substratschichten, insbesondere dünnen Halbleiterbereichen, die integrierte Schaltungen enthalten können. Bei dem Verfahren werden zwei Substrate (1, 2) mit ihren Vorderseiten über eine oder mehrere dazwischenliegende Verbindungsschichten (3, 4) verbunden. Zumindest eine der Verbindungsschichten oder die Vorderseite eines der Substrate wird vorher derart strukturiert, daß kanalförmige Vertiefungen (5) gebildet werden, die ein seitliches Eindringen eines Ätzmittels ermöglichen. Der resultierende Waferstapel wird von einer Seite bis auf die gewünschte Schichtdicke gedünnt. Schließlich wird diese dünne Schicht vom restlichen Substrat durch Einbringen des Ätzmittels in die kanalförmigen Vertiefungen abgelöst. Bei diesem Ablösevorgang handelt es sich um einen preisgünstigen, naßchemischen Prozeß, der den Chip und die auf ihm integrierte Wertschöpfung nicht gefährdet.

Description

Verfahren zur Fertigung von dünnen Substratschichten
Die Erfindung betrifft ein Verfahren zur Fertigung von dünnen Substratschichten, insbesondere dünnen Halbleiterbereichen, die integrierte Schaltungen enthalten können.
Für viele gegenwärtige und zukünftige Anwendungen von elektronischen Bauelementen und insbesondere von integrierten Schaltungen (IC) kann es vorteilhaft sein, die Gesamtdicke dieser ICs bzw. der Halbleiterbereiche mit den ICs auf wenige Mikrometer zu beschränken. Derart dünne Schaltkreise haben eine sehr geringe Masse und eine sehr geringe Bauhöhe. Sie sind mechanisch flexibel, passen sich dem thermomechanisehen Verhalten einer Unterlage an und reduzieren aufgrund ihres geringen Volumens Entsorgungsprobleme . Alle diese Vorteile können im Rahmen einer zukünftigen Wegwerf- Elektronik noch an Bedeutung gewinnen. Bereits heutzutage sind dünne elektronische Bauelemente und Schaltungen für Anwendungsfeider wie Fiat Panel
Displays, bei denen ICs auf Glas gebondet sind, die Mechatronik, bei der ICs auf Metall gebondet werden, und die Leistungselektronik (Transistoren, Thyristoren, Dioden mit vertikaler Leitung) von großem Interesse.
In der Silizium-Technologie werden integrierte Schaltkreise auf Substraten, den sogenannten Wafern, gefertigt. Diese Wafer bestehen aus monokristallinem Silizium von typischerweise 700 μm Dicke und Durch- messern von derzeit 200 mm, demnächst 300 mm. Die Festlegung der Dicke der Substrate auf 700 μm hat verschiedene verfahrenstechnische und auch physikalische Gesichtspunkte. So spielen zum einen die Präzision und Ausbeute beim Sägen der aus der Schmelze gezogenen Kristallstäbe zu Wafern und deren anschließendes Polieren eine Rolle, zum anderen müssen die mechanische Stabilität sowie eine ausreichende thermische Masse während der eigentlichen Prozessierung der ICs gewährleistet sein. Nach der halbleitertechnologischen Fertigung zur Erzeugung der Schaltkreise oder Bauelemente werden die Wafer und damit die einzelnen Chips des Wafers auf Restdicken von 200 μm bis herab zu derzeit 120 μm gedünnt, um in Gehäuse oder insbesondere auch Chip- karten eingebaut werden zu können.
Eine Prozessierung der Bauelemente oder Schaltkreise auf freitragenden, bereits gedünnten Wafern scheidet in der Regel aus, da die mechanische Stabilität, thermische Belastbarkeit usw. dafür unterhalb einer Dicke von 50 μm keinesfalls ausreicht. Außerdem sind die Prozeßentwicklung und die gesamte Fertigungsund Equipmentausrüstung auf konventionell dicke Wafer eingerichtet .
Das Dünnen der fertig prozessierten Wafer erfolgt üblicherweise durch Schleifen. Dabei wird die Rückseite des Wafers mechanisch mittels einer Schleifpaste und geeigneten Schleifmittelträgern bis zur gewünschten Restdicke abgetragen. Silizium als monokristalline Substanz kann dabei nicht spanabhebend bearbeitet werden. Vielmehr treten beim Schleifen aufgrund der kristallinen Beschaffenheit sogenannte Mikrorisse auf, die sich bei ungeeigneter Prozeßführung bis in die Bauelementeregion des Wafers fortsetzen und die Funktionalität der Schaltkreise zerstören können. Durch diesen Sachverhalt ist die mittels Schleifen erreichbare Restdicke der Siliziumsubstrate beschränkt, und zwar in der Regel auf eine Dicke, die dem 5- bis 10- fachen der Schleifkorngröße entspricht.
Eine Möglichkeit zur Lösung dieses Problems besteht in der Verwendung sehr feiner Schleifkörner bis herab zu Durchmessern von wenigen hundert Nanometern. Dies bringt jedoch eine drastische Abnahme der Abtragrate mit sich, so daß der Dünnungsprozeß eine sehr lange Zeit beansprucht.
Für die Unterschreitung der beim herkömmlichen Schleifprozeß auftretenden Restdicke müssen in der Regel besonders schonende Polierverfahren eingesetzt werden. Ein entsprechender Prozeß, der die Vorteile von Grinden, naßchemischem Ätzen und sog. CMP (Chemical Mechanical Polishing) zu kombinieren versucht, ist beispielsweise in D. Bollmann et al . , Abstract Nr. 2115, Proceedings, The Electrochemical Society Meeting, Paris 1997, veröffentlicht. Alternativ dazu sind Naß- und auch Trockenätzverfahren erprobt worden. Letztere bewirken allerdings bei der benötigten Höhe der Abtragrate eine hohe thermische Belastung für das Substrat und die darauf befindlichen Bauelemente.
Prinzipiell erfolgt bei diesen Verfahren die Dünnung des Wafers nach der Prozessierung der Schaltkreise. Die zur Dünnung führenden Prozesse erfolgen also an einem Wafer, der bereits die gesamte, hohe Wertschöpfung der Chipfertigung auf seiner Oberfläche kumuliert hat . Entsprechend führt fehlerhaftes Dünnen zur Verringerung der Ausbeute und damit zu hohen Wert- verlusten. Weiterhin ist die Einhaltung der gewünschten Restdicke wegen der durch die implementierten Bauelemente gestörten Möglichkeit der (lokalen) Rest- dickenmessung erschwert.
Ein prinzipieller Ausweg aus der Problematik des Dünnens an Wafern mit hoher kumulierter Wertschöpfung und der komplizierten Dickenmessung besteht im Einsatz von sogenannten SOI-Wafern. SOI-Wafer tragen eine dicht unter der Oberfläche vergrabene Isolatorschicht, in der Regel in Form einer Si0-Schicht . Es gibt mehrere Verfahren zur Fertigung derartiger SOI-Wafer (siehe z.B. W.P. Maszara et al . : "SOI-Materials for Mainstream CMOS Technology", in SOI Technology and Devices VIII, ed.: S. Christoloveanu, The Electrochemical Society Proceedings 97-23, 1997), die im folgenden skizziert werden.
Bei der SOS-Technik (Silicon On Sapphire) wird auf einem polierten Al203-Kristall epitaktisch eine Siliziumschicht abgeschieden. Dies gelingt aufgrund der annähernd gleichen Gitterkonstante beider Materialien. Allerdings müssen kristalline Al203-Wafer eingesetzt werden, wodurch dieses Verfahren sehr teuer wird und in der Regel nur bei extremen Hochpreis-Anwendungen eingesetzt werden kann. Bei der ZMR-Technik (Zone Melting Recrystal- lisation) wird auf einem mit Si02 bedeckten Wafer Polysilizium abgeschieden und durch einen lokalen Schmelz- und Erstarrungsprozeß anschließend kristallisiert. Die Kristallqualität, Kristallitgröße usw. dieser Wafer entspricht allerdings nicht mehr den Anforderungen der heutigen CMOS-Technologie .
Bei der SIMOX-Technik (Separation by IMplanted OXygen) erzeugt eine Hochdosis-Ionenimplantation dicht unter der Oberfläche des Siliziumwafers eine stöchiometrische Si0-Schicht, die bei geeigneter Prozeßführung, d.h. Ausheilen der durch die Implantation verursachten Kristallschäden, die darüber liegende, extrem dünne und später Bauelemente tragende Siliziumschicht monokristallin läßt.
Bei der BESOI-Technik (Bonded Etched-Back Silicon On Insulator) werden zwei oxidierte Siliziumwafer durch thermisches Bonden und die damit hergestellten ko- valenten Bindungen fest verbunden. Anschließend wird einer der beiden Wafer auf die Nutzdicke rückgedünnt. Eine spezielle Variante der BESOI-Technik ( "SmartCut®" oder IonCut) verwendet besondere Verfahren zur Dünnung, die auf der Implementierung einer mittels Ionenimplan- tation erzeugten, unter der Oberfläche vergrabenen
Schicht beruhen, längs derer die auf dem zweiten Wafer (Handhabungswafer) gebondete Nutzschicht abgespalten wird. Dies kann durch Bildung von Gasblasen mittels Wasserstoff- oder Heliumimplantation (siehe EP-A 0 533 551 oder M. Bruel et al . : "Unibond SOI Wafers Achieved by Smart-Cut® Process" in SOI Technology and Devices VIII, ed.: S. Christoloveanu, The Electrochemical Society Proceedings 97-23, 1997) oder durch Ablösen von einer schmelzenden Zwischenschicht (siehe DE 195 46 179 AI) erfolgen. In beiden Fällen gelingt die Herstellung eines BESOI-Wafers ohne das Rückschleifen oder Rückätzen von großen Teilen eines zuvor mühsam erzeugten monokristallinen Wafers.
SOI-Wafer nach dem SIMOX- und BESOI-Verfahren wurden in den letzten Jahren zur Anwendungsreife entwickelt. Sie werden zunehmend in den Anwendungsfeldern Hochtemperatur-Elektronik und " low power electronics" eingesetzt und sind kommerziell in großen Stückzahlen verfügbar.
Derartige SOI-Wafer können für die Herstellung extrem dünner ICs verwendet werden. Die nachfolgende Entfernung des dicken Trägerwafers durch Schleifen, naß- oder trockenchemisches Ätzen usw. kann dann vorteilhaft an der vergrabenen Schicht gestoppt werden. Im Falle des mechanischen Schleifens, und insbesondere seiner verfeinerten Form des Chemical Mechanical
Polishing (CMP) kann die vergrabene Si02-Schicht als mechanisch harte Stoppschicht dienen. Zudem können mechanische Defekte wie Mikrocracks die amorphe Si0- Schicht nicht oder kaum durchqueren. Im Falle des naßchemischen Rückätzens führt die hohe Selektivität (besser als 1:100) der in der Regel oxidierenden Silizium-Ätzen zu einem zuverlässigen Ätzstopp an der vergrabenen Oxidschicht. Im Falle der weniger selektiven Trockenätzprozesse, etwa mittels NF3-Plasma, kann die Si02-Schicht ebenfalls als selektive Stoppschicht dienen. Zusätzlich kann aufgrund der abnehmenden lateralen Leitfähigkeit eine lokale Selbstlimitierung des Ätzprozesses ausgenutzt werden.
Ein Vorteil beim Einsatz von SOI-Wafern ist, daß der zur späteren Dünnung führende Vorgang, nämlich die Implementierung einer vergrabenen Schicht unter das Silizium des Nutzwafers, vor der eigentlichen halbleitertechnischen Prozessierung erfolgt. Dadurch wird zum einen keine hohe Wertschöpfung gefährdet, und zum anderen können besonders einfache, optische oder auch akustische Schichtdickenmeßverfahren eingesetzt werden, da der Wafer in diesem Stadium noch keine lokalen Strukturen, Metalle usw. trägt, die berührungslose und präzise Dickenmessungen erschweren oder ausschließen.
Allerdings bedeutet die Entfernung des dicken Handhabungswafers mittels Schleifen oder Ätzen eine Zerstörung des monokristallinen Siliziums in erheblicher Dicke mit einem daraus resultierenden Zeitaufwand.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein preiswertes und schnelles Verfahren zur Fertigung von dünnen Substratschichten anzugeben, das für die Fertigung extrem dünner ICs geeignet ist und die obigen Probleme vermeidet.
Die Aufgabe wird mit dem Verfahren nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen des Verfahrens sind Gegenstand der Unteransprüche. Weiterhin sind in den Ansprüchen 29 bis 47 Substratanordnungen angegeben, die ein wesentliches Schlüsselprodukt bei der Durchführung des Verfahrens darstellen.
Beim erfindungsgemäßen, im folgenden auch als RevSOI (reversible SOI) bezeichneten, Verfahren werden ein erstes und ein zweites Substrat mit ihren Vorderseiten über eine oder mehrere dazwischenliegende Verbindungsschichten verbunden. Zumindest eine der Verbindungsschichten oder die Vorderseite eines der Substrate ist dabei so ausgebildet, daß sie kanal- förmige Vertiefungen aufweist, die ein seitliches
Eindringen eines Ätzmittels ermöglichen. Anschließend wird das erste Substrat von der Rückseite bis auf eine dünne Substratschicht gedünnt. Diese dünne Substrat- Schicht wird schließlich vom zweiten Substrat durch Einbringen des Ätzmittels in die kanalförmigen Vertiefungen abgelöst.
Vorzugsweise stellen die beiden Substrate Halb- leiterwafer zur Herstellung von ICs dar.
Die Prozessierung dieser Wafer erfolgt wie im Rahmen der IC- oder Einzelbauelemente-Herstellung üblich. Durchbiegungen der Wafer treten nicht auf, solange die Breite der Kanäle (vorzugsweise 0,1 - 2 μm) bei einem Bruchteil der Nutzschichtdicke der Halb- leiterschicht (typisch 0,5 - 20 μm) liegt.
Nach der Prozessierung dient die strukturierte Verbindungsschicht als Opferschicht. Diese Schicht ist entweder von der Seite des Wafers jederzeit lateral zugänglich oder, im Falle einer bevorzugten Aus- führungsform, sobald der hermetisch dichte Waferrand entfernt/geöffnet wird. Dies erfolgt insbesondere dann automatisch, wenn der Wafer zu Chips vereinzelt wird. Vorher werden vorteilhaft die dünnen Chips auf einem Trägersubstrat fixiert .
Die Trennung von Nutz- und Bulkschicht erfolgt vorzugsweise durch naßchemisches Ätzen. Dabei wird das Ätzmittel (z.B. HF) durch Kapillarkräfte in die Kanäle gesaugt. Triebkräfte sind die chemische Reaktion und die Oberflächenspannung. Die Strömungsgeschwindigkeit bzw. durchgesetzte Menge wird durch das Hagen- Poiseuille-Gesetz annähernd beschrieben und hängt in 4. Potenz vom Kanal-Lumen ab. Bei großen Chips oder allgemein bei der Auftrennung von großflächigen Wafer- bereichen kann die Entfernung der Reaktionsprodukte (z.B. SiF4) durch Ultraschall, Zentrifugalkraft, thermische Gradienten (beispielsweise mittels IR- Laserstrahlung erzeugt) usw. unterstützt werden.
Des weiteren können vertikale Löcher bzw. Schlitze in der Nutzschicht für die Zu- und Abführung des Ätzmittels vorgesehen sein bzw. eingeätzt werden.
Vorteilhafterweise wird für die Zu- und Abführung des Ätzmittels der zwischen den Chips erzeugte Ritz- bzw Sägerahmen verwendet .
Die kanalförmigen Vertiefungen müssen nicht notwendigerweise linear verlaufen. Sie müssen auch nicht notwendigerweise einen rechteckigen Querschnitt aufweisen. Insbesondere können die senkrechten Wandungen bzw. Kanten der Kanäle auch eine von 90° abweichende Richtung relativ zur Oberfläche aufweisen. Diese Kantenanschrägung kann sich in Folge der technischen Besonderheiten des Ätzvorgangs, insbesondere der Unterätzung der Maske bei naßchemischer Ätzung, von selbst ergeben. Es können aber auch spezielle Verfahren zur Kantenabschrägung oder zum Kantenüberhang angewandt werden. Ein Kantenüberhang führt zum Vorteil einer relativen Vergrößerung der bondenden Oxidfläche . Verfahren zum Beeinflussen der Ätzkantenschräge sind dem Fachmann im Rahmen der in der Halbleitertechnik verwendeten Naß- und Trockenätztechnik bekannt.
Das angegebene Verfahren kann dadurch erweitert oder abgewandelt werden, daß die Kanäle nicht oder nicht ausschließlich in der oder den Verbindungs- schichten, sondern ganz oder teilweise in den Substraten selbst erzeugt werden. Dies kann bei rechteckigem Querschnitt zu einer Vergrößerung des Lumens fuhren. Eine praktische Grenze ist durch das mechanische Verhalten der Substrate (Verbiegung unter thermischem Streß, Warp) gesetzt.
Insbesondere kann zumindest bei einem der beiden zusammenzufügenden Wafer auf eine Oxidbedeckung verzichtet werden. In diesem Falle dient das auf Luftexponierten Wafern stets vorhandene natürliche Oxid als Bondfläche.
In einer bevorzugten Ausführungsform wird ausgenutzt, daß bei BESOI-Wafern die vergrabene Isolationsschicht vor dem Zusammenfügen beider Wafer zum BESOI-Verbund frei zugänglich ist. Sie ist insbesondere auch zugänglich für eine Strukturierung des bondenden Oxides. Einer oder beide Wafer tragen hierbei eine typischerweise etwa 1 μm dicke Si02 - Schicht . Vor dem Zusammenfügen werden in eines oder beide Oxide Gräben geätzt, wobei der Rand des Wafers einen zusammenhängenden, ringförmigen Oxidbereich trägt. Anschließend werden beide Wafer wie üblich thermisch zusammengebondet, und einer der beiden Wafer wird mittels eines der bei der BESOI-Technik beschriebenen üblichen Dünnungsverfahren (Schleifen, Ätzen, IonCut) auf die gewünschte Nutzschichtdicke gedünnt .
Auf diesem BESOI-Wafer werden anschließend in der üblichen Technologie Schaltkreise gefertigt. Während der Fertigung, die thermische und insbesondere auch Vakuum- bzw. Gasphasenprozesse einsetzt, ist der Wafer am Rand durch den Oxidring hermetisch dicht verschlossen. Nach der Fertigstellung der Schaltkreise und dem Öffnen der am Wafer befindlichen, zusammenhängenden Randschicht oder auch dem Vereinzeln des Wafers in Chips ist die vergrabene Oxidschicht, insbesondere die darin vorhandenen Kanäle im Oxid, seitlich zugänglich. Ein Ätzmittel, beispielsweise Flußsäure, kann in diese Kanäle eindringen und das verbindende Oxid aufätzen. Die Ablösung des dünnen Chips, der zur mechanischen Stützung vorzugsweise vorher mit der Vorderseite auf einem Haltesubstrat fixiert wird, erfolgt bei Kantenlängen von etwa 10 mm typischerweise im Minutenbereich.
Bei der Ablösung handelt es sich um einen preisgünstigen, naßchemischen Prozeß, der den Chip und die auf ihm integrierte Wertschöpfung kaum gefährdet.
Die Kontrolle der Schichtdicke beim Dünnen des BESOI-Wafers kann durch das Vorhandensein der vergrabenen Hohlräume (Gräben) besonders einfach und lokal aufgelöst mittels Akusto-Mikroskopie erfolgen.
Alternativ dazu ist die IonCut-Technik anwendbar, die das Abschleifen und die Schichtdickenmessung vermeidet.
Die in der Verbindungsschicht vorhandenen Gräben wirken sich vorteilhaft auf den Bondvorgang aus. Es ist bekannt, daß oberflächlich verkratzte Wafer besser bonden. Dies wird auf das erleichterte Ausdiffundieren von Restgasen, adsorbierter Feuchigkeit usw. während des beginnenden Bondvorganges zurückgeführt, für den das Vorhandensein von Wasser (hydrophile Oberfläche) vorteilhaft ist.
Der Rand des Wafers oder gegebenenfalls auch verschiedene Unterbereiche sind vorzugsweise frei von lateral durchgängigen Kanälen. Dies ist sowohl in Fig. 2b als auch in Fig. 3 gut zu erkennen. Der Wafer soll dadurch nach dem Bonden hermetisch dicht sein und alle im Rahmen einer Halbleiter-Bauelementefertigung angewandten Prozesse tolerieren. Insbesondere kann das BESOI-Bonden unter Vakuum durchgeführt werden, oder auch unter speziellen oxi- dierenden oder reduzierenden Atmosphären.
Ein Vorteil der Zugänglichkeit der Opferschicht oder "Reißverschlußschicht" während der Herstellung des RevSOI-Wafers liegt darin, daß eine Füllung der Hohlräume mit speziellen Gasen erfolgen kann.
In einer vorteilhaften Ausführungsform wird der Bondvorgang unter Zusatz von Spurengasen, insbesondere Helium, durchgeführt. Durch das eingeschlossene Gas kann beispielsweise eine besonders einfache Dichtheitsprüfung (Helium-Lecktest) der verbundenen Wafer erfolgen.
In einer weiteren Ausführungsform werden Dotiergase zum Erzeugen einer hochdotierten, vergrabenen Schicht oder einer getternden Schicht eingeschlossen.
Das Wesensmerkmal der lateralen Zugänglichkeit der isolierenden Oxidschicht kann auch dazu ausgenutzt werden, um mittels einer Flüssigkeit oder einer gasförmigen Metallverbindung, insbesondere metallorganische Verbindungen, die internen Oberflächen der Kanäle zu metallisieren.
Die Erfindung wird im folgenden anhand von
Ausführungsbeispielen in Verbindung mit den Figuren nochmals erläutert. Hierbei zeigen: Figur 1 schematisch ein Beispiel eines AblaufSchemas des erfindungsgemäßen Fertigungsprozesses;
Figur 2 Beispiele für die Strukturierung der Verbindungsschichten auf der Substratoberfläche; und Figur 3 ein weiteres Beispiel für die Strukturierung sowie Beispiele für die Querschnittsform der kanalförmigen Vertiefungen an den Verbindungsflächen der Substrate.
Ein Beispiel für ein Ablaufschema des gesamten Fertigungsprozesses ist in Fig. 1 gezeigt.
Zunächst werden zwei Wafer (1, 2), die jeweils eine Oxidschicht (3, 4) auf einer Oberfläche tragen, bereitgestellt. Die Oxidschicht (4) eines der Wafer wird so strukturiert, daß streifenförmige Kanäle (5) entstehen, die sich über die gesamte Oberfläche erstrecken. Die Strukturen werden durch eine oder zwei vorzugsweise unjustierte Fototechniken in das Oxid (4) übertragen. Die beiden Wafer werden mit ihren oxi- dierten Oberflächen verbunden, vorzugsweise durch SFB (Silicon fusion bonding) , wie in den Fig. la und lb gezeigt.
Es folgt ein Prozeß wie bei der BESOI-Herstellung, bei dem der durch das Bonden entstandene Waferstapel von der Rückseite eines der Substrate bis auf die gewünschte Dicke des Halbleiterbereiches (la) gedünnt wird (Fig. lc) .
Dann kann der normale IC-Prozeß, beispielsweise ein CMOS-Prozeß, zur Herstellung von Schaltkreisen und/oder Einzelbauelementen (6) in der Halbleiterschicht (la) des gedünnten Substrates (1) durchgeführt werden (Fig. ld) . Anschließend erfolgt, wie in Fig. le dargestellt, ein Trockenätzen oder Naßätzen von Gräben (7) zur späteren Vereinzelung der Chips, wobei die Gräben jedoch wesentlich schmäler als übliche, mechanisch erzeugte Sägestraßen ausfallen. Die Gräben (7) erstrecken sich bis zur vergrabenen, strukturierten Oxidschicht (4) . Auch ein mechanisches Sägen der Gräben ist möglich.
Bei diesem Ätzprozeß muß die Oberfläche der ICs (6) geschützt werden. Dies erfolgt durch Aufbringen einer Schicht (8) beispielsweise aus Nitrid oder Fotolack. Diese Schutzschicht (8) kann danach entweder wieder abgezogen werden oder verbleibt als Schutzschicht für den Ablöseprozeß der Chips . Wird die Schicht (8) vorher entfernt, so muß vor dem Ablöseprozeß eine neue Schutzschicht (10), vorzugsweise aus Fotolack, aufgebracht werden, wie in Fig. If dargestellt.
Durch den vorhergehenden Ätzprozeß für die Gräben wurden die Kanäle (5) in der vergrabenen Oxidschicht (4) freigelegt (Fig. le) , so daß im nachfolgenden Ablöseprozeß, der vorzugsweise mit HF erfolgt, die Ätzflüssigkeit in die Kanäle (5) eindringen und die einzelnen Chips (9) von unten ablösen kann, wie aus Fig. If ersichtlich. Bei diesem Ablöseprozeß wird die Selektivität von Oxid zu Silizium beim Ätzen ausgenutzt.
Der Wafer kann vor dem Ablösen von der Vorderseite durch einen Handling-Wafer mechanisch gestützt werden. Dieser Handling-Wafer sollte allerdings entsprechende Kanäle zur Einleitung der Ätzflüssigkeit aufweisen. Die vereinzelten, fertig prozessierten Chips (9) können nachfolgend auf einen Träger (11) aufgebracht werden (Fig. lg) .
Eine besonders günstige Konfiguration ist in Fig. 2a angegeben, die jeweils die eingesetzten Wafer in Aufsicht und im Querschnitt zeigt. Beide Wafer (1, 2) tragen eine etwa 1 μm dicke Si02-Schicht (3, 4), die mit typischen Linienbreiten (s, b) von etwa 1-2 μm strukturiert wird. Als Beispiel ist auch der Ausgangs- wafer (1) vor der Strukturierung auf der rechten Seite der Figur gezeigt. Die Strukturierung der Schicht erfolgt naßchemisch und unjustiert, ist also preiswert durchzuführen. Einschränkungen in Struktur und Orien- tierung dieser Si0-Gräben bzw. -Kanäle können sich durch die anisotropen mechanischen Eigenschaften der kristallinen Wafer (Wafer-Durchbiegung) ergeben.
In diesem Beispiel werden die Schichten auf beiden Si-Wafern (1, 2) so strukturiert, daß die Gräben nach dem Zusammenfügen der Wafer unter einem Winkel von 90° zueinander verlaufen. Hierdurch kann eine bessere Verteilung der Ätzflüssigkeit beim späteren Ablöseprozeß erreicht werden. Bei diesem Beispiel wurden zur Veranschaulichung zwei unterschiedliche Grabenstrukturen gewählt. So weist die Si02-Schicht des einen Wafers (1) Gräben auf, die die gesamte Schichtdicke hl durchdringen, während in der Schicht des anderen Wafers (2) die Gräben nur eine Tiefe h.3 aufweisen, so daß eine Restdicke h.2 (h3 + h2 = hl) der Schicht ganzflächig erhalten bleibt.
Figur 2b zeigt schließlich eine Modifikation der Struktur der beiden Schichten der Wafer. Hier blieben die Schichten im Randbereich der Wafer jeweils unstrukturiert, so daß nach dem Verbinden der Wafer ein hermetisch dichter Waferstapel vorliegt.
Diese in Fig. 2 gezeigten Wafer werden miteinander verbunden und, wie in Verbindung mit Fig. 1 erläutert, von einer Seite her gedünnt. Der resultierende Wafer mit dünnem Halbleiterbereich (la) als Nutzschicht und eingebauter "Reißverschlußschicht" ("zipper layer") bildet die Grundlage der erfindungsgemäßen RevSOI (Reversible SOI) Technik.
Bei allen Ausführungsformen ist die geometrische Ausbildung der Kanäle (5), insbesondere die Form des lateralen Verlaufs, die Unterteilung in gegeneinander hermetisch dichte Bereiche, die Ausbildung von bondenden Inseln usw. vollkommen frei. Sie sollte jedoch die für eine stabile Bondung notwendigen Randbedingungen Bondkraft und Wafer- bzw. Substrat- verbiegung berücksichtigen und gleichzeitig einen effizienten Ätzmitteltransport gewährleisten.
Beispielhafte Formen der Kanäle (5) in den beiden Substraten sind rechteckige Strukturen, runde, mäander- förmige oder polygonartige Strukturen. Die Struktur soll einerseits der Siliziummembran (la) eine maximale mechanische Stabilität bieten und andererseits den Ablösevorgang so einfach und schnell wie möglich gestalten. Das bedeutet, daß die Ätzflüssigkeit nach dem Eindringen in die Kanäle (5) möglichst homogen an allen Stellen angreifen und eine schnelle Ablösung der ICs gewährleisten soll. Auch die Abstände der Kanäle sind variabel. Beispiele für unterschiedliche Quer- Schnittsformen der Kanäle (5) sind in Fig. 3 gezeigt, wobei die Strukturierung auch bis in das Substrat selbst erfolgen kann.
Die Verbindungsschicht kann inselförmig struk- turiert oder streifen- oder punktförmig ausgebildet sein. In Fig. 3 ist hierbei eine inseiförmige Strukturierung in Form einer Gitterstruktur dargestellt (rechte Seite: unstrukturierte Schicht; linke Seite: strukturierte Schicht) . Die inselförmige Strukturierung hat neben der besseren Verteilung der Ätzflüssigkeit den Vorteil, daß mechanische Spannungen im Wafer vermieden werden. Durchgehende Streifen als Kanäle haben hierbei einen größeren Einfluß als eine inselförmig strukturierte Verbindungsschicht .
Der Querschnitt durch die Kanäle kann ebenfalls unter den oben genannten Gesichtspunkten, d.h. mechanische Stabilität und schnelle Ablösung der ICs, optimiert sein.
Es können entweder die Oberflächen beider zu verbindender Wafer bzw. Substrate strukturiert sein oder nur eine. Zur besseren Verbindung der beiden Wafer sollten beide eine Oxidschicht aufweisen. Dies ist aber nicht zwingend notwendig.
Statt reinem Oxid können als Materialien für die Verbindungsschichten auch dotierte Oxide, insbesondere die in CMOS-Prozessen verwendeten PSG, TEOS, PECVD, LPCVD, APCVD und BPSG-Oxide verwendet werden. Hierdurch kann die Ätzgeschwindigkeit bei der Chip-Ablösung erhöht werden. Als Verfahrensvariante zum Abtrennen bzw. Ablösen kann insbesondere bei Siliziumwafern auch die anodische Oxidation eingesetzt werden. Dabei wird an beide, über die Isolatorschicht verbundenen Siliziumwafer bzw. - schichten eine elektrische Spannung angelegt, die zu einem Strom und zu einer elektrolytischen Zersetzung der Elektroden mittels anodischer Oxidation führt. Dabei wird das Verbindungs-Oxid unterwandert, und es resultiert durch die Volumenvergrößerung bei der Oxid- bildung eine Ablösung und Trennung beider Silizium- Teilwafer .
Die Bondstärke erfindungsgemäß strukturierter Wafer ist durch die reduzierte Bondfläche verringert. Während die normale Bondkraft von konventionellen
BESOI-Wafern bei >800 kp/cm2 liegt, beträgt sie bei der nach Fig. 3 gegebenen Gitter-Struktur aufgrund des auf 25% reduzierten Bond-Flächenfaktors noch ca. 200 kp/cm2. Dies reicht in jedem Fall aus, den thermischen Spannungen während der Weiterprozessierung (thermisches Budget der Chipfertigung) und auch den Expansionsdruck des bei der Bondung eingeschlossenen Gases (max. 4bar bei 1200K) zu widerstehen. Eine Kanal- Stegbreite (pitch) von typisch 1 μm führt bei einer Nutzdicke des Siliziums von typisch 10 μm zu keiner störenden lokalen oder globalen Verbiegung.

Claims

Patentansprüche
1. Verfahren zur Herstellung von dünnen Substratschichten, bei dem:
- ein erstes (1) und ein zweites Substrat (2) mit ihren Vorderseiten über eine oder mehrere dazwischenliegende Verbindungsschichten (3, 4) verbunden werden, wobei zumindest eine der Verbindungsschichten (3, 4) oder die Vorderseite eines der Substrate (1, 2) kanalförmige Vertiefungen (5) aufweist, die ein seitliches Eindringen eines Ätzmittels ermöglichen;
- das erste Substrat (1) von der Rückseite bis auf eine Substratschicht (la) gedünnt wird; und
- die Substratschicht (la) vom zweiten Substrat (2) durch Einbringen des Ätzmittels in die kanalförmigen Vertiefungen (5) abgelöst wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) in Form eines Streifenmusters erzeugt werden.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) in Form einer Gitterstruktur erzeugt werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) in der Verbindungsschicht (3, 4) derart erzeugt werden, daß sie die VerbindungsSchicht (3, 4) vollständig durchdringen .
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) mit einem Querschnitt im Bereich von 0,1 bis 10 μm2 gebildet werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das erste Substrat (1) bis auf eine Substratschicht (la) mit einer Dicke von weniger als 50 μm gedünnt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) so erzeugt werden, daß sie sich nicht bis an den Rand der Substrate (1, 2) erstrecken, so daß der durch die kanalförmigen Vertiefungen gebildete Zwischenraum zwischen beiden Substraten durch das Verbinden der Substrate hermetisch abgedichtet wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) so erzeugt werden, daß mehrere geschlossene Innenbereiche zwischen beiden Substraten gebildet werden, die hermetisch abgedichtet sind.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß als erstes Substrat (1) ein Halbleitersubstrat verwendet wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß als zweites Substrat (2) ein Quarzsubstrat verwendet wird.
11. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß als erstes und zweites Substrat (1, 2) die beiden Teilsubstrate eines BESOI-Wafers verwendet werden, wobei die Verbindungsschichten (3, 4) die Isolatorschichten des BESOI-Wafers sind.
12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß die Substratschicht (la) vor dem Ablösen einer Prozessierung zur Herstellung von Bauelementen und/oder integrierten Schaltungen (6) in der Substratschicht (la) unterzogen wird.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die verbundenen Substrate (la, 2) vor dem Ablösen in kleinere Einheiten, insbesondere Chips (9) mit Einzelschaltkreisen (6) , zerteilt werden.
14. Verfahren nach Anspruch 12 , dadurch gekennzeichnet, daß die verbundenen Substrate (la, 2) vor dem Ablösen in kleinere zellenförmige Einheiten mit einer Zeilenbreite von einem Chip oder einem
Mehrfachen und Zeilenlängen von mehreren Chips bis zur vollen Substratbreite, zerteilt werden.
15. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß in der Substratschicht (la) vor dem Ablösen vertikale Öffnungen oder Gräben (7) , insbesondere in Form von Sägestraßen zwischen einzelnen integrierten Schaltungen (6), erzeugt werden, über die das Einbringen des Ätzmittels erfolgt.
16. Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß die Verbindungsschicht (3, 4) eine Oxidschicht oder SiC-Schicht ist.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß als Oxidschicht eine Isolatorschicht aus Si02 in reiner oder dotierter Form, insbesondere BSG oder BPSG, verwendet wird.
18. Verfahren nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß als Ätzmittel Flußsäure oder eine im wesentlichen Flußsäure enthaltende Ätzlösung eingesetzt wird.
19. Verfahren nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß als Ätzmittel ein zum Ätzen geeignetes Gas oder Plasma verwendet wird, das in den Hohlräumen zwischen beiden Substraten durch Anlegen eines elektrischen Feldes brennt.
20. Verfahren nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, daß das Verbinden der beiden Substrate (1, 2) durch einen Bondvorgang bei Vorhandensein eines speziellen Gases erfolgt, so daß dieses Gas in den kanalförmigen Vertiefungen (5) eingeschlossen wird.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß ein inertes, ein oxidierendes oder ein reduzierendes Gas verwendet werden.
22. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß ein für eine Dichtheitsprüfung der Verbindung geeignetes Gas, insbesondere Helium, allein oder in Beimischung verwendet wird.
23. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß in den kanalförmigen Vertiefungen (5) beim Verbinden der Substrate ein der Silizium-Dotierung dienendes Gas, wie PH3, POC1 oder B2H6, eingeschlossen wird.
24. Verfahren nach einem der Ansprüche 1 bis 23, dadurch gekennzeichnet, daß das Ätzmittel mittels Druck durch die kanalförmigen Vertiefungen (5) geführt wird.
25. Verfahren nach einem der Ansprüche 1 bis 24, dadurch gekennzeichnet, daß das Ablösen durch einen elektrischen Strom, der zu chemischen Reaktionen an den beiden durch die Verbindungsschicht zusammengehaltenen Substraten führt, unterstützt wird.
26. Verfahren nach einem der Ansprüche 1 bis 25, dadurch gekennzeichnet, daß das Ablösen durch Ultraschall, Wärme und/oder Zentrifugalkraft unterstützt und damit beschleunigt wird.
27. Verfahren nach einem der Ansprüche 1 bis 26, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) ganz oder partiell auf lateral ausgerichteten Flächen durch Einwirkung einer metallhaltigen Verbindung mit einem dünnen Metallbelag beschichtet werden.
28. Verfahren nach Anspruch 27, dadurch gekennzeichnet, daß die Beschichtung mittels einer sich thermisch zersetzenden metallorganischen Verbindung oder einer stromlosen oder galvanischen Abscheidung erfolgt.
9. Substratanordnung aus einem ersten (1) und einem zweiten Substrat (2), die mit ihren Vorderseiten über eine oder mehrere dazwischenliegende Verbindungsschichten (3, 4) verbunden sind, wobei zumindest eine der Verbindungsschichten (3, 4) oder die Vorderseite eines der Substrate kanal- förmige Vertiefungen (5) mit einem Querschnitt und derartigen gegenseitigen Abständen aufweist, daß ein seitliches Eindringen eines Ätzmittels und ein schnelles Wegätzen der Verbindungsschicht zwischen den Vertiefungen ermöglicht wird.
30. Substratanordnung nach Anspruch 29, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) ein Streifenmuster bilden.
31. Substratanordnung nach Anspruch 29, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) eine Gitterstruktur bilden.
32. Substratanordnung nach einem der Ansprüche 29 bis 31, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) die Verbindungsschicht (3, 4) vollständig durchdringen.
33. Substratanordnung nach einem der Ansprüche 29 bis 32, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) einen Querschnitt im Bereich von 0,1 bis 10 μm2 aufweisen.
34. Substratanordnung nach einem der Ansprüche 29 bis 33, dadurch gekennzeichnet, daß sich die kanalförmigen Vertiefungen (5) nicht bis an den Rand der Substrate (1, 2) erstrecken, so daß der durch die kanalförmigen Vertiefungen gebildete Zwischenraum zwischen beiden Substraten hermetisch abgedichtet ist.
35. Substratanordnung nach einem der Ansprüche 29 bis 34, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) derart ausgebildet sind, daß mehrere geschlossene Innenbereiche zwischen beiden Substraten entstehen, die hermetisch abgedichtet sind.
36. Substratanordnung nach einem der Ansprüche 29 bis 35, dadurch gekennzeichnet, daß das erste Substrat (1) ein Halbleitersubstrat ist.
37. Substratanordnung nach einem der Ansprüche 29 bis 36, dadurch gekennzeichnet, daß das erste Substrat (1) eine dünne Substratschicht (la) bildet.
38. Substratanordnung nach Anspruch 37, dadurch gekennzeichnet, daß die Substratschicht (la) eine Dicke von weniger als 50 μm aufweist.
39. Substratanordnung nach einem der Ansprüche 29 bis 38, dadurch gekennzeichnet, daß das zweite Substrat (2) aus Quarz besteht.
40. Substratanordnung nach einem der Ansprüche 37 bis 39, dadurch gekennzeichnet, daß die Substratschicht (la) Bauelemente und/oder integrierte Schaltungen (6) enthält.
41. Substratanordnung nach einem der Ansprüche 29 bis 40, dadurch gekennzeichnet, daß die Verbindungsschicht (3, 4) eine Oxidschicht oder SiC-Schicht ist.
42. Substratanordnung nach einem der Ansprüche 29 bis 40, dadurch gekennzeichnet, daß die Verbindungsschicht (3, 4) eine Isolatorschicht aus Si02 in reiner oder dotierter Form, insbesondere BSG oder BPSG, ist.
43. Substratanordnung nach einem der Ansprüche 29 bis 42, dadurch gekennzeichnet, daß ein Gas in den kanalförmigen Vertiefungen (5) eingeschlossen ist.
44. Substratanordnung nach Anspruch 43, dadurch gekennzeichnet, daß das Gas ein inertes, ein oxidierendes oder ein reduzierendes Gas ist.
45. Substratanordnung nach Anspruch 43, dadurch gekennzeichnet, daß das Gas ein für eine Dichtheitsprüfung der Verbindung der Substrate geeignetes Gas, insbesondere Helium, enthält.
46. Substratanordnung nach Anspruch 43, dadurch gekennzeichnet, daß in den kanalförmigen Vertiefungen (5) ein der Silizium-Dotierung dienendes Gas, wie PH3, P0C1 oder B2H6, eingeschlossen ist.
47. Substratanordnung nach einem der Ansprüche 29 bis 46, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) ganz oder partiell auf lateral ausgerichteten Flächen mit einem dünnen Metallbelag beschichtet sind.
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