WO1999038119A1 - Procede et dispositif de conversion d'image - Google Patents

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WO1999038119A1
WO1999038119A1 PCT/JP1999/000143 JP9900143W WO9938119A1 WO 1999038119 A1 WO1999038119 A1 WO 1999038119A1 JP 9900143 W JP9900143 W JP 9900143W WO 9938119 A1 WO9938119 A1 WO 9938119A1
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WO
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output
pixel data
input
filtering
image signal
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Application number
PCT/JP1999/000143
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English (en)
French (fr)
Inventor
Kazushi Nozawa
Tsutomu Muraji
Satoshi Hirotsune
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
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Priority to US09/367,633 priority patent/US6348926B1/en
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas

Definitions

  • the present invention relates to an image conversion method and an image conversion apparatus for performing image signal processing for displaying image signals of various types on a matrix-type fixed display device such as a liquid crystal display.
  • FIG. 6 shows a block diagram of a conventional image conversion device.
  • frame memories 401 and 403 are randomly accessible, and have a function of switching between horizontal scanning and vertical scanning of a sampled image signal of one frame and outputting it.
  • the vertical conversion filter 402 performs processing for enlarging or reducing the image in the vertical direction.
  • the horizontal conversion filter 404 performs processing for enlarging or reducing the image in the horizontal direction.
  • the address generator 405 generates a horizontal address and a vertical address for the frame memory 401, and both addresses are also supplied to a vertical conversion filter 402.
  • a horizontal address generator 406 generates a horizontal address and a vertical address for the frame memory 403, and both addresses are also supplied to a horizontal conversion filter 404.
  • an input image signal is written into the frame memory 401 in the order of horizontal scanning according to the output of the address generator 405, that is, the write address.
  • the frame memory 401 reads in the order of vertical scanning in accordance with the output of the address generator 405, that is, the reading address, in order to convert horizontal scanning to vertical scanning.
  • the read signal is input to a vertical conversion filter 402 to perform enlargement or reduction in the vertical direction.
  • the address is supplied from the address generator 405 to the vertical conversion filter 402, but the read address of the frame memory 401 changes depending on the contents of the address at this time.
  • the filter characteristics of the vertical conversion filter 402 can be controlled (changed). In other words, by giving an address, the filter characteristics (filtering content) can be changed according to the vertical position.
  • the output of the vertical conversion filter 402 is written to the frame memory 403 in the output order according to the output of the address generator 406, that is, the write address.
  • the frame memory 403 performs reading in the order of horizontal scanning in accordance with the output of the address generator 406, that is, the reading address, in order to convert vertical scanning to horizontal scanning.
  • the image signal output from the frame memory 403 returns to the state of horizontal scanning and vertical scanning of the input image signal input to the frame memory 4Q1, and the signal read from the frame memory 403 Is input to the horizontal conversion filter to enlarge or reduce in the horizontal direction.
  • the address is supplied from the end address generator 406 to the horizontal conversion filter 404, and the read address of the frame memory 403 is changed according to the contents of the address at this time, and the horizontal level is further changed.
  • Conversion filter 4 0 4 Filter characteristics can also be controlled (changed). That is, by giving an address, the filter characteristics (filtering content) can be changed according to the horizontal position.
  • filtering here mainly means interpolation processing in pixel conversion, but in a broad sense also includes band limiting processing and aperture processing.
  • the input image signal is a 60 GHz signal of XGA (102 4 dots wide x 768 dots high) and the 4-tap filtering means is used
  • the pixel data Since the cycle speed is 65 MHz, it is necessary to access the frame memory at 260 MHz to read out pixel data.
  • An object of the present invention is to provide an image conversion method and an image conversion apparatus for realizing an image conversion process by a filtering process of a multi-tap configuration without increasing the speed of a memory used, and a liquid crystal projector. It is.
  • the image conversion method is a method for generating an output image signal by performing a filtering process using a plurality of continuous pixel data of a sampled input image signal.
  • the pixel data for the memory is stored in the first storage means, and more continuous pixel data including a plurality of continuous pixel data necessary for the filtering process is stored from the first storage means.
  • Read in advance and store it in the second storage means select a plurality of continuous pixel data required for the filtering process from the second storage means, and perform filtering using the selected plurality of pixel data.
  • the output image signal is generated by processing.
  • a plurality of continuous pixel data can be output from the first storage means by one access, and necessary pixel data can be selected from the second storage means.
  • Image conversion that does not require high-speed access can be realized.
  • the image conversion apparatus is configured to generate an output image signal by performing a filtering process using a plurality of continuous pixel data of a sampled input image signal.
  • a filtering unit that generates the output image signal from the input unit; a coupling unit that receives the input image signal as an input and combines and outputs the input image signal for each of a plurality of continuous pixel data; and an output of the coupling unit.
  • a first storage means for storing pixel data of approximately one frame as an input, and an output of the first storage means as an input, the first storage means being more than the number of a plurality of continuous pixel data required by the filtering means.
  • a second storage means for storing and outputting a large number of consecutive pixel data, and an output from the second storage means as an input
  • Selecting means for selecting and outputting a plurality of continuous pixel data required in step (a)
  • a pre-calculated address data for controlling the output of the first storage means and a filter coefficient for controlling the filter coefficient of the filtering means.
  • third storage means for storing and outputting the calculated control data, wherein the filtering means outputs the output of the selection means. And inputting more pixel data than the pixel data required by the filtering means by the address data in the third storage means. I do.
  • a plurality of continuous pixel data can be output from the first storage unit by one access, and necessary pixel data can be selected by the second storage unit and the selection unit.
  • Image conversion using filtering with a multi-tap configuration that does not require high-speed memory access can be realized, and high-quality image conversion processing can be realized.
  • the data stored in the third storage means is calculated in advance based on the desired scale-down conversion and scale-up conversion magnifications, thereby enabling conversion at various magnifications.
  • the image conversion apparatus is configured to generate an output image signal by performing a filtering process using a plurality of continuous pixel data of the sampled input image signal;
  • a filtering unit that generates an output image signal from pixel data;
  • a coupling unit that receives the input image signal as an input and combines and outputs the input image signal for each of a plurality of continuous pixel data; and an output of the coupling unit.
  • first, second, and third storage means for storing pixel data for approximately one frame, and outputs of the first, second, and third storage means as inputs, and any one of the inputs is used.
  • a first selecting means for selecting and outputting, and an output of the first selecting means as an input, wherein the number of the plurality of pieces of continuous pixel data required by the filtering means is smaller than The stores and outputs the Ku successive pixel data
  • a second storage unit that receives an output of the fourth storage unit as an input, selects and outputs a plurality of continuous pixel data required by the filtering unit, 1. pre-computed address data for controlling the output of the second and third storage means and Fifth storage means for storing and outputting a control data calculated in advance for controlling the filter coefficients, wherein the first, second and third storage means sequentially differ in the input image signal.
  • the pixel data of a frame is repeatedly written, and the first selecting means selects one of the first, second, and third storing means that has completed the writing operation, and
  • the means receives the output of the second selection means as an input, and uses the address data in the fifth storage means to output more pixel data than the first and second pixel data required by the filtering means. And output from the third storage means.
  • a plurality of continuous pixel data can be output from the first, second, and third storage means in one access, and the first, second, and third storage means can output continuous input data. Since pixel data of three consecutive frames of an image signal are stored, it is possible to make the writing speed and reading speed of the pixel data in the first, second and third storage means different from each other. Further, since the required pixel data can be selected by the fourth storage means and the second selection means, the frame frequency conversion and the multi-tap configuration can be performed without increasing the speed of memory access. Image conversion using filtering can be realized, and high image quality of the image conversion can be realized.
  • the storage means for storing the output of the combining means and the storage means for outputting to the first selection means are different, so that Competition between storage and output in the same storage means can be eliminated, and control of the storage means can be simplified. Also, since the data stored in the fifth storage means is calculated in advance based on the desired reduction conversion and enlargement conversion magnification, conversion at various magnifications is possible.
  • the liquid crystal projector has a A filtering unit that generates an output image signal by performing a filtering process using a plurality of pieces of continuous pixel data of the input image signal, wherein the filtering unit generates an output image signal from the plurality of pieces of continuous pixel data; and A coupling unit that receives a signal as input, combines and outputs the input image signal for each of a plurality of continuous pixel data, and stores an output of the coupling unit as input and stores approximately one frame of pixel data.
  • Second and third storage means first output means for receiving an output of the first, second, and third storage means as input, selecting one of the inputs and outputting the selected input, A second means for receiving the output of the selecting means as an input, storing and outputting more continuous pixel data than the number of continuous plural pixel data required by the filtering means;
  • Fifth storage means for storing and outputting pre-calculated address data for controlling the output of the second and third storage means and pre-calculated control data for controlling the filter coefficients of the filtering means;
  • a driving unit that receives an output of the filtering unit as an input and performs processing for displaying; a liquid crystal panel that receives an output of the driving unit as an input and modulates light in accordance with the input; a lamp; Lighting means for turning on the light, light condensing means for condensing light emitted from the lamp and irradiating the liquid crystal panel, Projecting means for projecting the passed light, wherein the first, second and third storage means repeatedly write pixel data of sequentially different frames of the input image signal, and wherein the first selecting means 1, one of the second and third storage means that has completed the write operation is selected, and the filtering means receives the output
  • a plurality of continuous pixel data can be output from the first, second, and third storage means in one access, and the first, second, and third storage means can output continuous input data. Since pixel data of three consecutive frames of an image signal are stored, it is possible to make the writing speed and the reading speed of the pixel data to the first, second and third storage means different from each other. Further, since the required pixel data can be selected by the fourth storage means and the second selection means, the frame frequency conversion and the filtering by the multi-tap configuration can be performed without increasing the speed of memory access. It is possible to realize a high-quality liquid crystal projector that performs image conversion using the image.
  • the storage means for storing the output of the combining means and the storage means for outputting to the first selection means are different, so that Competition between storage and output in the same storage means can be eliminated, and control of the storage means can be simplified. Also, since the data stored in the fifth storage means is calculated in advance based on the desired reduction conversion and enlargement conversion magnification, conversion at various magnifications is possible.
  • FIG. 1 is a block diagram showing a configuration of an image conversion device according to a first embodiment of the present invention
  • FIG. 2 is an explanatory diagram for explaining an image conversion operation
  • FIG. 3 is a second embodiment of the present invention.
  • FIG. 4 is a block diagram illustrating the configuration of an image conversion apparatus according to an embodiment of the present invention
  • FIG. 4 is an explanatory diagram illustrating the operation of image conversion
  • FIG. 5 is a block diagram illustrating the configuration of an image conversion apparatus according to a third embodiment of the present invention
  • Figure 6 shows the conventional image conversion process.
  • FIG. 2 is a block diagram illustrating a configuration of an image conversion device that performs the operation.
  • FIG. 1 is a block diagram showing a configuration of an image conversion device according to a first embodiment of the present invention.
  • an input image signal is supplied to an input terminal 101.
  • the filtering circuit 106 has a function as filtering means for generating an output image signal from a plurality of continuous pixel data.
  • the coupling circuit 102 has a function as coupling means for coupling and outputting the input image signal input from the input terminal 101 for each of a plurality of continuous pixels.
  • the first storage element 103 has a function as first storage means for storing the output of the coupling circuit 102 for substantially one frame.
  • the second storage element 1 Q 4 stores and outputs more continuous pixel data than the number of pixel data required by the filtering circuit 106 from the output of the first storage element 103.
  • the selection circuit 105 has a function as selection means for selecting pixel data required by the filtering circuit 106 from the output of the second storage element 104 and outputting the selected pixel data to the filtering circuit 106.
  • the third memory element 107 is a pre-calculated address data for controlling the output of the first memory element 103 and a pre-calculated control data for controlling the filter coefficient of the filtering circuit 106. It has a function as a third storage means for storing and outputting evening. From the output terminal 108, the image conversion output of the filtering circuit 106 is taken out.
  • the filtering circuit 106 receives the output of the selection circuit 105 as an input, and uses the address data in the third storage element 107 to store the data. More pixel data than required by the filter ring circuit 106 is output from the first storage element 103.
  • the filtering circuit 106, the coupling circuit 102, the first and second storage elements 103, 104, and the like have the following configuration. I have.
  • the filtering circuit 106 is a four-pass filtering circuit that generates an output image signal using four consecutive pixel data.
  • This 4-tap filtering circuit is a circuit that obtains one output signal from four input signals. The values (coefficients) that can be set individually for each of the four input signals are set for each One output signal is generated by adding up the results of each multiplication.
  • the combining circuit 102 is a circuit that combines and outputs the four pieces of pixel data for every four pieces of continuous pixel data.
  • This coupling circuit 102 is a circuit in which four storage elements that are shifted for each pixel are arranged in series, and the outputs of the four storage elements are coupled (parallelized) at a cycle of every four pixels. It is. For example, if one pixel has 8 bits of data, the combined data will be 32 bits of data.
  • the first storage element 103 is a frame memory that can be randomly accessed.
  • the second storage element 104 is a register that stores and outputs eight pixel data.
  • the input image signal is sequentially and periodically input from the input terminal 101 to the coupling circuit 102 as shown as “input image signal” in FIG. 2 (a). 3 4).
  • the coupling circuit 102 inputs its input to four consecutive pixel data D 1 1 to D14, D15 to D18, D19 to D22, D23 to D26, D27 to D30, D31 to D34 Output (combined signals C 1 to C 6).
  • the coupling signals C 1 to C 6 output from the coupling circuit 102 are each 32 bits. Width signal.
  • the first storage element 103 has addresses 1 to 6, which increase by one each time the coupling circuit 102 performs the coupling operation.
  • the coupling signals C1 to C6 output from the coupling circuit 102 are stored, respectively.
  • the pixel data required by the filtering circuit 106 is set every three pixels, as shown in Fig. 2 (e) as "Contents of signals required for filtering".
  • 4 pixel data which is a sequence of These four pixel data are always stored in one storage address or two consecutive storage addresses, as shown in Fig. 2 (f) as "storage addresses where signals required for filtering exist”. ing.
  • Fig. 2 (d) shows the correspondence between the signal range required for filtering and the pixel data of the "input image signal" in Fig. 2 (a) for each pixel of the "converted image signal”. And shown in parentheses.
  • the third storage element 107 contains four consecutive pixel data required by the filtering circuit 106 as shown in FIG. 2 (g) as “storage address of output signal”.
  • One of the stored addresses in this example, the address with the larger number is calculated and stored in advance for each pixel of the “converted image signal” shown in FIG. 2 (d).
  • the first storage element 103 stores a signal including pixel data required by the filtering circuit 106 in accordance with the data of the address stored and output by the third storage element 107. Is output to the storage element 104 of FIG. This place In this case, the third storage element 107 outputs data at the timing of the pixel interval of the “converted image signal” in FIG. 2D.
  • the second storage element 104 is an output of the first storage element 103 because the second storage element 104 is a circuit that stores and outputs pixel data twice as large as the pixel data combined by the combining circuit 102.
  • the two signals combined by the combining circuit 102 are stored and output.
  • the two signals at this time are, for example, the third signal output from the third memory element 107 as shown in FIG. 2 (h) as the “memory address of the signal input to the selection circuit”.
  • This is a signal output from two different addresses of the first storage element 103, which is updated every time the address data of one storage element 103 changes.
  • the second storage element 104 stores two different latest addresses as described above. That is, the second storage element 104 can store data of two addresses, for example, is composed of a two-stage first-in first-out memory or the like, and the address data output by the third storage element 107 is stored. Each time it changes, the second storage element 104 discards the old data of the storage processing and stores the latest data.
  • the output of the second storage element 104 is the pixel data required by the filtering circuit 106 as shown in FIG. 2 (i) as “the content of the signal input to the selection circuit”. Everything is included.
  • the selection circuit 1 Q5 outputs a pixel necessary for the filtering circuit 106 based on the output of the second storage element 104 input based on the signal given from the third storage element 107. The data is selected and output to the filtering circuit 106.
  • the third storage element 107 stores a 1-to-3 ⁇ reduction conversion.
  • the control data for controlling the filter coefficient of the filtering circuit 106 is also pre-calculated and stored, so that the filtering circuit 106 controls the output of the third storage element 107.
  • an image conversion signal is generated from the input output signal of the selection circuit 105 and output from the output terminal 108.
  • Figure 2 (j) shows that the input image (left) is reduced by 1 to 3 horizontally to become the converted image (right).
  • control data for controlling the filter coefficient in the above means that the four signals are converted into a signal of which phase (information indicating which data is between which data and at which position), and how It is a multiplier value (coefficient) for each of the four signals, which is uniquely determined by whether or not the conversion is performed with various conversion characteristics. Then, a result obtained by multiplying each of the four signals by a multiplier value for the individual signal is added to the output of the filtering circuit 106.
  • pixel data for approximately one frame of the input image signal is stored in the first storage element 1Q3, and more data including a plurality of continuous pixel data necessary for the filtering process is stored.
  • Continuous pixel data is read in advance from the first storage element 103 and stored in the second storage element 104, and a plurality of continuous pixel data necessary for the filtering process are stored in the second storage element 104.
  • An image conversion method that selects pixel data and generates an output image signal by filtering using the selected plurality of pixel data is realized.
  • the output of the coupling circuit 102 is stored in the first storage element 103, and the output of the first storage element 103 is stored.
  • the two signals combined by the coupling circuit 102 are stored in the second storage element 104, which can store the two signals, and the output of the second storage element 104 is selected by the selection circuit 105.
  • Input the selected output to the filtering circuit 106 By performing the image conversion, a plurality of continuous pixel data can be output from the first storage element 103 in one access, and the second storage element 104 and the selection circuit 1 Since the required pixel data can be selected by the setting of 0, the image conversion can be performed by the filtering circuit 106 having a multi-tap configuration that does not require high-speed access to the storage element. In this case, the conversion characteristics can be improved as the number of evenings increases.
  • control data is uniquely determined by the conversion magnification, if the conversion magnification is determined, the control data can be obtained by calculation in advance, and the data stored in the third storage element 103 can be stored in a desired manner.
  • Various magnifications can be converted by pre-calculating them based on the magnifications of the reduction and enlargement conversions.
  • FIG. 3 is a block diagram showing a configuration of an image conversion device according to a second embodiment of the present invention.
  • an input image signal is supplied to an input terminal 201.
  • the filtering circuit 209 has a function as filtering means for generating an output image signal from a plurality of continuous pixel data.
  • the coupling circuit 202 has a function as coupling means for coupling and outputting the input image signal input from the input terminal 201 for every four consecutive pixels.
  • the first, second and third storage elements 203, 204 and 205 serve as first, second and third storage means for storing the output of the coupling circuit 202 for substantially one frame. It has all the functions.
  • the first selection circuit 206 has a function as first selection means for switching and outputting the outputs of the first, second, and third storage elements 203, 204, and 205.
  • the fourth memory element 207 stores and outputs more continuous pixel data than the number of pixel data required in the filtering circuit 209 from the output of the first selection circuit 206. It has a function as storage means of 4.
  • the second selection circuit 2 08 is the fourth storage element 2 0 7
  • the function as a second selecting means for selecting the pixel data required by the filtering circuit 209 from the output of the above and outputting it to the filtering circuit 209 is provided.
  • the fifth storage element 210 is a pre-calculated address data and filtering circuit 20 that controls the inputs and outputs of the first, second and third storage elements 203, 204, 205. It has a function as fifth storage means for storing and outputting the control data for controlling the nine filter coefficients and the control data calculated in advance. From the output terminal 211, the image conversion output of the filtering circuit 209 is taken out.
  • the first, second, and third storage elements 203, 204, and 205 repeatedly write pixel data of sequentially different frames of the input image signal
  • the first selection circuit 206 The first, second, and third storage elements 203, 204, and 205 select one of the storage elements that has completed the write operation, and the filtering circuit 209 selects the second storage element.
  • the output of the circuit 209 is used as an input, and the address data in the fifth storage element 210 is used to output more pixel data than the pixel data required in the finlettering circuit 209. And output from the third storage elements 203, 204, and 205.
  • the filtering circuit 209, the coupling circuit 202, and the first, second, third and fourth storage elements 203, 204, 205 , 207 have the following configuration. That is, the filtering circuit 209 is a 4-tap filtering circuit that generates an output image signal using four consecutive pixel data. This filtering circuit 209 is the same as the filtering circuit 106 described in the first embodiment.
  • the combining circuit 202 is a circuit that combines and outputs every four consecutive pixel data. This coupling circuit 202 is similar to the coupling circuit 102 described in the first embodiment.
  • the first, second, and third storage elements 203, 204, and 205 are frame memories that can be accessed at random.
  • the fourth storage element stores and outputs eight pixel data.
  • the input image signal is sequentially and periodically input from the input terminal 201 to the coupling circuit 202 as shown as “input image signal” in FIG. 2 (a). 3 4).
  • the coupling circuit 202 converts its input into four consecutive pixel data D 11 to D 14, D 15 to D 18, D19 to D22, D23 to D26, D27 to D30, and D31 to D34 are combined and output (combined signals C1 to C6).
  • the coupling signals C 1 to C 6 output from the coupling circuit 202 each have 32 bits. Width signal.
  • the output of the coupling circuit 202 is connected to one of the first, second, and third storage elements 203, 204, 205 by the output of the fifth storage element 210 for approximately one frame. Minutes.
  • the output of the coupling circuit 202 is increased by three each time the coupling circuit 202 performs the coupling operation, for example, as shown as “memory address” in FIG. It is stored at the address of one of the elements 203, 204, and 205.
  • the fifth storage element 210 includes four consecutive pixel data required by the filtering circuit 209 as shown as “storage address of output signal” in FIG. 2 (g).
  • the address of one of the stored addresses in this example, the address with the larger number, is calculated and stored in advance for each pixel of the "converted image signal" shown in FIG. 2 (d).
  • the first, second, and third storage elements 203, 204, and 205 store any one of the storage elements according to the address data stored and output by the fifth storage element 210.
  • the stored data is output to the first selection circuit 206.
  • the fifth storage element 210 outputs data at the timing of the pixel interval of the “converted image signal” in FIG. 2D. That is, the address content changes for each pixel data of the image signal to be converted and output.
  • the first selection circuit 206 includes the first, second, and third storage elements 203, 204, which are output by the address storage which is the output of the fifth storage element 210. , 205 is selected, and a signal including the pixel data required by the filtering circuit 209 is output to the fourth storage element 207.
  • the first selection circuit 206 described above is controlled based on the result of determining the magnitude relationship between the frame period of the input signal and the frame period of the converted signal.
  • the control in this case includes not only the control of the selection of the first selection circuit 206 but also the coupling circuit. It also controls which of the first to third storage elements 203, 204, and 205 outputs the 202 output. Also, this control changes with the frame period, and the two selections are made different.
  • the fourth storage element 207 is a circuit that stores and outputs pixel data twice as large as the pixel data combined by the combining circuit 202, it is an output of the first selection circuit 206. Two signals combined by the combining circuit 202 can be stored and output.
  • the two signals at this time are the first and second signals output from the fifth storage element 210, as shown in FIG. 2 (h) as “the storage address of the signal input to the selection circuit”. And the first, second, and third storages output by two different address data that are updated each time the address data of the third storage element 203, 204, 205 changes. This is the output signal of one of the elements 203, 204, and 205.
  • the configuration and operation of the fourth storage element 207 are the same as those described in the first embodiment. Therefore, as shown in FIG. 2 (i) as “contents of signals input to the selection circuit”, the output of the fourth storage element 207 becomes “signal necessary for filtering” in FIG. 2 (e). Of the pixel data necessary for the filtering circuit 209.
  • the second selection circuit 208 selects the pixel data required by the filtering circuit 209 from the input output of the fourth storage element 207, and the filtering circuit 209 Output to The selecting operation of the second selecting circuit 208 is the same as that of the selecting circuit 105 described in the first embodiment.
  • control data for controlling the filter coefficient of the filtering circuit 209 in the case of performing 1Z3 times reduction conversion is also calculated in advance as in the previous embodiment.
  • the filtering circuit 209 stores the control data as the output of the fifth storage element 210.
  • an image conversion signal is generated from the input output signal of the second selection circuit 208 and output from the output terminal 211.
  • Figure 2 (j) shows that the input image (left) is reduced by 1Z3 horizontally to become the converted image (right).
  • the operation of the first, second, and third storage elements 203, 204, and 205 based on the address data output from the fifth storage element 210 will be described using an input image signal. This is performed with reference to FIG. 4 by taking as an example a case where the frame frequency is converted to 5/4 times.
  • the input image signal is input to the coupling circuit 202 from the input terminal 201 in the order of frame number, as shown as "contents of the frame of the input image signal" in FIG. 4 (a).
  • the first storage element 203 is numbered “1”
  • the storage element 204 of this example is numbered “2”
  • the third storage element is numbered “3”.
  • the output of the coupling circuit 202 is divided into three storage elements 203, 2 in order for each frame period of the input image signal. It is stored in one of 0 4 and 2 0 5.
  • the fifth storage element 210 has three storage elements 203, 200 for each frame cycle of the output image signal. The address data for selecting one of the storage elements different from the storage element storing the above-mentioned storage element is output.
  • the first, second, or third storage element 203, 204, or 205 selected by the address data of the fifth storage element 210 is shown in FIG.
  • the stored signal is output according to the address data of the fifth storage element 210.
  • pixel data for approximately one frame of the input image signal is stored in any of the first, second and third storage elements 203, 204 and 205, and filtering is performed. More consecutive pixel data, including multiple consecutive pixel data required for processing, is pre-selected from any of the first, second, and third storage elements 203, 204, and 205.
  • the image signal shown as “frame content of input image signal” in FIG. 4 (a) is converted into the image signal shown as “frame content of output image signal” in FIG. 4 (d). Also, the frame period can be converted.
  • the output of the coupling circuit 202 is connected to the first, second, and third storage elements 203, 204, and 205.
  • the output of the first, second, and third storage elements 203, 204, and 205 can be stored for two signals coupled by the coupling circuit 202. 4 is stored in the storage element 207, the output of the fourth storage element 207 is selected by the second selection circuit 209, and the selected output is input to the filtering circuit 209 to perform image conversion.
  • third storage elements 203, 204, and 205 store pixel data of three consecutive frames of a continuous input image signal, and the first, second, and third storage elements 2 0 3, 2 It is possible to make the writing speed and reading speed of pixel data to 0 4 and 205 different from each other, and the fourth storage element 207 and the second selection circuit Since the required pixel data can be selected by the setting of 209, the image conversion and the frame period conversion can be performed by the filtering circuit 309 having a multi-tap configuration that does not require high-speed access to the storage element.
  • the storage element that stores the output of the coupling circuit 202 and the first selection circuit Since the storage element to be output to 206 is different, competition between storage and output in the same storage element can be eliminated, and control of the storage element can be simplified.
  • the data stored in the fifth storage element 210 is pre-calculated based on the desired reduction / enlargement conversion magnification. It is possible to change the magnification.
  • FIG. 5 is a block diagram showing a configuration of a liquid crystal projector according to a third embodiment of the present invention.
  • an input image signal is supplied to an input terminal 301.
  • the filtering circuit 309 has a function as filter means for generating an output image signal from a plurality of continuous pixel data.
  • the combining circuit 302 functions as a combining unit that combines the input image signal input from the input terminal 301 with every four consecutive pixels and outputs the combined image signal.
  • the first, second and third storage elements 303, 304 and 305 serve as first, second and third storage means for storing the output of the coupling circuit 302 for approximately one frame. Has functions.
  • the first selection circuit 303 has a function as a first selection means for switching and outputting the outputs of the first, second, and third storage elements 303, 304, and 305.
  • the fourth memory element 307 stores and outputs more continuous pixel data than the number of pixel data required by the filtering circuit 309 from the output of the first selection circuit 306. It has a function as a storage means.
  • the second selection circuit 308 is connected to the output of the fourth storage element 307.
  • the filter circuit 309 has a function as a second selecting means for selecting necessary pixel data in the filtering circuit 309 from the force and outputting the selected pixel data to the filtering circuit 309.
  • Fifth storage means 310 is a pre-calculated address data and filtering circuit 3 for controlling the input and output of first, second and third storage elements 303, 304, 305. It has a function as fifth storage means for storing and outputting previously calculated control data for controlling the filter coefficient of 09.
  • the driving circuit 311 has a function as driving means for displaying the image conversion output of the filtering circuit 309 on the liquid crystal panel 312.
  • the lamps 3 13 are light sources for display.
  • the lighting circuit 314 has a function as lighting means for lighting the lamp 313.
  • the condenser lens 315 has a function as a condenser that collects the light emitted from the lamp 313.
  • the projection lens 316 has a function as a projection unit that projects the light that has been condensed by the condenser lens 313 and passed through the liquid crystal panel 312.
  • the first, second, and third storage elements 303, 304, and 305 repeatedly write pixel data of sequentially different frames of the input image signal
  • the first selection circuit 303 One of the first, second, and third storage elements 303, 304, and 305 selects one of the storage elements that has completed the write operation, and the filtering circuit 309 selects the second storage element.
  • the output of the circuit 308 is input, and the address data in the fifth storage element 310 causes the first, second, and second pixels to store more pixel data than is required by the filter circuit 309.
  • the output is made from the three storage elements 303, 304, and 305.
  • circuits before the filtering circuit 309 are the same as those in the image conversion device of FIG.
  • the liquid crystal projector performs the conversion of the frame period of the image and the reduction conversion of 1/3 times in the horizontal direction.
  • the operation will be described with reference to FIGS.
  • the filtering circuit 309 and the coupling circuit 302 and the first, second, third and fourth storage elements 303, 304, 305 The structure is as follows: That is, the filtering circuit 309 is a four-stage filtering circuit that generates an output image signal using four consecutive pixel data.
  • the configuration and operation of the filtering circuit 309 are the same as those of the filtering circuits 106 and 209 of the first or second embodiment.
  • the combining circuit 302 is a circuit that combines and outputs every four consecutive pixel data.
  • the coupling circuit 302 has the same configuration and operation as the coupling circuits 102 and 202.
  • the first, second, and third storage elements 303, 304, and 305 are frame memories that can be randomly accessed.
  • the fourth storage element 307 is a register that stores and outputs eight pixel data.
  • the input image signal is sequentially and periodically input from the input terminal 301 to the coupling circuit 302 as shown as “input image signal” in FIG. 2 (a). 3 4).
  • the coupling circuit 302 inputs its input to four consecutive pixel data D 11 to D 14, D 15 to D 18, D 19 to D 22, D 23 to D 26, D 27 to D 30, and D 31 to D 34 are combined and output (combined signals C 1 to C 6).
  • the coupling signals C1 to C6 output from the coupling circuit 302 are 32 bits wide. Signal.
  • the output of the coupling circuit 302 is output by the output of the fifth storage element 310 to one of the first, second and third storage elements 303, 304, 305 for approximately one frame. Minutes. At this time, the output of the coupling circuit 302 is increased by three each time the coupling circuit 302 performs the coupling operation, for example, as shown as “memory address” in FIG. It is assigned to the address of element 303, 304, or 305.
  • Fig. 2 (e) When performing 1 / 3-fold reduction conversion, as shown in Fig. 2 (e) as “Contents of signals required for filtering", the pixel data required by the filtering circuit 309 is 3 pixels. It is a continuous four pixel image every other pixel. These four pixel data are always stored in one storage address or two consecutive storage addresses, as shown in Fig. 2 (f) as “storage addresses where signals required for filtering exist”. ing. Note that Fig. 2 (d) shows the correspondence between the signal range required for filtering and the pixel data of the "input image signal" in Fig. 2 (a) for each pixel of the "converted image signal”. And shown in parentheses.
  • the fifth storage element 310 contains four consecutive pixel data required by the filtering circuit 309 as shown in FIG. 2 (g) as “storage address of output signal”.
  • the address of one of the stored addresses in this example, the address with the larger number, is calculated and stored in advance for each pixel of the “converted image signal” shown in FIG. 2D.
  • the first, second, and third storage elements 303, 304, and 305 can store one of the storage elements based on the data at the address stored and output by the fifth storage element 310.
  • the stored data is output to the first selection circuit 310.
  • the fifth storage element 310 outputs data at the timing of the pixel interval of the “converted image signal” shown in FIG. 2D. That is, the address content changes for each pixel data of the image signal to be converted and output.
  • the first selection circuit 360 is configured to output an address which is an output of the fifth storage element 310. Of the first, second, and third storage elements 303, 304, and 305, which are output by the scan data, and the pixel data required by the filtering circuit 309 is selected. The included signal is output to the fourth storage element 307.
  • the above-described first selection circuit 303 is controlled based on a determination result of the magnitude relationship between the frame period of the input signal and the frame period of the converted signal.
  • the control in this case includes not only the control of the selection of the first selection circuit 303 but also the output of the coupling circuit 302 to the first to third storage elements 303, 304, and 305. It also controls which to do. Also, this control changes with the frame period, and the two selections are made different.
  • the fourth storage element 307 is a circuit that stores and outputs pixel data twice as large as the pixel data combined by the combining circuit 302, it is the output of the first selection circuit 306. Two signals combined by the combining circuit 302 can be stored and output.
  • the two signals at this time are the first and second signals output from the fifth storage element 310, as shown in FIG. 2 (h) as “the storage address of the signal input to the selection circuit”. And the first, second, and third data output by two different address data, which are updated each time the address data of the third memory element 303, 304, 305 changes.
  • 3 is an output signal of any one of the storage elements 303, 304, and 305.
  • the second selection circuit 308 selects pixel data required by the filtering circuit 309 from among the input outputs of the fourth storage element 307, Output to the filtering circuit 309.
  • the selection operation of the second selection circuit 308 is the same operation as the selection circuit 105 described in the first embodiment.
  • control data for controlling the filter coefficient of the filtering circuit 309 in the case of performing 1Z3 times reduction conversion is calculated in advance similarly to the previous embodiment.
  • the filtering circuit 309 uses the control data, which is the output of the fifth storage element 310, to output the image from the input output signal of the second selection circuit 308.
  • the conversion signal is generated and output to the drive circuit 311.
  • FIG. 2 (j) shows that the input image image (left side) is reduced by 1/3 horizontally and becomes a converted image image (right side).
  • the drive circuit 311 performs gamma processing for optimizing contrast and inversion processing for AC drive in order to display the input image conversion signal on the liquid crystal panel 312.
  • Output to The liquid crystal panel 312 forms an optical image in which the light transmittance changes according to the input from the drive circuit 311.
  • the lamp 313 is lit by the lighting circuit 314 and emits light.
  • the light radiated from the lamp 3 13 is condensed by the condenser lens 3 15 and irradiated on the liquid crystal panel 3 12.
  • the projection lens 316 collects and projects the light emitted from the condenser lens 315 and passed through the optical image of the liquid crystal panel 316.
  • the operation of the first, second, and third storage elements 303, 304, and 305 based on the address data output from the fifth storage element 310 will be described with reference to the input image signal. This is performed with reference to FIG. 4 by taking as an example a case where the frame frequency is converted to 5/4 times.
  • FIG. 4 (a) As shown in FIG. 4 (a) as “contents of frame of input image signal”, input circuit 301 is connected to input circuit 301 from input terminal 301 in the order of frame number. Entered in 2.
  • FIG. 4 (b) showing “memory selected for input”
  • FIG. 4 (c) showing “memory selected for output”
  • the first storage element 303 is numbered “1”
  • the storage element 304 of this example is numbered “2”
  • the third storage element is numbered “3”.
  • the output of the coupling circuit 302 is divided into three storage elements 303, 3 in order for each frame period of the input image signal. It is stored in one of 0 4 and 3 0 5.
  • the fifth storage element 310 has three storage elements 3 0 3 and 3 0 for each frame cycle of the output image signal. Address data for selecting one of the storage elements other than the storage element storing the above-mentioned storage element is output.
  • the first, second, or third storage element 303, 304, or 305 selected by the address data of the fifth storage element 310 is shown in FIG. As shown as “contents of signal frame”, the stored signal is output according to the address data of fifth storage element 310.
  • pixel data for approximately one frame of the input image signal is stored in any of the first, second and third storage elements 303, 304, and 305, and filtering is performed. More continuous pixel data, including the continuous multiple pixel data required for processing, is stored in one of the first, second, and third storage elements 303, 304, and 305. Selectively read in advance and store it in the fourth storage element 307, select a plurality of continuous pixel data necessary for the filtering process from the fourth storage element 307, and select An image conversion method for generating an output image signal by filtering using the plurality of pieces of pixel data is realized.
  • the frame of the input image signal is displayed as shown in Fig. 4 (a).
  • the frame period can be converted such that the image signal shown as “frame content” is converted to the image signal shown as “frame content of output image signal” in FIG. 4 (d).
  • the output of the coupling circuit 302 is connected to the first, second, and third storage elements 303, 304, and 305.
  • the output of the first, second, and third storage elements 303, 304, and 305 can be stored for two signals combined by the combining circuit 302. 4 is stored in the storage element 307, the output of the fourth storage element 307 is selected by the second selection circuit 308, and the selected output is input to the filtering circuit 309 to perform image conversion.
  • a plurality of continuous pixel data can be output from the first, second, and third storage elements 303, 304, and 305 by a single access.
  • third storage elements 203, 204, and 205 store pixel data of three consecutive frames of a continuous input image signal, and the first, second, and third storage elements 2 0 3,
  • the writing speed and the reading speed of pixel data to 204 and 205 can be made different, and the fourth storage element 3107 and the second selection circuit
  • a liquid crystal projector that performs image conversion and frame period conversion using a multi-tap filtering circuit 309 that does not require high-speed access to storage elements is required. It can be realized.
  • the storage element storing the output of the coupling circuit 302 and the first selection circuit Since the storage element to be output to 106 is different from the storage element, competition between storage and output in the same storage element can be eliminated, and control of the storage element can be simplified.
  • the information is stored in the fifth storage element 310. Since the data is calculated in advance based on the desired reduction / enlargement conversion magnification, various magnification conversions are possible.
  • the data stored in the fifth storage element 310 is reduced and converted for each line of the image signal for trapezoidal distortion generated during oblique projection so that the projection lens is not parallel to the screen.

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Description

明 細 書 画像変換方法および画像変換装置 技術分野
本発明は、 液晶ディスプレイ等のマ卜リクス型固定表示デバイスに、 さまざまな方式の画像信号を表示するための画像信号処理を行う画像変 換方法および画像変換装置に関するものである。 背景技術
マ卜リクス型固定表示デバイスにさまざまな方式の画像信号を表示す る方法としては、 例えば、 画像解析ハンドブック （東京大学出版会） に 示されるように、 最近傍法、 線形補間法、 3値畳み込み近傍法などが用 いられている。 その具現化手段としては、 例えば米国特許明細書第 4, 6 31， 450号に開示されているように、 外部にランダムアクセス可能なメモ リを用いる方法などがある。
図 6に従来の画像変換装置のブロック図を示す。 図 6において、 フレ —ムメモリ 4 0 1， 4 0 3は、 ランダムアクセス可能で、 サンプリング された 1フレームの画像信号の水平走査と垂直走査を転換して出力する 機能を有する。 垂直変換フィルタ 4 0 2は画像の垂直方向の拡大または 縮小のための処理を行う。 水平変換フィルタ 4 0 4は画像の水平方向の 拡大または縮小のための処理を行う。 ア ドレス発生器 4 0 5は、 フレー ムメモリ 4 0 1用の水平ァドレスおよび垂直ァドレスを発生し、 両ァド レスは垂直変換フィルタ 4 0 2へも与えられる。 了ドレス発生器 4 0 6 は、 フレームメモリ 4 0 3用の水平ァドレスおよび垂直ァドレスを発生 し、 両ァドレスは水平変換フィルタ 4 0 4へも与えられる。 つぎに、 この画像変換装置の動作を説明する。 この画像変換装置では、 まず入力画像信号を、 ァドレス発生器 4 0 5の出力、 つまり書き込みァ ドレスに従ってその水平走査の順にフレームメモリ 4 0 1に書き込む。 フレームメモリ 4 0 1は、 水平走査を垂直走査に転換するために、 アド レス発生器 4 0 5の出力、 つまり読み出しァドレスに従って垂直走査の 順に読み出しを行う。
その読み出された信号を垂直変換フィルタ 4 0 2に入力して、 垂直方 向に拡大または縮小を行う。 この場合、 ア ドレス発生器 4 0 5からア ド レスが垂直変換フィルタ 4 0 2へ供袷されているが、 このときのアドレ スの内容によって、 フレームメモリ 4 0 1の読み出しァ ドレスを変化さ せ、 さらに垂直変換フィルタ 4 0 2のフィルタ特性も制御 （変化） する ことができる。 つまり、 ア ドレスを与えることによって、 垂直位置に応 じてフィルタ特性 （フィルタリング内容） を変化させることができる。 つぎに、 垂直変換フィルタ 4 0 2の出力を、 ァ ドレス発生器 4 0 6の 出力、 つまり書き込みァドレスに従ってその出力順にフレームメモリ 4 0 3に書き込む。 フレームメモリ 4 0 3は、 垂直走査を水平走査に転換 するために、 ァドレス発生器 4 0 6の出力、 つまり読み出しア ドレスに 従って、 水平走査の順に読み出しを行う。
このフレームメモリ 4 0 3により出力される画像信号は、 フレームメ モリ 4 Q 1に入力された入力画像信号の水平走査と垂直走査の状態に戻 そして、 フレームメモリ 4 0 3より読み出された信号を水平変換フィ ル夕 4 0 4に入力して、 水平方向に拡大または縮小を行う。 この場合、 了ドレス発生器 4 0 6からァドレスが水平変換フィルタ 4 0 4へ供給さ れている力く、 このときのァドレスの内容によって、 フレームメモリ 4 0 3の読み出しァドレスを変化させ、 さらに水平変換フィルタ 4 0 4のフ ィルタ特性も制御 （変化） することができる。 つまり、 アドレスを与え ることによって、 水平位置に応じてフィルタ特性 （フィルタリング内容） を変化させることができる。
しかしながら、 上記従来例の構成では、 処理に必要となる画素データ の数が多い、 多タツプ構成のフィルタリング手段を使用する場合におい ては、 その画素データをフレームメモリより読み出すためのメモリアク セスを、 画素データの周期速度に対して、 フィル夕リング手段のタップ 数を乗じた速度で行う必要がある。
なお、 フィルタリ ングというのは、 ここでは主に、 画素変換における 内挿処理を意味しているが、 広い意味では、 帯域制限処理、 アパーチャ 処理等も含まれる。
例えば、 入力画像信号が X G A (横 1 0 2 4 ドッ 卜 X縦 7 6 8 ドッ ト） の 6 0 H zの信号であり、 4タップのフィル夕リング手段を使用する場 合では、 画素データの周期速度は 6 5 M H zであるから、 2 6 0 M H z でフレームメモリをアクセスして画素データを読み出す必要がある。
このような高速度でメモリをアクセスすることは、 現在のメモリのス ペックから考えると、 非常に困難であるため、 実現化に問題があった。 発明の開示
本発明は、 使用するメモリの高速化を必要としないで、 多タップ構成 のフィルタリング処理による画像変換処理を実現する画像変換方法およ び画像変換装置ならびに液晶プロジェクタを提供することを目的とする ものである。
本発明の請求項 1記載の画像変換方法は、 サンプリングされた入力画 像信号の連続する複数の画素データを使用したフィルタリング処理によ つて出力画像信号を生成する方法であり、 前記入力画像信号の略 1フレ —ム分の画素データを第 1の記憶手段に記憶し、 前記フィルタリング処 理に必要な連続する複数の画素データを含んだ、 より多くの連続する画 素デー夕を前記第 1の記憶手段からあらかじめ読み出して、 第 2の記憶 手段に記憶し、 前記第 2の記憶手段から前記フィルタリング処理に必要 な連続する複数の画素デー夕を選択し、 選択された複数の画素デ一夕を 使用したフィルタリング処理によつて前記出力画像信号を生成すること を特徴とする。
上記の方法によって、 第 1の記憶手段から 1度のアクセスにより連続 する複数の画素データを出力でき、 また、 第 2の記憶手段から必要な画 素デ一夕を選択できるようになるため、 メモリアクセスの高速化を必要 としない画像変換を実現することができる。
また、 本発明の請求項 3記載の画像変換装置は、 サンプリングされた 入力画像信号の連続する複数の画素データを使用したフィルタリング処 理によって出力画像信号を生成するもので、 前記連続する複数の画素デ 一夕より前記出力画像信号を生成するフィルタリング手段と、 前記入力 画像信号を入力として、 前記入力画像信号を連続する複数の画素データ 毎に結合して出力する結合手段と、 前記結合手段の出力を入力として、 略 1フレーム分の画素データを記憶する第 1の記憶手段と、 前記第 1の 記憶手段の出力を入力とし、 前記フィルタリング手段で必要となる連続 する複数の画素データの数よりも多くの連続する画素デ一夕を記憶して 出力する第 2の記憶手段と、 前記第 2の記憶手段の出力を入力とし、 前 記フィルタリング手段で必要となる連続する複数の画素データを選択し て出力する選択手段と、 前記第 1の記憶手段の出力を制御するあらかじ め計算されたァドレスデータと前記フィルタリング手段のフィルタ係数 を制御するあらかじめ計算された制御データとを記憶して出力する第 3 の記憶手段とを具備し、 前記フィ ルタリング手段は前記選択手段の出力 を入力とし、 前記第 3の記憶手段におけるアドレスデータによって、 前 記フィル夕リング手段で必要となる画素データよりも多くの画素データ を前記第 1の記憶手段より出力させるようにしたことを特徴とする。 上記の構成によって、 第 1の記憶手段から 1度のアクセスにより連続 する複数の画素データを出力でき、 また、 第 2の記憶手段と選択手段と により必要な画素データを選択できるようになるため、 メモリアクセス の高速化を必要としない、 多タツプ構成によるフィルタリ ングを使用し た画像変換を実現することができ、 画像変換処理の高画質化が実現でき る。 また、 第 3の記憶手段に記憶するデータを、 所望の縮小変換、 拡大 変換の倍率に基づいて、 あらかじめ計算されたものとすることで、 様々 な倍率の変換を可能とする。
また、 本発明の請求項 8記載の画像変換装置は、 サンプリングされた 入力画像信号の連続する複数の画素データを使用したフィルタリング処 理によって出力画像信号を生成するものであり、 前記連続する複数の画 素データより出力画像信号を生成するフィルタリング手段と、 前記入力 画像信号を入力として、 前記入力画像信号を連続する複数の画素データ 毎に結合して出力する結合手段と、 前記結合手段の出力を入力として、 略 1フレーム分の画素データを記憶する第 1、 第 2および第 3の記憶手 段と、 前記第 1、 第 2および第 3の記憶手段の出力を入力とし、 いずれ かの入力を選択して出力する第 1の選択手段と、 前記第 1の選択手段の 出力を入力とし、 前記フィルタリング手段で必要となる連続する複数の 画素データの数よりも多くの連続する画素データを記憶して出力する第
4の記憶手段と、 前記第 4の記憶手段の出力を入力とし、 前記フィルタ リ ング手段で必要となる連続する複数の画素デ一夕を選択して出力する 第 2の選択手段と、 前記第 1、 第 2および第 3の記憶手段の出力を制御 するあらかじめ計算されたァドレスデータと前記フィルタリング手段の フィルタ係数を制御するあらかじめ計算された制御デ一夕とを記憶して 出力する第 5の記憶手段とを具備し、 前記第 1、 第 2および第 3の記憶 手段は前記入力画像信号の順次異なるフレームの画素デー夕を繰り返し 書き込み、 前記第 1の選択手段は前記第 1、 第 2および第 3の記憶手段 のうちの書き込み動作を終えたいずれかの記憶手段を選択し、 前記フィ ル夕リング手段は前記第 2の選択手段の出力を入力とし、 前記第 5の記 憶手段におけるァドレスデータによって、 前記フィルタリング手段で必 要となる画素データよりも多くの画素デー夕を前記第 1、 第 2および第 3の記憶手段より出力させるようにしたことを特徴とする。
上記の構成によって、 第 1、 第 2および第 3の記憶手段から 1度のァ クセスにより連続する複数の画素データを出力でき、 また第 1、 第 2お よび第 3の記憶手段が連続した入力画像信号の連続した 3つのフレーム の画素データを記憶しており、 第 1、 第 2および第 3の記憶手段への画 素デ一夕の書き込み速度と読み出し速度とを異ならせることが可能とな り、 また第 4の記憶手段と第 2の選択手段とにより必要な画素デ一夕を 選択できるようになるため、 メモリァクセスの高速化を必要としないで、 フレーム周波数の変換と、 多タップ構成によるフィルタリングを使用し た画像変換とを実現することができ、 画像変換の高画質化を実現できる。 また、 第 1、 第 2および第 3の 3つの記憶手段を使用することにより、 結合手段の出力を記憶する記憶手段と第 1の選択手段へ出力する記憶手 段とを異なるものとしているので、 同一記憶手段での記憶と出力の競合 を排除できて、 記憶手段の制御を簡単化することができる。 また、 第 5 の記憶手段に記憶するデータを、 所望の縮小変換、 拡大変換の倍率に基 づいて、 あらかじめ計算されたものとしているので、 様々な倍率の変換 を可能とする。
また、 本発明の請求項 1 3記載の液晶プロジヱクタは、 サンプリング された入力画像信号の連続する複数の画素データを使用したフィルタリ ング処理によって出力画像信号を生成するもので、 前記連続する複数の 画素データより出力画像信号を生成するフィルタリング手段と、 前記入 力画像信号を入力として、 前記入力画像信号を連続する複数の画素デー 夕毎に結合して出力する結合手段と、 前記結合手段の出力を入力として、 略 1 フレーム分の画素データを記憶する第 1、 第 2および第 3の記憶手 段と、 前記第 1、 第 2および第 3の記憶手段の出力を入力とし、 いずれ かの入力を選択して出力する第 1の選択手段と、 前記第 1の選択手段の 出力を入力とし、 前記フィルタリング手段で必要となる連続する複数の 画素データの数よりも多くの連続する画素データを記憶して出力する第
4の記憶手段と、 前記第 4の記憶手段の出力を入力とし、 前記フィルタ リング手段で必要となる連続する複数の画素デー夕を選択して出力する 第 2の選択手段と、 前記第 1、 第 2および第 3の記憶手段の出力を制御 するあらかじめ計算されたァドレスデータと前記フィルタリング手段の フィルタ係数を制御するあらかじめ計算された制御デ一夕とを記憶して 出力する第 5の記憶手段と、 前記フィルタリング手段の出力を入力とし、 表示するための処理を行う駆動手段と、 前記駆動手段の出力を入力とし て、 その入力に応じて光を変調する液晶パネルと、 ランプと、 前記ラン プを点灯させる点灯手段と、 前記ランプから放射される光を集光して前 記液晶パネルに照射する集光手段と、 前記集光手段からの照射により前 記液晶パネルを通過した光を投射する投射手段とを具備し、 前記第 1、 第 2および第 3の記憶手段は前記入力画像信号の順次異なるフレームの 画素データを繰り返し書き込み、 前記第 1の選択手段は前記第 1、 第 2 および第 3の記憶手段のうちの書き込み動作を終えたいずれかの記憶手 段を選択し、 前記フィルタリ ング手段は前記第 2の選択手段の出力を入 力とし、 前記第 5の記憶手段におけるア ドレスデータによって、 前記フ ィル夕リング手段で必要となる画素データよりも多くの画素データを前 記第 1、 第 2および第 3の記憶手段より出力させるようにしたことを特 徴とする。
上記の構成によって、 第 1、 第 2および第 3の記憶手段から 1度のァ クセスにより連続する複数の画素データを出力でき、 また第 1、 第 2お よび第 3の記憶手段が連続した入力画像信号の連続した 3つのフレーム の画素データを記憶しており、 第 1、 第 2および第 3の記憶手段への画 素データの書き込み速度と読み出し速度とを異ならせることが可能とな り、 また第 4の記憶手段と第 2の選択手段とにより必要な画素データを 選択できるようになるため、 メモリアクセスの高速化を必要としないで、 フレーム周波数の変換と、 多タツプ構成によるフィル夕リングを使用し た画像変換とを行う高画質の液晶プロジェクタを実現することができる。 また、 第 1、 第 2および第 3の 3つの記憶手段を使用することにより、 結合手段の出力を記憶する記憶手段と第 1の選択手段へ出力する記憶手 段とを異なるものとしているので、 同一記憶手段での記憶と出力の競合 を排除できて、 記憶手段の制御を簡単化することができる。 また、 第 5 の記憶手段に記憶するデータを、 所望の縮小変換、 拡大変換の倍率に基 づいて、 あらかじめ計算されたものとしているので、 様々な倍率の変換 を可能とする。 図面の簡単な説明
図 1は本発明の第 1の実施の形態の画像変換装置の構成を示すプロッ ク図、 図 2は画像変換の動作を説明するための説明図、 図 3は本発明の 第 2の実施の形態の画像変換装置の構成を示すプロック図、 図 4は画像 変換の動作を説明するための説明図、 図 5は本発明の第 3の実施の形態 の画像変換装置の構成を示すプロック図、 図 6は従来の画像変換処理を 行う画像変換装置の構成を示すプロック図である。 発明の実施するための最良の形態
以下、 本発明の実施の形態の画像変換方法および画像変換装置と液晶 プロジェク夕とについて、 図面を参照しながら説明する。
〔第 1の実施の形態〕
図 1は本発明の第 1の実施の形態である画像変換装置の構成を示すブ ロック図である。 図 1において、 入力端子 1 0 1には入力画像信号が供 給される。 フィル夕リング回路 1 0 6は連続する複数の画素データより 出力画像信号を生成するフィルタリング手段としての機能を有する。 結 合回路 1 0 2は入力端子 1 0 1より入力された入力画像信号を連続する 複数の画素毎に結合して出力する結合手段としての機能を有する。 第 1 の記憶素子 1 0 3は結合回路 1 0 2の出力を略 1フレーム分記憶する第 1の記憶手段としての機能を有する。 第 2の記憶素子 1 Q 4は第 1の記 憶素子 1 0 3の出力よりフィルタリング回路 1 0 6で必要となる画素デ —夕の数よりも多くの連続する画素データを記憶して出力する第 2の記 憶手段としての機能を有する。 選択回路 1 0 5は第 2の記憶素子 1 0 4 の出力よりフィルタリング回路 1 0 6で必要となる画素データを選択し てフィルタリング回路 1 0 6に出力する選択手段としての機能を有する。 第 3の記憶素子 1 0 7は第 1の記憶素子 1 0 3の出力を制御するあらか じめ計算されたァドレスデータとフィルタリング回路 1 0 6のフィルタ 係数を制御するあらかじめ計算された制御デ一夕とを記憶して出力する 第 3の記憶手段としての機能を有する。 出力端子 1 0 8からはフィル夕 リング回路 1 0 6の画像変換出力が取り出される。
上記において、 フィル夕リング回路 1 0 6は選択回路 1 0 5の出力を 入力とし、 第 3の記憶素子 1 0 7におけるァドレスデータによって、 フ ィル夕リング回路 1 0 6で必要となる画素データよりも多くの画素デ一 タを第 1の記憶素子 1 0 3より出力させるようにしている。
以上のように構成された第 1の実施の形態において、 水平方向に 1 Z 3倍の縮小変換を行う画像変換処理の動作を図 2を参照しながら説明す る。 ただし、 このような画像変換処理のために、 フィルタリング回路 1 0 6と結合回路 1 0 2と第 1および第 2の記憶素子 1 0 3， 1 0 4と力く つぎのような構成となっている。
すなわち、 フィルタリング回路 1 0 6は、 連続する 4つの画素データ を使用して出力画像信号を生成する 4夕ップのフィル夕リング回路であ る。 この 4タップのフィルタリング回路は、 4つの入力信号から 1つの 出力信号を得る回路であり、 入力される 4つの信号の各々に対して個別 に設定できる値 （係数） を、 各々のデ一夕にそれぞれ乗算した結果を全 て足し合わせることで 1つの出力信号を生成するものである。
また、 結合回路 1 0 2は、 連続する 4つの画素データ毎に、 それら 4 つの画素データを結合して出力する回路である。 この結合回路 1 0 2は、 1画素毎にシフ卜する記憶素子を 4個直列に配して、 4画素毎の周期で、 上記 4個の記憶素子の出力を結合化 （並列化） するものである。 例えば、 1画素が 8ビッ 卜のデータであるなら、 結合したデ一夕は 3 2ビッ トの データとなる。
また、 第 1の記憶素子 1 0 3はランダムアクセス可能なフレームメモ リである。 また、 第 2の記憶素子 1 0 4は、 8つの画素データを記憶し て出力するレジスタである。
入力画像信号は、 図 2 ( a ) に 「入力画像信号」 として示すように、 順次周期的に入力端子 1 0 1より結合回路 1 0 2に入力される （画素デ —夕 D 1 1〜D 3 4 ) 。 結合回路 1 0 2は、 図 2 ( b ) に 「結合回路の 出力」 として示すように、 その入力を、 連続する 4つの画素データ D 1 1〜D 1 4， D 1 5〜D 1 8， D 1 9〜D 2 2， D 2 3〜D 2 6， D 2 7〜D 3 0， D 3 1〜D 3 4毎に結合して出力する （結合信号 C 1〜C 6 ) 。 この場合、 例えば入力端子 1 0 1より入力される入力画像信号が 8ビッ 卜幅の信号である時には、 結合回路 1 0 2より出力される結合信 号 C 1 ~C 6は各々 3 2ビッ 卜幅の信号となる。
第 1の記憶素子 1 0 3は、 例えば図 2 ( c) に 「記憶アドレス」 とし て示すように、 結合回路 1 0 2が結合動作を行う毎に 1ずつ増加するァ ドレス 1〜 6に、 結合回路 1 0 2の出力である結合信号 C 1〜C 6をそ れぞれ記憶する。
1Z3倍の縮小変換を行う場合は、 図 2 (e) に 「フィルタリ ングに 必要となる信号の内容」 として示すように、 フィルタリ ング回路 1 0 6 で必要となる画素データは、 3画素おきでの連続となる 4つの画素デー 夕となる。 また、 この 4つの画素データは、 図 2 ( f ) に 「フィルタリ ングに必要となる信号が存在する記憶アドレス」 として示すように、 必 ず 1つの記憶ァドレスまたは 2つの連続する記憶ァドレスに記憶されて いる。 なお、 図 2 ( d) には、 「変換画像信号」 の各画素毎に、 フィル 夕リングに必要となる信号の範囲を、 同図 （a) の 「入力画像信号」 の 画素データと対応付けして括弧で示している。
よって、 第 3の記憶素子 1 0 7には、 図 2 (g) に 「出力する信号の 記憶アドレス」 として示すように、 フィルタリ ング回路 1 0 6で必要と なる連続する 4つの画素データが含まれる記憶ァドレスのうちの 1つの アドレス、 この例では数字の大きい方のアドレスを、 図 2 (d) に示す 「変換画像信号」 の各画素毎に、 あらかじめ計算して記憶しておく。 第 1の記憶素子 1 0 3は、 第 3の記憶素子 1 0 7が記憶して出力する 前記アドレスのデータにより、 フィルタリ ング回路 1 0 6で必要となる 画素データを含んだ信号を、 第 2の記憶素子 1 0 4に出力する。 この場 合、 図 2 ( d ) の 「変換画像信号」 の画素間隔のタイミングで、 第 3の 記憶素子 1 0 7がデータを出力することになる。 つまり、 変換して出力 を行おうとする画像信号の画素データ毎にァドレス内容が変化する。 第 2の記憶素子 1 0 4は、 結合回路 1 0 2で結合される画素データの 2倍の画素データを記憶して出力する回路としているため、 第 1の記憶 素子 1 0 3の出力である結合回路 1 0 2で結合された信号の 2つ分を記 憶して出力する。
この時の 2つ分の信号とは、 例えば図 2 ( h ) に 「選択回路に入力さ れる信号の記憶アドレス」 として示すように、 第 3の記憶素子 1 0 7力、 ら出力される第 1の記憶素子 1 0 3のアドレスデータが変化する毎に最 新となる、 第 1の記憶素子 1 0 3の 2つの異なるァドレスより出力され た信号である。
具体的に説明すると、 第 2の記憶素子 1 0 4は、 上記のように、 最新 となる異なる 2つのァドレスを記憶させる。 つまり、 第 2の記憶素子 1 0 4は、 2つ分のアドレスのデータを記憶できる、 例えば 2段の先入れ 先出しメモリ等からなり、 第 3の記憶素子 1 0 7が出力するァドレスの データが変化する毎に、 第 2の記憶素子 1 0 4が記憶処理の古いデータ を捨て、 最新のデータを記憶することになる。
よって、 第 2の記憶素子 1 0 4の出力は、 図 2 ( i ) に 「選択回路に 入力される信号の内容」 として示すように、 フィルタリング回路 1 0 6 で必要となる画素デ一タをすベて含んだものとなる。
選択回路 1 Q 5は、 第 3の記憶素子 1 0 7から与えられる信号に基づ いて、 入力される第 2の記憶素子 1 0 4の出力より、 フィルタリング回 路 1 0 6で必要となる画素データを選択して、 フィルタリング回路 1 0 6へ出力する。
第 3の記憶素子 1 0 7には、 1ノ 3倍の縮小変換を行う場合での、 フ ィルタリング回路 1 0 6のフィルタ係数を制御する制御データも、 あら かじめ計算して記憶しているので、 フィル夕リング回路 1 0 6は、 第 3 の記憶素子 1 0 7の出力である前記制御データにより、 入力された選択 回路 1 0 5の出力信号から画像変換信号を生成して出力端子 1 0 8より 出力する。 図 2 ( j ) には、 入力画像イメージ （左側） が水平 1ノ3縮 小されて変換画像イメージ （右側） となっていることが示されている。 なお、 上記におけるフィルタ係数を制御する制御データというのは、 4つの信号からどの位相 （どのデータとどのデータの間で、 どの位置か を示す情報） の信号へ変換するかということと、 どのような変換特性で 変換を行うのかということで、 一意的に決まる、 4つの信号の個々に対 する乗数値 （係数） のことである。 そして、 4つの信号の各々に、 上記 個々の信号に対する乗数値を掛けたものを足し合わせた結果が、 フィル 夕リング回路 1 0 6の出力となる。
このような動作によって、 入力画像信号の略 1フレーム分の画素デー 夕を第 1の記憶素子 1 Q 3に記憶し、 フィルタリ ング処理に必要な連続 する複数の画素データを含んだ、 より多くの連続する画素データを第 1 の記憶素子 1 0 3からあらかじめ読み出して、 第 2の記憶素子 1 0 4に 記憶し、 第 2の記憶素子 1 0 4からフィルタリ ング処理に必要な連続す る複数の画素デ一タを選択し、 選択された複数の画素デー夕を使用した フィルタリング処理によって出力画像信号を生成する画像変換方法が実 現されることになる。
以上のように、 本発明の第 1の実施の形態によれば、 結合回路 1 0 2 の出力を第 1の記憶素子 1 0 3に記憶し、 その第 1の記憶素子 1 0 3の 出力を、 結合回路 1 0 2で結合された信号の 2つ分が記憶できる第 2の 記憶素子 1 0 4に記憶し、 その第 2の記憶素子 1 0 4の出力を選択回路 1 0 5により選択し、 その選択出力をフィルタリング回路 1 0 6に入力 して画像変換を行うことにより、 第 1の記憶素子 1 0 3から 1度のァク セスにより連続する複数の画素データを出力でき、 また、 第 2の記憶素 子 1 0 4と選択回路 1 0 5とにより必要な画素データを選択できるよう になるため、 記憶素子の高速アクセスを必要としない多タップ構成のフ ィルタリング回路 1 0 6による画像変換を行うことができる。 この場合、 夕ップ数が多 L、ほど、 変換特性を向上させることができる。
また、 変換倍率により、 一意的に制御データが決まるので、 変換倍率 が確定しておれば、 制御データは予め計算により求めることができ、 第 3の記憶素子 1 0 3に記憶するデータを、 所望の縮小変換、 拡大変換の 倍率に基づいて、 あらかじめ計算されたものとすることで、 様々な倍率 の変換が可能である。
〔第 2の実施の形態〕
図 3は本発明の第 2の実施の形態である画像変換装置の構成を示すブ ロック図である。 図 3において、 入力端子 2 0 1には入力画像信号が供 給される。 フィル夕リング回路 2 0 9は連続する複数の画素データより 出力画像信号を生成するフィルタリング手段としての機能を有する。 結 合回路 2 0 2は入力端子 2 0 1より入力された入力画像信号を連続する 4つの画素毎に結合して出力する結合手段としての機能を有する。 第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4および 2 0 5は結合回路 2 0 2の出力を略 1フレーム分記憶する第 1、 第 2および第 3の記憶手段と しての機能を有する。 第 1の選択回路 2 0 6は第 1、 第 2および第 3の 記憶素子 2 0 3 , 2 0 4 , 2 0 5の出力を切り換えて出力する第 1の選 択手段としての機能を有する。 第 4の記憶素子 2 0 7は第 1の選択回路 2 0 6の出力よりフィルタリ ング回路 2 0 9で必要となる画素データの 数よりも多くの連続する画素デー夕を記憶して出力する第 4の記憶手段 としての機能を有する。 第 2の選択回路 2 0 8は第 4の記憶素子 2 0 7 の出力よりフィルタリング回路 2 0 9で必要となる画素データを選択し てフィルタリング回路 2 0 9に出力する第 2の選択手段としての機能を 有する。 第 5の記憶素子 2 1 0は第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4 , 2 0 5の入力および出力を制御するあらかじめ計算された ァドレスデータとフィルタリ ング回路 2 0 9のフィルタ係数を制御する あら力、じめ計算された制御デ一タとを記憶して出力する第 5の記憶手段 としての機能を有する。 出力端子 2 1 1からはフィル夕リング回路 2 0 9の画像変換出力が取り出される。
上記において、 第 1、 第 2および第 3の記憶素子 2 0 3 , 2 0 4 , 2 0 5は入力画像信号の順次異なるフレームの画素データを繰り返し書き 込み、 第 1の選択回路 2 0 6は第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4， 2 0 5のうちの書き込み動作を終えたいずれかの記憶素子を選 択し、 フィルタリング回路 2 0 9は第 2の選択回路 2 0 8の出力を入力 とし、 第 5の記憶素子 2 1 0におけるァドレスデ一夕によって、 フィノレ タリング回路 2 0 9で必要となる画素データよりも多くの画素デ一夕を 第 1、 第 2および第 3の記憶素子 2 0 3 , 2 0 4 , 2 0 5より出力させ るようにしている。
以上のように構成された第 2の実施の形態において、 画像のフレーム 周期の変換と水平方向に 1 Z 3倍の縮小変換を行う画像変換装置の動作 を図 2および図 4を参照しながら説明する。 ただし、 このような画像処 理のために、 フィルタリ ング回路 2 0 9と結合回路 2 0 2と第 1、 第 2、 第 3および第 4の記憶素子 2 0 3， 2 0 4 , 2 0 5 , 2 0 7とがつぎの ような構成となっている。 すなわち、 フィルタリング回路 2 0 9は、 連 続する 4つの画素データを使用して出力画像信号を生成する 4タップの フィルタリング回路である。 このフィルタリング回路 2 0 9は、 第 1の 実施の形態で説明したフィルタリング回路 1 0 6と同様である。 また、 結合回路 2 0 2は、 連続する 4つの画素データ毎を結合して出 力する回路である。 この結合回路 2 0 2は、 第 1の実施の形態で説明し た結合回路 1 0 2ものと同様である。
また、 第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4, 2 0 5はラ ンダムアクセス可能なフレームメモリである。
また、 第 4の記憶素子が 8つの画素データを記憶して出力するレジス 夕である。
入力画像信号は、 図 2 (a) に 「入力画像信号」 として示すように、 順次周期的に入力端子 2 0 1より結合回路 2 0 2に入力される （画素デ —夕 D 1 1 ~D 3 4 ) 。 結合回路 2 0 2は、 図 2 (b) に 「結合回路の 出力」 として示すように、 その入力を、 連続する 4つの画素データ D 1 1〜D 1 4， D 1 5〜D 1 8， D 1 9〜D 2 2， D 2 3〜D 2 6， D 2 7〜D 3 0， D 3 1〜D 3 4毎に結合して出力する （結合信号 C 1〜C 6 ) 。 この場合、 例えば入力端子 2 0 1より入力される入力画像信号が 8ビッ 卜幅の信号である時には、 結合回路 2 0 2より出力される結合信 号 C 1 ~C 6は各々 3 2 ビッ ト幅の信号となる。
結合回路 2 0 2の出力は、 第 5の記憶素子 2 1 0の出力によって、 第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4, 2 0 5のいずれかに略 1フレーム分記憶される。
この時、 結合回路 2 0 2の出力は、 例えば図 2 ( c) に 「記憶ァドレ ス」 として示すように、 結合回路 2 0 2が結合動作を行う毎に 1ずつ增 加する、 3つの記憶素子 2 0 3， 2 0 4， 2 0 5のいずれかのアドレス に記憶される。
1Z 3倍の縮小変換を行う場合は、 図 2 (e) に 「フィルタリ ングに 必要となる信号の内容」 として示すように、 フィルタリング回路 2 0 9 で必要となる画素データは、 3画素おきでの連続となる 4つの画素デ一 タとなる。 また、 この 4つの画素データは、 図 2 ( f ) に 「フィルタリ ングに必要となる信号が存在する記憶アドレス」 として示すように、 必 ず 1つの記憶ァドレスまたは 2つの連続する記憶ァドレスに記憶されて いる。 なお、 図 2 ( d ) には、 「変換画像信号」 の各画素毎に、 フィル タリングに必要となる信号の範囲を、 同図 （a ) の 「入力画像信号」 の 画素データと対応付けして括弧で示している。
よって、 第 5の記憶素子 2 1 0には、 図 2 ( g ) に 「出力する信号の 記憶アドレス」 として示すように、 フィルタリング回路 2 0 9で必要と なる連続する 4つの画素データが含まれる記憶ァドレスのうちの 1つの アドレス、 この例では数字の大きい方のアドレスを、 図 2 ( d ) に示す 「変換画像信号」 の各画素毎に、 あらかじめ計算して記憶しておく。 第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4 , 2 0 5は、 第 5の 記憶素子 2 1 0が記憶して出力する前記アドレスのデータにより、 その いずれかの記憶素子より、 記憶されたデータを第 1の選択回路 2 0 6に 出力する。 この場合、 図 2 ( d ) の 「変換画像信号」 の画素間隔のタイ ミ ングで、 第 5の記憶素子 2 1 0がデータを出力することになる。 つま り、 変換して出力を行おうとする画像信号の画素データ毎にァドレス内 容が変化する。
第 1の選択回路 2 0 6は、 第 5の記憶素子 2 1 0の出力であるァドレ スデ一夕によって出力された、 第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4， 2 0 5のいずれかの出力を選択して、 フィルタリング回路 2 0 9で必要となる画素データを含んだ信号を第 4の記憶素子 2 0 7に出力 する。
上記の第 1の選択回路 2 0 6は、 入力信号のフレーム周期と変換信号 のフレーム周期との大小関係の判断結果によって制御される。 この場合 の制御では、 第 1の選択回路 2 0 6の選択の制御だけでなく、 結合回路 2 0 2の出力を第 1〜第 3の記憶素子 2 0 3， 2 0 4， 2 0 5の何れに 行うのかの制御も行う。 また、 この制御はフレーム周期で変化し、 上記 2つの選択が異なるものとなるように行う。
第 4の記憶素子 2 0 7は、 結合回路 2 0 2で結合される画素データの 2倍の画素データを記憶して出力する回路としているため、 第 1の選択 回路 2 0 6の出力である結合回路 2 0 2で結合された信号の 2つ分を記 憶して出力することができる。
この時の 2つ分の信号は、 図 2 ( h ) に 「選択回路に入力される信号 の記憶ァドレス」 として示すように、 第 5の記憶素子 2 1 0から出力さ れる第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4 , 2 0 5のァドレ スデータが変化する毎に最新となる、 異なる 2つのアドレスデータによ つて出力された第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4 , 2 0 5のいずれかの出力信号である。 ここでの、 第 4の記憶素子 2 0 7の構 成および動作については、 第 1の実施の形態で説明したのと同様である。 よって、 第 4の記憶素子 2 0 7の出力は、 図 2 ( i ) に 「選択回路に 入力される信号の内容」 として示すように、 図 2 ( e ) に 「フィルタリ ングに必要となる信号の内容」 として示す、 フィルタリング回路 2 0 9 で必要となる画素データをすベて含んだものとなる。
第 2の選択回路 2 0 8は、 入力される第 4の記憶素子 2 0 7の出力の 中より、 フィル夕リング回路 2 0 9で必要となる画素データを選択して、 フィルタリング回路 2 0 9へ出力する。 上記第 2の選択回路 2 0 8の選 択動作は第 1の実施の形態で説明した選択回路 1 0 5と同じ動作である。 第 5の記憶素子 2 1 0には、 1 Z 3倍の縮小変換を行う場合での、 フ ィルタリング回路 2 0 9のフィルタ係数を制御する制御データも、 先の 実施の形態と同様にあらかじめ計算して記憶されているので、 フィルタ リング回路 2 0 9は、 第 5の記憶素子 2 1 0の出力である前記制御デ一 夕により、 入力された第 2の選択回路 2 0 8の出力信号から画像変換信 号を生成して出力端子 2 1 1より出力する。 図 2 ( j ) には、 入力画像 イメージ （左側） が水平 1 Z 3縮小されて変換画像イメージ （右側） と なっていることが示されている。
ここで、 第 5の記憶素子 2 1 0より出力されるァドレスデータによる、 第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4 , 2 0 5の動作の説明 を、 入力画像信号のフレーム周波数を 5 / 4倍に変換する場合を例に、 図 4を参照しながら行う。
入力画像信号は、 図 4 ( a ) に 「入力画像信号のフレームの内容」 と して示すように、 フレーム番号の順に入力端子 2 0 1より結合回路 2 0 2に入力される。 まず、 「入力に選択するメモリ」 を示す図 4 ( b ) お よび 「出力に選択するメモリ」 を示す図 4 ( c ) において、 第 1の記憶 素子 2 0 3を番号 「 1」 、 第 2の記憶素子 2 0 4を番号 「 2」 、 第 3の 記憶素子を番号 「3」 とする。
結合回路 2 0 2の出力は、 図 4 ( b ) の 「入力に選択するメモリ」 の 番号で示すように、 入力画像信号のフレームの周期毎で順番に 3つの記 憶素子 2 0 3， 2 0 4 , 2 0 5のうちより 1つに記憶される。 第 5の記 憶素子 2 1 0は、 図 4 ( c ) の 「出力に選択するメモリ」 の番号で示す ように、 出力画像信号のフレームの周期毎に 3つの記憶素子 2 0 3 , 2 0 4 , 2 0 5のうちより、 前記の記憶がされている記憶素子とは別の記 憶素子の 1つを選択するァドレスデータを出力する。
この第 5の記憶素子 2 1 0のァドレスデータにより選択された、 第 1 または第 2または第 3の記憶素子 2 0 3または 2 0 4または 2 0 5は、 図 4 ( d ) に 「出力画像信号のフレームの内容」 として示すように、 第 5の記憶素子 2 1 0のアドレスデータによって、 記憶された信号を出力 する。 このような動作によって、 入力画像信号の略 1フレーム分の画素デ一 タを第 1、 第 2および第 3の記憶素子 2 0 3 , 2 0 4 , 2 0 5のいずれ かに記憶し、 フィルタリング処理に必要な連続する複数の画素データを 含んだ、 より多くの連続する画素データを第 1、 第 2および第 3の記憶 素子 2 0 3， 2 0 4 , 2 0 5のいずれかからあらかじめ選択的に読み出 して、 第 4の記憶素子 2 0 7に記憶し、 第 4の記憶素子 2 0 7からフィ ル夕リング処理に必要な連続する複数の画素データを選択し、 選択され た複数の画素データを使用したフィル夕リング処理によって出力画像信 号を生成する画像変換方法が実現されることになる。
また、 このような動作により、 図 4 ( a ) に 「入力画像信号のフレー ム内容」 として示す画像信号を図 4 ( d ) に 「出力画像信号のフレーム 内容」 として示す画像信号に変換するような、 フレーム周期の変換がで きる。
以上のように、 本発明の第 2の実施の形態によれば、 結合回路 2 0 2 の出力を第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4， 2 0 5のい ずれかに記憶し、 その第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4 , 2 0 5の出力を、 結合回路 2 0 2で結合された信号が 2つ分記憶できる 第 4の記憶素子 2 0 7に記憶し、 その第 4の記憶素子 2 0 7の出力を第 2の選択回路 2 0 8により選択し、 その選択出力をフィルタリング回路 2 0 9に入力して画像変換を行うことにより、 第 1、 第 2および第 3の 記憶素子 2 0 3， 2 0 4 , 2 0 5から 1度のアクセスにより連続する複 数の画素データを出力でき、 また第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4 , 2 0 5が連続した入力画像信号の連続した 3つのフレーム の画素データを記憶しており、 第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4 , 2 0 5への画素データの書き込み速度と読み出し速度とを異な らせることが可能となり、 また第 4の記憶素子 2 0 7と第 2の選択回路 2 0 8とにより必要な画素データを選択できるようになるため、 記憶素 子の高速アクセスを必要としない多タップ構成のフィルタリング回路 3 0 9による画像変換とフレーム周期変換を行うことができる。
また、 第 1、 第 2および第 3の 3つの記憶素子 2 0 3， 2 0 4 , 2 0 5を使用することにより、 結合回路 2 0 2の出力を記憶する記憶素子と 第 1の選択回路 2 0 6へ出力する記憶素子とを異なるものとしているの で、 同一記憶素子での記憶と出力の競合を排除できて、 記憶素子の制御 を簡単化することができる。
また、 第 1の実施の形態と同様に、 第 5の記憶素子 2 1 0に記憶する データを、 所望の縮小変換、 拡大変換の倍率に基づいて、 あらかじめ計 算されたものとしているので、 様々な倍率の変換を可能とする。
〔第 3の実施の形態〕
図 5は本発明の第 3の実施の形態である液晶プロジェクタの構成を示 すブロック図である。 図 5において、 入力端子 3 0 1には入力画像信号 が供給される。 フィルタリング回路 3 0 9は連続する複数の画素データ より出力画像信号を生成するフィルタ手段としての機能を有する。 結合 回路 3 0 2は入力端子 3 0 1より入力された入力画像信号を連続する 4 つの画素毎に結合して出力する結合手段としての機能を有する。 第 1、 第 2および第 3の記憶素子 3 0 3， 3 0 4 , 3 0 5は結合回路 3 0 2の 出力を略 1フレーム分記憶する第 1、 第 2および第 3の記憶手段として の機能を有する。 第 1の選択回路 3 0 6は第 1、 第 2および第 3の記憶 素子 3 0 3， 3 0 4 , 3 0 5の出力を切り換えて出力する第 1の選択手 段としての機能を有する。 第 4の記憶素子 3 0 7は第 1の選択回路 3 0 6の出力よりフィルタリング回路 3 0 9で必要となる画素データの数よ りも多くの連続する画素データを記憶して出力する第 4の記憶手段とし ての機能を有する。 第 2の選択回路 3 0 8は第 4の記憶素子 3 0 7の出
2 L 力よりフィルタリング回路 3 0 9で必要となる画素データを選択してフ ィルタリング回路 3 0 9に出力する第 2の選択手段としての機能を有す る。 第 5の記憶手段 3 1 0は第 1、 第 2および第 3の記憶素子 3 0 3， 3 0 4 , 3 0 5の入力および出力を制御するあらかじめ計算されたアド レスデータとフィルタリ ング回路 3 0 9のフィルタ係数を制御するあら かじめ計算された制御データとを記憶して出力する第 5の記憶手段とし ての機能を有する。 駆動回路 3 1 1はフィルタリング回路 3 0 9の画像 変換出力を液晶パネル 3 1 2に表示するための駆動手段としての機能を 有する。 ランプ 3 1 3は表示用の光源となる。 点灯回路 3 1 4はランプ 3 1 3を点灯させる点灯手段としての機能を有する。 集光レンズ 3 1 5 はランプ 3 1 3から放射された光を集光する集光手段としての機能を有 する。 投射レンズ 3 1 6は集光レンズ 3 1 3で集光されて液晶パネル 3 1 2を通過した光を投射する投射手段としての機能を有する。
上記において、 第 1、 第 2および第 3の記憶素子 3 0 3 , 3 0 4， 3 0 5は入力画像信号の順次異なるフレームの画素データを繰り返し書き 込み、 第 1の選択回路 3 0 6は第 1、 第 2および第 3の記憶素子 3 0 3 , 3 0 4 , 3 0 5のうちの書き込み動作を終えたいずれかの記憶素子を選 択し、 フィルタリング回路 3 0 9は第 2の選択回路 3 0 8の出力を入力 とし、 第 5の記憶素子 3 1 0におけるァドレスデータによって、 フィル 夕リング回路 3 0 9で必要となる画素データよりも多くの画素データを 第 1、 第 2および第 3の記憶素子 3 0 3， 3 0 4 , 3 0 5より出力させ るようにしている。
上記において、 フィルタリング回路 3 0 9より前段の回路は図 3の画 像変換装置と同じである。
以上のように構成された第 3の実施の形態において、 画像のフレーム 周期の変換と水平方向に 1 / 3倍の縮小変換を行う液晶プロジェクタの 動作を図 2および図 4を参照しながら説明する。 ただし、 このような画 像処理のために、 フィルタリング回路 3 0 9と結合回路 3 0 2と第 1、 第 2、 第 3および第 4の記憶素子 3 0 3， 3 0 4， 3 0 5， 3 0 7と力く つぎのような構成となっている。 すなわち、 フィルタリ ング回路 3 0 9 は、 連続する 4つの画素データを使用して出力画像信号を生成する 4夕 ップのフィル夕リング回路である。 このフィル夕リング回路 3 0 9の構 成および動作は第 1または第 2の実施の形態のフィルタリング回路 1 0 6, 2 0 9と同様である。
また、 結合回路 3 0 2は、 連続する 4つの画素データ毎を結合して出 力する回路である。 この結合回路 3 0 2は、 結合回路 1 0 2， 2 0 2と 同様の構成および動作である。
また、 第 1、 第 2および第 3の記憶素子 3 0 3， 3 0 4, 3 0 5はラ ンダムアクセス可能なフレームメモリである。 また、 第 4の記憶素子 3 0 7が 8つの画素データを記憶して出力するレジスタである。
入力画像信号は、 図 2 (a) に 「入力画像信号」 として示すように、 順次周期的に入力端子 3 0 1より結合回路 3 0 2に入力される （画素デ —夕 D 1 1〜D 3 4 ) 。 結合回路 3 0 2は、 図 2 (b) に 「結合回路の 出力」 として示すように、 その入力を、 連続する 4つの画素データ D 1 1 ~D 1 4 , D 1 5〜D 1 8 , D 1 9〜D 2 2 , D 2 3〜D 2 6， D 2 7〜D 3 0， D 3 1〜D 3 4毎に結合して出力する （結合信号 C 1〜C 6 ) 。 この場合、 例えば入力端子 3 0 1より入力される入力画像信号が 8ビッ ト幅の信号である時には、 結合回路 3 0 2より出力される結合信 号 C 1〜 C 6は 3 2ビッ ト幅の信号となる。
結合回路 3 0 2の出力は、 第 5の記憶素子 3 1 0の出力によって、 第 1、 第 2および第 3の記憶素子 3 0 3， 3 0 4, 3 0 5のいずれかに略 1フレーム分記憶される。 この時、 結合回路 3 0 2の出力は、 例えば図 2 ( c) に 「記憶ァドレ ス」 として示すように、 結合回路 3 0 2が結合動作を行う毎に 1ずつ增 加する、 3つの記憶素子 3 0 3， 3 0 4, 3 0 5のいずれかのアドレス に §匚 tk れる。
1/3倍の縮小変換を行う場合は、 図 2 (e) に 「フィル夕リングに 必要となる信号の内容」 として示すように、 フィルタリング回路 3 0 9 で必要となる画素データは、 3画素おきでの連続となる 4つの画素デ一 夕となる。 また、 この 4つの画素データは、 図 2 ( f ) に 「フィルタリ ングに必要となる信号が存在する記憶アドレス」 として示すように、 必 ず 1つの記憶ァドレスまたは 2つの連続する記憶ァドレスに記憶されて いる。 なお、 図 2 ( d) には、 「変換画像信号」 の各画素毎に、 フィル 夕リングに必要となる信号の範囲を、 同図 （a) の 「入力画像信号」 の 画素データと対応付けして括弧で示している。
よって、 第 5の記憶素子 3 1 0には、 図 2 (g) に 「出力する信号の 記憶ァドレス」 として示すように、 フィルタリング回路 3 0 9で必要と なる連続する 4つの画素データが含まれる記憶ァドレスのうちの 1つの アドレス、 この例では数字の大きい方のアドレスを、 図 2 ( d) に示す 「変換画像信号」 の各画素毎に、 あらかじめ計算して記憶しておく。 第 1、 第 2および第 3の記憶素子 3 0 3， 3 0 4, 3 0 5は、 第 5の 記憶素子 3 1 0が記憶して出力する前記アドレスのデータにより、 その いずれかの記憶素子より、 記憶されたデータを第 1の選択回路 3 0 6に 出力する。 この場合、 図 2 (d) に示す 「変換画像信号」 の画素間隔の タイミングで、 第 5の記憶素子 3 1 0がデータを出力することになる。 つまり、 変換して出力を行おうとする画像信号の画素データ毎にァドレ ス内容が変化する。
第 1の選択回路 3 0 6は、 第 5の記憶素子 3 1 0の出力であるァドレ スデータによって出力された、 第 1、 第 2および第 3の記憶素子 3 0 3 , 3 0 4 , 3 0 5のいずれかの出力を選択して、 フィルタリング回路 3 0 9で必要となる画素データを含んだ信号を第 4の記憶素子 3 0 7に出力 する。
上記の第 1の選択回路 3 0 6は、 入力信号のフレーム周期と変換信号 のフレーム周期との大小関係の判断結果によって制御される。 この場合 の制御では、 第 1の選択回路 3 0 6の選択の制御だけでなく、 結合回路 3 0 2の出力を第 1〜第 3の記憶素子 3 0 3， 3 0 4 , 3 0 5の何れに 行うのかの制御も行う。 また、 この制御はフレーム周期で変化し、 上記 2つの選択が異なるものとなるように行う。
第 4の記憶素子 3 0 7は、 結合回路 3 0 2で結合される画素データの 2倍の画素データを記憶して出力する回路としているため、 第 1の選択 回路 3 0 6の出力である結合回路 3 0 2で結合された信号の 2つ分を記 憶して出力することができる。
この時の 2つ分の信号は、 図 2 ( h ) に 「選択回路に入力される信号 の記憶ァドレス」 として示すように、 第 5の記憶素子 3 1 0から出力さ れる第 1， 第 2および第 3の記憶素子 3 0 3 , 3 0 4， 3 0 5のァドレ スデ一夕が変化する毎に最新となる、 異なる 2つのアドレスデータによ つて出力された第 1、 第 2および第 3の記憶素子 3 0 3， 3 0 4 , 3 0 5のいずれかの出力信号である。
よって、 第 4の記憶素子 3 0 7の出力は、 図 2 ( i ) に 「選択回路の 入力される信号の内容」 として示すように、 図 2 ( e ) に 「フィルタリ ングに必要となる信号の内容」 として示す、 フィルタリング回路 3 0 9 で必要となる画素データをすベて含んだものとなる。
第 2の選択回路 3 0 8は、 入力される第 4の記憶素子 3 0 7の出力の 中より、 フィルタリ ング回路 3 0 9で必要となる画素データを選択して、 フィルタリング回路 3 0 9へ出力する。 上記第 2の選択回路 3 0 8の選 択動作は第 1の実施の形態で説明した選択回路 1 0 5と同じ動作である。 第 5の記憶素子 3 1 0には、 1 Z 3倍の縮小変換を行う場合での、 フ ィルタリング回路 3 0 9のフィルタ係数を制御する制御データも、 先の 実施の形態と同様にあらかじめ計算して記憶されているので、 フィルタ リング回路 3 0 9は、 第 5の記憶素子 3 1 0の出力である前記制御デー 夕により、 入力された第 2の選択回路 3 0 8の出力信号から画像変換信 号を生成して駆動回路 3 1 1に出力する。 図 2 ( j ) には、 入力画像ィ メ一ジ （左側） が水平 1 / 3縮小されて変換画像イメージ （右側） とな つていることが示されている。
駆動回路 3 1 1は、 入力された画像変換信号を、 液晶パネル 3 1 2に 表示するために、 コントラス卜を最適化するガンマ処理や交流駆動用反 転処理を施して、 液晶パネル 3 1 2に出力する。 液晶パネル 3 1 2は、 駆動回路 3 1 1よりの入力に応じて、 光の通過率が変化する光学像を形 成する。
ランプ 3 1 3は、 点灯回路 3 1 4によって点灯され、 光を放射する。 ランプ 3 1 3から放射された光は、 集光レンズ 3 1 5により集光されて 前記液晶パネル 3 1 2に照射される。
投射レンズ 3 1 6は、 集光レンズ 3 1 5より照射されて液晶パネル 3 1 2の光学像を通過した光を集光して投射する。
ここで、 第 5の記憶素子 3 1 0より出力されるアドレスデータによる、 第 1、 第 2および第 3の記憶素子 3 0 3， 3 0 4 , 3 0 5の動作の説明 を、 入力画像信号のフレーム周波数を 5 / 4倍に変換する場合を例に、 図 4を参照しながら行う。
入力画像信号は、 図 4 ( a ) に 「入力画像信号のフレームの内容」 と して示すように、 フレーム番号の順に入力端子 3 0 1より結合回路 3 0 2に入力される。 まず、 「入力に選択するメモリ」 を示す図 4 ( b ) お よび 「出力に選択するメモリ」 を示す図 4 ( c ) において、 第 1の記憶 素子 3 0 3を番号 「 1」 、 第 2の記憶素子 3 0 4を番号 「 2」 、 第 3の 記憶素子を番号 「3」 とする。
結合回路 3 0 2の出力は、 図 4 ( b ) の 「入力に選択するメモリ」 の 番号で示すように、 入力画像信号のフレームの周期毎で順番に 3つの記 憶素子 3 0 3， 3 0 4 , 3 0 5のうちより 1つに記憶される。 第 5の記 憶素子 3 1 0は、 図 4 ( c ) の 「出力に選択するメモリ」 の番号で示す ように、 出力画像信号のフレームの周期毎に 3つの記憶素子 3 0 3 , 3 0 4 , 3 0 5のうちより、 前記の記憶がされている記憶素子とは別の記 憶素子の 1つを選択するァドレスデータを出力する。
この第 5の記憶素子 3 1 0のァドレスデータにより選択された、 第 1 または第 2または第 3の記憶素子 3 0 3または 3 0 4または 3 0 5は、 図 4 ( d ) に 「出力画像信号のフレームの内容」 として示すように、 第 5の記憶素子 3 1 0のアドレスデータによって、 記憶された信号を出力 する。
このような動作によって、 入力画像信号の略 1フレーム分の画素デ一 タを第 1、 第 2および第 3の記憶素子 3 0 3， 3 0 4 , 3 0 5のいずれ かに記憶し、 フィルタリング処理に必要な連続する複数の画素デ一夕を 含んだ、 より多くの連続する画素データを第 1、 第 2および第 3の記憶 素子 3 0 3， 3 0 4 , 3 0 5のいずれかからあらかじめ選択的に読み出 して、 第 4の記憶素子 3 0 7に記憶し、 第 4の記憶素子 3 0 7からフィ ル夕リ ング処理に必要な連続する複数の画素データを選択し、 選択され た複数の画素データを使用したフィルタリング処理によって出力画像信 号を生成する画像変換方法が実現されることになる。
また、 このような動作により、 図 4 ( a ) に 「入力画像信号のフレー ム内容」 として示す画像信号を、 図 4 ( d ) に 「出力画像信号のフレー ム内容」 として示す画像信号に変換するような、 フレーム周期の変換が できる。
以上のように、 本発明の第 3の実施の形態によれば、 結合回路 3 0 2 の出力を第 1、 第 2および第 3の記憶素子 3 0 3， 3 0 4 , 3 0 5のい ずれかに記憶し、 その第 1、 第 2および第 3の記憶素子 3 0 3， 3 0 4 , 3 0 5の出力を、 結合回路 3 0 2で結合された信号が 2つ分記憶できる 第 4の記憶素子 3 0 7に記憶し、 その第 4の記憶素子 3 0 7の出力を第 2の選択回路 3 0 8により選択し、 その選択出力をフィルタリング回路 3 0 9に入力して画像変換を行うことにより、 第 1、 第 2および第 3の 記憶素子 3 0 3， 3 0 4 , 3 0 5から 1度のアクセスにより連続する複 数の画素データを出力でき、 また第 1、 第 2および第 3の記憶素子 2 0 3， 2 0 4 , 2 0 5が連続した入力画像信号の連続した 3つのフレーム の画素データを記憶しており、 第 1、 第 2および第 3の記憶素子 2 0 3，
2 0 4， 2 0 5への画素データの書き込み速度と読み出し速度とを異な らせることが可能となり、 また第 4の記憶素子 3 0 7と第 2の選択回路
3 0 8とにより必要な画素データを選択できるようになるため、 記憶素 子の高速アクセスを必要としない多タップ構成のフィルタリング回路 3 0 9による画像変換とフレ一ム周期変換を行う液晶プロジェクタを実現 することができる。
また、 第 1、 第 2および第 3の 3つの記憶素子 3 0 3， 3 0 4 , 3 0 5を使用することにより、 結合回路 3 0 2の出力を記憶する記憶素子と 第 1の選択回路 3 0 6へ出力する記憶素子とを異なるものとしているの で、 同一記憶素子での記憶と出力の競合を排除できて、 記憶素子の制御 を簡単化することができる。
また、 第 1の実施の形態と同様に、 第 5の記憶素子 3 1 0に記憶する データを、 所望の縮小変換、 拡大変換の倍率に基づいて、 あらかじめ計 算されたものとしているので、 様々な倍率の変換を可能とする。
なお、 スクリーンに対して投射レンズが平行とならないような、 斜め 投射の際に発生する台形歪に対して、 第 5の記憶素子 3 1 0に記憶する データを、 画像信号のライン毎で縮小変換、 拡大変換の倍率を変化させ たものとすることで、 逆台形化を行う台形歪補正の実現が可能となる。

Claims

請 求 の 範 囲
1 . サンプリングされた入力画像信号の連続する複数の画素データを 使用したフィルタリ ング処理によって出力画像信号を生成する画像変換 方法であって、
前記入力画像信号の略 1フレーム分の画素データを第 1の記憶手段に 記憶し、 前記フィルタリング処理に必要な連続する複数の画素データを 含んだ、 より多くの連続する画素デ一夕を前記第 1の記憶手段からあら かじめ読み出して、 第 2の記憶手段に記憶し、 前記第 2の記憶手段から 前記フィルタリング処理に必要な連続する複数の画素データを選択し、 選択された複数の画素データを使用したフィルタリング処理によって前 記出力画像信号を生成することを特徴とする画像変換方法。
2 . 前記第 1の記憶手段が、 ランダムァクセス可能な記憶手段である ことを特徴とする請求項 1記載の画像変換方法。
3 . サンプリングされた入力画像信号の連続する複数の画素デ一夕を 使用したフィルタリング処理によって出力画像信号を生成する画像変換 装置であって、
前記連続する複数の画素データより前記出力画像信号を生成するフィ ル夕リ ング手段と、
前記入力画像信号を入力として、 前記入力画像信号を連続する複数の 画素データ毎に結合して出力する結合手段と、
前記結合手段の出力を入力として、 略 1 フレーム分の画素データを記 憶する第 1の記憶手段と、
前記第 1の記憶手段の出力を入力とし、 前記フィルタリング手段で必 要となる連続する複数の画素デー夕の数よりも多くの連続する画素デ一 夕を記憶して出力する第 2の記憶手段と、 前記第 2の記憶手段の出力を入力とし、 前記フィルタリング手段で必 要となる連続する複数の画素データを選択して出力する選択手段と、 前記第 1の記憶手段の出力を制御するあらかじめ計算されたァドレス データと前記フィルタリング手段のフィル夕係数を制御するあらかじめ 計算された制御デー夕とを記憶して出力する第 3の記憶手段とを具備し、 前記フィルタリング手段は前記選択手段の出力を入力とし、
前記第 3の記憶手段におけるァドレスデータによって、 前記フィル夕 リング手段で必要となる画素データよりも多くの画素データを前記第 1 の記憶手段より出力させるようにしたことを特徴とする画像変換装置。
4 . 前記第 1の記憶手段が、 ランダムアクセス可能な記憶手段である ことを特徴とする請求項 3記載の画像変換装置。
5 . 前記第 2の記憶手段が、 フィルタリング処理に必要な連続する複 数の画素データの数より多く、 かつ、 前記結合手段で結合される画素デ 一夕の数の 2倍となる画素データを記憶できる記憶手段であることを特 徴とする請求項 3記載の画像変換装置。
6 . 前記第 3の記憶手段に、 前記入力画像信号を拡大変換または縮小 変換するために、 その変換倍率よりあらかじめ計算された、 前記第 1の 記憶手段の出力を制御するァドレスデータと前記フィルタリング手段の フィル夕係数を制御する制御データとを記憶させたことを特徴とする請 求項 3記載の画像変換装置。
7 . 前記第 3の記憶手段に、 前記入力画像信号を台形歪補正変換する ために、 その歪率よりあらかじめ計算された、 前記第 1の記憶手段の出 力を制御するァドレスデータと前記フィルタリング手段のフィルタ係数 を制御する制御データとを記憶させたことを特徴とする請求項 3記載の
8 . サンプリングされた入力画像信号の連続する複数の画素データを 使用したフィルタリング処理によって出力画像信号を生成する画像変換 装置であって、
前記連続する複数の画素デー夕より出力画像信号を生成するフィルタ リング手段と、
前記入力画像信号を入力として、 前記入力画像信号を連続する複数の 画素データ毎に結合して出力する結合手段と、
前記結合手段の出力を入力として、 略 1フレーム分の画素データを記 憶する第 1、 第 2および第 3の記憶手段と、
前記第 1、 第 2および第 3の記憶手段の出力を入力とし、 いずれかの 入力を選択して出力する第 1の選択手段と、
前記第 1の選択手段の出力を入力とし、 前記フィル夕リング手段で必 要となる連続する複数の画素データの数よりも多くの連続する画素デー 夕を記憶して出力する第 4の記憶手段と、
前記第 4の記憶手段の出力を入力とし、 前記フィル夕リング手段で必 要となる連続する複数の画素データを選択して出力する第 2の選択手段 と、
前記第 1、 第 2および第 3の記憶手段の出力を制御するあらかじめ計 算されたァドレスデータと前記フィルタリ ング手段のフィル夕係数を制 御するあらかじめ計算された制御デ一タとを記憶して出力する第 5の記 憶手段とを具備し、
前記第 1、 第 2および第 3の記憶手段は前記入力画像信号の順次異な るフレームの画素データを繰り返し書き込み、
前記第 1の選択手段は前記第 1、 第 2および第 3の記憶手段のうちの 書き込み動作を終えたいずれかの記憶手段を選択し、
前記フィルタリング手段は前記第 2の選択手段の出力を入力とし、 前記第 5の記憶手段におけるァドレスデータによって、 前記フィルタ リング手段で必要となる画素データよりも多くの画素データを前記第 1、 第 2および第 3の記憶手段より出力させるようにしたことを特徴とする
9 . 前記第 1、 第 2および第 3の記憶手段が、 ランダムアクセス可能 な記憶手段であることを特徵とする請求項 8記載の画像変換装置。
1 0 . 前記第 4の記憶手段が、 フィルタリング処理に必要な連続する 複数の画素データの数より多く、 かつ、 前記結合手段で結合される画素 データの数の 2倍となる画素データを記憶できる記憶手段であることを 特徴とする請求項 8記載の画像変換装置。
1 1 . 前記第 5の記憶手段に、 前記入力画像信号を拡大変換または縮 小変換するために、 その変換倍率よりあらかじめ計算された、 前記第 1、 第 2および第 3の記憶手段の出力を制御するアドレスデータと前記フィ ルタリング手段のフィル夕係数を制御する制御データとを記憶させたこ とを特徴とする請求項 8記載の画像変換装置。
1 2 . 前記第 5の記憶手段に、 前記入力画像信号を台形歪補正変換す るために、 その歪率よりあらかじめ計算された、 前記第 1、 第 2および 第 3の記憶手段の出力を制御するァドレスデータと前記フィルタリング 手段のフィルタ係数を制御する制御デ一夕とを記憶させたことを特徴と する請求項 8記載の画像変換装置。
1 3 . サンプリングされた入力画像信号の連続する複数の画素データ を使用したフィルタリング処理によって出力画像信号を生成する液晶プ 口ジヱク夕であって、
前記連続する複数の画素データより出力画像信号を生成するフィルタ リ ング手段と、
前記入力画像信号を入力として、 前記入力画像信号を連続する複数の 画素データ毎に結合して出力する結合手段と、 前記結合手段の出力を入力として、 略 1フレーム分の画素データを記 憶する第 1、 第 2および第 3の記憶手段と、
前記第 1、 第 2および第 3の記憶手段の出力を入力とし、 いずれかの 入力を選択して出力する第 1の選択手段と、
前記第 1の選択手段の出力を入力とし、 前記フィルタリング手段で必 要となる連続する複数の画素データの数よりも多くの連続する画素デ一 夕を記憶して出力する第 4の記憶手段と、
前記第 4の記憶手段の出力を入力とし、 前記フィルタリング手段で必 要となる連続する複数の画素データを選択して出力する第 2の選択手段 と、
前記第 1、 第 2および第 3の記憶手段の出力を制御するあらかじめ計 算されたァドレスデータと前記フィルタリング手段のフィルタ係数を制 御するあらかじめ計算された制御データとを記憶して出力する第 5の記 憶手段と、
前記フィルタリング手段の出力を入力とし、 表示するための処理を行 う駆動手段と、
前記駆動手段の出力を入力として、 その入力に応じて光を変調する液 晶パネルと、
ランプと、
前記ランプを点灯させる点灯手段と、
前記ランプから放射される光を集光して前記液晶ノ、°ネルに照射する集 光手段と、
前記集光手段からの照射により前記液晶パネルを通過した光を投射す る投射手段とを具備し、
前記第 1、 第 2および第 3の記憶手段は前記入力画像信号の順次異な るフレームの画素データを繰り返し書き込み、 前記第 1の選択手段は前記第 1、 第 2および第 3の記憶手段のうちの 書き込み動作を終えた L、ずれかの記憶手段を選択し、
前記フィルタリング手段は前記第 2の選択手段の出力を入力とし、 前記第 5の記憶手段におけるァドレスデータによって、 前記フィルタ リング手段で必要となる画素データよりも多くの画素データを前記第 1、 第 2および第 3の記憶手段より出力させるようにしたことを特徴とする 液晶プロジヱクタ。
1 4 . 前記第 1、 第 2および第 3の記憶手段が、 ランダムアクセス可 能な記憶手段であることを特徴とする請求項 1 3記載の液晶プロジニク 夕。
1 5 . 前記第 4の記憶手段が、 フィルタリング処理に必要な連続する 複数の画素データの数より多く、 かつ、 前記結合手段で結合される画素 データの数の 2倍となる画素デ一タを記憶できる記憶手段であることを 特徴とする請求項 1 3記載の液晶プロジ クタ。
1 6 . 前記第 5の記憶手段に、 前記入力画像信号を拡大変換または縮 小変換するために、 その変換倍率よりあらかじめ計算された、 前記第 1、 第 2および第 3の記憶手段の出力を制御するァドレスデータと前記フィ ルタリング手段のフィルタ係数を制御する制御データとを記憶させたこ とを特徴とする請求項 1 3記載の液晶プロジェクタ。
1 7 . 前記第 5の記憶手段に、 前記入力画像信号を台形歪補正変換す るために、 その歪率よりあらかじめ計算された、 前記第 1、 第 2および 第 3の記憶手段の出力を制御するァドレスデータと前記フィルタリング 手段のフィルタ係数を制御する制御デ一タとを記憶させたことを特徴と する請求項 1 3記載の液晶プロジェクタ。
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