JPH03113911A - サンプリングレート変換デジタルフィルタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はデジタルフィルタ装置に関し、特にサンプリン
グレート（周波数）を変換する構成のデジタルフィルタ
に関する。

［従来の技術］ 従来、音声・画像信号のサンプリングレートを変換する
には第６図（ａ）に示すように連続するデータＮ０．Ｎ
１．Ｎ２・・・を変換したいサンプリングレートで再サ
ンプルする際に、もとのサンプリングレートと再サンプ
ルするサンプリングレートの最小公倍数で決定される係
数を用いて第６図（ｂ）の構成により元の信号を補間す
る方法が用いられた。第６図（ａ）に示すようにサンプ
リングレートの比が３：５の場合（オーバーサンプリン
グ）ＭｏはそのままＮ。が出力され、Ｍ、はＮ。とＮ、
の補間で出力され以下同じように補間したデータが出力
される。データが連続する場合はこれが繰り返される。

逆にサンプリングレートを５：３に変換する際（サブサ
ンプリング）にも同様に補間されたデータが出力される
。この方法においては、連続する２つのデータから補間
することにより出力を得るので音声・画像信号としての
精度が悪い。

また、第７図に示すように連続する８タツプのデジタル
フィルタを構成して変換データを得る場合は、まず第８
図に示すようにレジスタの位置を変えてフィルタ回路を
構成する。これは、第７図の構成をそのまま実現すると
多入力の加算器が必要となり、回路規模が大きく現実的
でないからである。そこで、第８図のように各タップの
演算結果をレジスタに保持するようにすることでデジタ
ルフィルタを構成するのが一般的である。第１０図のよ
うな入力信号Ｎ−３，Ｎ−２，Ｎ−１・・・を８タツプ
のフィルタを用いて３：５のオーバーサンプリング変換
を行う場合、下の式のような演算を行う必要がある。

Ｍｏ’ｏＫｏ４−ｓ”ｏＫｔ４−ｅ◆ｏｔ＊’ｗ−ｔ÷
Ｏ’Ｓ’Ｎｅｌ”Ｏ”４’Ｎｔ”Ｏに％”’２”０ｉｌ
ｌ・Ｎ３÷−７・ト。

Ｍ、ｓ、１６−１−、＋Ｊｔ４−２÷、Ｉ２・Ｎ−１◆
ＩＥＳ’ＮＯ◆ｄ４’ｌｔ÷ｔｘｓ’１１ｓｔ”ｔｘｅ
’ｌｌｓ”ｔｘｔ’１１４Ｍ！！″−０ＨＮ−１！”２
！ｔＨＮ−１÷２区＊’ｌｌｏ　”ｌ！ｌｈ’Ｎｔ◆２
”４”２÷２Ｅ８’ＭＳ÷２１８’ｌ１４◆２区テ１酪
Ｍｉ”３ＫＯＨＮ−２÷、Ｉ、ＨＮ−１◆３１２ＨＮＯ
”３’３４Ｎｔ”３に４’Ｍ２÷３”Ｓ’Ｎ３÷３”６
’Ｎ４”３に？’ｂＭ４−４ＸｏＨＭ−１÷４１．−１
０今４１１！ＨＩｔ◆４１°Ｎ２◆４！４Ｈ１ｌ＠４４
５４４÷ａｔｅ’ｌｌｓ”ａｃｙ’）ＩｓＭｓ”ｏ！ｏ
４ｏ　”ｏＥｔ・Ｎｔ◆０１２’Ｎ２÷ｏｘｓ’ｌｌｓ
÷０１４’Ｎ４”Ｏ！Ｓ・ＭＳ÷ｏｌｅ４ｅ”ｏ！ｙ４
ｖＫは、フィルタタップと再サンプリングの位相によっ
て決まる係数である。この演算を第８図のフィルタを用
いて実現すると第９図のようになる。

すなわち、第８図に示したＦＩＲデジタルフィルタを５
個用いて元の入力信号が３つ入る毎に５つの出力が得ら
れるようにしたものである。第９図中。Ｋｘ〜４Ｋｘの
各フロック５１〜５５が第６図の構成に対応している。

［発明が解決しようとする課題］ 上記従来の方法においては、回路規模が大きくなり、サ
ンプリングレートの比が変わったときには回路構成をデ
ジタルフィルタ単位で変えなければならず汎用的でない
。

以上のように、従来のデジタルフィルタでサンプリング
レート（周波数）変換を行う場合、精度が悪かったり、
回路規模が大きくなる欠点があった。

従って本発明はサンプリングレートの変換を行うに際し
、必要な精度のタップ数でオーバーサンプリング又はサ
ブサンプリングが可能で、回路規模を小さく押えること
のできるデジタルフィルタ装置を提供することを目的と
する。

［課題を解決するための手段及作用コ 上記目的を達成するため本発明は、入力信号の保持と所
定シーケンスによる読み出しを行い、又、フィルタ係数
と各フィルタタップ間に構成するレジスタに特徴を持た
せ、乗算器と加算器の数をフィルタタップと同じ数で構
成することにより、全体の回路規模を小さくするように
している。

すなわち、本発明によれば入力デジタル信号を保持し、
所定の順序で読み出すための複数のバッファメモリ手段
と、複数の所定の乗算係数を各々記憶しておく複数のフ
ィルタ係数メモリ手段と、前記複数のフィルタ係数メモ
リ手段の各々からの出力信号に前記複数のバッファメモ
リ手段のいずれか１つからの出力信号を乗算する複数の
乗算手段と、前記複数の乗算手段の出力信号に応答し複
数のフィルタタップを構成する複数の加算器と前記複数
の加算器の開に設けられた複数の可変長パイプラインレ
ジスタとからなるサンプリングレート変換デジタルフィ
ルタ装置が提供される。

［実施例］ 以下図面と共に本発明の実施例について説明する。

第１図は本発明のサンプリングレート変換デジタルフィ
ルタ装置の１実施例を示すブロック図である。１はデジ
タル入力信号の入力端子、２は出力端子である。このサ
ンプリングレート変換デジタルフィルタ装置はバッファ
メモリ手段を構成するＦ　Ｉ　ＦＯバッファからなる再
サンプリングバッファ３〜５と、乗算係数を記憶してお
くフィルタ係数メモリ１０〜１７、乗算器１８〜２５と
、加算器２６〜３３と、可変長バイブラインレジスタ３
４〜４１かラナっている。ここに示したデジタルフィル
タ装置はＦＩＲデジタルフィルタであり、その各タップ
は、入力信号と係数を乗算する上記乗算器１８〜２５と
、乗算の結果と前段のタップの出力を加算する加算器２
６〜３３から構成されている。各タップの信号入力は、
サンプリングレート比に応じて再サンプルされた信号が
入力される。また各係数入力には係数を保持するメモリ
１０−１７が接続されこれらのメモリ１０〜１７に対し
て各タップ共通に読み出しクロックと係数アドレスが供
給される。各タップの係数は以下により求まる。

ここで元のサンプリング周波数をｆｍ、再サンプリング
する周波数をｆｎ、サンプリングレート比をｍ：ｎであ
られすとき、以下の式を満足するｆａを求める。

ｆｍ：ｆｎ＝ｆａｘｍ：ｆａｘｎ＝ｍ：ｎこのときｆｍ
、ｆｎの最小公倍数である周波数はＦ＝ｆａＸｍＸｎ で表わされる。Ｆ　１．　Ｒフィルタのタップ数をＴＰ
とするときＦ＝１／Ｔを満足するＴを周期とし、ＴＰＸ
ｎの時間窓で求められるインパルス応答（ｘ／ｓ　ｉ　
ｎ　（ｘ）　）を求め各タップごとにｎ個の係数を係数
メモリ１０〜１７に記憶させ順次読み出す。各タップの
係数の組合せは、サンプリングレート比によって異なり
タップ間の可変長パイプラインレジスタ３４〜４１の組
合わせと共に゛一義的に決定される。

入力信号は、ｍ個用意されたバッファ３〜５によりｍ個
の入力信号ごとにｍ種類のシーケンスでｎに再サンプル
されたものがｍタップごとに異なるシーケンスで入力さ
れる。このシーケンスも、係数の組み合わせと共に一義
的に決まる。各ＦＩＦＯバッフ１からなる各再サンプリ
ングバッファ３〜５には入力サンプリングクロックｆｎ
と再サンプリングコントロールクロックｆｍとがそれぞ
れ与えられている。

第２図は第１図に示したＦＩＦ○バッファ３〜５の具体
的構成を示すブロック図である。図に示すように複数の
Ｄフリップフロップ、ＰＬＬ回路、カウンタ、デコーダ
等から構成されており、Ｉｏ、１１、Ｉ２がＦＩＦＯバ
ッファ３〜５の出力信号となっている。又、第２図に示
されている係数アドレスも作られている。なお演算クロ
ックは第１図の可変長バイブラインレジスタ３５〜４０
の駆動クロックとして用いられるものである。

第３図は第２図の動作を示すための波形図である。図中
、Ｉｏ。、■°１、Ｉ°２は上記出力信号■゛。、Ｉｏ
い　工゛２を出力する各Ｄフリップフロップの入力信号
である。

第４図は第１図のブロック図を更に詳細に示したブロッ
ク図である。ただし、クロック信号は省力しである。こ
こで変換すべきサンプリングレートの比は３：５のオー
バーサンプリングであるものとする。ここでは動作を簡
略に述べるため、各タップの乗算と加算の演算が１イン
ストラクシヨンで終了するものとする。

係数メモリ１０〜１７には、各タップごとに５つの係数
が保持されておりアドレスに応じて係数が乗算器１８〜
２５に出力される。各タップの係数は以下のようにして
決定する。ここで係数とデータの添え字について次のよ
うに定義する。

Ｋｂ ａ：再サンプルデジタルフィルタの番号（第９図の番号
に対応する） ｂ：ＦＩＲフィルタのタップ番号 第５図に示すように２つのサンプリングレートの最小公
倍数にあたる周波数のインパルス応答をＴＰＸｍ＝８Ｘ
５＝４０ポイント求める。それを組み合わせて式１のよ
うに８タツプのフィルタを構成する係数の組を５つ求め
る。

この係数を用いて実際のフィルタ演算を第１０図に示し
たようなデータ列（Ｎ、）を用いてオーバーサンプリン
グ（ｍ、）を行うと式２になる。

Ｔ。

１ ２ ３ ４ １１ Ｔ＠ ７ 式２に示した各演算（乗算・加算）はフィルタタップに
対応している。ここで、各タップＴ。〜Ｔ７の演算内容
を入力信号を基準に係数との関係で表１に示す。

表１ ＴｏとＴ３とＴ８、Ｔ１とＴ４とＴ７、Ｔ２とＴ５は係
数のシーケンスとデータの関係がそれぞれ同じである。

すなわち、入力信号については、３つずつを再サンプル
して５つのデータに３つのシーケンスでそれぞれのフィ
ルタタップのグループに与え、係数については、各フィ
ルタタップごとに順次それに対応した係数を係数メモリ
６１０〜６１７から乗算器６１８〜６２５に与えれば、
式２の演算結果が得られる。これに基づいて上記表を書
き換えれば以下の表２〜４のようになる。

表２ 表３ 表４ 以上のように３＝５のオーバーサンプリングの場合、フ
ィルタタップを３種類にわけ、それぞれのタップに応じ
たシーケンスで再サンプルしたデータをそれぞれのグル
ープ単位に入力し、係数はそれぞれデータと合うように
各係数メモリ１０−１７に記憶すればよい。

フィルタタップ間のバイブラインレジスタ３４〜４１は
、タップから出力されるデータと係数の組み合わせが式
２を満足するようにレジスタ３４〜４ｆの深さを決定す
る。以上より、第４図に詳細を示した構成が得られる。

この構成によれば、入力信号の再サンプリングは、入力
と再サンプリングを別々に行うため、それぞれのクロッ
クで行い、演算のクロックはｌ　／　ｒ　ｎで行うので
、全体に速いクロックは不要である。

［発明の効果コ 以上詳細に説明したところから明らかなように、本発明
のサンプリングレート変換デジタルフィルタ装置によれ
ば、回路規模を大きくすることなく、精度のよいサンプ
リングレート変換が可能であり１、かつ入力信号のサブ
サンプリング用のバッファ、係数メモリ、フィルタタッ
プ間のバイブラインレジスタを外部より設定できるよう
にすれば、再サンプリンクレートを任意に設定すること
が可能で、オーバーサンプリングフィルタだけでなくサ
ブサンプリングフィルタにも適用できるサンプリングレ
ート変換デジタルフィルタ装置を提供することができる
。

【図面の簡単な説明】

第１図は本発明のサンプリングレート変換デジタルフィ
ルタの実施例を示すブロック図、第２図は第１図に示し
たＦＩＦＯバッファの構成を示すブロック図、第３図は
第２図の動作を示すための波形図、第４図は第１図の詳
細を示すブロック図、第５図はインパルス応答波形とデ
ジタルフィルタの係数との関係を示す図、第６図〜第９
図は従来のサンプリングレート変換デジタルフィルタの
構成及び動作を説明する図、第１０図は３：５オーバー
サンプリングの様子を模式的に示す図である。 １・・・入力端子、　２・・・出力端子、　３〜５・・
・バッファメモリ、１０〜１７・・・係数メ−１−１，
１，１８〜２５・・・乗算器、　２６・・・３３加算器
、　３４〜４１可変長バイブラインレジスタ、Ｔｏ−Ｔ
７・・・フィルタタップ。 発明者　　山田和也

Claims (1)

【特許請求の範囲】
1. （１）入力デジタル信号を保持し、所定の順序で読み出
   すための複数のバッファメモリ手段と、複数の所定の乗
   算係数を各々記憶しておく複数のフィルタ係数メモリ手
   段と、前記複数のフィルタ係数メモリ手段の各々からの
   出力信号に前記複数のバッファメモリ手段のいずれか１
   つからの出力信号を乗算する複数の乗算手段と、前記複
   数の乗算手段の出力信号に応答し複数のフィルタタップ
   を構成する複数の加算器と前記複数の加算器の間に設け
   られた複数の可変長パイプラインレジスタとからなるサ
   ンプリングレート変換デジタルフィルタ装置。