WO1999034609A1 - Circuit pll a deux boucles et circuit de demodulation de la chrominance utilisant ce dernier - Google Patents

Circuit pll a deux boucles et circuit de demodulation de la chrominance utilisant ce dernier Download PDF

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WO1999034609A1
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outputs
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Junichi Onodera
Nobuyuki Takagi
Masamichi Nakajima
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Fujitsu General Limited
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Definitions

  • Double loop PLL circuit and color demodulation circuit using the PLL circuit Double loop PLL circuit and color demodulation circuit using the PLL circuit
  • the present invention uses a PLL (Phase e-Locked Loop) circuit that creates a sampling clock for A / D (analog / digital) conversion that is phase-synchronized with a color burst, and uses the PLL circuit. It relates to a color demodulation circuit.
  • the sampling clock created by the PLL circuit is used when digitally processing the input composite color signal or color signal.
  • a PLL circuit that creates a sampling clock for A / D conversion that is phase-synchronized with the color burst detects a color subcarrier during the color burst period, and converts the clock that is phase-synchronized with the detected color subcarrier into a VCO (
  • the clock was created by controlling the oscillation frequency of a voltage-controlled oscillator, and this clock was output to the A / D conversion circuit as a sampling clock.
  • the phase of the sampling clock was finely adjusted by connecting multiple delay units with a fixed delay amount.
  • the delay device with a fixed delay amount is connected in multiple stages to fine-tune the phase of the sampling clock.
  • the delay device with a fixed delay amount is connected in multiple stages to fine-tune the phase of the sampling clock.
  • an NTSC (National TV System Committee) type composite color signal (hereinafter simply referred to as an NTSC signal) E is represented by the following equation (1), where a color subcarrier having a frequency of F sc is converted into two color difference signals. It is created by quadrature two-phase amplitude modulation with I and Q, and frequency multiplexing with the luminance signal Y.
  • F sc in the equation (1) represents (455/2) ⁇ F h (F sc is about 3.58 MHz), and F h represents the horizontal scanning frequency.
  • phase relationship between the color signals in the NTSC signal is as shown in FIG.
  • B—Y and R— ⁇ represent two color difference signals different from I and Q. Since the color difference signals I and Q and the color burst ⁇ have a phase relationship as shown in Fig. 2, the color difference signal I at the point where the phase difference from the phase reference point ( ⁇ - ⁇ axis) is 57 ° and 237 ° When the amplitude of the color difference signal Q is 0 and the amplitude of the color difference signal Q is 0, the amplitude of the color difference signal I is 0 and the amplitude of the color difference signal Q is 1 and 1 at the points where the phase differences are 147 ° and 327 °. (1, the maximum amplitude of Q is 1, 1 1).
  • sampling is performed with a sampling clock having a frequency of 4 Fsc synchronized with the above-mentioned 57 ° of the color burst K, the color difference signals I and Q can be easily demodulated from the signal C, and interpolation calculation and the like can be performed. Demodulation can be performed with higher accuracy than estimated by.
  • the present invention has been made in view of the above-described problems, and provides a PLL circuit capable of continuously changing the phase of a sampling clock for AZD conversion, and a color difference signal from a composite video signal using the PLL circuit.
  • a color demodulation circuit that can easily and accurately demodulate The purpose is to: Disclosure of the invention
  • a double loop PLL circuit includes a clamp circuit that clamps the DC level of an input composite color signal or color signal to a fixed level and outputs the same, and a sampling circuit that outputs the output signal of the clamp circuit.
  • An AZD conversion circuit for sampling and outputting a digital signal; a reference color burst output circuit for comparing a color burst of the frequency F sc of the output signal of the clamp circuit with a slice level and outputting a rectangular wave reference color burst
  • a PLL circuit that generates a signal with a frequency N ⁇ Fsc (N is an integer multiple of 4) synchronized with the reference color burst by oscillation frequency control and outputs the signal to the A / D converter as a sampling clock, and an AZD converter Based on the level difference between the circuit output signal and the preset phase reference value, the phase difference between the sampling clock and the reference color burst is calculated.
  • the chrominance signal is a signal that is carrier-suppressed and amplitude-modulated by two chrominance subcarriers that are 90 degrees out of phase with two chrominance signals.
  • the PLL circuit generates a signal of frequency N ⁇ F sc synchronized with the reference color burst output from the reference color burst output circuit, and outputs the signal to the A_ / D conversion circuit as a sampling clock.
  • the phase of the reference color burst output from the reference color burst output circuit changes at the slice level, and this slice level changes according to the phase reference value in the phase detection circuit.
  • the sampling clock output from the PLL circuit to the AD conversion circuit can be a signal having a frequency of N ⁇ Fsc synchronized with the phase of the color burst, and the phase can be continuously changed with the phase reference value.
  • a sampling clock for AZD conversion suitable for color demodulation is output by adjusting the phase of the rising point of the reference color burst so that the phase difference from the phase reference point is 57 °. be able to.
  • the reference color burst output circuit compares the output signal of the clamp circuit with the slice level and outputs a square wave signal.
  • the level comparator outputs the signal of the color burst period of the output signal of the level comparator. Consists of a burst period sampling circuit for sampling I do. With this configuration, the configuration of the reference color burst output circuit can be simplified.
  • the phase detection circuit is provided with an adder that adds the phase adjustment value to the phase reference value, and an addition value of the adder and an output signal of the AZD conversion circuit for a period set in advance according to the type of the input signal. And a slice level output circuit that outputs a signal corresponding to the level difference and outputs a corresponding slice level based on the output signal of the comparator.
  • a phase reference circuit for switching a phase detection circuit between a preset NTSC and PAL phase reference signal with a switching signal and outputting the same, and a phase reference value output from the phase reference circuit.
  • An adder that adds the phase adjustment value, and the adder of the adder and the output signal of the A / D conversion circuit for a period set in advance according to whether the input signal is an NTSC signal or a PAL signal. It comprises a comparator for comparing and outputting a signal corresponding to the level difference, and a slice level output circuit for outputting a corresponding slice level based on the output signal of the comparator.
  • the slice level output circuit is composed of a filter that smoothes the output signal of the comparator and outputs the same, and a pulse width modulation circuit that outputs a corresponding pulse width modulation signal as a slice level based on the output signal of the filter. . With this configuration, the configuration of the slice level output circuit can be simplified.
  • a color demodulation circuit using a double loop PLL circuit includes a clamp circuit that clamps and outputs a DC level of an input composite color signal or color signal to a fixed level, and an output signal of the clamp circuit.
  • An AZD conversion circuit that samples the signal with a sampling clock and outputs a digital signal, and a reference color burst output that compares the color burst of the frequency F sc of the output signal of the clamp circuit with the slice level and outputs a square wave-shaped reference color burst A / D conversion by creating a signal of frequency N NFsc synchronized with the reference color burst by the circuit and oscillation frequency control
  • the phase difference between the sampling clock and the reference color burst is detected based on the level difference between the output signal of the A / D converter circuit and the preset phase reference value.
  • a phase detection circuit that outputs a corresponding slice level to a reference color burst output circuit, and a signal conversion circuit that converts an output signal of the AZD conversion circuit into
  • the sampling clock output from the PLL circuit to the A / D conversion circuit can be converted into a signal with a frequency N.Fsc synchronized with the phase of the color burst, and the phase can be changed continuously with the phase reference value. . Therefore, by setting the phase reference value so that the phase of the sampling clock becomes a desired value, the signal C having the color difference signals (for example, one I, one Q, I, Q) in a predetermined order from the AZD conversion circuit is obtained. Can be output. Further, the signal conversion circuit can convert the signal C (for example, one I, —Q, I, Q) output from the AZD conversion circuit into individual color difference signals I and Q and output the signals.
  • the reference color burst output circuit compares the output signal of the clamp circuit with the slice level to output a square wave signal, and extracts the signal of the color burst period from the output signal of the level comparator. It consists of a burst period sampling circuit. With this configuration, the configuration of the reference color burst output circuit can be simplified.
  • the phase detection circuit uses an adder that adds a phase adjustment value for color tone adjustment to the phase reference value, and an addition value of the adder and AZD conversion for a preset period according to the type of input signal.
  • a comparator for comparing the output signal of the circuit and outputting a signal corresponding to the level difference;
  • a slice level output circuit for outputting a corresponding slice level based on the output signal of the comparator.
  • phase reference value switching circuit that switches the phase detection circuit between a preset NTSC and PAL phase reference value with a switching signal and outputs the same, and a phase reference value output from the phase reference value switching circuit And an AZD conversion circuit for a preset period of time corresponding to whether the input signal is an NTSC signal or a PAL signal.
  • a slice level output circuit that outputs a corresponding slice level based on the output signal of the comparator.
  • the color tone can be adjusted, and it can be used for a composite color signal or color signal of the NTSC system and the PAL (Phase Alternate Line) system.
  • the slice level output circuit includes a filter that smoothes the output signal of the comparator and outputs the same, and a pulse width modulation circuit that outputs a corresponding pulse width modulation signal as a slice level based on the output signal of the filter. .
  • the configuration of the slice level output circuit can be simplified.
  • FIG. 1 is an explanatory diagram showing a phase relationship between color difference signals in an NTSC signal.
  • FIG. 3 is a block diagram showing an embodiment of a double loop PLL circuit according to the present invention.
  • FIG. 4 is a block diagram showing the phase detection circuit in FIG.
  • FIG. 5 is a waveform diagram of a reference color burst KK output from the reference color burst output circuit of FIG.
  • FIG. 6 is a block diagram showing another example of the phase detection circuit in FIG.
  • FIG. 7 is a block diagram showing an embodiment of a color demodulation circuit according to the present invention.
  • FIG. 8 is a block diagram showing a signal conversion circuit in FIG.
  • FIG. 9 is a waveform diagram of the first and second selection signals to the selection circuit in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 3 shows an embodiment of a double loop PLL circuit according to the present invention.
  • reference numeral 10 denotes an input terminal for inputting an NTSC signal as an analog composite color signal
  • 12 denotes a clamp.
  • Circuit 14 is an AZD conversion circuit.
  • the clamp circuit 12 clamps the DC level of the NTSC signal input to the input terminal 10 to a fixed level during the pedestal period of the NTSC signal, and outputs the result.
  • a digital signal (for example, a carrier chrominance signal C) obtained by sampling the signal output from the clamp circuit 12 by the sampling clock is output to the output terminal 16.
  • Reference numeral 18 denotes a reference color burst output circuit.
  • the reference color burst output circuit 18 compares the output signal of the clamp circuit 12 with the slice level SL and outputs a square wave signal.
  • a burst period sampling circuit 22 extracts a signal during a power burst period from an output signal of the level comparator 20, and outputs the signal as a reference color burst KK.
  • Reference numeral 24 denotes a PLL circuit.
  • the PLL circuit 24 compares the reference color burst KK output from the reference color burst output circuit 18 with a comparison signal as a reference signal, and outputs a voltage corresponding to the phase difference.
  • the control signal output from the LPF 28 to the VCO 30 controls the oscillation frequency of the VCO 30 so that the phase difference between the reference color burst KK input to the phase comparator 26 and the comparison signal becomes smaller. Is synchronized with the reference color burst KK. At the time of this phase synchronization, the frequency of the sampling clock output from the VCO 30 to the AZD conversion circuit 14 is 4 Fsc.
  • Reference numeral 34 denotes a phase detection circuit.
  • the phase detection circuit 34 uses a sampling clock based on a level difference between an output signal of the AZD conversion circuit 14 and a preset phase reference value. The phase difference between the reference color burst and the reference color is detected, and the slice level corresponding to the phase difference is output to the reference color burst output circuit 18.
  • Reference numeral 36 denotes a control signal output circuit.
  • the control signal output circuit 36 detects a burst period from the output signal of the A / D conversion circuit 14 and sends the burst period to the burst period sampling circuit 22 as a sampling control signal. Is output during the burst period.
  • the phase detection circuit 34 includes an adder 3 that adds a root adjustment value (for example, for color adjustment) to a phase reference value for NTSC (for example, 0.2097). 8, a comparison period generation circuit 40 for generating a comparison period signal corresponding to the phase comparison period for NTSC, and the AZD during the comparison period controlled by the comparison period signal of the comparison period generation circuit 40.
  • the comparator 42 compares the output signal of the conversion circuit 14 with the phase reference value output from the adder 38, and outputs a signal corresponding to the level difference.
  • the filter 44 and the PWM circuit 46 constitute a slice level output circuit 48.
  • FIGS. 3 and 4 will be described with reference to FIG.
  • the NTSC signal input to the input terminal 10 is clamped to a fixed DC level by the clamp circuit 12 during the pedestal period of the signal, and is input to the level comparator 20 to slice level. This signal is compared with SL, and a rectangular wave signal is output from the level comparator 20.
  • the burst period sampling circuit 22 extracts the signal during the color burst period from the rectangular wave signal output from the level comparator 20 according to the burst period signal of the control signal output circuit 36.
  • a rectangular wave reference color burst KK shown in FIG. 5 is output to the PLL circuit 24 as a reference signal.
  • the horizontal axis represents the phase difference from the phase reference point (BY axis)
  • the vertical axis represents the amplitude
  • K represents the color burst of the frequency F sc.
  • the phase of the reference color burst KK output from the reference color burst output circuit 18 changes at the slice level SL, and this slice level SL changes at the phase reference value in the phase detection circuit 34.
  • the phase can be changed to a signal of frequency N ⁇ Fsc synchronized with the color burst K, and the phase can be continuously changed by the phase reference value.
  • phase adjustment value When adjusting the phase of the sampling clock output from the PLL circuit 24 to the AZD conversion circuit 14 to a desired value (for example, a value at which the phase difference from the phase reference point (B_Y axis) is 57 °), a rectangular wave-like reference color is used.
  • a value corresponding to the phase reference value for example, 0.2079) so that the phase at the rising point of the burst KK is a corresponding value (for example, a value that has a phase difference of 57 ° from the phase reference point).
  • set the phase adjustment value to 0.
  • the slice level SL output from the phase detection circuit 34 becomes a corresponding value (for example, 0.5446 ).
  • the input signal is an NTSC signal (an example of a composite color signal)
  • NTSC signal an example of a composite color signal
  • the present invention is not limited to this. It can also be used for switchable NTSC and PAL signals, or for NTSC or PAL color signals.
  • phase reference value switching circuit 50 is added before the adder 38 in the phase detection circuit 34, and depending on whether the input signal is an NTSC signal or a PAL signal, The phase reference value for NTSC (for example, 0.1079) and the phase reference value for PAL (for example, 0.000) are switched and output to the adder 38. You may.
  • FIG. 7 shows an embodiment of the color demodulation circuit of the present invention, and the same parts as those in FIG.
  • reference numeral 52 denotes a signal conversion circuit for converting the output signal (for example, signal C) of the A / D conversion circuit 14 into color difference signals I and Q.
  • the signal conversion circuit 52 is shown in FIG. As shown, a multiplier 54 that multiplies the output signal of the AZD conversion circuit 14 by 11 and outputs the same, and an output signal of the AZD conversion circuit 14 and an output signal of the multiplier 54 1, a selection circuit 56 for selectively switching between the second selection signals and outputting as individual color difference signals I and Q.
  • FIGS. 7 and 8 will be described with reference to FIG.
  • phase reference value in the phase detection circuit 34 By setting the phase reference value in the phase detection circuit 34 to a value for NTSC (for example, -0.279) and setting the phase adjustment value to 0, the A / D conversion circuit 1
  • a desired value for example, a value at which the phase difference from the phase reference point (B-Y axis) is 57 °
  • the level difference between the output signal of the A / D conversion circuit 14 and the phase reference value also becomes the set value, and the slice level SL that is fed back from the phase detection circuit 34 to the reference color burst output circuit 18 Becomes the corresponding value (for example, 0.54 4 6), and the phase of the rising point of the reference color burst KK becomes the corresponding value (for example, 57 ° from the phase reference point).
  • the output signal of the AZD conversion circuit 14 is a color signal in which the color difference signal is switched in the order of I, Q, I, and Q at the timing of the frequency 4Fsc.
  • the selection circuit 56 switches the preceding switching unit with the first selection signal (frequency Fsc) shown in FIG. 9 (a) and switches the latter switching unit with the second selection signal (frequency Fsc) shown in FIG. 9 (b).
  • the frequency is switched at 2 Fsc) and the color difference signals I and Q are output individually.
  • the phase difference between the sampling clock and the phase reference point is obtained by changing the phase reference value and the phase adjustment value in the phase detection circuit 34. Since it can be changed continuously, the phase shift due to the signal delay in the level comparator 20 and the AZD conversion circuit 14 can be performed by adjusting the phase reference value and the phase adjustment value.
  • the sampling clock output from the PLL circuit 24 to the AZD conversion circuit 14 To adjust the hue by intentionally shifting the phase of the phase from the desired value, set the phase adjustment value in the phase detection circuit 34 to the corresponding value, and adjust the phase to the phase reference value with the adder 38.
  • the value obtained by adding the values (new phase reference value) is input to the comparator 42 as a comparison value.
  • the phase of the sampling clock is adjusted to a predetermined value (a value obtained by adding a constant value to a desired value)
  • the level difference between the output signal of the AZD conversion circuit 14 and the phase reference value also corresponds.
  • the slice level SL fed back from the phase detection circuit 34 to the reference color burst output circuit 18 also changes to a corresponding value.
  • the sampling clock output from the PLL circuit 24 to the A / D conversion circuit 14 is a signal with a frequency of 4 Fsc synchronized with the phase of the color burst K and a slice level SL (phase reference value and phase adjustment value).
  • a signal that is phase-synchronized with the reference color burst KK phase-adjusted by, and only the color difference signals I and Q output from the signal conversion circuit 52 correspond to the phase adjustment value. It can change and adjust the color tone.
  • the phase detection circuit can add the phase reference value for NTSC and the phase adjustment value for hue adjustment as shown in FIG. 4.
  • the present invention is not limited to this.
  • the phase detection circuit has a configuration in which the addition of the phase adjustment value is omitted and the phase detection circuit has only the NTSC phase reference value, or the phase detection circuit is for the NTSC as shown in FIG.
  • the present invention can also be used for a configuration in which the phase reference value for PAL can be switched.
  • the double-loop PLL circuit according to the present invention is:?
  • the sampling clock output from the shift circuit to the 0 conversion circuit can be a signal of a frequency N ⁇ F sc synchronized with the color burst, and the phase can be continuously changed with the phase reference value. For this reason, for example, by adjusting the phase of the rising point of the reference color burst so that the phase difference from the phase reference point is 57 °, the sampling aperture for AZD conversion suitable for color demodulation is adjusted. Can be used to output the output.
  • the color demodulation circuit using the double loop PLL circuit according to the invention can convert the output signal of the AZD conversion circuit into a color difference signal (for example, I, Q) by the signal conversion circuit. it can. Therefore, it can be used to easily and accurately demodulate the color difference signal from the composite video signal.
  • a color difference signal for example, I, Q

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Description

明 細 書
2重ループ P L L回路及びこの P L L回路を用いた色復調回路
技術分野
本発明は、 カラーバース トに位相同期した A/ D (アナログ/ディジタル） 変 換用のサンプリングクロックを作成する P L L (Pha s e-Lo c ke d Loop) 回路、 及 びこの P L L回路を用いた色復調回路に関するものである。 この P L L回路で作 成したサンプリングクロックは、 入力した複合カラー信号又は色信号をディジタ ル処理する際に用いられる。
背景技術
従来、 カラーバース トに位相同期した A/ D変換用のサンプリングクロックを 作成する P L L回路は、 カラーバースト期間に色副搬送波を検出し、 この検出し た色副搬送波に位相同期したクロックを V C O (電圧制御発振器） の発振周波数 制御によって作成し、 このクロックを A/ D変換回路へサンプリングクロックと して出力していた。 固定遅延量をもった遅延器を多段に接続することによって、 サンプリングクロックの位相を微調整していた。
また、 従来の色復調は、 アナログ復調回路又はこのアナログ復調回路をデイジ タル化した回路で行われていた。
しかしながら、 上述した従来の P L L回路では、 固定遅延量をもった遅延器を 多段に接続してサンプリングクロックの位相を微調整していたので、 サンプリン グク口ックの位相を飛び飛びにしか微調整することができず、 連続的に変化させ ることができないという問題点があった。 例えば、 色復調に用いた場合、 色差信 号の復調を容易かつ高精度に行うことができないという問題点があった。
また、 上述した従来のアナログ復調回路では、 P D P (プラズマディスプレイ パネル） や L C D (液晶ディスプレイ） パネルを用いた表示装置のような、 ディ ジタルインタフヱ一スをもつ表示装置に利用した場合、 ディジタル回路特有のノ ィズを拾ってしまうという問題点があった。 また、 上述した従来のアナログ復調回路をディジタル化した回路では、 AZD 変換用のサンプリングク口ックの位相を連続的に変化させることができないので、 色復調や色合い調整に不自然な感じが残るという問題点があった。
例えば、 NTSC (National TV System Committee) 方式の複合カラー信号 (以下単に NT S C信号という） Eは、 つぎの式 （1) に示されるように、 周波 数 F s cの色副搬送波を 2つの色差信号 I、 Qで直角 2相振幅変調し、 輝度信号 Yに周波数多重して作成されている。
E = Y+ I ·οο5(2π -Fsc-t+33° ) + Q · s in (2 π 'Fs c · t+33。 ）··· （1)
( 1 ) 式中の F s cは （455/2) - F hを表し （F s cは約 3. 58MH zである。 ） 、 この F hは水平走査周波数を表す。
NT S C信号における色の信号の位相関係は第 1図のようになっている。
この第 1図において、 B— Y、 R— Υは、 I、 Qとは異なる 2つの色差信号を 表す。 色差信号 I、 Qとカラーバースト Κとは第 2図に示すような位相関係にあ るので、 位相基準点 （Β— Υ軸） からの位相差が 57° と 237° の点では色差 信号 Iの振幅が一 1と 1で色差信号 Qの振幅が 0となリ、 位相差が 147° と 3 27° の点では色差信号 Iの振幅が 0で色差信号 Qの振幅が一 1と 1となる （1、 Qの最大振幅を 1、 一 1とする） 。 このため、 色信号 C (= I +Q) を色差信号 Q、 Iの振幅が 0となる点でサンプリングすれば、 I成分、 Q成分のみを取り出 すことができる。 換言すると、 カラーバース ト Kの上述した 57° に位相同期し た周波数 4 F s cのサンプリングクロックで標本化すると、 信号 Cから色差信号 I、 Qを容易に復調することができ、 かつ補間演算等で推測するよりも高精度に 復調できる。
しかしながら、 上述した従来の P L L回路では、 サンプリングクロックの位相 を連続的に変化させることができないので、 カラーバ一ストの所定位相点 （例え ば 57° ) に位相同期した周波数 4 F s cのサンプリングクロックを作成できず、 色差信号の復調を容易かつ高精度に行うことができないという問題点があった。 本発明は、 上述の問題点に鑑みなされたもので、 AZD変換用のサンプリング ク口ックの位相を連続的に変化できる P L L回路、 及ぴこの P L L回路を用いて 複合映像信号から色差信号を容易かつ高精度に復調できる色復調回路を提供する ことを目的とする。 発明の開示
本発明による 2重ループ P L L回路は、 入力した複合カラー信号又は色信号の 直流レベルを一定の固定レベルにクランプして出力するクランプ回路と、 このク ランプ回路の出力信号をサンプリングク口ックで標本化してディジタル信号を出 力する AZD変換回路と、 クランプ回路の出力信号のうちの周波数 F s cのカラ 一バーストをスライスレベルと比較し矩形波状の基準カラーバーストを出力する 基準カラーバースト出力回路と、 発振周波数制御によって基準カラーバーストに 位相同期した周波数 N · F s c ( Nは 4の整数倍の数） の信号を作成し、 A/D 変換回路へサンプリングクロックとして出力する P L L回路と、 AZD変換回路 の出力信号と予め設定した位相基準値とのレベル差に基づきサンプリングク口ッ クと基準カラーバース トの位相差を検出し、 位相差に対応したスライスレベルを 基準カラーバース ト出力回路へ出力する位相検出回路とを具備してなることを特 徴とする。 ここで、 色信号とは、 2つの色差信号と 9 0度位相がずれた 2つの色 副搬送波によリ、 搬送波抑圧振幅変調された信号をいう。
P L L回路は、 基準カラーバースト出力回路から出力する基準カラーバースト に位相同期した周波数 N · F s cの信号を作成し、 サンプリングクロックとして A_/D変換回路へ出力している。 基準カラーバースト出力回路から出力する基準 カラーバース トの位相はスライスレベルで変化し、 このスライスレベルは位相検 出回路内の位相基準値で変化する。 このため、 P L L回路から A D変換回路へ 出力するサンプリングクロックを、 カラーバーストに位相同期した周波数 N · F s cの信号にするとともに、 その位相を位相基準値で連続的に変化させることが できる。 例えば、 基準カラーバ一ス トの立上リ点の位相を、 位相基準点との位相 差が 5 7 ° となるように調整することによって、 色復調に適した AZD変換用の サンプリングクロックを出力することができる。
また、 基準カラ一バース ト出力回路を、 クランプ回路の出力信号をスライスレ ベルと比較し矩形波信号を出力するレベル比較器と、 このレベル比較器の出力信 号のうちのカラーバースト期間の信号を抜き取るバースト期間抜取回路とで構成 する。 このように構成した場合には、 基準カラーバース ト出力回路の構成を簡単 にすることができる。
また、 位相検出回路を、 位相基準値に位相調整値を加算する加算器と、 入力信 号の種類に応じて予め設定された期間の間、 加算器の加算値と AZ D変換回路の 出力信号とを比較しレベル差に対応した信号を出力する比較器と、 この比較器の 出力信号に基づき対応したスライスレベルを出力するスライスレベル出力回路と で構成する。 このように構成した場合には、 サンプリングクロックの位相を所望 値から意識的にずらすことができる
また、 位相検出回路を、 予め設定された N T S C用と P A L用の位相基準値を 切換信号で切リ換えて出力する位相基準値切換回路と、 この位相基準値切換回路 から出力する位相基準値に位相調整値を加算する加算器と、 入力信号が N T S C 方式の信号か P A L方式の信号かに対応して予め設定された期間の間、 加算器の 加算値と A/ D変換回路の出力信号を比較しレベル差に応じた信号を出力する比 較器と、 この比較器の出力信号に基づき対応したスライスレベルを出力するスラ イスレベル出力回路とで構成する。 このように構成した場合には、 サンプリング ク口ックの位相を所望値から意識的にずらすことができるとともに、 N T S C方 式と P A L (Phas e A l t e r na t e L ine) 方式の複合カラー信号又は色信号に対して 利用できる
また、 スライスレベル出力回路を、 比較器の出力信号を平滑化して出力するフ イルクと、 このフィルタの出力信号に基づき対応したパルス幅変調信号をスライ スレベルとして出力するパルス幅変調回路とで構成する。 このように構成した場 合には、 スライスレベル出力回路の構成を簡単にすることができる。
本発明による 2重ループ P L L回路を用いた色復調回路は、 入力した複合カラ 一信号又は色信号の直流レベルを一定の固定レベルにクランプして出力するクラ ンプ回路と、 このクランプ回路の出力信号をサンプリングクロックで標本化して ディジタル信号を出力する AZD変換回路と、 クランプ回路の出力信号のうちの 周波数 F s cのカラーバーストをスライスレベルと比較し矩形波状の基準カラー バーストを出力する基準カラーバースト出力回路と、 発振周波数制御によって基 準カラ一バース トに位相同期した周波数 N · F s cの信号を作成し、 A/D変換 回路へサンプリングクロックとして出力する P L L回路と、 A/D変換回路の出 力信号と予め設定した位相基準値とのレベル差に基づきサンプリングクロックと 基準カラーバーストとの位相差を検出し、 位相差に対応したスライスレベルを基 準カラーバースト出力回路へ出力する位相検出回路と、 AZ D変換回路の出力信 号を色差信号に変換して出力する信号変換回路とを具備してなることを特徴とす る。
P L L回路から A/D変換回路へ出力するサンプリングク口ックを、 カラーバ ーストに位相同期した周波数 N · F s cの信号にするとともに、 その位相を位相 基準値で連続的に変化させることができる。 このため、 サンプリングクロックの 位相が所望値となるように位相基準値を設定することによって、 AZD変換回路 から所定順序の色差信号 （例えば一 I、 一 Q、 I、 Q ) をもった信号 Cを出力さ せることができる。 また、 信号変換回路によって、 AZD変換回路から出力する 信号 C (例えば一 I、 — Q、 I、 Q ) を個別の色差信号 I、 Qに変換して出力す ることができる。
また、 ディジタル復調なのでディジタル回路特有のノイズを拾うことがない。 さらに、 サンプリングク口ックの位相を連続的に変化させた調整を行うことが できるので、 色復調や色合い調整に不自然な感じが残らない。
また、 信号変換回路を、 AZD変換回路の出力信号を一 1倍して出力する乗算 器と、 AZD変換回路の出力信号と前記乗算器の出力信号とを選択的に切り換え て出力する選択回路とで構成する。 このように構成した場合には、 信号変換回路 の構成を簡単にすることができる。
また、 基準カラーバース ト出力回路を、 クランプ回路の出力信号をスライスレ ベルと比較し矩形波信号を出力するレベル比較器と、 このレベル比較器の出力信 号のうちのカラーバースト期間の信号を抜き取るバースト期間抜取回路とで構成 する。 このように構成した場合には、 基準カラーバース ト出力回路の構成を簡単 にすることができる。
また、 位相検出回路を、 位相基準値に色合い調整用の位相調整値を加算する加 算器と、 入力信号の種類に応じて予め設定された期間の間、 加算器の加算値と A ZD変換回路の出力信号とを比較しレベル差に対応した信号を出力する比較器と, この比較器の出力信号に基づき対応したスライスレベルを出力するスライスレべ ル出力回路とで構成する。 このように構成した場合には、 色合い調整ができる。 また、 位相検出回路を、 予め設定された NT S C用と PAL用の位相基準値を 切換信号で切リ換えて出力する位相基準値切換回路と、 この位相基準値切換回路 から出力する位相基準値に色合い調整用の位相調整値を加算する加算器と、 入力 信号が NT S C方式の信号か PAL方式の信号かに対応して予め設定された期間 の間、 加算器の加算値と AZD変換回路の出力信号を比較しレベル差に対応した 信号を出力する比較器と、 この比較器の出力信号に基づき対応したスライスレべ ルを出力するスライスレベル出力回路とで構成する。 このように構成した場合に は、 色合い調整ができるとともに、 NT SC方式及び PAL (Phase Alternate Line) 方式の複合カラー信号又は色信号に対して利用できる。
また、 スライスレベル出力回路を、 比較器の出力信号を平滑化して出力するフ ィルタと、 このフィルタの出力信号に基づき対応したパルス幅変調信号をスライ スレベルとして出力するパルス幅変調回路とで構成する。 このように構成した場 合には、 スライスレベル出力回路の構成を簡単にすることができる。 図面の簡単な説明
第 1図は、 NTS C信号における色差信号の位相関係を示す説明図である。 第 2図は、 NTS C色差信号 I、 Qと色信号 C (= I +Q) とカラーバース ト Kの位相関係を示す波形図である。
第 3図は本発明による 2重ループ P L L回路の一実施形態例を示すプロック図 である。
第 4図は第 3図中の位相検出回路を示すブロック図である。
第 5図は、 第 3図の基準カラーバースト出力回路から出力する基準カラーバー ス ト KKの波开図である。
第 6図は第 3図中の位相検出回路の他の例を示すプロック図である。
第 7図は、 本発明による色復調回路の一実施形態例を示すブロック図である。 第 8図は、 第 7図中の信号変換回路を示すブロック図である。
第 9図は、 第 8図中の選択回路への第 1、 第 2選択信号の波形図である。 発明を実施するための最良の形態
以下、 本発明の実施例を添付図面を用いて説明する。
第 3図は本発明による 2重ループ P L L回路の一実施例を示すもので、 この第 3図において、 10はアナログの複合カラー信号としての NT S C信号を入力す る入力端子、 1 2はクランプ回路、 14は AZD変換回路である。 前記クランプ 回路 1 2は、 前記入力端子 10に入力した NTS C信号の直流レベルを、 NTS C信号中のペデスタル期間で一定の固定レベルにクランプして出力し、 前記 A D変換回路 14は、 .前記クランプ回路 1 2から出力する信号をサンプリングクロ ックで標本化したディジタルの信号 （例えば搬送色信号 C) を出力端子 1 6へ出 力する。
18は基準カラーバース ト出力回路で、 この基準カラーバース ト出力回路 18 は、 前記クランプ回路 1 2の出力信号をスライスレベル S Lと比較し矩形波の信 号を出力するレベル比較器 20と、 このレベル比較器 20の出力信号のうちの力 ラーバースト期間の信号を抜き取リ、 基準カラーバースト KKとして出力するバ 一ス ト期間抜取回路 22とで構成されている。
24は PL L回路で、 この PL L回路 24は、 前記基準カラーバース ト出力回 路 18から出力する基準カラーバースト KKを基準信号として比較信号と比較し、 位相差に対応した電圧を出力する位相比較器 26と、 この位相比較器 26の出力 信号の低周波成分を制御信号として出力する L P F (ローパスフィルタ） 28と、 この L P F 28の制御信号によって発振周波数が変化する VCO (電圧制御発振 器） 30と、 この VC030の出力信号の周波数を 1ノ4に分周 （N=4の場合） し比較信号として前記位相比較器 26へ出力する分周器 32とからなる。 前記 L P F 28から前記 V CO 30へ出力する制御信号は、 前記位相比較器 26に入力 する基準カラーバースト KKと比較信号の位相差が小さくなる方向に前記 VCO 30の発振周波数を制御し、 比較信号を基準カラーバース ト KKに位相同期させ る。 この位相同期時において前記 VCO 30から前記 AZD変換回路 14へ出力 するサンプリングク口ックの周波数は 4 F s cとなる。
34は位相検出回路で、 この位相検出回路 34は、 前記 AZD変換回路 14の 出力信号と予め設定した位相基準値とのレベル差に基づきサンプリングクロック と基準カラ ^"バース トの位相差を検出し、 位相差に対応したスライスレベルを前 記基準カラーバースト出力回路 1 8へ出力する。
3 6は制御信号出力回路で、 この制御信号出力回路 3 6は、 前記 A/D変換回 路 1 4の出力信号からバース ト期間を検出し、 前記バースト期間抜取回路 2 2へ 抜取制御信号としてのバースト期間信号を出力する。
前記位相検出回路 3 4は、 第 4図に示すように、 N T S C用の位相基準値 （例 えば一 0 . 2 0 7 9 ) に位根調整値 （例えば色合い調整用） を加算する加算器 3 8と、 N T S C用の位相比較期間に対応した比較期間信号を発生する比較期間発 生回路 4 0と、 この比較期間発生回路 4 0の比較期間信号によって制御された比 較期間の間、 前記 AZD変換回路 1 4の出力信号と前記加算器 3 8から出力する 位相基準値とを比較し、 そのレベル差に対応した信号を出力する比較器 4 2と、 この比較器 4 2から出力する信号の低周波成分を出力するフィルタ 4 4と、 この フィルタ 4 4の出力信号に対応した P WM (パルス幅変調） 信号をスライスレべ ルとして前記レベル比較器 2 0へ出力する P WM回路 4 6とからなる。 前記フィ ルタ 4 4と P WM回路 4 6はスライスレベル出力回路 4 8を構成する。
つぎに、 第 3図及ぴ第 4図の作用を第 5図を併用して説明する。
( 1 ) 入力端子 1 0に入力した N T S C信号は、 クランプ回路 1 2によってそ の信号中のペデスタル期間で直流レベルが一定の固定レベルにクランプされ、 レ ベル比較器 2 0に入力してスライスレベル S Lと比較され、 このレベル比較器 2 0から矩形波状の信号が出力する。
バースト期間抜取回路 2 2は、 制御信号出力回路 3 6のバースト期間信号によ つて、 レベル比較器 2 0から出力する矩形波状の信号のうちのカラーバースト期 間の信号を抜き取るので、 後述するサンプリングクロックの位相が所望値のとき には、 第 5図に示す矩形波状の基準カラーバースト K Kを基準信号として P L L 回路 2 4へ出力する。 第 5図において、 横軸は位相基準点 （B— Y軸） との位相 差を示し、 縦軸は振幅を示し、 Kは周波数 F s cのカラーバーストを示す。
P L L回路 2 4は、 基準カラーバースト出力回路 1 8から出力する基準カラー バ一ス ト K Kに位相同期した周波数 4 F s c ( N = 4の場合） の信号を作成し、 サンプリングクロックとして A/D変換回路 1 4へ出力している。 (2) 基準カラーバースト出力回路 1 8から出力する基準カラーバースト KK の位相はスライスレベル S Lで変化し、 このスライスレベル S Lは位相検出回路 34内の位相基準値で変化するので、 サンプリングク口ックをカラーバースト K に位相同期した周波数 N · F s cの信号にするとともに、 位相を位相基準値で連 続的に変化させることができる。 P L L回路 24から AZD変換回路 14へ出力 するサンプリングクロックの位相を所望値 （例えば位相基準点 （B_Y軸） との 位相差が 57° となる値） に調整する場合には、 矩形波状の基準カラーバース ト KKの立上リ点の位相が対応した値 （例えば位相基準点との位相差が 57° とな る値） となるように、 位相基準値を対応した値 （例えば一 0. 2079) に設定 すると共に、 位相調整値を 0とする。 この位相検出回路 34内の位相基準値を上 述の値 （例えば一 0. 20 79) に設定したときには、 位相検出回路 34から出 力するスライスレベル S Lは対応した値 （例えば、 一0. 5446) となる。
(3) P L L回路 24から A/D変換回路 1 4へ出力するサンプリングクロッ クの位相を所望値から一定値ずらせる調整 （例えば色合い調整） をする場合には、 位相検出回路 34内の位相調整値を対応した値に設定し、 加算器 38で位相基準 値に位相調整値を加算した値 （新たな位相基準値） が比較値として比較器 42に 入力する。 この場合において、 サンプリングクロックの位相が所定値 （所望値に 一定値を加算した値） に調整されているときには、 AZD変換回路 14の出力信 号と位相基準値とのレベル差も対応した値となリ、 位相検出回路 34から基準力 ラーバース ト出力回路 18へフィードバックするスライスレベル Sしも、 所望値 (例えば一 0. 5446) から対応した値へ変化する。
第 3図及ぴ第 4図の実施形態例では、 入力信号が NTS C信号 （複合カラー信 号の一例） の場合について説明したが、 本発明はこれに限るものでなく、 PAL 信号の場合、 切換可能な NT S C信号と PAL信号の場合、 又は NTS C用若し くは PAL用の色信号の場合についても利用することができる。
例えば、 第 6図に示すように、 位相検出回路 34内の加算器 38の前段に位相 基準値切換回路 50を付加し、 入力信号が NT S C信号であるか PAL信号であ るかに応じて、 NT S C用の位相基準値 （例えば一 0. 2079) と PAL用の 位相基準値 （例えば 0. 0000) を切リ換えて加算器 38に出力するようにし てもよい。
第 7図は本発明の色復調回路の一実施形態例を示すもので、 第 3図と同一部分 は同一符号とし説明を省略する。 第 7図において、 5 2は A/D変換回路 1 4の 出力信号 （例えば信号 C ) を色差信号 I 、 Qに変換する信号変換回路で、 この信 号変換回路 5 2は、 第 8図に示すように、 AZ D変換回路 1 4の出力信号を一 1 倍して出力する乗算器 5 4と、 前記 AZ D変換回路 1 4の出力信号と前記乗算器 5 4の出力信号とを、 第 1、 第 2選択信号で選択的に切リ換えて個別の色差信号 I 、 Qとして出力する選択回路 5 6とで構成されている。
つぎに、 第 7図及ぴ第 8図の作用を第 9図を併用して説明する。
位相検出回路 3 4内の位相基準値を N T S C用の値 （例えば— 0 . 2 0 7 9 ) に設定すると共に位相調整値を 0とすることによって、 P L L回路 2 4から A/ D変換回路 1 4へ出力するサンプリングクロックの位相が所望値 （例えば位相基 準点 （B— Y軸） との位相差が 5 7 ° となる値） に調整されているときには、 第 3図及び第 4図の場合と同様に、 A/D変換回路 1 4の出力信号と位相基準値と のレベル差も設定値となリ、 位相検出回路 3 4から基準カラーバース ト出力回路 1 8へフィードバックするスライスレベル S Lが対応した値 （例えば一 0 . 5 4 4 6 ) となリ、 基準カラーバース ト K Kの立上り点の位相が対応した値 （例えば 位相基準点から 5 7 ° ) となる。 このため、 AZD変換回路 1 4の出力信号は、 周波数 4 F s cのタイミングで色差信号が一 I 、 一 Q、 I、 Qの順序で切リ換わ る色信号となる。
選択回路 5 6は、 前段の切換部を第 9図 （a ) に示す第 1選択信号 （周波数 F s c ) で切リ換え、 後段の切換部を同図 （b ) に示す第 2選択信号 （周波数 2 F s c ) で切リ換え、 色差信号 I、 Qを個別に出力する。
また、 第 3図及ぴ第 4図の場合と同様に、 サンプリングクロックの位相基準点 との位相差は、 位相検出回路 3 4内の位相基準値及びノ又は位相調整値を変化さ せることによって連続的に変えることができるので、 レベル比較器 2 0や AZD 変換回路 1 4での信号遅延による位相ずれを位相基準値及ぴノ又は位相調整値の 調整で行うことができる。
また、 P L L回路 2 4から AZD変換回路 1 4へ出力するサンプリングクロッ クの位相を所望値から意識的にずらせて色合いを調整をする場合には、 位相検出 回路 3 4内の位相調整値を対応した値に設定し、 加算器 3 8で位相基準値に位相 調整値を加算した値 （新たな位相基準値） が比較値として比較器 4 2に入力する。 この場合において、 サンプリングクロックの位相が所定値 （所望値に一定値を加 算した値） に調整されているときには、 AZD変換回路 1 4の出力信号と位相基 準値とのレベル差も対応した値に変化し、 位相検出回路 3 4から基準カラーバー ス ト出力回路 1 8へフィードバックするスライスレベル S Lも対応した値に変化 している。 このため、 P L L回路 2 4から A/ D変換回路 1 4へ出力するサンプ リングクロックは、 カラーバースト Kに位相同期した周波数 4 F s cの信号で、 かつスライスレベル S L (位相基準値と位相調整値の加算値に対応した値） で位 相調整された基準カラ一バースト K Kに位相同期した信号となリ、 信号変換回路 5 2から出力する色差信号 I、 Qが位相調整値に対応した値だけ変化し色合い調 整ができる。
第 7図の実施形態例では、 位相検出回路が第 4図に示すような N T S C用の位 相基準値と色合い調整用の位相調整値とを加算可能な構成の場合について説明し たが、 本発明はこれに限るものでなく、 位相検出回路が位相調整値の加算を省略 して N T S C用の位相基準値のみを有する構成の場合、 又は位相検出回路が第 6 図に示すような N T S C用と P A L用の位相基準値を切リ換えできる構成の場合 についても利用することができる。 産業上の利用可能性
以上のように、 発明による 2重ループ P L L回路は、 ？ し回路から 0変 換回路へ出力するサンプリングクロックを、 カラーバーストに位相同期した周波 数 N · F s cの信号にするとともに、 その位相を位相基準値で連続的に変化させ ることができる。 このため、 例えば、 基準カラーバース トの立上リ点の位相を、 位相基準点との位相差が 5 7 ° となるように調整することによって、 色復調に適 した AZD変換用のサンプリングク口ックを出力するのに利用できる。
また、 発明による 2重ループ P L L回路を用いた色復調回路は、 信号変換回路に よって AZD変換回路の出力信号を色差信号 （例えば I、 Q ) に変換することが できる。 このため、 複合映像信号から色差信号を容易かつ高精度に復調するのに 利用することができる。

Claims

請 求 の 範 囲
1 . 入力した複合カラー信号又は色信号の直流レベルを一定の固定レベルにクラ ンプして出力するクランプ回路と、 このクランプ回路の出力信号をサンプリング クロックで標本化してディジタル信号を出力する A/ D変換回路と、 前記クラン プ回路の出力信号のうちの周波数 F s c ( F s cは色副搬送波の周波数） のカラ 一バーストをスライスレベルと比較し矩形波状の基準カラーバーストを出力する 基準カラーバースト出力回路と、 発振周波数制御によって基準カラーバーストに 位相同期した周波数 N · F s c ( Nは 4の整数倍の数） の信号を作成し、 前記 A ZD変換回路へサンプリングクロックとして出力する P L L回路と、 前記 A/D 変換回路の出力信号と予め設定した位相基準値とのレベル差に基づきサンプリン グク口ックと基準カラーバース トの位相差を検出し、 位相差に対応したスライス レベルを前記基準カラーバースト出力回路へ出力する位相検出回路とを具備して なることを特徴とする 2重ループ P L L回路。
2 . 基準カラーバースト出力回路は、 クランプ回路の出力信号をスライスレベル と比較し矩形波信号を出力するレベル比較器と、 このレベル比較器の出力信号の うちのカラーバースト期間の信号を抜き取るバースト期間抜取回路とからなる請 求の範囲第 1項記載の 2重ループ P L L回路。
3 . 位相検出回路は、 位相基準値に位相調整値を加算する加算器と、 入力信号の 種類に対応して予め設定された期間の間、 前記加算器の加算値と A/D変換回路 の出力信号を比較しレベル差に対応した信号を出力する比較器と、 この比較器の 出力信号に基づき対応したスライスレベルを出力するスライスレベル出力回路と からなる請求の範囲第 1項又は第 2項記載の 2重ループ P L L回路。
4 . 位相検出回路は、 予め設定された N T S C用と P A L用の位相基準値を切換 信号で切リ換えて出力する位相基準値切換回路と、 この位相基準値切換回路から 出力する位相基準値に位相調整値を加算する加算器と、 入力信号が N T S C方式 の信号か P A L方式の信号かに对応して予め設定された期間の間、 前記加算器の 加算値と AZ D変換回路の出力信号を比較しレベル差に対応した信号を出力する 比較器と、 この比較器の出力信号に基づき対応したスライスレベルを出力するス ライスレベル出力回路とからなる請求の範囲第 1項又は第 2項記載の 2重ループ P L L回路。
5 . スライスレベル出力回路は、 比較器の出力信号を平滑化して出力するフィル タと、 このフィルタの出力信号に基づき対応したパルス幅変調信号をスライスレ ベルとして出力するパルス幅変調回路とからなる請求の範囲第 3項記載の 2重ル ープ P L L回路。
6 . スライスレベル出力回路は、 比較器の出力信号を平滑化して出力するフィル タと、 このフィルタの出力信号に基づき対応したパルス幅変調信号をスライスレ ベルとして出力するパルス幅変調回路とからなる請求の範囲第 4項記載の 2重ル ープ P L L回路。
7 . 入力した複合カラー信号又は色信号の直流レベルを一定の固定レベルにクラ ンプして出力するクランプ回路と、 このクランプ回路の出力信号をサンプリング クロックで標本化してディジタル信号を出力する AZD変換回路と、 前記クラン プ回路の出力信号のうちの周波数 F s c ( F s cは色副搬送波の周波数） のカラ 一バーストをスライスレベルと比較し矩形波状の基準カラーバース トを出力する 基準カラーバース ト出力回路と、 発振周波数制御によって基準カラーバース トに 位相同期した周波数 N · F s c ( Nは 4の整数倍の数） の信号を作成し、 前記 A ZD変換回路へサンプリングクロックとして出力する P L L回路と、 前記 AZD 変換回路の出力信号と予め設定した位相基準値とのレベル差に基づきサンプリン グク口ックと基準カラーバース トの位相差を検出し、 位相差に対応したスライス レベルを前記基準カラーバースト出力回路へ出力する位相検出回路と、 前記 AZ D変換回路の出力信号を色差信号に変換して出力する信号変換回路とを具備して なることを特徴とする色復調回路。
8 . 信号変換回路は、 A/ D変換回路の出力信号を一 1倍して出力する乗算器と
'己 A/D変換回路の出力信号と前記乗算器の出力信号とを選択的に切リ換えて 出力する選択回路とからなる請求の範囲第 7項記載の色復調回路。
9 . 基準カラーバースト出力回路は、 クランプ回路の出力信号をスライスレベル と比較し矩形波信号を出力するレベル比較器と、 このレベル比較器の出力信号の うちのカラーバースト期間の信号を抜き取るバースト期間抜取回路とからなる請 求の範囲第 7項又は第 8項記載の色復調回路。
1 0 . 位相検出回路は、 位相基準値に色合い調整用の位相調整値を加算する加算 器と、 入力信号の種類に応じて予め設定された期間の間、 前記加算器の加算値と A/D変換回路の出力信号とを比較しレベル差に対応した信号を出力する比較器 と、 この比較器の出力信号に基づき対応したスライスレベルを出力するスライス レベル出力回路とからなる請求の範囲第 7項又は第 8項記載の色復調回路。
1 1 . 位相検出回路は、 位相基準値に色合い調整用の位相調整値を加算する加算 器と、 入力信号の種類に応じて予め設定された期間の間、 前記加算器の加算値と A/ D変換回路の出力信号とを比較しレベル差に対応した信号を出力する比較器 と、 この比較器の出力信号に基づき対応したスライスレベルを出力するスライス レベル出力回路とからなる請求の範囲第 9項記載の色復調回路。
1 2 . 位相検出回路は、 予め設定された N T S C用と P A L用の位相基準値を切 換信号で切リ換えて出力する位相基準値切換回路と、 この位相基準値切換回路か ら出力する位相基準値に色合い調整用の位相調整値を加算する加算器と、 入力信 号が N T S C方式の信号か P A L方式の信号かに対応して予め設定された期間の 間、 前記加算器の加算値と AZD変換回路の出力信号とを比較し、 レベル差に対 応した信号を出力する比較器と、 この比較器の出力信号に基づき対応したスライ スレベルを出力するスライスレベル出力回路とからなる請求の範囲第 7項又は第 8項記載の色復調回路。
1 3 . 位相検出回路は、 予め設定された N T S C用と P A L用の位相基準値を切 換信号で切リ換えて出力する位相基準値切換回路と、 この位相基準値切換回路か ら出力する位相基準値に色合い調整用の位相調整値を加算する加算器と、 入力信 号が N T S C方式の信号か P A L方式の信号かに対応して予め設定された期間の 間、 前記加算器の加算値と AZD変換回路の出力信号とを比較し、 レベル差に対 応した信号を出力する比較器と、 この比較器の出力信号に基づき対応したスライ スレベルを出力するスライスレベル出力回路とからなる請求の範囲第 9項記載の 色復調回路。
1 4 . スライスレベル出力回路は、 比較器の出力信号を平滑化して出力するフィ ルタと、 このフィルタの出力信号に基づき対応したパルス幅変調信号をスライス レベルとして出力するパルス幅変調回路とからなる請求の範囲第 1 0項記載の色 復調回路。
1 5 . スライスレベル出力回路は、 比較器の出力信号を平滑化して出力するフィ ルタと、 このフィルタの出力信号に基づき対応したパルス幅変調信号をスライス レベルとして出力するパルス幅変調回路とからなる請求の範囲第 1 1項記載の色 復調回路。
1 6 . スライスレベル出力回路は、 比較器の出力信号を平滑化して出力するフィ ルタと、 このフィルタの出力信号に基づき対応したパルス幅変調信号をスライス レベルとして出力するパルス幅変調回路とからなる請求の範囲第 1 2項記載の色 復調回路。
1 7 . スライスレベル出力回路は、 比較器の出力信号を平滑化して出力するフィ ルタと、 このフィルタの出力信号に基づき対応したパルス幅変調信号をスライス レベルとして出力するパルス幅変調回路とからなる請求の範囲第 1 3項記載の色 復調回路。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4034571B2 (ja) * 2002-02-08 2008-01-16 松下電器産業株式会社 同期検出回路
KR100477646B1 (ko) * 2002-05-29 2005-03-23 삼성전자주식회사 영상신호의 칼라 캐리어 보상장치 및 방법
US7321397B2 (en) * 2003-09-10 2008-01-22 Gennum Corporation Composite color frame identifier system and method
US7277134B2 (en) * 2003-11-10 2007-10-02 Matsushita Electric Industrial Co., Ltd. Chrominance signal demodulation apparatus
US7106239B1 (en) * 2005-08-03 2006-09-12 Qualcomm Incorporated Rail-to-rail delay line for time analog-to-digital converters
TW201012074A (en) * 2008-09-15 2010-03-16 Sunplus Technology Co Ltd Frequency synthesis system with self-calibrated loop stability and bandwidth
KR101260010B1 (ko) * 2011-08-05 2013-05-06 주식회사 아이덴코아 보상기능을 갖는 비디오 디코딩 시스템
CN109218237B (zh) * 2017-07-07 2021-02-19 扬智科技股份有限公司 实体层电路、时钟恢复电路与其频偏纠正方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63152297A (ja) * 1986-12-17 1988-06-24 Nec Home Electronics Ltd 色相調整方法
JPH0382291A (ja) * 1989-08-25 1991-04-08 Nec Corp 位相同期装置
JPH06327022A (ja) * 1993-05-18 1994-11-25 Sharp Corp クロックパルス発生装置
JPH0946720A (ja) * 1995-07-28 1997-02-14 Philips Japan Ltd ディジタルクロマデコーダ
JPH09154152A (ja) * 1995-11-30 1997-06-10 Sanyo Electric Co Ltd サンプリングクロック再生回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4543600A (en) * 1983-09-19 1985-09-24 Rca Corporation Digital signal phase measuring apparatus as for a phase-locked loop
JPH0832059B2 (ja) * 1987-03-09 1996-03-27 株式会社日立製作所 ディジタルテレビジョン信号処理装置
EP0472332B1 (en) * 1990-08-09 1995-11-08 Victor Company Of Japan, Limited Circuit for generating a clock signal which is locked to a specific phase of a color burst signal in a color video signal

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63152297A (ja) * 1986-12-17 1988-06-24 Nec Home Electronics Ltd 色相調整方法
JPH0382291A (ja) * 1989-08-25 1991-04-08 Nec Corp 位相同期装置
JPH06327022A (ja) * 1993-05-18 1994-11-25 Sharp Corp クロックパルス発生装置
JPH0946720A (ja) * 1995-07-28 1997-02-14 Philips Japan Ltd ディジタルクロマデコーダ
JPH09154152A (ja) * 1995-11-30 1997-06-10 Sanyo Electric Co Ltd サンプリングクロック再生回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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