JPH0946720A - ディジタルクロマデコーダ - Google Patents

ディジタルクロマデコーダ

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JPH0946720A
JPH0946720A JP7212421A JP21242195A JPH0946720A JP H0946720 A JPH0946720 A JP H0946720A JP 7212421 A JP7212421 A JP 7212421A JP 21242195 A JP21242195 A JP 21242195A JP H0946720 A JPH0946720 A JP H0946720A
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JP
Japan
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clock
signal
sampling
burst
sampling clock
Prior art date
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Withdrawn
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JP7212421A
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English (en)
Inventor
Tetsuro Kumagai
哲朗 熊谷
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Philips Japan Ltd
Original Assignee
Philips Japan Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 クロマ信号のバースト信号とPLLにより生
成されるバーストロック信号との位相エラーを検出し、
このエラー量が常に略々0になるようなバーストロック
信号を生成するディジタルクロマデコーダを提供する。 【解決手段】 クロマ信号のバースト信号にロックした
バーストロック信号(サンプリングクロック)に基づ
く、各々が単位遅延量遅延された異なる遅延量を持つm
個のサンプリングクロックが遅延手段4から選択手段5
に出力される。選択手段5からは順次これらクロック出
力され、該クロックによりA/D変換手段2においてク
ロマ信号がA/D変換される。このディジタルクロマデ
ータは、エラー検出手段6に入力され、各サンプリング
クロックとクロマ信号との位相エラーを検出し、最小位
相エラーを持つクロックを判定し、該クロックが常に出
力されるように選択手段5をプリセットする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ビデオ信号におけ
るクロマ信号を色差信号に変換するディジタルクロマデ
コーダに関する。
【0002】
【従来の技術】従来のディジタルクロマデコーダにおい
て、ビデオ信号におけるクロマ信号を色差信号に変換す
るためには、基本原理として、PLL等のバースト信号
ロック手段により該クロマ信号に含まれるバースト信号
からロックした信号(バーストロック信号)を生成し、
該バーストロック信号と該クロマ信号との位相差分を検
出することに基づいて色差信号を得ている。これは、実
際には、乗算手段により実行されている。すなわち、生
成される色差信号の質は、前記バーストロック信号の質
に依存しているといえる。
【0003】従来、バーストロック用PLLICはTV
及びVTR等種々開発されているが、ロックレンジと安
定性を考えた場合、その特性は高品質なバーストロック
信号を得る必要があるシステムにおいては十分とはいえ
ない。特に、入力クロマ信号のサブキャリア周波数が標
準値に対してオフセット(NTSCの場合、数100H
z/3.58MHz程度)した信号の場合、PLLの特
性により、入力されたクロマ信号のバースト信号と上述
のようにPLLにより生成されたバーストロック信号と
の間には位相エラー(位相差)を生じる。この位相エラ
ー量は、通常、前記オフセット量と比例して大きくな
る。従って、上記バーストロック信号に基づくクロック
を用いる場合、上記位相エラー量を考慮した色差信号の
生成を行う必要性がある。このために従来のディジタル
クロマデコーダにおいては、位相エラー量を検出する位
相エラー検出手段と、この位相エラー量に応じたサイン
/コサイン定数を設定するサイン/コサイン定数設定手
段と、設定されたサイン/コサイン定数を乗算する乗算
手段とが設けられている。
【0004】
【発明が解決しようとする課題】しかし、上述したクロ
マデコーダにおいては、サイン/コサイン定数設定手段
や乗算手段を設ける必要性から、システムの規模が大き
くなってしまうという問題を有していた。
【0005】以上の問題点を鑑みて、本発明は、システ
ムの規模を抑えることを目的として、クロマ信号のバー
ス信号とPLL等のバーストロック信号生成手段により
生成されるバーストロック信号との位相エラーを検出
し、このエラー量が常に略々0になるようなバーストロ
ック信号(サンプリングクロック)を生成することが可
能なディジタルクロマデコーダを提供することにある。
【0006】
【課題を解決するための手段】この目的を達成するため
に、本発明によるディジタルクロマデコーダは、クロマ
信号からバースト信号を抽出し、該バースト信号に基づ
くバーストロック信号(サンプリングクロック)を生成
するバーストロック信号生成手段と、ある所定の単位遅
延量が設定され、前記バーストロック信号生成手段より
出力される前記バーストロック信号に対して各々が該所
定の単位遅延量を持つ360°分の複数のバーストロッ
ク信号を生成する遅延手段と、前記複数のバーストロッ
ク信号を記憶した後、これらバーストロック信号の何れ
かを出力するバーストロック信号選択手段と、前記バー
ストロック信号選択手段により出力されたバーストロッ
ク信号に基づいて、前記クロマ信号のA/D変換を行い
ディジタルクロマデータとして出力するA/D変換手段
と、前記ディジタルクロマ信号のゼロクロス点をサンプ
リングすべき前記各サンプリングクロックのサンプリン
グ点においてサンプリングされたデータを取り出し、該
データのゼロクロス点からの位相エラー量を検出すると
共に記憶し、この操作を前記選択手段より出力される前
記各サンプリングクロックに対して実行し、これら記憶
されたエラー量を基に最小のエラー量を持つ前記サンプ
リングクロックを判定し、該判定されたサンプリングク
ロックを前記選択手段が常に出力するように該選択手段
をプリセットするエラー検出手段と、前記A/D変換手
段から出力される前記デジタルクロマデータと前記バー
ストロック信号選択手段から出力される前記サンプリン
グクロックとを常に監視して該クロックの入力バースト
に対する位相検出を実行し、R−Y色差信号及びB−Y
色差信号各々の復調に必要とされる位相のクロックを各
々出力するクロック位相検出手段と、前記クロック位相
検出手段より出力される前記R−Y色差信号の復調に必
要とされる位相の前記クロックに応じて、入力される前
記ディジタルクロマデータの復調を行いR−Y色差信号
を出力するR−Y復調手段と、前記クロック位相検出手
段より出力される前記B−Y色差信号の復調に必要とさ
れる位相の前記クロックに応じて、入力される前記ディ
ジタルクロマデータの復調を行いB−Y色差信号を出力
するB−Y復調手段とを有することを特徴とする。
【0007】本発明の構成によれば、入力クロマ信号の
バーストに対して常にゼロクロス点においてサンプリン
グクロックが生成されることになり、ゆえに、前述のサ
イン/コサイン定数は±1の何れかに維持されることと
なる。従って、前述のサイン/コサイン定数設定手段及
び乗算手段は不要となり、非常にシンプルで且つ高品位
のデコーダを提供することが可能である。
【0008】
【発明の実施の形態】図1は、本発明のディジタルデコ
ーダの一実施例のブロック図を示している。1は、この
場合、NTSC用のビデオ信号におけるクロマ信号の入
力である。このクロマ信号入力1は、A/D変換手段2
及びPLL等のバーストロック信号生成手段3に各々接
続されている。バーストロック信号生成手段3は、遅延
手段4に接続されている。遅延手段4は、バーストロッ
ク信号選択手段(セレクタ)5に接続されている。セレ
クタ5は、A/D変換手段2、エラー検出手段6及びク
ロック位相検出手段7に接続されている。一方、A/D
変換手段2は、エラー検出手段6、クロック位相検出手
段7、R−Y復調手段8及びB−Y復調手段9に各々接
続されている。
【0009】クロマ信号入力1に入力されたクロマ信号
は、A/D変換手段2及びバーストロック信号生成手段
3に入力される。バーストロック信号生成手段3におい
ては、入力されたクロマ信号から該信号に含まれるバー
スト信号が抜き出され、このバースト信号に基づくバー
ストロック信号(サンプリングクロック)が生成され
る。ここでは、このバーストロック信号は、上記バース
ト信号にロックした4fsc(略々14.31818M
Hz)信号である。バーストロック信号生成手段3より
出力されたバーストロック信号は、各々が一定の割合の
単位遅延量を持つ360°分のm個の異なる遅延量を有
する遅延手段4に入力される。遅延手段4においては、
図2に示すように、入力されたバーストロック信号に対
して各々が前記単位遅延量を持つm個の異なる遅延量を
持つバーストロック信号、すなわち、サンプリングクロ
ックが360°分m個生成される。この際、バーストロ
ック信号は遅延されるのみで、周波数は4fscのまま
変化しない。次いで、遅延手段4から出力されたm個の
サンプリングクロックがセレクタ5に順次入力され記憶
される。セレクタ5に記憶された後、これらサンプリン
グクロック信号は該セレクタからA/D変換手段2及び
クロック位相検出手段7に入力される。A/D変換手段
2においては、入力されるクロマ信号が、セレクタ5か
ら入力される前記サンプリングクロックCK1に応じ
て、例えば、図3に示されるようなサンプリングタイミ
ングA〜D点でサンプリングされる。(この場合、図3
は、クロマ信号の位相とサンプリングクロックの位相と
が同期していないことを示している。)A/D変換手段
2においてサンプリングにより生成されたディジタルク
ロマデータは、エラー検出手段6、クロック位相検出手
段7、R−Y復調手段8及びB−Y復調手段9に各々入
力される。
【0010】エラー検出手段6においては、入力される
ディジタルクロマデータの図3に示されるサンプリング
点A及びサンプリング点Cによりサンプリングされたデ
ータが取り出され、該データの振幅値のセンター点(ゼ
ロクロス点)からのレベル(位相エラー量)が検出さ
れ、記憶される。次いで、エラー検出手段6は、前記セ
レクタ5から出力されたサンプリングクロックCK1を
該セレクタに記憶されている別のサンプリングクロック
に変更するように該セレクタをプリセットする。次い
で、この変更された新規のクロックCK1は前述と同様
に、A/D変換手段2に入力される。A/D変換手段2
においては、この新規のサンプリングクロックに応じて
クロマ信号がサンプリングされ、ディジタルクロマデー
タとして出力される。そして、このディジタルクロマデ
ータはエラー検出手段6に入力され、前記と同様にサン
プリング点A及びCにおいてサンプリングされたデータ
の前述のレベルが検出される。この一連の操作が、セレ
クタ5に記憶された前記m個のサンプリングクロックに
対して繰り返される。上記一連の操作が実行された後、
エラー検出手段6は、記憶された各レベルから、上記A
及びC点におけるレベルが最小になる前記サンプリング
クロックを1つ選択し、この選択されたクロックがセレ
クタ5から常に出力されるように該セレクタをプリセッ
トする。ゆえに、セレクタ5から出力されるサンプリン
グクロックが、入力クロマ信号の位相と同期する、すな
わち、図3においてサンプリング点A及びCがゼロクロ
ス点に一致するようなサンプリングクロックに固定さ
れ、常に該クロックがA/D変換手段2に入力される。
【0011】クロック位相検出手段7は、前述のように
得られたサンプリングクロックによりA/D変換手段2
においてサンプリングされたディジタルクロマデータ
と、セレクタ5より出力される該クロックの入力バース
トとを常時監視し、該クロックの入力バーストに対して
0、90、180、270度のどの位相に対応するか検
出する。そして、R−Y色差信号及びB−Y色差信号を
得るために必要とされる位相のクロックCK2及びCK
3を選択し、R−Y復調手段8及びB−Y復調手段9に
各々入力する。R−Y復調手段8及びB−Y復調手段9
は、各々入力されたクロックCK2及びCK3に基づい
て、A/D変換手段2から各々入力されるディジタルク
ロマデータを、R−Y色差信号及びB−Y色差信号に各
々復調する。ここでは、セレクタ5にメモリされたm個
のサンプリングクロックから入力クロマ信号の位相と同
位相のサンプリングクロックが決定された後の処理の場
合を述べているが、前記サンプリングクロックが決定さ
れるまでの間もクロマ信号の復調処理がなされ、R−Y
信号及びB−Y信号は出力されていることに注意された
い。そして、上述のクロマ信号と同位相のサンプリング
クロックが決定された後は、高品質のR−Y信号及びB
−Y信号が得られることになる。
【0012】前記遅延手段4についてさらに説明する。
本発明によるデジタルクロマデコーダにおいては、クロ
マ信号とサンプリングクロックとの位相誤差検出精度
は、上述したように遅延手段4により決定される前記m
個の異なる遅延量を持つサンプリングクロックの遅延単
位量Δdに依存する。すなわち、遅延単位量Δdを大き
くするほどその精度は低くなり、小さくするほど精度が
向上し、より良好な復調が可能である。今、入力される
クロマ信号がNTSCのサブキャリア信号であるとす
る。このサブキャリア信号の周波数は3.579545
MHzであり、位相と遅延量との関係を単位位相当たり
で考えると、 1°=0.776nsec の関係になる。すなわち、当該デジタルクロマデコーダ
において所望の位相誤差検出精度を±1°以内とする場
合、前記遅延単位量Δdを、 Δd<0.776nsec に設定すれば良いことがわかる。他方において、位相誤
差検出精度は所望に応じて変更することが可能であるこ
とは明らかであろう。
【0013】前記入力クロマ信号と同位相のサンプリン
グクロックを決定する方法についてさらに説明する。こ
のようなサンプリングクロックを決定する方法として
は、セレクタ5にメモりされたm個のサンプリングクロ
ックの中からある適当なサンプリングクロックを先ず選
択し、このクロックを用いた場合の前述のクロマ信号と
の位相エラー量をエラー検出手段6において検出する。
次いで、上記選択されたサンプリングクロックに対して
単位遅延量Δd遅れたサンプリングクロックに変更し同
様に位相エラー量を検出する。この操作を前記記憶され
たサンプリングクロック各々に対して順次実行していっ
た結果が図4に示されている。図4において、Xで指示
されている点で位相エラー量が最小であり、該位相エラ
ー量が生じるサンプリングクロックがクロマ信号と同期
する最適なクロックであると判定される。この操作は、
360°分の全てのサンプリングクロックに対して実行
せずに、最小位相エラーが得られたと推量された時点に
おいて終了しても良い。もし、図4に示すグラフが右上
がりのみの関数の場合には、最小位相エラー量が得られ
ていない可能性がある。この場合は、使用されていない
遅延量ができるだけ小さい前記セレクタに記憶されてい
る他のサンプリングクロックを選択して、再度順次上述
のような操作を行うことにより最小位相エラー量を得
る。また、バーストロック信号生成手段3から出力され
たサンプリングクロック(図2において入力4fscで指
示される)から順次上述の操作を実行し、360°分全
て、または最小位相エラー量が得られたと推量された時
点で終了しても良い。
【0014】A/D変換手段2に入力されるバースト信
号を含むクロマ信号の位相と、バーストロック信号生成
手段3により生成されるサンプリングクロックの位相と
は、その位相誤差が常に一定ではなく、システムの信号
処理の方式等により異なることが予想される。このた
め、図4に示すスタート時のサンプリングクロックと最
適点におけるサンプリングクロックとの遅延量が大きけ
れば大きい程、該最適クロックを検出するまでにより多
くのサンプリングクロックを用いて処理する必要があ
る。すなわち、遅延手段4に単位遅延量Δdを0.5°
相当に設定した場合、該遅延手段は360°分の位相誤
差を考慮に入れ少なくとも720個のサンプリングクロ
ックを生成しなければならない。そして、前記スタート
時のサンプリングクロックと最適なサンプリングクロッ
クとが最大位相誤差を有する場合、これら720個のク
ロック各々についてエラー量を検出する必要性があり、
これは非常に時間が浪費されるものである。
【0015】この問題点を解決するために、複数の単位
遅延量を遅延手段4に設けることが可能である。すなわ
ち、例えば、遅延手段4に対して0。5°の遅延量を持
つ単位遅延量Δdと10°の遅延量を持つ単位遅延量Δ
d’とを設定し、当該システムの起動時には上記Δd’
の遅延量を持つサンプリングクロックにより比較的大き
なステップにより位相エラー量を順次検出し、およその
最適クロックを判定する。この場合、たとえ、360°
分の位相エラー量検出を実行したとしても、36個のク
ロックを用いるだけである。次いで、上記判定されたお
よその最適クロックを基に、上記Δdの遅延量を持つサ
ンプリングクロックを用いた精密なステップにより位相
エラー量を順次検出し最適クロックを判定する。この場
合は、10°分の位相エラー量検出を実行するだけであ
るので、20個のクロックを用いるだけである。ゆえ
に、最終的に最適クロックが得られるまでには、合計5
6個のクロックのみを用いることで足りるため、該最適
クロックが得られるまでの時間は遥かに短縮される。
【0016】本願発明によるデジタルクロマデコーダに
おいては、当該システムを起動し、前述のように最適ク
ロックを決定する処理には、サンプリングクロックを変
更して各クロックにおける位相エラー量を検出するとい
うループをある程度繰返す必要がある。また、実際に
は、最適クロックが決定された後に、入力クロマ信号の
バースト位相が何等かの要因により変化してしまう可能
性もある。この場合、前記設定された最適クロックによ
る入力クロマ信号のサンプリングが位相エラーを有して
実行されることとなり、復調される色差信号の品質が劣
化してしまう。この位相エラーを回避するためには、再
度最適クロックを設定すれば良いが、これは前述のよう
にある程度の時間がかかるため、該クロックが設定され
るまでの間は好ましくない復調色差信号が出力されるこ
ととなる。
【0017】この問題点を解決するために、例えば、エ
ラー検出手段6に、入力クロマ信号の各サンプリングク
ロックに対するバースト位相エラー量とこれらサンプリ
ングクロックの遅延量との比較テーブルを付加しても良
い。すなわち、システム起動後に先ず設定される最適ク
ロックを設定する際に、バーストロック信号生成手段3
から出力された基準となるサンプリングクロックに対す
る遅延手段4により出力された各サンプリングクロック
の遅延量と、これらサンプリングクロックにより得られ
た入力クロマ信号の位相エラー量との対応テーブルをエ
ラー検出手段6に設定する。そして、例えば、入力され
るビデオ信号の1ライン毎に、固定された前記最適クロ
ックの位相と該信号のバースト位相とを比較し、この結
果得られる位相エラー量と、上記設定したテーブルから
対応する位相エラー量を持つ遅延量のサンプリングクロ
ックが選択され、ゆえに、上記ライン信号の位相に同期
する新たなサンプリングクロックが設定される。この方
法を使用することにより、最適クロックを再設定するた
めに前述のようなループ処理を実行する必要がなく、非
常に短時間で最適クロックの再設定を実現することが可
能である。これは、フィールド及びフレーム単位でバー
スト信号及びバーストロック信号生成手段により生成さ
れるバーストロック信号がうねり等の問題を有するよう
なシステムにおいて非常に有効である。
【0018】
【発明の効果】以上説明のように、本発明のデジタルク
ロマデコーダにおいては、入力クロマ信号のバーストに
対して、該バーストが位相エラーを生じたとしても、常
にゼロクロス点におけるサンプリングクロックが生成さ
れる非常にシンプルで且つ高品位のデコーダを提供する
ことが可能である。また、システムとしても、入力信号
の位相エラーを常に監視しているので、温度特性または
電源電圧変動等に対しても無調整で対応できるという利
点も有している。
【図面の簡単な説明】
【図1】 本発明のデジタルクロマデコーダの一実施例
のブロック図を示している。
【図2】 本発明のデジタルクロマデコーダに設けられ
た遅延手段から出力されるm個の各サンプリングクロッ
クの遅延量の関係を図示している。
【図3】 サンプリングされるべきクロマ信号とあるサ
ンプリングクロックによるサンプリング点との関係を図
示している。
【図4】 各サンプリングクロックによるゼロクロス点
に関するクロマ信号のサンプリングデータと該クロマ信
号のゼロクロス点との位相エラー量と、各サンプリング
クロックの遅延量との関係を図示している。
【符号の説明】
1…入力 2…A/D変換手段 3…バーストロック信号生成手段(PLL) 4…遅延手段 5…バーストロック信号選択手段(セレクタ) 6…エラー検出手段 7…クロック位相検出
手段 8…R−Y復調手段 9…B−Y復調手段

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 クロマ信号からバースト信号を抽出し、
    該バースト信号に基づくバーストロック信号(サンプリ
    ングクロック)を生成するバーストロック信号生成手段
    と、 ある所定の単位遅延量が設定され、前記バーストロック
    信号生成手段より出力される前記バーストロック信号に
    対して各々が該所定の単位遅延量を持つ360°分の複
    数のバーストロック信号を生成する遅延手段と、 前記複数のバーストロック信号を記憶した後、これらバ
    ーストロック信号の何れかを出力するバーストロック信
    号選択手段と、 前記バーストロック信号選択手段により出力されたバー
    ストロック信号に基づいて、前記クロマ信号のA/D変
    換を行いディジタルクロマデータとして出力するA/D
    変換手段と、 前記ディジタルクロマ信号のゼロクロス点をサンプリン
    グすべき前記各サンプリングクロックのサンプリング点
    においてサンプリングされたデータを取り出し、、該デ
    ータのゼロクロス点からの位相エラー量を検出すると共
    に記憶し、この操作を前記選択手段より出力される前記
    各サンプリングクロックに対して実行し、これら記憶さ
    れたエラー量を基に最小の位相エラー量を持つ前記サン
    プリングクロックを判定し、該判定されたサンプリング
    クロックを前記選択手段が常に出力するように該選択手
    段をプリセットするエラー検出手段と、 前記A/D変換手段から出力される前記デジタルクロマ
    データと前記バーストロック信号選択手段から出力され
    る前記サンプリングクロックとを常に監視して該クロッ
    クの入力バーストに対する位相検出を実行し、R−Y色
    差信号及びB−Y色差信号各々の復調に必要とされる位
    相のクロックを各々出力するクロック位相検出手段と、 前記クロック位相検出手段より出力される前記R−Y色
    差信号の復調に必要とされる位相の前記クロックに応じ
    て、入力される前記ディジタルクロマデータの復調を行
    いR−Y色差信号を出力するR−Y復調手段と、 前記クロック位相検出手段より出力される前記B−Y色
    差信号の復調に必要とされる位相の前記クロックに応じ
    て、入力される前記ディジタルクロマデータの復調を行
    いB−Y色差信号を出力するB−Y復調手段とを有する
    ことを特徴とするディジタルクロマデコーダ。
  2. 【請求項2】 前記選択手段から前記記憶された複数の
    サンプリングクロックからあるサンプリングクロックが
    出力され、次いで、このサンプリングクロックに対して
    前記単位遅延量遅れた他の前記サンプリングクロックが
    出力され、この操作が順次実行されることにより前記エ
    ラー検出手段において最小位相エラー量を持つサンプリ
    ングクロックが判定されることを特徴とする請求項1に
    記載のディジタルクロマデコーダ。
  3. 【請求項3】 請求項2に記載のサンプリングクロック
    判定処理において、最大の遅延量を持つ前記サンプリン
    グクロックが前記選択手段から出力された後依然最適ク
    ロックが判定されない場合には、前記選択手段に記憶さ
    れている出力されていない遅延量の小さいサンプリング
    クロックが同様に順次出力され、前記エラー検出手段に
    おいて最小位相エラー量が判定されることを特徴とする
    ディジタルクロマデコーダ。
  4. 【請求項4】 最初に前記バーストロック信号生成手段
    より出力された遅延されていない前記サンプリングクロ
    ックが前記選択手段から出力され、次いで、このサンプ
    リングクロックに対して前記単位遅延量遅れた他の前記
    サンプリングクロックが出力され、この操作が順次実行
    されることにより前記エラー検出手段において最小位相
    エラー量が判定されることを特徴とする請求項1に記載
    のディジタルクロマデコーダ。
  5. 【請求項5】 前記遅延手段に前記単位遅延量よりも大
    きな他の単位遅延量をさらに設定し、当該システムの起
    動時には先ず前記他の単位遅延量を持つ前記サンプリン
    グクロックにより比較的大きなステップ幅でおよその最
    適クロックを判定する処理を実行し、この後、該判定さ
    れたおよその最適クロックを基に、前記単位遅延量を持
    つ前記サンプリングクロックにより精密なステップ幅で
    最適クロックを判定する処理を実行し該最適クロックを
    得ることを特徴とする請求項1乃至4の何れか一項に記
    載のディジタルクロマデコーダ。
  6. 【請求項6】 当該システム起動後先ず設定される前記
    最適クロックを設定する際に、前記バーストロック信号
    生成手段より出力された前記サンプリングクロックを基
    準とした前記遅延手段より出力された各サンプリングク
    ロックの遅延量と、これらサンプリングクロックにより
    サンプリングされた前記クロマ信号から得られる前記位
    相エラーレベルとの関係を示すテーブルを前記エラー検
    出手段に設定し、前記最適クロックの位相と後に入力さ
    れるクロマ信号のバースト位相とを適時比較し、この結
    果得られる位相エラーレベルに対応する位相エラーレベ
    ルを持つ遅延量のサンプリングクロックが選択され、前
    記選択手段がこのサンプリングクロックを常に出力する
    ようにプリセットされることを特徴とする請求項1乃至
    5の何れか一項に記載のディジタルクロマデコーダ。
JP7212421A 1995-07-28 1995-07-28 ディジタルクロマデコーダ Withdrawn JPH0946720A (ja)

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* Cited by examiner, † Cited by third party
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