WO1996029740A1 - Semiconductor device and production method therefor - Google Patents

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WO1996029740A1
WO1996029740A1 PCT/JP1995/000485 JP9500485W WO9629740A1 WO 1996029740 A1 WO1996029740 A1 WO 1996029740A1 JP 9500485 W JP9500485 W JP 9500485W WO 9629740 A1 WO9629740 A1 WO 9629740A1
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semiconductor
compound
semiconductor device
insulating
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PCT/JP1995/000485
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Koji Hirata
Tomonori Tanoue
Hiroshi Masuda
Hiroyuki Uchiyama
Kazuhiro Mochizuki
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Hitachi, Ltd.
Hitachi, Ulsi Engineering Corp.
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Definitions

  • the present invention relates to a general semiconductor device such as a bipolar transistor and a field-effect transistor, and a method for manufacturing the same.
  • a conventional heterojunction bipolar transistor using a ⁇ -V group compound semiconductor is, for example, a National Technology Corporation 1 Report Vol. 39 No. 6 Dec. 1993 pp. 72 9-7 35 (first conventional example).
  • Fig. 2 (a) shows the cross-sectional structure diagram.
  • the emitter electrode 8, base electrode 10 and collector electrode 16 on which 7 are formed are provided on the respective emitter layers, base layer, and sub-collector layer exposed.
  • Reference numeral 38 denotes a region where resistance is increased by hydrogen ion implantation. You. In this device, the area of the emitter electrode 8 is larger than the area of the emitter electrode contact hole composed of the SiN layer 39 used for connection with the wiring metal 20. It has a structure.
  • FIG. 2 shows the cross-sectional structure diagram.
  • a 1 GaAs emitter layer 5 and a highly-doped n-type GaAs cap layer 6 for facilitating the formation of an atomic junction are formed.
  • the emitter electrode 8, the base electrode 10, and the collector electrode 16 are provided on the respective emitter layers, the base layer, and the sub-collector layer.
  • This element has a structure in which the outer peripheral force of the mesa portion of the base layer 4 and the collector layer 3 matches the outer periphery of the base electrode 10.
  • a hetero-insulated gate field-effect transistor is a channel and This is a gate field effect transistor with a structure in which a layer having a larger energy band gap than the channel layer is sandwiched between the shot keygate electrode.
  • Fig. 9 shows the cross-sectional structure diagram.
  • reference numeral 26 denotes a single crystal semiconductor substrate
  • 31 denotes a highly doped n-type GaAs layer
  • 28 denotes an n-type GaAs layer and an undoped A1 GaAs layer and an undoped layer.
  • a channel layer composed of a doped GaAs layer, 24 is a SiO 2 interlayer insulating layer.
  • This device has a structure in which a low-resistance metal 37 is laminated on a gate electrode 29 made of WS i to reduce the gate resistance. Disclosure of the invention
  • each capacitance increases in proportion to the junction area.
  • it is effective to reduce the size of each pattern such as an emitter and the distance between them.
  • the size of the emitter electrode 8 becomes smaller. It was found that there was a problem that the base electrode 10 was exposed by the etching during the formation of the miter electrode contact hole, and the wiring metal 20 caused a short circuit between the emitter and the base. Was. Therefore, the emitter-to-base and base-to-base There is a limit in reducing parasitic capacitance between clusters.
  • the etching of the SiO 2 and the interlayer insulating layer 24 proceeds. And reaches the source region or the drain region.
  • the low resistance metal layer 37 is formed on the gate electrode 29, the source region or the drain region and the gate electrode 2 It turns out that there is a problem that 9 is short-circuited.
  • a first object of the present invention is to solve the problem of a short circuit under the above-described situation not only in a semiconductor device having a heterojunction bipolar transistor or a hetero-insulated gate field-effect transistor but also in a general semiconductor device. To do that. That is, a first conductor layer in which a first conductor layer is formed on a single crystal semiconductor layer, and a first insulating Si compound layer is formed on a side surface of the first conductor layer, and the first conductor layer and the first conductor layer.
  • a second object of the present invention is to provide a heterojunction bipolar transistor.
  • An object of the present invention is to reduce the area of a base mesa portion without increasing a base electrode resistance in a semiconductor device having the same.
  • the first object is to penetrate the first insulating Si compound layer by exposing at least a part of the first conductive layer and the first insulating Si compound layer present around the first conductive layer.
  • the first object is to form a first conductor layer on the single crystal semiconductor layer and to expose an upper surface of the first conductor layer on a side surface of the first conductor layer.
  • the second object can be achieved by a method of manufacturing a semiconductor device having a step of forming a second conductor layer so as to be in contact with a sub-collector region of a bipolar transistor. A region, a base region, and an emitter region have a stacked structure in this order.
  • the collector region and the base region are narrower than the sub-collector region, and the emitter region is a collector region and a base region.
  • An insulating layer formed on the sub-collector region, the collector region, and the base region, and having a through-hole on the base region; Formed in contact with And a semiconductor device having a base-leading semiconductor layer of the same conductivity type as the base region and a base electrode formed in contact with the base-leading semiconductor layer and extending on the insulating layer. .
  • the first semiconductor layer made of a polycrystalline or amorphous And-V-group compound semiconductor or a mixed crystal thereof, introduced to achieve the first object, is composed of the first semiconductor layer.
  • the first insulating Si compound layer is not etched when a through hole is formed in the first semiconductor layer because selective dry etching with the insulating Si compound layer is possible. Therefore, an electrical short circuit between the second conductor layer and the single crystal semiconductor layer can be prevented.
  • the wiring capacity can be reduced structurally, and the steps on the element surface can be reduced by the manufacturing method, so that the wiring can be easily formed. Become.
  • the first semiconductor layer becomes polycrystalline, amorphous, or a mixed crystal thereof depending on the formation temperature. From the lower forming temperature to the higher forming temperature, they appear in the order of amorphous, their mixed crystal, and polycrystal. Formation at negative temperatures is also possible.
  • the resistivity of the first semiconductor layer becomes larger as it is formed at a lower temperature. From this point, it is desirable to form the semiconductor layer at a lower temperature. In this case, the moisture content in the film increases and the formation temperature becomes lower.
  • the lower limit is determined in consideration of the film quality.
  • the upper limit of the formation temperature is preferably about 400 ° C. in consideration of the deterioration of the characteristics of the device.
  • the through-hole can be formed.
  • a structure in which the above-described semiconductor layer is formed on an insulating Si compound can be realized with good controllability.
  • the structure in which an insulating layer is provided under the base electrode, which has been introduced to achieve the second object, does not require a small base electrode area even when the base mesa region is reduced.
  • the area of the base mesa can be reduced without increasing the size.
  • the capacity between the base and the collector can be reduced.
  • FIG. 1 is a schematic cross-sectional view of a heterojunction bipolar transistor according to Example 1 of the present invention.
  • FIG. 2 are cross-sectional structural views of conventional heterojunction bipolar transistors, respectively.
  • FIG. 3 is a view showing a manufacturing process of the heterojunction bipolar transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of the heterojunction bipolar transistor according to the second embodiment of the present invention.
  • FIG. 5 is a manufacturing process diagram of the heterojunction bipolar transistor according to the third embodiment of the present invention.
  • FIG. 6 is a manufacturing process diagram of a heterojunction bipolar transistor according to a fourth embodiment of the present invention.
  • FIG. 7 is a circuit diagram of a differential amplifier circuit according to Embodiment 5 of the present invention.
  • FIG. 8 is a circuit diagram of a differential amplifier circuit according to a fifth embodiment of the present invention.
  • FIG. 9 is a cross-sectional structural view of a conventional hetero-insulated gate field-effect transistor.
  • FIG. 10 is a manufacturing process diagram of the hetero-insulated gate field-effect transistor according to the sixth embodiment of the present invention.
  • FIG. 11 is a diagram showing a static random amplifier according to the seventh embodiment of the present invention.
  • FIG. 3 is a circuit diagram of a cess memory cell.
  • FIG. 12 is a circuit diagram of a dynamic random access memory cell according to Embodiment 8 of the present invention.
  • BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in more detail with reference to examples.
  • FIG. 1 GaAs / GaAs heterojunction bipolar transistor according to a first embodiment of the present invention will be described with reference to FIGS. 1 and 3.
  • SiO 2 sidewalls 14 were formed to cover the base electrode 10 exposed by the deposition of SiO 2 and dry etching. Thereafter, undoped GaAs was deposited at a substrate heating temperature of 120 ° C. in a thickness of 50 nm in a molecular beam epitaxy apparatus. The crystal structure of the formed layer 15 becomes amorphous. (Fig. 3 (f))
  • the sub-collector layer 2 was dry-etched to separate elements.
  • the AuGe collector electrode 16 was formed by the lift-off method.
  • SiO 2 films 17, 18 and 19 were sequentially deposited to form an interlayer insulating region.
  • the SiO 2 film 18 is a film for reducing the level difference, and was formed by a coating method.
  • the SiO 2 films 17 and 19 serve to prevent moisture from entering the SiO 2 film 18.
  • a photoresist mask 12b for forming an emitter electrode contact hole was formed. (Fig. 3 (g))
  • the SiO 2 film 19 is isotropically etched with a mixed etchant of HF and H : 0.
  • C 2 F 6 gas and CHF 3 gas The SiO 2 film 19, the coated SiO 2 film 18, and the SiO 2 film 17 were selectively applied to the dry GaAs layer 15 by dry etching using the RIE method. And processed anisotropically. (Fig. 3 (h))
  • the wiring metal 20 is deposited and the wiring is processed by milling to produce a heterojunction bipolar transistor.
  • FIG. 1 there is no problem that the amorphous GaAs formed in the interlayer insulating region causes a short circuit between the emitter and the base and a disconnection of the wiring metal.
  • a heterojunction bipolar transistor having an emitter region with a width of 0.3 ⁇ can be manufactured with good yield.
  • the emitter-to-base parasitic capacitance is reduced to about 1/3 and the base-collector parasitic capacitance to about 2Z3 compared to the conventional device with an emitter area width of 1 ⁇ m. This makes it possible to fabricate an ultra-high-speed heterojunction bipolar transistor with a maximum oscillation frequency of about 1.2 times.
  • the layer An amorphous amp GaAs layer 15 is provided in the inter-insulation region, and a highly doped P-Gas layer is provided between the base layer and the base electrode to suppress an increase in base electrode contact resistance.
  • An As layer 23 and an Sio film 22 for reducing the base-collector capacitance are provided in the parasitic collector region in the collector region.
  • a mask to expose the subcommand Lek data layer 2 is processed anisotropically the ECR method dry etching by Ri base layer 4 and the co Rectifiers data layer 3, followed by depositing a S i 0 2 film 2 2 Then, a hot resist 12c was applied, and planarization was performed. (Fig. 4 (b))
  • the SiN film 21 was etched using a gas containing F by a knife type etching apparatus to expose the base layer 4.
  • S i 0 2 sidewall 9 subsequently re by the deposition and dry etching of S i 0 2 emitter jitter unit 5, 6, 7, 8 and S i 0 2 film 2 2 side.
  • Sidewall length S i 0 2 sidewall 9 0. ⁇ ⁇ ⁇ der is, base scan layer 4 is sufficiently exposed out. (Fig. 4 (d))
  • the company has grown kishar.
  • the base P t poles 1 0 material, T i, M o, T i, P t, deposited 3 0 0 nm directivity of A u in this order are deposited S i 0 2 film 1 1 al,
  • photo resist 12a was applied and flattened.
  • the substrate was transferred into a molecular beam Epita Kishi the apparatus, heating the substrate At room temperature, 50 nm of And-ape GaAs was deposited. (Fig. 4 (h))
  • the crystal structure of the formed layer 15 is amorphous.
  • the sub-collector layer 2 was dry-etched to separate elements.
  • an AuGe collector electrode 16 was formed by the lift-off method.
  • SiO 2 films 17, 18 and 19 were sequentially deposited to form an interlayer insulating region.
  • the SiO 2 film 18 is a film for reducing the level difference, and was formed by a coating method.
  • the SiO 2 films 17 and 19 serve to prevent moisture from entering the SiO 2 film 18.
  • a photoresist mask 12b for forming an emitter electrode contact hole was formed. (Fig. 4 (i))
  • the SiO 2 film 19 is isotropically etched with a mixed etchant of HF and H 2 O. Then, the SiO 2 film 19, the coated SiO 2 film 18, and the Si ⁇ 2 film 17 were removed by RIE dry etching using C 2 F 6 gas and CHF 3 gas. The GaAs layer 15 was selectively and anisotropically processed. (Fig. 4 (j))
  • the contact resistance of the base electrode is formed by forming the GaAs layer 23 having a C concentration of 4 ⁇ 10 20 / cm 3 in the base extraction region. Suppressing the increase, because you are reducing the base co Lek data bonded area parasitic co Lek the data area of low dielectric constant S i 0 2 film 2 2 provided on the et, of Example 1 Structure
  • the parasitic capacitance of the pace collector can be reduced to about 1Z3 compared to that of, and an ultra-high-speed junction bipolar transistor with a maximum oscillation frequency of about 1.7 times can be manufactured.
  • the amorphous undoped GaAs layer 15 formed in the interlayer insulating region does not cause a short circuit between the emitter and the base or disconnection of the wiring metal, without any problem. Yield heterojunction bipolar transistors can be manufactured.
  • FIGS. 4 (a), 4 (e) to 4 (k) and 5 show the A 1 GaAs ZGa As heterojunction bipolar transistor according to the third embodiment of the present invention. This will be described with reference to FIG.
  • a polyimide resin film 25 having a lower relative dielectric constant than the SiO 2 film 22 of the second embodiment is used in the parasitic collector region.
  • FIGS. 4 (b) to 4 (d) show FIGS. 5 (a) to 5 ( The difference is that c) is replaced.
  • FIG. 4 S i on the entire surface of the structure (a) 0: was deposited to form a S i 0 2 sidewall 2 Due to the 4 dry etching (sidewall length 0 5 m.). Subsequently, the base layer 4 and the base layer 4 are formed by ECR dry etching using the Si 0: side wall 24 and the emitter electrode 8 as a mask. The collector layer 3 was processed anisotropically to expose the sub-collector layer 2. ⁇ Polyimide resin was applied to the entire surface until the surface became flat. A mid resin film 25 was formed. (Fig. 5 (a))
  • the SiO 2 side wall 24 was removed by etching with a mixed etchant of HF and H 20 to expose the base layer 4.
  • S i 0 by the second deposition and dry etching Ri E Mi jitter unit 5, 6, 7, 8 and Po Li Lee Mi de on the side surface of the resin film 2 5 S i 0 2 S to form a side wall 9 i
  • the sidewall length of O 2 sidewall 9 is 0.1 ⁇ m, and base layer 4 is sufficiently exposed. (Fig. 5 (c))
  • a heterojunction bipolar transistor was manufactured using the same manufacturing steps as in FIGS. 4 (e) to 4 (k). The completed drawing is shown in Fig. 5 (d).
  • the parasitic co Lek data area to form the S i 0 2 film 2 2 good Ri lower dielectric constant Po Li Lee Mi de resin film 2 5, compared to the structure of Example 2 Furthermore, an ultra-high-speed heterojunction bipolar transistor with a base-collector parasitic capacitance reduced to about 79 and a maximum oscillation frequency of about 1.1 times can be manufactured.
  • the emitter layer is formed by the amorphous undoped GaAs layer 15 formed in the interlayer insulating region. Heterojunction bipolar transistors can be manufactured with good yield without problems such as short-circuit between wires and disconnection of wiring metal.
  • FIGS. 4 (a), 4 (e) to 4 (k) the A1GaAsZGaAs heteroheterojunction bipolar transistor according to the fourth embodiment of the present invention is shown in FIGS. 4 (a), 4 (e) to 4 (k), This will be described with reference to FIGS. (A) to (c) and FIGS.
  • FIG. 6 (b) is obtained.
  • the A1GaAsZGaAs heteroheterojunction bipolar transistor shown is completed.
  • the base-collector parasitic capacitance is further reduced to about 57, and an ultrahigh-speed heterojunction bipolar transistor having a maximum oscillation frequency of about 1.2 times can be manufactured.
  • the amorphous undoped GaAs layer 15 formed in the interlayer insulating region does not cause a short circuit between the emitter and base and the disconnection of the wiring metal, and has a high yield. Heterojunction bipolar transistors can be more successfully manufactured.
  • the amorphous undoped GaAs layer 15 was formed in the interlayer insulating region, but it may be polycrystalline or a mixed crystal of amorphous and polycrystalline instead of amorphous. . Further, a compound polycrystalline semiconductor or a compound amorphous semiconductor made of another material such as A1GaAs may be used. Further, in Examples 1 to 4, a method for producing an AlGaAsZGaAs heteroheterojunction bipolar transistor was described, but InGaAs / InGaAs and InGaIns. Other HI-V compound semiconductors such as PZI n GaAs-based compounds can be used.
  • the structure of the base layer may be a structure using a two-dimensional carrier gas.
  • the impurity element of the base layer may be Be instead of C.
  • the A 1 As molar ratio of the emitter layer can be arbitrarily selected within a range of 0 to 1. Ma
  • the emitter and the collector are n-type and the base is p-type, the emitter and the collector can be p-type and the base can be n-type.
  • the collector is formed on the substrate side and the emitter is formed on the upper part, the emitter can be formed on the substrate side and the collector can be formed on the upper part.
  • the SiO 2 film and the polyimide resin film are used for the parasitic collector region, other insulating films such as a Si 3 N 4 film may be used.
  • other insulating films such as a Si 3 N 4 film may be used.
  • the GaAs (100) plane was used for the substrate, it is needless to say that other materials and other plane orientations may be used.
  • FIG. 7 is a circuit diagram
  • FIG. 8 is a circuit layout diagram.
  • Q1 to Q7 are heterojunction bipolar transistors; E, B, and C in Q1 to Q7 are emitters, bases, and collectors; R1 to R5 are resistors; and Vi is an input. Voltage, V01 and V02 are output voltages, Vcc is a power supply voltage, VEE is a ground potential, VR is a reference voltage, and Vccb is a power supply voltage of a constant current circuit section.
  • a differential amplifier circuit capable of operating at an ultra-high speed can be realized with a high degree of integration.
  • the differential amplifier circuit using the A1GaAs / GaAs heterojunction bipolar transistor has been described.
  • InA1As / InGaAs Heterojunction bipolar transistors made of other MV group compound semiconductors such as s and InP / InGaAs systems can be used.
  • a wiring metal 37 made of a low-resistance metal was deposited, and wiring processing was performed by ion milling to produce a hetero-insulated gate field effect transistor. (Fig. 10 (h)).
  • the gate-source distance can be reduced even for a fine element structure in which the gate electrode width is 0.3 ⁇ m and the distance from the gate electrode to the source and drain regions is 0.3 ⁇ m.
  • a hetero-insulated gate field effect transistor can be manufactured with a high yield without the problem of a short circuit with the gate-drain region.
  • the polycrystalline undoped GaAs layer 34 is used for the interlayer insulating region.
  • the polycrystalline undoped GaAs layer 34 may be an amorphous material or a mixed crystal of a polycrystal and an amorphous material.
  • a compound polycrystalline semiconductor or a compound amorphous semiconductor made of another material such as A1GaAs may be used.
  • a hetero-insulated gate field-effect transistor is shown:
  • the present invention relates to a high-electron-mobility-field-effect transistor (HEMT), a metal-schottky-field-ef-feet-transistor (MEMSFET), Metal-insulator-semiconductor) Applicable to other field-effect transistors such as structural field-effect transistors.
  • substrate materials include compound semiconductors and single-element semiconductors such as Si Various other materials can be used.
  • T 1 to T 6 are hetero-insulated gate field effect transistors
  • V cc is a power supply potential
  • V ss is a ground potential
  • W is a word line
  • B: and B 2 are bit lines. B] and the voltage of the B 2 are polarity is reversed.
  • a highly reliable memory cell circuit can be realized with a high degree of integration. Still, an electronic circuit system with that as a basic unit can be realized.
  • a circuit diagram of a dynamic random access memory cell using the hetero-insulated gate field effect transistor of the sixth embodiment will be described with reference to FIG.
  • T 1 is a hetero-insulated gate field effect transistor
  • C 1 is a storage capacitor
  • V ss is a ground potential
  • W is a word line
  • B is a bit line.
  • a highly reliable memory cell circuit can be realized with a high degree of integration.
  • the memory cell circuits using the hetero-insulated gate field-effect transistors have been described in the seventh and eighth embodiments, it goes without saying that other field-effect transistors may be used.
  • the present invention can be applied to semiconductor elements such as light emitting elements and light receiving elements other than those described in the embodiments, and to integrated circuits and electronic circuits using the same.

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Description

明 现 曞
半導䜓装眮及びその補造方法
技術分野
本発明はバむ ポヌラ トラ ンゞスタ 、 電界効果 トラ ンゞスタ等 の半導䜓装眮党般およびその補造方法に関する。
背景技術
埓来の ΠΙ— V族化合物半導䜓を甚いたヘテロ接合バむポヌラ ト ラ ンゞスタ は、 䟋えば N a t i o n a l T e c h n i c a 1 R e p o r t V o l . 3 9 N o . 6 D e c . 1 9 9 3 p p . 7 2 9 — 7 3 5 に蚘茉されおいる 第 1 の埓来䟋 。 その断 面構造図を第 2 図  a ) に瀺す。 G a A s 基板 1 䞊に高 ドヌプ n 型 G a A sサブコ レク ã‚¿å±€ 2 、 η型 G a A s コ レク ã‚¿å±€ 3 、 高 ド ヌプ P型 G a A sベヌス局 4、 n型 A l G a A s ェミ ッ ã‚¿å±€ 5 、 ォヌミ ッ ク接合を取り やす く する高 ドヌプ n型 G a A s キャ ッ プ å±€ 6 、 高 ドヌプ n型 I n G a A s キャ ップ局 7 が圢成されおいる ェミ ッ タ電極 8 、 ベヌス電極 1 0、 コ レク タ電極 1 6 は各ェミ ツ タ局、 ベヌス局、 サブコ レク タ局を露出させた䞊に蚭けられおい る。 笊号 3 8 は氎玠む オン打ち蟌みによ り 高抵抗化した領域であ る。 この玠子では、 ェミ ッタ電極 8 の面積が、 配線金属 2 0 ずの 接続に䜿われる S i Nå±€ 3 9で構成されたェミ ッ タ電極コ ンタ ク ト孔の面積よ リ も倧きい構造になっおいる。
ΠΙ— V族化合物半導䜓を甚いたヘテロ接合バむポヌラ トラ ンゞ スタ の他の䟋が、 I E E E E l e c t r o n D e v i c e L e t t e r s E D L - 8 ( 1 9 8 7 ) p p . 2 4 6 - 2 4 8 に蚘茉されおいる 第 2の埓来䟋 。 その断面構造図を第 2図
( b ) に瀺す。 G a A s基板 1 䞊に高 ド䞀プ n型 G a A sサブコ レク ã‚¿å±€ 2 、 n型 G a A s コ レク ã‚¿å±€ 3 、 高 ドヌプ p型 G a A s ベヌス局 4 、 アン ドヌプ G a A sベヌススぺ䞀サ局 4 ' 、 n型 A
1 G a A s ェミ ッタ局 5 、 およびォ䞀ミ ッ ク接合を取り やす く す る高 ドヌプ n型 G a A s キャ ッ プ局 6が圢成されおいる。 ゚ミ ッ タ電極 8 、 ベヌス電極 1 0 、 コ レク タ電極 1 6は各ェミ ッタ局、 ベヌス局、 サブコ レク タ局を露出させた䞊に蚭けられおいる。 笊 号 9は S i 〇2偎壁、 3 8 は氎玠む オン打ち蟌みによ り 高抵抗化 した領域、 4 0 は 5 1 02膜でぁる。 この玠子では、 ベヌス局 4 およびコ レク ã‚¿å±€ 3 のメサ郚の倖呚力 、 ベヌス電極 1 0 の倖呚ず —臎した構造になっおいる。
た た、 埓来のぞテロ絶瞁ゲヌ ト電界効果 トラ ンゞスタ は、 䟋え ば特開平 5 — 2 8 3 4 3 3号公報に蚘茉されおいる 第 3 の埓来 䟋 。 ヘテロ絶瞁ゲヌ ト電界効果 トラ ンゞスタ ずは、 チャネルず シ ョ ッ 卜 キヌゲヌ ト電極ずの間にチャネル局よ り も゚ネルギヌバ ン ドギダ ップが倧きい局を挟んだ構造のゲヌ ト電界効果 トラ ンゞ スタ である。 その断面構造図を第 9 図に瀺す。 こ こ で、 笊号 2 6 は単結晶半導䜓基板、 3 1 は高 ドヌプ n型 G a A s 局、 2 8 は n 型 G a A s局ずア ン ドヌプ A 1 G a A s 局およびア ン ドヌプ G a A s局か らなるチャネル局、 2 4 は S i 0 2局間絶瞁局である。 この玠子では、 W S i からなるゲヌ ト電極 2 9 䞊に䜎抵抗金属 3 7 を積局 しおゲヌ ト抵抗の䜎枛した構造になっおいる。 発明の開瀺
ヘテロ接合バむポヌラ トラ ンゞスタ を超高速化するには、 ベ䞀 ス抵抗、 ェミ ッタ · ベヌス間容量、 ベヌス · コ レ ク タ容量の䜎枛 が有効である。 そのう ち、 各容量は接合面積に比䟋 しお増加する 容量の䜎枛には、 ゚ミ ッタ等の各パタ ヌン 自䜓の埮现化およびそ れらの間の距離の短瞮が効果的である。
しか し、 䞊蚘第 1 の埓来䟋においお、 ェミ ッ タ電極 8 の面積を 小さ く しおいきェミ ッタ電極コ ンタ ク ト孔の面積よ り 小さ く なる 皋た で埮现化するず、 ェミ ッ タ電極コ ンタ ク ト孔の圢成時の゚ツ チングでベヌス電極 1 0が露出 し、 配線金属 2 0 によ っおェミ ツ タ · ベヌス間が短絡するずいう問題がある こ ずがわかっ た。 埓぀ お、 玠子の埮现化によるェミ ッタ ' ベヌス間およびベヌス ' コ レ ク タ間寄生容量の䜎枛には限界がある。
た た、 䞊蚘第 2 の埓来䟋においお、 ベヌス局 4 およびコ レク タ å±€ 3 のメサ郚の倖呚を小さ く しおい く ず、 ベヌス電極面積も小さ く せざる を埗ず、 その結果ベヌス電極抵抗が増加する ずいう 問題 がある こ ずがわかった。
た た、 䞊蚘第 3 の埓来䟋においおは、 ゲヌ ト電極 2 9 を露出さ せるための S i 0 2局間絶瞁局 2 4 の゚ッチバッ ク時に、 S i 0 , 局間絶瞁局 2 4 の゚ッチングが進みすぎお ゜ヌス領域た たは ド レ ã‚€ ン領域た で達 し、 その結果、 ゲヌ ト電極 2 9 䞊に䜎抵抗金属局 3 7 を圢成した時に゜ヌス領域た たは ドレむ ン領域ずゲヌ 卜電極 2 9 が短絡するずいう 問題がある こ ずがわかった。
本発明の第 1 の目的は、 ヘテロ接合バむ ポヌラ トラ ンゞスタや ヘテロ絶瞁ゲヌ ト電界効果 トラ ンゞスタ を有する半導䜓装眮に限 らず、 半導䜓装眮党般における䞊蚘のよ う な状況䞋の短絡の問題 を解決する こ ず にある。 すなわち、 単結晶半導䜓局の䞊に第 1 の 導䜓局が圢成され、 第 1 の導䜓局の偎面䞊に第 1 の絶瞁性 S i 化 合物局が圢成された、 第 1 の導䜓局およびその呚囲に存圚する第 1 の絶瞁性 S i 化合物局䞊に これら に接 しお圢成された第 2 の導 䜓局からなる構造を有する半導䜓装眮を察象ず し、 第 2 の導䜓局 ず単結晶半導䜓局ずの電気的短絡を防ぐ こ ずにある。
本発明の第 2 の目的は、 ヘテロ接合バむ ポヌラ トラ ンゞスタ を 有する半導䜓装眮においおベヌス電極抵抗の増倧を䌎わずにベヌ スメサ郚の面積を小さ く する こ ず にある。
䞊蚘第 1 の目的は、 第 1 の絶瞁性 S i 化合物局䞊に、 第 1 の導 䜓局の少な く ずも䞀郚およびその呚囲に存圚する第 1 の絶瞁性 S i 化合物局が露出 した貫通孔を有する倚結晶た たは非晶質のア ン ド䞀プ m — V族化合物半導䜓あるいはそれらの混晶からなる第 1 の半導䜓局を圢成 し、 第 2 の導䜓局を貫通孔内に圢成する こ ず に よ り 達成できる。
た た䞊蚘第 1 の目的は、 単結晶半導䜓局䞊に第 1 の導䜓局を圢 成する工皋ず、 第 1 の導䜓局の偎面䞊に第 1 の導䜓局の䞊面が露 出する よ う に第 1 の絶瞁性 S i 化合物局を圢成する工皋ず、 第 1 の絶瞁性 S i 化合物局䞊および第 1 の導䜓局䞊に、 倚結晶た たは 非晶質のアン ドヌプ m — V族化合物半導䜓あるいはそれらの混晶 からなる第 1 の半導䜓局および第 2 の絶瞁性 S i 化合物局を この 順序で圢成する工皋ず、 反応性ガスを甚いる第 1 の半導䜓局に察 する遞択的 ドラむ゚ッチング法を甚いお第 2 の絶瞁性 S i 化合物 局に第 1 の半導䜓局に到達する第 1 の貫通孔を圢成する工皋ず 、 反応性ガスを甚いる第 1 の導䜓局および第 1 の絶瞁性 s 〖 化合物 局半導䜓局に察する遞択的 ドラむ゚ッチング法を甚い、 か぀第 1 の貫通孔を有する第 2 の絶瞁性 S i 化合物局を゚ッチングマスク ず しお甚いお、 第 1 の半導䜓局に第 1 の導䜓局の少な く ずも䞀郚 およびその呚囲に存圚する第 1 の絶瞁性 S i 化合物局に到達する 第 2 の貫通孔を圢成する工皋ず、 第 1 および第 2 の貫通孔で構成 される貫通孔内に第 1 の導䜓局に接する よ う に第 2 の導䜓局を圢 成する工皋を有する半導䜓装眮の補造方法によ っおも達成できる , 䞊蚘第 2 の目的は、 バむポヌラ トラ ンゞスタ のサブコ レク タ領 域、 コ レク タ領域、 ベヌス領域およびェミ ッタ領域がこの順序で 積局された構造を有 し、 コ レク タ領域およびベヌス領域はサブコ レク タ領域よ り狭く 、 ゚ミ ッ タ領域はコ レク タ領域およびベヌス 領域よ り狭く 、 さ らに、 サブコ レク タ領域、 コ レク タ領域および ベヌス領域䞊に圢成され、 か぀ベヌス領域䞊に貫通孔を有する絶 瞁局ず、 この絶瞁局の貫通孔内にベヌス領域に接 しお圢成された ベヌス領域ず同䞀導電型のベヌス匕出 し半導䜓局ず、 ベヌス匕 出 し半導䜓局に接 し、 か぀絶瞁局䞊に延圚 しお圢成されたベヌス電 極を有する半導䜓装眮によ り達成できる。
䞊蚘第 1 の目的を達成する ために導入された、 倚結晶た たは非 晶質のアン ド䞀プ ΠΙ — V族化合物半導䜓あるいはそれらの混晶か らなる第 1 の半導䜓局は、 第 1 の絶瞁性 S i 化合物局ずの遞択的 ドラむ゚ッチングが可胜なので、 第 1 の半導䜓局に貫通孔を開け る際に第 1 の絶瞁性 S i 化合物局ぱッチングされない。 したが ぀お、 第 2 の導䜓局ず単結晶半導䜓局ずの電気的短絡を防ぐ こ ず ができる。 た た、 第 2 の絶瞁性 S i 化合物局を導入する こ ず によ り 、 構造 的には配線容量を䜎枛でき、 補法的には玠子衚面の段差を䜎枛で きるので配線の圢成が容易ずなる。
た た、 第 1 の半導䜓局は、 圢成枩床によ り 倚結晶た たは非晶質 あるいはそれらの混晶になる。 圢成枩床の䜎い方から高い方ぞ向 かっお、 非晶質、 それらの混晶、 倚結晶の順に出珟する。 マむ ナ スの枩床での圢成も可胜である。 第 1 の半導䜓局の抵抗率は、 䜎 枩で圢成する皋倧き く な リ 、 この点からは䜎枩圢成が望た しいが. 䜎枩圢成では膜䞭の氎分の含有量が倚 く な り 、 圢成枩床の䞋限は 膜質ずの兌ね合いで決た る。 圢成枩床の䞊限は、 玠子の特性劣化 を考慮に入れるず 4 0 0 °C䜍が奜た しい。
た た、 倚結晶た たは非晶質のアン ドヌプ ΠΙ— V族化合物半導䜓 あるいはそれらの混晶からなる半導䜓局ず 、 絶瞁性 S i 化合物局 ずの゚ッチング遞択性を利甚すれば、 貫通孔を有する䞊蚘半導䜓 局が絶瞁性 S i 化合物䞊に圢成された構造を制埡性よ く 実珟でき る。
䞊蚘第 2 の目的を達成するために導入された、 ベヌス電極䞋に 絶瞁局を蚭ける構造は、 ベヌスメサ領域を小さ く した堎合でも、 ベヌス電極面積を小さ く せずにすむため、 ベヌス電極抵抗の増倧 を䌎わずにベヌスメサ郚の面積を小さ く する こ ずができる。 しか も、 ベヌス · コ レク タ 間容量を䜎枛する こ ずができる。 図面の簡単な説明
第 1 図は、 本発明の実斜䟋 1 のぞテロ接合バむポヌラ トラ ンゞ スタの断面暡造図である。
第 2 図の  a ) 、  b ) は、 各々埓来のぞテロ接合バむポヌラ トラ ンゞスタ の断面構造図である。
第 3 図は、 本発明の実斜䟋 1 のぞテロ接合バむポヌラ トラ ンゞ スタ の補造工皋図である。
第 4 図は、 本発明の実斜䟋 2 のぞテロ接合バむポヌラ トラ ンゞ スタ の補造工皋図である。
第 5 図は、 本発明の実斜䟋 3 のぞテロ接合バむ ポヌラ トラ ンゞ スタ の補造工皋図である。
第 6 図は、 本発明の実斜䟋 4 のぞテロ接合バむポヌラ トラ ンゞ スタの補造工皋図である。
第 7 図は、 本発明の実斜䟋 5 の差動増幅回路の回路図である。 第 8 図は、 本発明の実斜䟋 5 の差動増幅回路の回路レむァゥ ト 図である。
第 9 図は、 埓来のぞテロ絶瞁ゲヌ ト電界効果 トラ ンゞスタ の断 面構造図である。
第 1 0 図は、 本発明の実斜䟋 6 のぞテロ絶瞁ゲヌ ト電界効果 ト ラ ンゞスタ の補造工皋図である。
第 1 1 図は、 本発明の実斜䟋 7 のスタティ ック型ラ ンダムァク セスメモ リ セルの回路図である。
第 1 2 図は、 本発明の実斜䟋 8のダむナ ミ ッ ク型ラ ンダムァク セスメモ リ セルの回路図である。 発明を実斜する ための最良の圢態 以䞋、 実斜䟋によ り 本発明を よ り 詳现に説明する。
実斜䟋 1
本発明の実斜䟋 1 の A 1 G a A s / G a A sヘテロ接合バむ ポ ヌラ トラ ンゞスタ を第 1 図および第 3 図を甚いお説明する。 本実 斜䟋では、 局間絶瞁領域に非晶質のアン ド䞀プ G a A s å±€ 1 5 を 有する。
たず、 G a A s ( 1 0 0 ) 基板 1 䞊に、 高 ドヌプ n型 G a A s サブコ レク ã‚¿å±€ 2 ( S i 濃床 - 5 X 1 0 : s/ c m3、 膜厚 = 5 0 0 n m ) 、 n型 G a A s コ レク ã‚¿å±€ 3 ( 3 1 濃床 = 5 1 01 6ノ c m3、 膜厚 = 1 5 0 n m ) 、 高 ドヌプ p型 G a A sベヌス局 4 ( C濃床 = 4 x l 0 l s / c m3、 膜厚 = 5 0 n m ) 、 n型 A 1 G a A s ェ ミ ッ ã‚¿å±€ 5 (八 1 八 5 モル比 = 0 . 3 、 S i 濃床 = l x 1 0 : 8 / c m3 , 膜厚 = 5 0 n m ) 、 ェミ ッ タ ォ䞀ミ ッ ク接觊圢 成甚の高 ドヌプ n型 G a A s キャ ッ プ局 6 ( S i 濃床 = 5 x 1 0 1 8Z c m3、 膜厚 = 1 5 0 n m ) ず高 ドヌプ n型 I n G a A s キ ダ ッ プ局 7 ( S i 濃床 = 5 ズ 1 01 8ノ 0 1113、 膜厚 = 5 0 n m ) を結晶成長した。 続いお、 Wを 6 0 0 n m堆積し、 䜍盞シフ ト法 を甚いたホ ト リ ã‚œ グラフ ィ ヌおよび Fを含むガスを甚い E C R法 ドラむ゚ッチングによ り 、 幅 0 . 3 ÎŒ mの Wェミ ッ タ電極 8 を圢 成した。 続いお、 こ のェミ ッタ電極 8 をマスク ず しお、 E C R法 (ガス比  C 1 2 / C H 4 = 7 / 3 s c c m、 ゚ッチング圧力 = 3 6 m P a、 Ό波ノ ヮ䞀 = 7 0 0 W、 R Fノ ヮ䞀 = 5 0 W、 基板枩 床 = 2 5 °C ) によ り I n G a A s キャ ッ プ局 7  G a A s キダ ッ プ局 6 および゚ミ ッタ局 5 を異方的に゚ッチングし、 ベヌス局 4 を露出 した。 第 3 図  a ) )
次に、 S i 02の堆積および ドラむ゚ッチングによ り S i 02偎 壁 9 を圢成した 偎壁長 = 0 . 1 m ) 。 続いお、 ベヌス電極 1 ◩ の材料の P t  T i  M o , T i  P t  A u を こ の順序で 3 O O n m指向性蒞着し、 さ ら に S i 02膜 1 1 を堆積 し、 さ ら に ホ ト レゞス ト 1 2 a を塗垃 しお平坊化を行っ た。 第 3 図  b ) ) その埌、 ホ 卜 レゞス ト 1 2 aおよび S i 02膜 1 1 を゚ツチノく ッ ク しお、 ェミ ッタ電極 8䞊に被着 しおいるベヌス電極 1 0甚材 料膜を露出 した。 第 3 図  c ) )
次に、 露出 し たベヌス電極 1 0甚材料膜を、 S i O2偎壁 9 の 偎面に被着 しおいる郚分の䞀郚を含めおむ オン ミ リ ングによ り ェ ツチング陀去 し た。 第 3 図  d ) ) 次に、 S i 02の堆積およびホ ト レゞス トをマスク ず した ドラ ィ゚ッチングによ り S i 02膜パタヌン 1 3 を圢成し、 この S i 02膜パタヌン 1 3 をマスク ず しおむ オン ミ リ ングによ リベ䞀ス 電極 1 0 およびべ䞀ス局 4およびコ レク ã‚¿å±€ 3 を加工 しサブコ レ ク ã‚¿å±€ 2 を露出 した。 第 3図  e ) )
次に、 S i 02の堆積および ドラむ ゚ッチングによ り露出 した ベヌス電極 1 0 を芆う S i O2偎壁 1 4 を圢成 した。 その埌、 分 子線゚ピタ キシヌ装眮内で、 基板加熱枩床 1 2 0 °Cでアン ドヌプ G a A s を 5 0 n mの厚さ堆積を行った。 圢成された局 1 5 の結 晶構造は非晶質ずなる。 第 3図  f ) )
次に、 サブコ レク ã‚¿å±€ 2 を ドラむ ゚ッチングし玠子間分離を行 ぀ た。 続いお リ フ トオフ法によ り A u G e コ レク タ電極 1 6 を圢 成した。
その埌、 S i 02膜 1 7 、 1 8および 1 9 を順次堆積しお局間絶 瞁領域を圢成した。 こ こで、 S i 02膜 1 8 は段差を枛らすため の膜であ り 、 塗垃法によ り圢成した。 S i 02膜 1 7 および 1 9 は S i 02膜 1 8ぞの氎分の䟵入を防ぐ圹目 をする。 次に、 ゚ミ ッタ電極コ ンタ ク ト孔圢成甚ホ ト レ ゞス トマスク 1 2 b を圢成 し た。 第 3 図  g ) )
次に、 H Fず H: 0の混合゚ッチング液によ り S i 02膜 1 9 を 等方的に゚ッチングする。 続いお、 C2 F 6ガスず C H F 3ガス を 甚いた R I E法 ドラむ ゚ッチングによ り S i 02膜 1 9 、 塗垃 S i 02膜 1 8 、 S i 02膜 1 7 をアン ド䞀プ G a A så±€ 1 5 に察 し 遞択的か぀異方的に加工した。 第 3図  h ) )
次に、 S i C 1 4ガスを甚いお E C R法 ドラむ゚ッチングによ り アン ドヌプ G a A så±€ 1 5 を S i 02膜 1 4 およびェミ ッ タ電 極 8 に察し遞択的か぀異方的に加工 し゚ミ ッ タ電極 8の䞊面を露 出する。 第 3図  i ) )
同様にベヌス電極 1 0 およびコ レク タ電極 1 6 䞊にもコ ンタ ク ト孔を圢成埌、 配線金属 2 0 を堆積し ミ リ ングに よ り配線加工を 行いぞテロ接合バむポヌラ トラ ンゞスタ を䜜補した。 第 1 図 本実斜䟋によれば、 局間絶瞁領域に圢成した非晶質 G a A s に よ っおェミ ッ タ · ベヌス間の短絡や、 配線金属の断線を生じる問 題な しに、 幅 0 . 3 ÎŒ πιのェミ ッ タ領域を有するヘテロ接合バむ ポヌラ トラ ンゞスタ を歩留た り よ く 䜜補できる。 その結果、 埓来 の゚ミ ッ タ領域幅が 1 ÎŒ mの玠子ず比范しお゚ミ ッ タ ♩ ベヌス間 寄生容量を玄 1 / 3 、 ベヌス · コ レク タ 間寄生容量を玄 2 Z 3 に 䜎枛する こ ずができ、 最倧発振呚波数を 1 . 2倍皋床に した超高 速ぞテロ接合バむ ポヌラ トラ ン ゞス タ の䜜補でき る。
実斜䟋 2
本発明の実斜䟋 2の A 1 G a A s / G a A sヘテロ接合バむ ポ —ラ トラ ンゞスタ を第 4図を甚いお説明する。 本実斜䟋では、 å±€ 間絶瞁領域に非晶質のアン ド䞀プ G a A så±€ 1 5 を有し、 さ らに ベヌス局ずベヌス電極の間にベヌス電極接觊抵抗の増倧を抑える ための高 ドヌプ P型 G a A så±€ 2 3 ず、 コ レク タ領域䞭の寄生コ レ ク タ領域にベヌス · コ レク タ間容量を䜎枛する ための S i 0 膜 2 2 を蚭けおいる。
たず、 G a A s ( 1 0 0 ) 基板 1 䞊に、 高 ド䞀プ n型 G a A s サブコ レク ã‚¿å±€ 2 ( 3 1 濃床 = 5 < 1 0 ' 8  1113、 膜厚 = 5 0 0 n m ) 、 n型 G a A s コ レク ã‚¿å±€ 3 ( S i 濃床 = 5 x l 01 6 / c m3 , 膜厚 = 1 5 0 n m ) 、 高 ド䞀プ p型 G a A sベヌス局 4 ( C濃床 = 4 X 1 0 1 S c m3、 膜厚 = 5 0 n m ) 、 n型 A 1 G a A s ェミ ッタ局 5 ( A l A s モル比 = 0 . 3、 S i 濃床 = l x 1 01 8/ c m3 , 膜厚 = 5 0 n m ) 、 ェミ ッ タ ォヌミ ッ ク接觊圢 成甚の高 ドヌプ n型 G a A s キャ ッ プ局 6 ( S i 濃床 = 5 x 1 0 1 8 Z c m3、 膜厚 = 1 5 0 n m ) ず高 ドヌプ n型 I n G a A s キ ダ ップ局 7 ( 3 1 濃床 = 5 1 01 8 0 1!12、 膜厚 = 5 0 11 111 ) を結晶成長した。 続いお、 Wを 6 0 0 n m堆積し、 䜍盞シフ ト法 を甚いたホ ト リ ã‚œ グラフ ィ ヌおよび F を含むガスを甚い E C R法 ドラむ゚ッチングによ り 、 幅 0 . 3 ÎŒ mの Wェミ ッタ電極 8 を圢 成 した。 続いお、 こ のェミ ッ タ電極 8 をマスク ず しお、 E C R法 (ガス比  C 1 / C H , = 7 / 3 s c c m、 ゚ッチング圧力 = 3 6 m P a、 波ノ ヮヌ = 7 0 0 W、 R Fノくヮ䞀 = 5 0 W、 基板枩 床 = 2 5 °C ) によ り I n G a A s キャ ッ プ局 7 G a A s キダ ッ プ局 6 および゚ミ ッタ局 5 を異方的に゚ッチングし、 ベヌス局 4 を露出 した。 第 4 図  a ) )
次に、 S i Nの堆積および ドラむ ゚ッチングによ り S i N偎壁 2 1 (偎壁長 = 0 . 5 β m ) を圢成 し、 こ のェミ ッ タ電極 8 ず S i N偎壁 2 1 をマスク ず しお E C R法 ドラむ ゚ッチングによ り べ ヌス局 4 およびコ レク ã‚¿å±€ 3 を異方的に加工しサブコ レク ã‚¿å±€ 2 を露出させた、 その埌 S i 02膜 2 2 を堆積 し、 ホ 卜 レゞス ト 1 2 c を塗垃 しお平坊化を行っ た。 第 4図  b ) )
次に、 ホ ト レゞス ト 1 2 c および S i 02膜 2 2 を゚ツチノくッ ク し、 S i 02膜 2 2 を 3 0 0 n mの厚さ ず した。 このず き、 ベ ヌス局 4 は露出 しおいない。 第 4 図  c ) )
次に、 ノくレル型の゚ッチング装眮で F を含むガスを甚いお S i N膜 2 1 を゚ッチングしベヌス局 4 を露出させた。 その埌 S i 0 2の堆積および ドラむ ゚ッチングによ リ ゚ミ ッ タ郚 5 6 7  8 および S i 02膜 2 2 の偎面に S i 02偎壁 9 を圢成し た。 S i 02偎壁 9 の偎壁長は 0 . Ι ÎŒ πιであ り 、 ベ ス局 4 は十分に露 出される。 第 4図  d ) )
次に、 基板を有機金属気盞゚ピタ キシヌ装眮ぞ導入 し高 ドヌプ P 型 G a A så±€ 2 3 ( C濃床 = 4 X 1 0 2° c m3、 膜厚 = 1 5 0 n m ) の遞択ェピタ キシャル成長を行っ た。 続いお、 ベヌス電 極 1 0の材料の P t  T i , M o T i  P t , A u を この順序 で 3 0 0 n m指向性蒞着 し、 さ らに S i 02膜 1 1 を堆積し、 さ らにホ 卜 レゞス ト 1 2 a を塗垃 しお平坊化を行っ た。
その埌、 ホ ト レゞス ト 1 2 aおよび S i 02膜 1 1 を゚ッチバ ッ ク しお、 ェミ ッ タ電極 8䞊に被着しおいるベヌス電極 1 0甚材 料膜を露出 した。 第 4図  e ) )
次に、 露出 したベヌス電極 1 0甚材料膜を、 S i 02偎壁 9の 偎面に被着 しおいる郚分の䞀郚を含めおむ オン ミ リ ングによ り ェ ツチング陀去した。 第 4図  f ) )
次に、 S i 02の堆積およびホ ト レゞス ト をマスク ず した ドラ ィ ゚ッチングによ り S i 02膜パタヌン 1 3 を圢成し、 この S i 02膜パタヌン 1 3 をマスク ず しおむ オン ミ リ ングによ りベヌス 電極 1 0 の加工を行っ た。 第 4図  g ) )
次に、 S i 02の堆積および ドラむ゚ッチングによ り 露出 した ベヌス電極 1 0 を芆う S i 02偎壁 1 4 を圢成埌、 基板を分子線 ゚ピタ キシヌ装眮内に導入 し、 基板加熱を行わず宀枩でアン ド䞀 プ G a A s を 5 0 n mの厚さ堆積を行っ た。 第 4図  h ) ) 圢 成された局 1 5 の結晶構造は非晶質ずなる。
次に、 サブコ レク ã‚¿å±€ 2 を ドラむ゚ッチン グし玠子間分離を行 ぀ た。 続いお リ フ 卜オフ法によ り A u G e コ レク タ電極 1 6 を圢 成した。 その埌、 S i 02膜 1 7 、 1 8 および 1 9 を順次堆積しお局間絶 瞁領域を圢成した。 こ こで、 S i 02膜 1 8 は段差を枛らすため の膜であ り 、 塗垃法によ り圢成 した。 S i 02膜 1 7 および 1 9 は S i 02膜 1 8ぞの氎分の䟵入を防ぐ圹目 をする。 次に、 ゚ミ ッ タ電極コ ンタ ク ト孔圢成甚ホ ト レ ゞス 卜マスク 1 2 b を圢成 し た。 第 4図  i ) )
次に、 H Fず H2 Oの混合゚ッチング液によ り S i 02膜 1 9 を 等方的に゚ッチングする。 続いお、 C2 F6ガスず C H F3ガスを 甚いた R I E法 ドラむ ゚ッチングによ り S i 02膜 1 9 、 塗垃 S i 02膜 1 8 、 S i 〇2膜 1 7 をアン ド䞀プ G a A så±€ 1 5 に察 し 遞択的か぀異方的に加工した。 第 4図  j ) )
次に、 S i C 1 4ガスを甚いお E C R法 ドラむ゚ッチングによ り アン ド䞀プ G a A så±€ 1 5 を S i 02膜 1 4 およびェミ ッ タ電 極 8 に察し遞択的か぀異方的に加工 し゚ミ ッ タ電極 8 の䞊面を露 出する。 第 4図  k ) )
同様にベヌス電極 1 0 およびコ レ ク タ電極 1 6 䞊にもコ ンタ ク ト孔を圢成埌、 配線金属 2 0 を堆積 し ミ リ ングによ り 配線加工を 行いぞテロ接合バむ ポヌラ トラ ンゞスタ を䜜補した。 第 4図
( 1 ) )
本実斜䟋によれば、 ベヌス匕 き出 し領域に C濃床 4 X 1 020 / c m3の G a A så±€ 2 3 を圢成する こ ずでベヌス電極の接觊抵抗 の増倧を抑え、 さ らに寄生コ レク タ領域には比誘電率の䜎い S i 02膜 2 2 を蚭けおベヌス · コ レク タ接合領域を瞮小 しおいるた め、 実斜䟋 1 の構造ず比范 しおペヌスコ レク タ寄生容量を玄 1 Z 3 に䜎枛でき、 最倧発振呚波数を 1 . 7倍皋床に した超高速ぞテ 口接合バむポヌラ トラ ンゞスタ を䜜補でき る。 た た、 局間絶瞁領 域に圢成した非晶質のアン ドヌプ G a A så±€ 1 5 によ っおェミ ツ タ · ベヌス間の短絡や配線金属の断線を生 じる問題な しに、 歩留 た り ょ く ぞテロ接合バむポヌラ トラ ンゞスタ を䜜補できる。
実斜䟋 3
次に本発明の実斜䟋 3 の A 1 G a A s Z G a A sヘテロ接合バ むポヌラ トラ ンゞスタ を第 4図  a ) 、 第 4図  e ) 〜第 4図 ( k ) および第 5図を甚いお説明する。 本実斜䟋では、 寄生コ レ ク タ領域に実斜䟋 2の S i O 2膜 2 2 よ り もさ らに比誘電率の䜎 いポリ ã‚€ ミ ド暹脂膜 2 5 を甚いおいる。
本実斜䟋の補造方法は実斜䟋 2 (第 4図 ず基本的に同 じであ り 、 第 4図  b ) 〜第 4図  d ) が第 5図  a ) 〜第 5 図  c ) に眮き倉わ぀ た点が異なっおいる。
たず、 第 4図  a ) の構造䜓の衚面党䜓に S i 0:を堆積 し、 ドラむ゚ッチングによ り S i 02偎壁 2 4 (偎壁長 = 0 . 5 m ) を圢成した。 続いお、 この S i 0:偎壁 2 4 ずェミ ッ タ電極 8 を マスク ず しお E C R法 ドラむ ゚ッチングによ りベヌス局 4および コ レ レク ã‚¿å±€ 3 を異方的に加工しおサブコ レク ã‚¿å±€ 2 を露出 した < 続いお、 衚面党䜓にポ リ ã‚€ ミ ド暹脂をその衚面が平坊になる た で 塗垃しおポ リ ã‚€ ミ ド暹脂膜 2 5 を圢成した。 第 5 図  a ) )
次に、 ポ リ ã‚€ ミ ド暹脂膜 2 5 を゚ツチノくッ ク し 3 0 0 n mの厚 さ ず した。 このず き、 ベヌス局 4 は露出 しおいない。 第 5 図 ( b ) )
次に、 H F ず H 2 0の混合゚ッチング液によ り S i 0 2偎壁 2 4 を゚ッチング陀去しベヌス局 4 を露出させた。 その埌、 S i 0 2 の堆積および ドラむ ゚ッチングによ り ェミ ッ タ郚 5  6 , 7  8 およびポ リ ã‚€ ミ ド暹脂膜 2 5 の偎面に S i 0 2偎壁 9 を圢成した S i O 2偎壁 9 の偎壁長は 0 . 1 ÎŒ mであ り 、 ベヌス局 4 は十分 に露出される。 第 5 図  c ) )
以䞋、 第 4 図  e ) 〜第 4 図  k ) ず同様の補造工皋を甚いぞ テロ接合バむポヌラ トラ ンゞスタ を䜜補 し た。 完成図を第 5 図 ( d ) に瀺す。
本実斜䟋によれば、 寄生コ レク タ領域に S i 0 2膜 2 2 よ り も 比誘電率の䜎いポ リ ã‚€ ミ ド暹脂膜 2 5 を圢成したので、 実斜䟋 2 の構造に比范 しおさ ら にベヌス · コ レク タ寄生容量を玄 7 9 に 䜎枛し、 最倧発振呚波数を 1 . 1 倍皋床に した超高速ぞテロ接合 バむポヌラ トラ ンゞスタ を䜜補できる。 た た、 局間絶瞁領域に圢 成 した非晶質のアン ドヌプ G a A s å±€ 1 5 によ っおェミ ッタ · ベ ヌス間の短絡や配線金属の断線を生じる問題な しに、 歩留た り よ く ぞテロ接合バむポヌラ トラ ンゞスタ を䜜補できる。
実斜䟋 4
次に本発明の実斜䟋 4の A 1 G a A s Z G a A sヘテロ接合バ ã‚€ ポヌラ トラ ンゞスタ を第 4図  a ) 、 第 4図  e ) 〜第 4図 ( k ) 、 第 5図  a ) 〜第 5 図  c ) および第 6図  a ) 、 ( b ) を甚いお説明する。
本実斜䟋は実斜䟋 3 における第 5 図  a ) のポ リ ã‚€ ミ ド暹脂膜 2 5の塗垃工皋の前に、 ベヌス電極 1 0 を圢成する郚分のサブコ レク ã‚¿å±€ 2 を陀去する工皋を有する こ ず を特城ず しおいる。 すな わち、 第 4図  a ) の構造䜓に S i 02偎壁 2 4 (偎壁長 = 0 . 5 m ) 、 ベヌス局 4 およびコ レク ã‚¿å±€ 3 を実斜䟋 3 ず同様の方 法で圢成 した埌、 第 6 図  a ) に瀺すよ う に、 郚分的にレゞス 卜 マスク 1 2 d を圢成しサブコ レク ã‚¿å±€ 2 を陀去しお基板 1 を露出 させる こ ず を特城ず しおいる。 。
その埌、 第 5 図  a ) 〜第 5図  c ) ず同様の工皋およびそれ に続く 第 4図  e ) 〜第 4図  k ) ず同様の工皋を経お、 第 6 図 ( b ) に瀺す A 1 G a A s Z G a A sヘテロ接合バむポヌラ トラ ンゞスタ が完成する。
ただ し、 本実斜䟋ではサブコ レク ã‚¿å±€ 2 の陀去が玠子間分離ェ 皋を兌ねおいるので、 第 4図  i ) における玠子間分離工皋は䞍 芁である。
本実斜䟋によれば、 寄生コ レク タ領域のみならずサブコ レク タ 領域にも S i 02膜 2 2 よ り も比誘電率の䜎いポ リ ã‚€ ミ ド暹脂膜 2 5 を圢成 したので、 実斜䟋 3の構造に比范しおさ らにベヌス - コ レク タ寄生容量を玄 5 7 に䜎枛し、 最倧発振呚波数を 1 . 2 倍皋床に した超高速ぞテロ接合バむポヌラ トラ ンゞスタ を䜜補で きる。 た た、 局間絶瞁領域に圢成し た非晶質のアン ドヌプ G a A så±€ 1 5 によ っおェミ ッタ ' ベヌス間の短絡や配線金属の断線を 生じる問題な しに、 歩留た り よ く ぞテロ接合バむポヌラ 卜ラ ンゞ スタ を䜜補できる。
なお、 実斜䟋 1 〜 4では局間絶瞁領域に非晶質のアン ドヌプ G a A så±€ 1 5 を圢成 したが、 非晶質ではな く 倚結晶あるいは非晶 質ず倚結晶の混晶でも良い。 た た、 A 1 G a A s 等の他の材料か らなる化合物倚結晶半導䜓た たは化合物非晶質半導䜓でも良い。 た た実斜䟋 1 〜 4では A l G a A s Z G a A s系のぞテロ接合 バむポヌラ トラ ンゞスタの補造方法に぀いお瀺 したが、 I n G a A s / I n G a A s や I n P Z I n G a A s 系等の他の HI— V族 化合物半導䜓を甚いる こ ずができる。 た たその際のベヌス局の構 造は 2次元キャ リ アガスを利甚 したものでも良い。 た た、 ベヌス 局の䞍玔物元玠は Cの代わ り に B e でも良い。 た た、 ェミ ッ ã‚¿å±€ の A 1 A s モル比は 0〜 1 の範囲で任意に遞ぶこ ずができる。 た た、 ェミ ッタ 、 コ レク タ を n型に、 ベヌスを p型に したが、 ゚ミ ッ タ 、 コ レク タ を p型に、 ベヌスを n型にする こ ずもできる。 た た、 基板偎にコ レク タ を、 䞊郚にェミ ッタ を圢成したが、 基板偎 にェミ ッ タ を、 䞊郚にコ レク タ を圢成する こ ずもできる。 た た、 寄生コ レク タ領域に S i 02膜、 ポ リ ã‚€ ミ ド暹脂膜を甚いたが、 S i 3 N4膜等の他の絶瞁膜を甚いおも良い。 さ らに、 基板に G a A s ( 1 0 0 ) 面を甚いたが、 他の材料や他の面方䜍を甚いおも 良いのはもちろんである。
実斜䟋 5
次に、 実斜䟋 1 〜 4で瀺した A l G a A s Z G a A s ヘテロ接 合バむポヌラ トラ ンゞスタ を甚いた差動増幅回路を第 7 図、 第 8 図を甚いお説明する。 第 7 図は回路図、 第 8 図は回路レむ アり ト 図である。
Q 1 〜 Q 7 はぞテロ接合バむポヌラ トラ ンゞスタ 、 Q 1 〜 Q 7 䞭の E B Cは各々ェミ ッ タ  ベヌス コ レク タ 、 R 1 〜 R 5 は抵抗、 V i は入力電圧、 V01、 V02は出力電圧、 Vccは電源電 圧、 V EEは接地電䜍、 VRは参照電圧、 Vccbは定電流回路郚の電 源電圧である。
本実斜䟋によれば、 超高速動䜜可胜な差動増幅回路を高い集積 床で実珟できる。 た た、 それを基本単䜍ず した電子回路システム を実珟できる。 なお、 本実斜䟋では A 1 G a A s / G a A s 系のぞテロ接合バ ィポヌラ トラ ンゞスタ を甚いた差動増幅回路に぀いお瀺 したが、 I n A 1 A s / I n G a A s や I n P / I n G a A s 系等の他の m— v族化合物半導䜓からなるヘテロ接合バむポヌラ 卜ラ ンゞス タ を甚いる こ ずができる。
実斜䟋 6
次に本発明の実斜䟋 6 のぞテロ絶瞁ゲヌ ト電界効果 トラ ンゞス タ を第 1 0 図を甚いお説明する。
たず、 アン ドヌプ G a A s ( 1 0 0 ) 基板 2 6 䞊に p 型 G a A s å±€ 2 7 ( B e濃床 = 3 x i 0 1 6 Z c m3、 膜厚 3 0 0 n m ) 、 高 ドヌプ n型 G a A s チャネル局 2 8 ( S i 濃床 = 5 x 1 0 1 8 / c m 3、 膜厚 2 0 n m ) 、 アン ドヌプ A l G a A s å±€ 2 8 ( A 1 A s モル比 = 0 . 3 、 膜厚 5 0 n m ) 、 アン ドヌプ G a A s å±€ 2 8 (膜厚 5 n m ) を順に結晶成長する。 その埌、 ホ ト リ ゜グラフ ィ 䞀ず゚ッチングによ リ基板 2 6 を露出させお玠子間分離を行う その埌、 高さ 7 0 0 n mの W S i からなるゲヌ ト電極 2 9 を圢成 する。 第 1 0 図  a ) )
次に、 衚面党䜓に S i 〇 2を堆積し、 ホ ト リ ゜グラフ ィ 䞀ず ド ラむ゚ッチングによ り S i 02偎壁 3 0 (偎壁長 = 0 . 3 m ) および䞀郚に S i 02膜 3 0 を残した。 これら をマスク ず しお、 ェピタ キシャル結晶衚面を 9 O n m゚ッチングしチャネル局 2 8 の偎面を露出 した。 その埌、 この゚ッチング領域に、 遞択的有機 金属気盞成長法によ っお、 ゜ヌスず ドレむ ン領域の䜎抵抗化のた めの高 ドヌプ n型 G a A så±€ 3 1 ( S i 濃床 = 4 X 1 0 ! 8 / c m 3、 膜厚 2 5 0 n m ) を遞択的に圢成した。 高 ドヌプ n型 G a A så±€ 3 1 はチャネル局 2 8の偎面ず接続 しおいる。 その埌、 これ らの局䞊に A u G e ゜ヌス電極 3 2 S、 A u G e ドレむ ン電極 3
2 Dを圢成した。 第 1 0図  b ) )
次に、 衚面党䜓に S i 02を堆積 し、 ドラむ゚ッチングによ ぀ おゲヌ ト電極 2 9 に S i 02偎壁 3 3 を圢成した。 第 1 0 図  c ) )
次に、 分子線゚ピタ キシヌ装眮内で、 基板加熱枩床 3 5 0 °Cで アン ドヌプ G a A s を 5 0 n mの厚さ堆積を行っ た。 圢成された å±€ 3 4の結晶構造は倚結晶ずなる。 第 1 0図  d ) )
次に、 衚面党䜓に S i 02膜 3 5 を堆積し、 ホ ト リ ゜グラ フ ィ 䞀によ リ コ ンタ ク 卜孔圢成甚レゞス 卜マスク 3 6 を圢成した。 (第 1 0 図  e ) )
次に、 C 2 F 6ガスず C H F 3ガスを甚いた R I E法 ドラむ ゚ツ チングによ り S i 〇 2膜 3 5 を倚結晶のアン ドヌプ G a A så±€ 3 4 に察 し遞択的か぀異方的に加工 した 第 1 0 図  f ) )
次に、 S i C 1 4ガスを甚いお E C R法 ドラむ゚ッチングによ り 倚結晶のアン ドヌプ G a A så±€ 3 4 をゲヌ ト電極 2 9 ず S i 0 2偎壁 3 0、 3 3 に察し遞択的か぀異方的に加工しゲヌ ト電極 2 9 を露出させる。 この時に゜ヌスず ド レ ã‚€ ン電極䞊にも同様に し お コ ンタ ク ト孔が圢成される 第 1 0図  g ) ) 。
次に、 䜎抵抗金属からなる配線金属 3 7 を堆積し、 ã‚€ オン ミ リ ングによ り配線加工を行いぞテロ絶瞁ゲヌ 卜電界効果 トラ ンゞス タ を䜜補した。 第 1 0図  h ) ) 。
本実斜䟋によればゲヌ ト電極幅が 0 . 3 ÎŒ m、 ゲヌ ト電極から ゜ヌスおよび ド レむ ン領域たでの距離が 0 . 3 ÎŒ mずいう埮现な 玠子構造に察しおもゲヌ ト · ゜ヌス間た たはゲヌ ト · ド レ ã‚€ ン間 領域ずの短絡ずいう問題な しに歩留た り よ く ヘテロ絶瞁ゲヌ ト電 界効果 トラ ンゞスタ を䜜補できる。
なお、 本実斜䟋では局間絶瞁領域に倚結晶のア ン ドヌプ G a A så±€ 3 4 を甚いたが、 倚結晶ではな く 非晶質あるいは倚結晶ず非 晶質ずの混晶でも良い。 た た、 A 1 G a A s等の他の材料からな る化合物倚結晶半導䜓た たは化合物非晶質半導䜓でも良い。 た た 本実斜䟋ではぞテロ絶瞁ゲヌ ト電界効果 トラ ンゞスタ に぀いお瀺 し すが、 本発明は H E M T ( H igh E lectron Mobiil ity field effect Transistor) や M E S F E T (Metal Schottky field e f feet Transistor) 、 M I S (金属䞀絶瞁物䞀半導䜓 構造電界 効果 トラ ンゞスタ等の他の電界効果 トラ ンゞスタ にも適甚できる た た、 基板材料には化合物半導䜓や S i 等の単元玠半導䜓、 その 他皮々の材料を甚いる こ ずができる。
実斜䟋 7
実斜䟋 6 のぞテロ絶瞁ゲヌ ト電界効果 トラ ンゞスタ を甚いたス タティ ッ ク型ラ ンダムアクセスメモ リ セルの回路図を第 1 1 図を 甚いお説明する。
T 1 〜 T 6 はぞテロ絶瞁ゲヌ ト電界効果 トラ ンゞスタ 、 V c c は電源電䜍、 V s s は接地電䜍、 Wはワヌ ド線、 B  B 2はビッ ト線である。 B】 ず B 2の電圧は極性が逆である。
本実斜䟋によれば、 信頌性の高いメモリ セル回路を高い集積床 で実珟できる。 た だ、 それを基本単䜍ず した電子回路システムを 実珟できる。
実斜䟋 8
実斜䟋 6 のぞテロ絶瞁ゲヌ ト電界効果 トラ ンゞスタ を甚いたダ ィナ ミ ッ ク型ラ ンダムアクセスメモ リ セルの回路図を第 1 2 図を 甚いお説明する。
T 1 はぞテロ絶瞁ゲヌ ト電界効果 トラ ンゞスタ 、 C 1 は蚘憶甚 キャパシタ、 V s s は接地電䜍、 Wはワヌ ド線、 Bはビッ ト線で ある。
本実斜䟋によれば、 信頌性の高いメモリ セル回路を高い集積床 で実珟で きる。 た た、 それを基本単䜍ず した電子回路システムを 実珟できる。 なお、 実斜䟋 7 8 ではぞテロ絶瞁ゲヌ ト電界効果 トラ ンゞス タ を甚いたメモリ セル回路に぀いお瀺したが、 他の電界効果 トラ ンゞスタ を甚いおも良いこ ずは云う たでもない。
た た、 本発明は実斜䟋で瀺 した以倖の発光玠子ゃ受光玠子等の 半導䜓玠子およびそれを甚いた集積回路や電子回路にも適甚で き る。

Claims

請 求 の 範 囲
1 . 単結晶半導䜓局ず、 該単結晶半導䜓局䞊に圢成された第 1 の 導䜓局ず、 該第 1 の導䜓局の偎面䞊に圢成された第 1 の絶瞁性 S i 化合物局ず、 該第 1 の絶瞁性 S i 化合物局䞊に圢成され、 か぀ 䞊蚘第 1 の導䜓局の少な く ずも䞀郚およびその呚囲に存圚する䞊 蚘第 1 の絶瞁性 S i 化合物局が露出 した貫通孔を有する倚結晶た たは非晶質のア ン ドヌプ m — V族化合物半導䜓あるいはそれらの 混晶からなる第 1 の半導䜓局ず、 䞊蚘貫通孔内に䞊蚘第 1 の導䜓 局に接しお圢成された第 2 の導䜓局を有する こず を特城ずする半 導䜓装眮。
2 . 請求の範囲第 1 項に蚘茉の半導䜓装眮においお、 䞊蚘 m — V 族化合物半導䜓は G a A s である こ ず を特城ずする半導䜓装眮。
3 . 請求の範囲第 1 項に蚘茉の半導䜓装眮においお、 䞊蚘単結晶 半導䜓局はバむポヌラ トラ ンゞスタ のコ レク タ  ベヌス ェミ ツ タ領域を含み、 䞊蚘第 1 の導䜓局はコ レク タ電極た たはェミ ッタ 電極であ り 、 さ らに䞊蚘第 1 の半導䜓局䞊に圢成され、 か぀䞊蚘 第 1 の半導䜓局の䞊蚘貫通孔に内呚圢状が実質的に䞀臎する貫通 孔を有する第 2 の絶瞁性 S i 化合物局を有 しおいる こ ず を特城ず する半導䜓装眮。
4 . 請求の範囲第 3 項に蚘茉の半導䜓装眮においお、 䞊蚘 ΠΙ — V 族化合物半導䜓は G a A s である こ ず を特城ずする半導䜓装眮。
5 . 請求の範囲第 3 項に蚘茉の半導䜓装眮においお、 䞊蚘第 1 の 導䜓局はェミ ッ タ電極であ り 、 䞊蚘単結晶半導䜓局はさ らに䞊蚘 コ レク タ領域の䞊蚘ベヌス領域ずは反察の面䞊に圢成されたサブ コ レク タ領域を含み、 䞊蚘コ レク タ領域および䞊蚘ベヌス領域は 䞊蚘サブコ レク タ領域よ り狭く 、 䞊蚘ェミ ッ タ領域は䞊蚘コ レク タ領域および䞊蚘ベヌス領域よ り狭く 、 䞊蚘半導䜓装眮はさ らに 䞊蚘サブコ レク タ領域、 䞊蚘コ レク タ領域および䞊蚘ベヌス領域 䞊に圢成され、 か぀䞊蚘ベヌス領域䞊に貫通孔を有する絶瞁局ず 該絶瞁局の貫通孔内に䞊蚘ベヌス領域に接 しお圢成された䞊蚘べ ヌス領域ず同䞀導電型のベヌス匕出 し半導䜓局ず、 該ベヌス匕出 し半導䜓局に接 し、 か぀䞊蚘絶瞁局䞊に延圚 しお圢成されたべ䞀 ス電極を有する こ ず を特城ずする半導䜓装眮。
6 . 請求の範囲第 5項に蚘茉の半導䜓装眮においお、 䞊蚘 ΠΙ— V 族化合物半導䜓は G a A s である こ ず を特城ずする半導䜓装眮。
7 . 請求の範囲第 5 項に蚘茉の半導䜓装眮においお、 䞊蚘バむ ポ 䞀ラ トラ ンゞスタ は化合物半導䜓で構成されたェミ ッ タ · ベヌス 接合がヘテロ接合のぞテロ接合バむ ポヌラ トラ ンゞスタ であ り 、 䞊蚘ベヌス匕出 し半導䜓局は化合物半導䜓局で構成されおいる こ ず を特城ずする半導䜓装眮。
8 . 請求の範囲第 7 項に蚘茉の半導䜓装眮においお、 䞊蚘 m— V 族化合物半導䜓は G a A s である こ ず を特城ずする半導䜓装眮。
9 . 請求の範囲第 1 項に蚘茉の半導䜓装眮においお、 䞊蚘単結晶 半導䜓局は電界効果 トラ ンゞスタのチャネル領域を含み、 䞊蚘第 1 の導䜓局はゲヌ ト電極であ り 、 さ らに䞊蚘第 1 の半導䜓局䞊に 圢成され、 か぀䞊蚘第 1 の半導䜓局の䞊蚘貫通孔に内呚圢状が実 質的に䞀臎する貫通孔を有する第 2 の絶瞁性 S i 化合物局を有 し おいる こ ず を特城ずする半導䜓装眮。
1 0 . 請求の範囲第 9 項に蚘茉の半導䜓装眮においお、 䞊蚘 ΠΙ— V族化合物半導䜓は G a A s である こ ず を特城ずする半導䜓装眮
1 1 . 請求の範囲第 9 項に蚘茉の半導䜓装眮においお、 䞊蚘電界 効果 トラ ンゞスタ は化合物半導䜓で構成されおいる こ ず を特城ず する半導䜓装眮。
1 2 . 請求の範囲第 1 1 項に蚘茉の半導䜓装眮においお、 䞊蚘 ΙΠ 侀 V族化合物半導䜓は G a A s である こず を特城ずする半導䜓装 眮。
1 3 . ノ むポヌラ トラ ンゞスタ のサブコ レク タ領域、 コ レク タ領 域、 ベヌス領域およびェミ ッ タ領域がこの順序で積局された構造 を有 し、 䞊蚘コ レク タ領域および䞊蚘ベヌス領域は䞊蚘サブコ レ ク タ領域よ り狭 く 、 䞊蚘゚ミ ッ タ領域は䞊蚘コ レク タ領域および 䞊蚘ベヌス領域よ り狭く 、 䞊蚘半導䜓装眮はさ らに䞊蚘サブコ レ ク タ領域、 䞊蚘コ レク タ領域および䞊蚘ベヌス領域䞊に圢成され か぀䞊蚘ベヌス領域䞊に貫通孔を有する絶瞁局ず、 該絶瞁局の貫 通孔内に䞊蚘ベヌス領域に接 しお圢成された䞊蚘ベヌス領域ず 同 䞀導電型のベヌス匕出 し半導䜓局ず、 該ベヌス匕出 し半導䜓局に 接 し、 か぀䞊蚘絶瞁局䞊に延圚 しお圢成されたベヌス電極を有す る こ ず を特城ずする半導䜓装眮。
1 4 . 絶瞁性 S i 化合物局ず 、 該絶瞁性 S i 化合物局䞊に圢成さ れた倚結晶た たは非晶質のア ン ドヌプ m— V族化合物半導䜓ある いはそれらの混晶からなる半導䜓局を有 し、 該半導䜓局には貫通 孔が開いおいる構造を有する こ ず を特城ずする半導䜓装眮。
1 5 . 請求の範囲第 1 4項に蚘茉の半導䜓装眮においお、 䞊蚘 m — V族化合物半導䜓は G a A s である こ ず を特城ずする半導䜓装 眮。
1 6 . 単結晶半導䜓局䞊に第 1 の導䜓局を圢成する工皋ず、 該第 1 の導䜓局の偎面䞊に該第 1 の導䜓局の䞊面が露出する よ う に第 1 の絶瞁性 S i 化合物局を圢成する工皋ず、 該第 1 の絶瞁性 S i 化合物局䞊および䞊蚘第 1 の導䜓局䞊に、 倚結晶た たは非晶質の アン ドヌプ m — V族化合物半導䜓あるいはそれらの混晶からなる 第 1 の半導䜓局を圢成する工皋ず 、 該第 1 の半導䜓局䞊に第 2 の 絶瞁性 S i 化合物局を圢成する工皋ず、 反応性ガスを甚いる䞊蚘 第 1 の半導䜓局に察する遞択的 ドラむ゚ッチング法を甚いお䞊蚘 第 2 の絶瞁性 S i 化合物局に䞊蚘第 1 の半導䜓局に到達する第 1 の貫通孔を圢成する工皋ず、 反応性ガスを甚いる䞊蚘第 1 の導䜓 局および䞊蚘第 1 の絶瞁性 S i 化合物局半導䜓局に察する遞択的 ドラむ゚ッチング法を甚い、 か぀䞊蚘第 1 の貫通孔を有する第 2 の絶瞁性 S i 化合物局を゚ッチングマスク ず しお甚いお、 䞊蚘第 1 の半導䜓局に䞊蚘第 1 の導䜓局の少な く ずも䞀郚およびその呚 囲に存圚する䞊蚘第 1 の絶瞁性 S i 化合物局に到達する第 2 の貫 通孔を圢成する工皋ず、 䞊蚘第 1 および第 2 の貫通孔で構成され る貫通孔内に䞊蚘第 1 の導䜓局に接する よ う に第 2 の導䜓局を圢 成する工皋を有する こ ず を特城ずする半導䜓装眮の補造方法。
1 7 . 請求の範囲第 1 6項に蚘茉の半導䜓装眮の補造方法におい お、 䞊蚘 ID — V族化合物半導䜓ず しお G a A s を甚いる こ ず を特 城ずする半導䜓装眮の補造方法。
1 8 . 請求の範囲第 1 6項に蚘茉の半導䜓装眮の補造方法におい お、 䞊蚘第 1 の半導䜓局は、 分子線゚ピタ キシヌ法、 有機金属気 盞ェピタ キシ䞀法、 有機金属分子線ェピタ キシ䞀法およびスパッ タ リ ング法のいずれかの薄膜圢成法を甚いお枩床 4 0 0 °C以䞋の 基板加熱の䞋で圢成する こ ず を特城ずする半導䜓装眮の補造方法
1 9 . 請求の範囲第 1 7項に蚘茉の半導䜓装眮の補造方法におい お、 䞊蚘 m — V族化合物半導䜓ず しお G a X s を甚いる こ ず を特 城ずする半導䜓装眮の補造方法。
2 0 . 請求の範囲第 1 6項に蚘茉の半導䜓装眮の補造方法におい お、 䞊蚘単結晶半導䜓局は I n を含む化合物半導䜓からなる半導 䜓局を含んでお り 、 該半導䜓局を圧力 4 0 m P a以䞋の C l 2ず C H4の混合ガス雰囲気䞋でマむ ク ロ波゚ッチング法を甚いおェ ツチングする工皋をさ らに有する こ ず を特城ずする半導䜓装眮の 補造方法。
2 1 . 絶瞁性 S i 化合物局䞊に、 倚結晶た たは非晶質のアン ド䞀 プ m— V族化合物半導䜓あるいはそれらの混晶からなる半導䜓局 を圢成する工皋ず、 反応性ガスを甚いる䞊蚘絶瞁性 s i化合物局 に察する遞択的 ドラむ ゚ッチング法を甚いお䞊蚘半導䜓局に貫通 孔を圢成する工皋を有する こ ず を特城ずする半導䜓装眮の補造方 法。
2 2 . 請求の範囲第 2 1 項に蚘茉の半導䜓装眮の補造方法におい お、 䞊蚘 ΙΠ— V族化合物半導䜓ず しお G a A s を甚いる こ ず を特 城ずする半導䜓装眮の補造方法。
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