JPH03270170A - 半導体装置 - Google Patents
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- JPH03270170A JPH03270170A JP7000290A JP7000290A JPH03270170A JP H03270170 A JPH03270170 A JP H03270170A JP 7000290 A JP7000290 A JP 7000290A JP 7000290 A JP7000290 A JP 7000290A JP H03270170 A JPH03270170 A JP H03270170A
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Landscapes
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- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要」
半導体装置に係り、特に半導体レーザやバイポーラトラ
ンジスタ等のｐｎ接合を有する半導体装置に関し、 ｐｎ接合している半導体の露出するｐｎ接合部を保護し
、ｐｎ接合部周辺における再結合を抑制し、素子特性の
安定化を向上させることができる半導体装置を提供する
ことを目的とし、第１導電型の第１の半導体層と、前記
第１の半導体層と接合する第２導電型の第２の半導体層
と、前記第１及び第２の半導体層上に格子整合して形成
され、前記第１の半導体層と前記第２の半導体層との接
合部分を覆っている第３の半導体層とを有し、前記第３
の半導体層の伝導帯の底が前記第１及び第２の半導体の
伝導帯層の底よりも高く、かつ、前記第３の半導体層の
価電子帯の頂上が前記第１及び第２の半導体層の価電子
帯の頂上よりも低いように構成する。
ンジスタ等のｐｎ接合を有する半導体装置に関し、 ｐｎ接合している半導体の露出するｐｎ接合部を保護し
、ｐｎ接合部周辺における再結合を抑制し、素子特性の
安定化を向上させることができる半導体装置を提供する
ことを目的とし、第１導電型の第１の半導体層と、前記
第１の半導体層と接合する第２導電型の第２の半導体層
と、前記第１及び第２の半導体層上に格子整合して形成
され、前記第１の半導体層と前記第２の半導体層との接
合部分を覆っている第３の半導体層とを有し、前記第３
の半導体層の伝導帯の底が前記第１及び第２の半導体の
伝導帯層の底よりも高く、かつ、前記第３の半導体層の
価電子帯の頂上が前記第１及び第２の半導体層の価電子
帯の頂上よりも低いように構成する。
［産業上の利用分野］
本発明は半導体装置に係り、特に半導体レーザやバイポ
ーラトランジスタ等のｐｎ接合を有する半導体装置に関
する。
ーラトランジスタ等のｐｎ接合を有する半導体装置に関
する。
［従来の技術］
従来、半導体材料としてＳｔを用いるの半導体装置にお
いては、その半導＃＋衣表面保護するために、その表面
上に、酸化シリコン層や酸化窒素層等からなる保護層を
設けることが一般的であった。
いては、その半導＃＋衣表面保護するために、その表面
上に、酸化シリコン層や酸化窒素層等からなる保護層を
設けることが一般的であった。
ところが、ＧａＡｓ等の化合物を半導体材料として用い
る場合には、表面が不安定であり、空気中に露出して放
置しておくと、劣化しやすい傾向にある。この種の半導
体においても、同様に、保護層として用いられているの
は、酸化シリコン等であった。
る場合には、表面が不安定であり、空気中に露出して放
置しておくと、劣化しやすい傾向にある。この種の半導
体においても、同様に、保護層として用いられているの
は、酸化シリコン等であった。
［発明が解決しようとする課題］
ところで、−ａに半導体の表面部やｐｎ接合部で表面に
露出した部分においては、電子とホールが非発光再結合
を起こすことが知られている。この非発光再結合は、特
にＧａＡｓ系の半導体において、その素子特性を劣化す
る程発生することが多い、そして、このＧａＡｓ系の半
導体表面や、ｐｎ接合部であって表面に露出した部分が
、酸化された場合には、非発光再結合がより多く発生し
てしまう。
露出した部分においては、電子とホールが非発光再結合
を起こすことが知られている。この非発光再結合は、特
にＧａＡｓ系の半導体において、その素子特性を劣化す
る程発生することが多い、そして、このＧａＡｓ系の半
導体表面や、ｐｎ接合部であって表面に露出した部分が
、酸化された場合には、非発光再結合がより多く発生し
てしまう。
従って、ＧａＡｓ系の半導体に酸化物である酸化シリコ
ン等からなる保護層を設けた場合にも、その半導体表面
や、ｐｎ接合部であって表面に露出した部分において、
非発光再結合が発生し、素子特性を劣化させてしまうこ
とになる。
ン等からなる保護層を設けた場合にも、その半導体表面
や、ｐｎ接合部であって表面に露出した部分において、
非発光再結合が発生し、素子特性を劣化させてしまうこ
とになる。
そこで本発明は、ｐｎ接合している半導体の露出するｐ
ｎ接合部を保護し、ｐｎ接合部周辺における再結合を抑
制し、素子特性の安定化を向上させることができる半導
体装置を提供することを目的とする。
ｎ接合部を保護し、ｐｎ接合部周辺における再結合を抑
制し、素子特性の安定化を向上させることができる半導
体装置を提供することを目的とする。
［課題を解決するための手段］
第１図は、本発明の原理図である。
ｌ型半導体層１とｎ型半導体層２とが、ｐｎ接合してい
る。また、表面に露出しているｌ型半導体層１とｎ型半
導体層２とのｐｎ接合部及びその近傍を、絶縁保護層と
してのｌ型半導体層３が覆っている。更に、これらｌ型
半導体層１及びｎ型半導体層２には、それぞれ＠極４が
設けられている。
る。また、表面に露出しているｌ型半導体層１とｎ型半
導体層２とのｐｎ接合部及びその近傍を、絶縁保護層と
してのｌ型半導体層３が覆っている。更に、これらｌ型
半導体層１及びｎ型半導体層２には、それぞれ＠極４が
設けられている。
そしてこの絶縁保護層としてのｌ型半導体層３の禁制帯
幅は、ｌ型半導体層１及びｎ型半導体層２よりも大きい
。そしてその伝導帯の底は、Ｐ型半導体１及びｎ型半導
体２の伝導帯層の底よりも高く、かつ、その価電子帯の
頂上は、ｌ型半導体層１及びｎ型半導体層２の価電子帯
の頂上よりも低くなっている。
幅は、ｌ型半導体層１及びｎ型半導体層２よりも大きい
。そしてその伝導帯の底は、Ｐ型半導体１及びｎ型半導
体２の伝導帯層の底よりも高く、かつ、その価電子帯の
頂上は、ｌ型半導体層１及びｎ型半導体層２の価電子帯
の頂上よりも低くなっている。
［作用］
すなわち本発明は、ｌ型半導体層１及びｎ型半導体層２
の表面、特に表面に露出しているｐｎ接合部が絶縁保護
層としてのｌ型半導体層３によって覆われ、しかもこの
ｌ型半導体層３の伝導帯の底がＰ型半導体１及びｎ型半
導体２の伝導帯層の底よりも高く、かつ、その価電子帯
の頂上がｌ型半導体層１及びｎ型半導体層２の価電子帯
の頂上よりも低くなっているため、導電性粒子は閉じ込
められてしまう、従って、ｌ型半導体層１及びｎ型半導
体層２の表面や表面に露出しているｐｎ接合部における
導電性粒子の移動が制限され、界面における非発光再結
合が抑制される。
の表面、特に表面に露出しているｐｎ接合部が絶縁保護
層としてのｌ型半導体層３によって覆われ、しかもこの
ｌ型半導体層３の伝導帯の底がＰ型半導体１及びｎ型半
導体２の伝導帯層の底よりも高く、かつ、その価電子帯
の頂上がｌ型半導体層１及びｎ型半導体層２の価電子帯
の頂上よりも低くなっているため、導電性粒子は閉じ込
められてしまう、従って、ｌ型半導体層１及びｎ型半導
体層２の表面や表面に露出しているｐｎ接合部における
導電性粒子の移動が制限され、界面における非発光再結
合が抑制される。
また、この１型半Ｓ体層３がイントリンシックであるた
め、電極４に対する電気的絶縁層としての働きもある。
め、電極４に対する電気的絶縁層としての働きもある。
［実施例］
以下、本発明を、図示する実施例に基づいて具体的に説
明する。
明する。
第２図は、本発明の一実施例によるＨＢＴ（ヘテロバイ
ポーラトランジスタ）を示す断面図である。
ポーラトランジスタ）を示す断面図である。
このＨＢＴは、基板５上に、順次、不純物濃度Ｉ Ｘ
１０”ｃｍ−’以下のｉ型ＧａＡｓバッファ層６、不純
ｅｌ濃度５Ｘ１０１８ｃｍ−’のｎ＋型ＧａＡＳサブコ
レクタ層７、不純物濃度３Ｘ１０”ｃｍ−１のｎ型Ｇａ
Ａｓコレクタ層８、不純物濃度４×１０ ”ｃ ｍ−’
のＰ＋型ＧａＡｓベース層９、不純物濃度５Ｘ１０１７
ｃｍ−’のｎ型ＡｌｘＧａ、−、Ａｓ （ｘ−０，３＞
エミツタ層１０、不純物濃度５Ｘ １０ ”ｃ ｍ−’
のｎ＋型Ｇ ａ Ａ ｓ ’ｒ マツ１層１１が、エピ
タキシャル成長によって積層されている。
１０”ｃｍ−’以下のｉ型ＧａＡｓバッファ層６、不純
ｅｌ濃度５Ｘ１０１８ｃｍ−’のｎ＋型ＧａＡＳサブコ
レクタ層７、不純物濃度３Ｘ１０”ｃｍ−１のｎ型Ｇａ
Ａｓコレクタ層８、不純物濃度４×１０ ”ｃ ｍ−’
のＰ＋型ＧａＡｓベース層９、不純物濃度５Ｘ１０１７
ｃｍ−’のｎ型ＡｌｘＧａ、−、Ａｓ （ｘ−０，３＞
エミツタ層１０、不純物濃度５Ｘ １０ ”ｃ ｍ−’
のｎ＋型Ｇ ａ Ａ ｓ ’ｒ マツ１層１１が、エピ
タキシャル成長によって積層されている。
なおこのとき、ｎ＋型ＧａＡｓ−１ｒヤツ１層１１の代
わりにｎ＋型１ ｎＧａＡｓ−１（ヤツブ層であっても
よい。
わりにｎ＋型１ ｎＧａＡｓ−１（ヤツブ層であっても
よい。
また、このように形成されている各層は階段状にエツチ
ングされて、ｎ＋型ＧａＡｓサブコレクタ層７上にはコ
レクタ電極１２が、ｐ＋型ＧａＡＳベース層９上にはベ
ース＠［！ １３が、０＋型ＧａＡｓ−Ｖヤップ層１１
上にはエミッタ電極１４が、各々設けられている。
ングされて、ｎ＋型ＧａＡｓサブコレクタ層７上にはコ
レクタ電極１２が、ｐ＋型ＧａＡＳベース層９上にはベ
ース＠［！ １３が、０＋型ＧａＡｓ−Ｖヤップ層１１
上にはエミッタ電極１４が、各々設けられている。
そして原子層エピタキシー法を用いて温度３００乃至４
００℃の条件下において形成された厚さ５００乃至２０
０ＯＡの１型Ａ ｌｙ Ｇａｔ−ｖ Ａｓ（ｙ＞０．３
）絶縁保護層１５が、ｎ型Ａ１．Ｇａｔ−ｘ Ａｓ （
ｘ＝０．３）エミツタ層１０とＰ＋型ＧａＡｓベース層
９との間の表面に露出したＰｎ接合部、及びＰ＋型Ｇａ
Ａｓベース層９とｎ型ＧａＡｓコレクタ層８の間の表面
に露出したｐｎ接合部を確実に覆って、各コレクタ電極
１２、ベース電極１３、エミッタ電極１４間に延在する
ように設けられている。
００℃の条件下において形成された厚さ５００乃至２０
０ＯＡの１型Ａ ｌｙ Ｇａｔ−ｖ Ａｓ（ｙ＞０．３
）絶縁保護層１５が、ｎ型Ａ１．Ｇａｔ−ｘ Ａｓ （
ｘ＝０．３）エミツタ層１０とＰ＋型ＧａＡｓベース層
９との間の表面に露出したＰｎ接合部、及びＰ＋型Ｇａ
Ａｓベース層９とｎ型ＧａＡｓコレクタ層８の間の表面
に露出したｐｎ接合部を確実に覆って、各コレクタ電極
１２、ベース電極１３、エミッタ電極１４間に延在する
ように設けられている。
そしてこの１型ＡＩＹ Ｇａｔ−ｙ Ａｓ （ｙ＞０１
３）絶縁保護層１５は、ＧａＡｓ又はＡ１．Ｇａｔ −
ｘ Ａ ｓ （ｘ ＝ ０、３ ）からなるサブコレク
タ層７、コレクタ層８、ベース層９、エミツタ層１０、
。
３）絶縁保護層１５は、ＧａＡｓ又はＡ１．Ｇａｔ −
ｘ Ａ ｓ （ｘ ＝ ０、３ ）からなるサブコレク
タ層７、コレクタ層８、ベース層９、エミツタ層１０、
。
キャップ層１１の各層よりも禁止帯幅が大きい。
また、このｉ型ＡＩＹ Ｇａｔ−ｖ ＡＳ （、Ｙ＞Ｏ
−３）絶縁保護層１５の伝導帯の底は、ＧａＡｓ又はＡ
ｌ ｘ Ｇ ａ ＋ −ｘ Ａ ｓ （ｘ ＝ ０、３
）からなるこれら各層７．８．９．１０．１１の伝導
帯層の底よりも高く、かつ、その価電子帯の頂上は、こ
れら各層７．８．９．１０．１１の価電子帯の頂上より
も低い。
−３）絶縁保護層１５の伝導帯の底は、ＧａＡｓ又はＡ
ｌ ｘ Ｇ ａ ＋ −ｘ Ａ ｓ （ｘ ＝ ０、３
）からなるこれら各層７．８．９．１０．１１の伝導
帯層の底よりも高く、かつ、その価電子帯の頂上は、こ
れら各層７．８．９．１０．１１の価電子帯の頂上より
も低い。
こうしてｉ型ＡｔＹＧａ、−、Ａｓ絶縁保護層１５によ
って表面及び表面に露出したｐｎ接合部を覆ったＨＢＴ
を、所定の条件に従って駆動し、表面やｐｎ接合部での
状態をｔＱ察したところ、非発光再結合が極めて低く押
さえられていることが確認された。
って表面及び表面に露出したｐｎ接合部を覆ったＨＢＴ
を、所定の条件に従って駆動し、表面やｐｎ接合部での
状態をｔＱ察したところ、非発光再結合が極めて低く押
さえられていることが確認された。
このように本実施例によれば、ＡＩＹＧａ、−。
Ａｓ （ｙ＞０．３＞からなるｉ型Ａ Ｉ ＹＧ ａ
１−ｖＡｓ絶縁保護層１５が、Ｇ ａ Ａ ｓ又はＡｌ
ｘＧａ−ｘ Ａｓ （ｘ＝０．３）からなるサブコレク
タ層７、コレクタ層８、ベース層９、エミツタ層１０、
キャップ層１１及びこれらのｐｎ接合部を覆っているた
め、ＧａＡｓ及びＡ Ｉ ｘ Ｇ ａ ＋ −ｘ Ａ
ｓ （ｘＯ１３）を材料とするＨ Ｂ Ｔの表面、特に
ｐｎ接合部の再結合を抑制し、その安定化を実現するこ
とかできる。
１−ｖＡｓ絶縁保護層１５が、Ｇ ａ Ａ ｓ又はＡｌ
ｘＧａ−ｘ Ａｓ （ｘ＝０．３）からなるサブコレク
タ層７、コレクタ層８、ベース層９、エミツタ層１０、
キャップ層１１及びこれらのｐｎ接合部を覆っているた
め、ＧａＡｓ及びＡ Ｉ ｘ Ｇ ａ ＋ −ｘ Ａ
ｓ （ｘＯ１３）を材料とするＨ Ｂ Ｔの表面、特に
ｐｎ接合部の再結合を抑制し、その安定化を実現するこ
とかできる。
次に本発明の他の実施例によるＨＢＴについて、第３図
を参照して説明する。
を参照して説明する。
本実施例は、以上説明した上記実施例の構成に対し、第
２図のｉ型ＡｌｙＧａ＋−ｙＡｓ絶縁保護層１５の厚さ
を１００乃至５００人と薄くしてｉ型ＡＩＹＧａｌ−Ｙ
ＡＳ絶縁保護層１６とする代わりに、このｉ型Ａ ｌ
ｖ Ｇ ａ ｌ−Ｙ Ａ Ｓ絶縁保護層１６上に、更に
例えば厚さ５００乃至２０００人のシリコン酸化膜から
なる絶縁ｖ、１７を設けたものである。
２図のｉ型ＡｌｙＧａ＋−ｙＡｓ絶縁保護層１５の厚さ
を１００乃至５００人と薄くしてｉ型ＡＩＹＧａｌ−Ｙ
ＡＳ絶縁保護層１６とする代わりに、このｉ型Ａ ｌ
ｖ Ｇ ａ ｌ−Ｙ Ａ Ｓ絶縁保護層１６上に、更に
例えば厚さ５００乃至２０００人のシリコン酸化膜から
なる絶縁ｖ、１７を設けたものである。
本実施例によっても、上記実施例と同様な効果を奏する
ことができると共に、シリコン酸化膜からなる絶縁膜１
７を設けることにより、外部からの機械的ダメージに対
する保護が強化され、より安定した素子特性をｉ！ｉ保
することができる。
ことができると共に、シリコン酸化膜からなる絶縁膜１
７を設けることにより、外部からの機械的ダメージに対
する保護が強化され、より安定した素子特性をｉ！ｉ保
することができる。
なお、上記２つの実龍例においては、絶縁保護層として
ＡｌＧａＡｓｙＡｓを用いたか、ＧａＡＳ又はＡｌＧａ
Ａｓ等を材料とする場合には、ＧａＡｓと格子整合した
ＩｎＧａＰを絶縁保護層として用いても、全く同様の効
果を奏することができた。
ＡｌＧａＡｓｙＡｓを用いたか、ＧａＡＳ又はＡｌＧａ
Ａｓ等を材料とする場合には、ＧａＡｓと格子整合した
ＩｎＧａＰを絶縁保護層として用いても、全く同様の効
果を奏することができた。
また、ＧａＡｓ又はＡ Ｉ ＧａＡｓ等を材料とするＨ
ＢＴの場合について説明したが、他の化合物半導体を用
いた半導体装置に対しても、本発明を適用することがで
きる。
ＢＴの場合について説明したが、他の化合物半導体を用
いた半導体装置に対しても、本発明を適用することがで
きる。
更にまた、１型ＡＩＹＧａ＋−ｙＡｓ絶縁保護層１５．
１６は、半導体表面の電極間の全面を覆うように猛威し
たが、ｐｎ接合部の再結合が特に問題となるのであれば
、ｐｎ接合部とその近傍に主に設けることにより、本発
明の目的が十分に遠戚されうることはいうまでもない。
１６は、半導体表面の電極間の全面を覆うように猛威し
たが、ｐｎ接合部の再結合が特に問題となるのであれば
、ｐｎ接合部とその近傍に主に設けることにより、本発
明の目的が十分に遠戚されうることはいうまでもない。
この場合、必ずしもｉ型に、即ちインドリシックにしな
くともよい ［発明の効果コ 以上の通り本発明によれば、第１及び第２の半導体層の
表面に露出しているｐｎ接合部が、これら第１及び第２
の半導体層上に格子整合して形成された絶縁保護層とし
ての第３の半導体層によって覆われ、この第３の半導体
層の伝導帯の底が第１及び第２の半導体の伝導帯層の底
よりも高く、かつ、第３の半導体層の価電子帯の頂上が
第１及び第２の半導体層の価電子帯の頂上よりも低いこ
とにより、ｐｎ接合部周辺での再結合を抑制することが
できる。
くともよい ［発明の効果コ 以上の通り本発明によれば、第１及び第２の半導体層の
表面に露出しているｐｎ接合部が、これら第１及び第２
の半導体層上に格子整合して形成された絶縁保護層とし
ての第３の半導体層によって覆われ、この第３の半導体
層の伝導帯の底が第１及び第２の半導体の伝導帯層の底
よりも高く、かつ、第３の半導体層の価電子帯の頂上が
第１及び第２の半導体層の価電子帯の頂上よりも低いこ
とにより、ｐｎ接合部周辺での再結合を抑制することが
できる。
これにより、特に化合物半導体の良質な絶縁保護層を実
現し、ｐｎ接合を有する半導体装置の性能の安定化を向
上することができる。
現し、ｐｎ接合を有する半導体装置の性能の安定化を向
上することができる。
第１図は本発明の原理を示す概略図、
第２図は本発明の一実施例によるＨＢＴを示す半導体装
置の断面図、 第３図は本発明の他の実施例によるＨＢＴを示す半導体
装置の断面図である。 ０、３）絶縁保護層、 １７・・・・・・絶縁膜。 図において、 １・・・・・・ｐ型半導体層、 ２・・・・・・ｎ型半導体層、 ３・・・・・・絶縁保護層としてのｉ型半導体層、４・
・・・・・＠極、 ５・・・・・・基板、 ６・・・・・・ｉ型ＧａＡｓバッファ層、７・・・・・
・ｎ＋型ＧａＡｓサブコレクタ層、８・・・・・・ｎ型
ＧａＡｓコレクタ層、９・・・・・・ｐ＋型ＧａＡｓベ
ース層、１０ ・−−−−−ｎ型Ａ ｌｘ Ｇａｔ−ｘ
Ａｓ （ｘ＝０．３ ）エミツタ層、 １１・・・・・・ｎ＋型ＧａＡｓ−’（ヤツブ層１１１
２・・・・・・コレクタ電極、 １３・・・・・・ベース電極、 １４・・・・・・エミッタ電極、 １５．１６−
置の断面図、 第３図は本発明の他の実施例によるＨＢＴを示す半導体
装置の断面図である。 ０、３）絶縁保護層、 １７・・・・・・絶縁膜。 図において、 １・・・・・・ｐ型半導体層、 ２・・・・・・ｎ型半導体層、 ３・・・・・・絶縁保護層としてのｉ型半導体層、４・
・・・・・＠極、 ５・・・・・・基板、 ６・・・・・・ｉ型ＧａＡｓバッファ層、７・・・・・
・ｎ＋型ＧａＡｓサブコレクタ層、８・・・・・・ｎ型
ＧａＡｓコレクタ層、９・・・・・・ｐ＋型ＧａＡｓベ
ース層、１０ ・−−−−−ｎ型Ａ ｌｘ Ｇａｔ−ｘ
Ａｓ （ｘ＝０．３ ）エミツタ層、 １１・・・・・・ｎ＋型ＧａＡｓ−’（ヤツブ層１１１
２・・・・・・コレクタ電極、 １３・・・・・・ベース電極、 １４・・・・・・エミッタ電極、 １５．１６−
Claims (1)
- 【特許請求の範囲】 １、第１導電型の第１の半導体層と、 前記第１の半導体層と接合する第２導電型の第２の半導
体層と、 前記第１及び第２の半導体層上に格子整合して形成され
、前記第１の半導体層と前記第２の半導体層との接合部
分を覆っている第３の半導体層とを有し、 前記第３の半導体層の伝導帯の底が前記第１及び第２の
半導体の伝導帯層の底よりも高く、かつ、前記第３の半
導体層の価電子帯の頂上が前記第１及び第２の半導体層
の価電子帯の頂上よりも低いことを特徴とする半導体装
置。 ２、請求項１記載の装置において、 前記第３の半導体層が、イントリンシックであことを特
徴とする半導体装置。 ３、請求項１又は２記載の装置において、 前記第１の半導体層又は前記第２のの半導体層の少なく
ともいずれか一方が、ＧａＡｓを含む化合物であり、 前記第３の半導体層が、ＡｌＧａＡｓ層又はＩｎＧａＰ
層である ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000290A JPH03270170A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000290A JPH03270170A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270170A true JPH03270170A (ja) | 1991-12-02 |
Family
ID=13418970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7000290A Pending JPH03270170A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270170A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996029740A1 (en) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Semiconductor device and production method therefor |
| CN1091952C (zh) * | 1995-03-17 | 2002-10-02 | 株式会社日立制作所 | 半导体器件及其制造方法 |
-
1990
- 1990-03-20 JP JP7000290A patent/JPH03270170A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996029740A1 (en) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Semiconductor device and production method therefor |
| CN1091952C (zh) * | 1995-03-17 | 2002-10-02 | 株式会社日立制作所 | 半导体器件及其制造方法 |
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