WO1993014602A1 - Solid-state imaging device and solid-state imaging element used therefor - Google Patents

Solid-state imaging device and solid-state imaging element used therefor Download PDF

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WO1993014602A1
WO1993014602A1 PCT/JP1993/000007 JP9300007W WO9314602A1 WO 1993014602 A1 WO1993014602 A1 WO 1993014602A1 JP 9300007 W JP9300007 W JP 9300007W WO 9314602 A1 WO9314602 A1 WO 9314602A1
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WO
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test signal
solid
state imaging
phase
imaging device
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Application number
PCT/JP1993/000007
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English (en)
French (fr)
Inventor
Naoki Kashimura
Kazuhiro Kawamura
Original Assignee
Ikegami Tsushinki Co., Ltd.
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    • H03—ELECTRONIC CIRCUITRY
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    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
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    • H04N23/13—Cameras or camera modules comprising electronic image sensors; Control thereof for generating image signals from different wavelengths with multiple sensors
    • H04N23/15—Image signal generation with circuitry for avoiding or correcting image misregistration
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present invention relates to a solid-state imaging device that receives an image of an object to be imaged and generates an image signal representing the image of the object in synchronization with a driving pulse, and a driving device that generates a driving pulse supplied to the solid-state imaging device.
  • a solid-state imaging device including means for generating a sampling pulse for conversion, and a solid-state imaging device used in such a solid-state imaging device It is about the child.
  • a solid-state image sensor as an image sensor
  • Charge Coupled Device the signal read from the CCD is first sampled by a sampling circuit, for example, a Kayaseki double sampling circuit, and then an analysis such as filtering, gain adjustment, and non-linear processing for removing clock noise is performed.
  • the digital signal is passed through a digital processing circuit, converted to a digital image signal by an AZD converter, sampled, and a television image signal is extracted.
  • AZD converter a digital image signal is first sampled and held by a sample / hold circuit, and the held signal is converted into a digital signal.
  • a flash type AZD converter When a flash type AZD converter is used as the AZD converter, the input analog image signal is directly converted to a digital surface image signal, but even in this case, the AZD conversion is synchronized with the sampling pulse. It has been done.
  • the sampling pulse used in the AZD converter is referred to as the AZD conversion sampling pulse in order to distinguish it from the sampling pulse used in the Kayuan double sampling circuit.
  • Fig. 1 shows the configuration of a conventional solid-state imaging device.
  • CCD 1 receives a reference clock generated from a reference oscillator (0SC) 2 and generates a CCD drive signal.
  • the signal is read out by the drive pulse from the, and this signal is sampled by the correlated double sampling circuit 4, and this signal is passed through the low-pass filter 5 to remove clock noise, gain adjustment, nonlinear processing, etc. Then, the signal is passed through an analog processing circuit 6 for performing analog / digital conversion using an A / D conversion sampling pulse in an AZD conversion circuit 7 to obtain a digital television image signal.
  • the correlated double sampling circuit 4 described above has three sample-and-hold circuits 4a, 4b, and 4c driven by sampling pulses of different phases generated from the CCD drive gate array 3. 2 As shown in A, the signal read from CCD 1 is sampled at two sampling times, that is, the sampling value (black sample) sampled at black level sampling point B within the zero signal period. The difference from the sampling value (white sample) sampled at the white level sampling point W in the signal period is obtained by the differential amplifier 4d.
  • This correlated double sampling circuit is located immediately after the CCD. Since this signal processes signals that have not passed through the analog processing circuit 6, the phase of the sampling pulse at this point and the position of the signal read from the CCD 1 Not a serious problem for aging of the difference is less stable with.
  • the image signal obtained from the correlated double sampling circuit 4 is a low-pass signal. After passing through the over-filter 5 and the analog processing circuit 6, it is sampled in the AZD conversion circuit 7.
  • the AZD conversion circuit 7 in this example is not a flash type but a normal type having a sample-and-hold circuit 7a and an AZD converter 7b.
  • the AZD conversion sampling pulse for determining the sampling timing in the sample-and-hold circuit 7a of the A / D conversion circuit 7 is generated from the reference oscillator 2. In this way, the timing of reading the signal in the CCD 1 and the timing of the sampling in the AZD conversion circuit 7 are matched.
  • pulse phase adjusters 9 and 10 are provided so as to adjust the phase of the sampling pulse supplied to the correlated double sampling circuit 4.
  • These pulse phase adjusters 8 to 10 are circuits for manually adjusting the phase of the pulse, and are composed of a variable resistor, a capacitor, and a buffer amplifier. Can also be.
  • an analog image signal is converted to a digital image signal by a normal AZD conversion circuit 7 having a sample / hold circuit 7a and an AZD converter 7b.
  • a flash A / D conversion circuit without a sample / hold circuit is used instead of such an AZD conversion circuit. You can also.
  • the sampling pulse for AZD conversion may be supplied to the AZD converter 7b as shown by the chain line in FIG.
  • the pulse readout adjusters 9 and 10 are provided to adjust the timing at which the signal read from the CCD 1 is sampled by the dual-sampling circuit 4, and the AZD conversion circuit 7 is provided.
  • a movement adjuster 8 is provided to adjust the sampling pulse for the AZD conversion at the time. At the time of initial setting, these pulse adjusters are adjusted to obtain the optimal phase relationship. However, during the use of the solid-state imaging device, the above-described sampling pulse phase relationship may deviate from an ideal one, so that it is necessary to perform the adjustment again.
  • the CCD drive gate array 3 has a MOS structure, and the time lag between the timing of receiving the clock from the reference oscillator 2 and the timing of generating the CCD drive pulse causes the element to have a time lag. 10 to 20 ns due to variations and temperature changes.Also, the flash-type A / D conversion circuit 7 has a time lag of 10 times from receiving a sampling pulse until actual sampling is performed. ns, and the flash-type AZD conversion circuit 7 is provided after the low-pass filter 5 and the analog processing circuit 6 that delay the signal. This is because the relative phase between the signal supplied to the AZD conversion circuit 7 due to the delay time and the sampling pulse is affected by the delay time.
  • phase adjuster 8 that controls the phase of the AZD conversion sampling pulse for the AZD conversion circuit 7 is re-used even during use. Need to adjust.
  • the sampling period is 70 ns, but the sampling period may be less than 50 ns in the near future. Yes, fluctuations of about 10 ns cannot be tolerated. Furthermore, in a high-vision system, the sampling period is 14 ns, which is very small, about 1 to 2 ns. Even fluctuations cannot be ignored.
  • a solid-state imaging device As described above, in a solid-state imaging device, it is necessary to perform initial adjustment of sampling evening and readjustment during use. Conventionally, this adjustment is performed using a tripod as shown in Fig. 3.
  • a test chart 14 depicting a pattern that switches black and white at the highest frequency in the horizontal direction is placed, and the illumination device 15 illuminates this uniformly, and the solid-state imaging device Adjust the vertical correctly to the direction of the test pattern and fix the tripod.Fine-adjust the pattern cycle and the arrangement of the solid-state imaging device with the image sensor, and then perform AZD conversion.
  • An object of the present invention is to eliminate the above-mentioned disadvantages of the prior art and to use the tripod, test chart, and illumination device, etc., and thus to achieve the above-described readout timing of the solid-state imaging device in a short time without skill.
  • An object of the present invention is to provide a solid-state imaging device capable of adjusting the phase of a sampling pulse for AD conversion and a solid-state imaging device used in such a solid-state imaging device. Disclosure of the invention
  • the present invention relates to a solid-state imaging device that receives an image of an object to be imaged and generates an image signal representing the image of the object in synchronization with a driving pulse, and a driving device that generates a driving pulse supplied to the solid-state imaging device.
  • a test signal generating means for level Ru generates a test signal alternately changes between two successive pixels, the test signal and sampling It is characterized in that the configuration is such that the phase of the sampling pulse can be adjusted based on the obtained signal.
  • a test signal whose level alternates between at least two sequential pixels is generated in synchronization with a drive pulse for reading the test signal inside the solid-state imaging device.
  • a solid-state imaging device includes: a video section that receives a subject image and generates an image signal thereof; a transfer section that transfers an electric charge generated in the video section and outputs an image signal; The level changes alternately for each pixel, and the test signal generator that generates the test signal for adjusting the sampling timing of the image signal is formed integrally on the same semiconductor chip, or they are the same.
  • the image part, the transfer part, and the test signal generation part are configured to be read out by a common drive pulse.
  • test signal can be generated by itself, the configuration is simplified, and the driving pulse for reading the video signal from the video section is used. Therefore, since the test signal is generated, a test signal synchronized with the video signal can be always obtained, and the sampling timing can be adjusted accurately.
  • the absolute value of the difference between the sequential digital test signals sampled by the sampling means and converted by the A / D conversion means is obtained.
  • the phase of the sampling pulse for AZD conversion is controlled so that the integrated value becomes maximum.
  • the phase of the analog test signal input to the AZD conversion means is compared with the phase of the -A / D conversion sampling pulse.
  • the phase of the AZD conversion sampling pulse is controlled based on the result.
  • Examples of applications of the solid-state imaging device of the present invention include phase matching between output signals of the solid-state imaging device in a solid-state imaging device using a plurality of solid-state imaging devices, and output signals in a correlated double sampling circuit. Sampling timing or phase matching with the clock signal can be easily performed.
  • U.S. Pat. No. 4,675,549 discloses a cell area capable of generating a black-level image signal and a cell area capable of generating a white-level image signal in a semiconductor chip on which a CCD is formed. Together It is disclosed that these cell areas are read out together with the reading of the original surface image signal.
  • signals read from these cell regions are used as reference levels of black and white image signals, respectively, and these black and white cell regions are read alternately. Therefore, it is not possible to control the sampling pulse as in the present invention.
  • FIG. 1 is a block diagram showing a configuration of a conventionally known solid-state imaging device.
  • 2A to 2G are signal waveform diagrams for explaining the operation.
  • FIG. 3 is a diagram showing a configuration for adjusting the timing of a sampling pulse in a conventional device.
  • FIG. 4 is a block diagram showing the configuration of one embodiment of the solid-state imaging device according to the present invention.
  • 5A to 5H are signal waveform diagrams for explaining the operation.
  • FIG. 6 is a flowchart showing an operation in another embodiment of the solid-state imaging device according to the present invention.
  • FIG. 7 shows a configuration of another embodiment of the solid-state imaging device according to the present invention. It is a block diagram showing an example.
  • FIG. 8 is a block diagram showing the configuration of another embodiment of the solid-state imaging device according to the present invention.
  • 9A to 9I are signal waveform diagrams for explaining the operation.
  • FIG. 10 is a block diagram showing a configuration of a modification of the solid-state imaging device according to the present invention shown in FIG.
  • FIG. 11 is a block diagram showing a configuration of one embodiment of the frequency multiplier shown in FIG.
  • FIG. 12 is a circuit diagram showing a configuration of an example of the analog variable delay line shown in FIGS.
  • FIG. 13 is a block diagram showing a configuration of another modification of the solid-state imaging device according to the present invention shown in FIG.
  • 14A to 14E are signal waveform diagrams for explaining the operation.
  • FIG. 15 is a block diagram showing a configuration of still another modification of the solid-state imaging device according to the present invention shown in FIG.
  • 16A to 16I are signal waveform diagrams for explaining the operation.
  • FIG. 17A and 17B are diagrams showing a configuration of an embodiment of a solid-state imaging device according to the present invention.
  • FIG. 18 is a waveform diagram showing a test signal according to the present invention.
  • FIG. 19 is a diagram showing a configuration of another embodiment of the solid-state imaging device according to the present invention.
  • FIG. 20 is a diagram showing a configuration of still another embodiment of the solid-state imaging device according to the present invention.
  • FIG. 21 is a diagram showing a configuration of still another embodiment of the solid-state imaging device according to the present invention.
  • FIG. 22 is a diagram showing a configuration of still another embodiment of the solid-state imaging device according to the present invention.
  • FIG. 23 is a diagram showing a configuration of a modification of the solid-state imaging device of the present invention shown in FIG.
  • FIG. 24 is a diagram showing a configuration of an embodiment of a color television camera to which the solid-state imaging device according to the present invention is applied.
  • FIG. 25 is a diagram showing the configuration of another embodiment of a color television camera to which the solid-state imaging device according to the present invention is applied.
  • FIG. 26 is a diagram showing the configuration of still another embodiment of a power television camera to which the solid-state imaging device according to the present invention is applied.
  • FIG. 27 is a diagram showing the configuration of still another embodiment of a color television camera to which the solid-state imaging device according to the present invention is applied.
  • FIG. 4 is a diagram showing the configuration of one embodiment of the solid-state imaging device according to the present invention.
  • the CCD 21 is used as a solid-state imaging device, and a test signal is mixed during a horizontal blanking period of a signal read from the CCD. The sampling is performed based on the test signal. It is configured to adjust the timing automatically.
  • a reference oscillator 22 is provided, and the generated reference clock is supplied to a CCD drive gate 23 to generate a drive pulse for reading out the CCD and two sampling pulses for a correlated double sampling circuit 24. Let it.
  • the correlated double sampling circuit 24 includes three samples, hold circuits 24a, 24b, 24c, and a differential amplifier 24d, and the configuration and operation are the same as those of the conventional one.
  • the output signal of the correlated double sampling circuit 24 is supplied to an AZD conversion circuit 27 via a low-pass filter 25 and an analog processing circuit 26.
  • This A / D conversion circuit 26 is a normal one having a sample and hold circuit 27a and an AZD converter 27b.
  • the A / D conversion circuit 27 may be a type having a built-in sample and hold circuit 27a, and it is of course possible to use an A / D conversion circuit of a type which does not include a sample and hold circuit. is there. In such a case, sample before the AZD conversion circuit. • A hold circuit may be added so that the sample / hold circuit is supplied with an A / D conversion sampling pulse whose phase has been adjusted.
  • the sample-and-hold circuit 27a is not required, but the sampling pulse for A / D conversion is converted to an AZD-converted signal. Need to be supplied to the vessel.
  • the CCD sampling signal 24 is used to sample the output signal of the CCD, it can be replaced with another substitute circuit or without using such a sampling circuit. good.
  • FIG. 4 shows one embodiment of the solid-state imaging device according to the present invention
  • the above-described correlated double sampling circuit and Z or analog circuit are not necessarily required to carry out the present invention. Not necessary.
  • a test signal read from the CCD 21 and subjected to a predetermined process is extracted from the output signal of the AZD conversion circuit 27, and the digitized test signal becomes a predetermined test signal.
  • the phase of the sampling pulse supplied to the AZD conversion circuit 27 is automatically adjusted to an optimum value.
  • the test signal read from CCD21 may be a signal that alternates between white and black levels in at least two sequential cycles.
  • a test signal that alternates between white and black levels for 10 cycles during the horizontal blanking period shall be used to detect the peak-to-peak values of these white and black levels.
  • the output signal of the AZD conversion circuit 27 is passed through a delay circuit 28 having a delay time of one clock cycle, and the difference between the delayed signal and the non-delayed signal is obtained by a subtraction circuit 29.
  • the output signal of the circuit is supplied to the absolute value circuit 30 to determine the absolute value of the difference.
  • the peak-to-peak value obtained in this way becomes maximum when the test signal is sampled at the optimal phase position, and decreases as the test signal deviates from the optimal phase position.
  • the output signal of the subtraction circuit 30 is supplied to one side of the addition circuit 32 via the switch 31 which is turned on only during the test signal generation period, and the output signal of the addition circuit has a delay time of one clock cycle.
  • the output signal of the delay circuit 33 is supplied to the other input terminal of the adder circuit 32.
  • the adder circuit and the delay circuit 33 constitute an integrating circuit, and the absolute value of the image signal supplied from the absolute value circuit 30 during the period when the switch 31 is on, that is, the peak-to-peak value. Is multiplied. In this way, the integrated value of the absolute value of the peak-to-peak value of the test signal read from the CCD 21 during a certain horizontal blanking period is stored in the first buffer memory 34.
  • the product stored in the first buffer memory 34 Min value after the second buffer and the first integration value is Kioku in the buffer memory 34 c for storing therein is transferred to the memory 35, the second bus Ffamemori 35 Kioku has been being integral value That is, the comparison circuit 36 compares the peak-to-peak integrated value of the absolute value of the test signal detected during the immediately preceding horizontal blanking period in the comparison circuit 36, and outputs the digital signal output from this comparison circuit.
  • a digital signal is supplied to a digital code conversion circuit 37, and the output signal of the digital code conversion circuit converts the digital signal inserted into the transmission path of the sampling pulse from the reference oscillator 22 to the AZD conversion circuit 27.
  • the signal is supplied to the delay circuit 38 to adjust the phase of the A / D conversion sampling pulse.
  • the comparison circuit 36 outputs the digital code to the line 39 when the integrated value of the first buffer memory 34 is larger than the integrated value of the second buffer memory 35, and It is configured to output digital code to 40.
  • the digital variable delay circuit 38 converts the control code into a digital code conversion circuit so as to advance the sampling pulse for AZD conversion. If a digital code is supplied to the line 40 from the 37, a control code for delaying the phase of the AZD conversion sampling pulse is received.
  • the integrated value stored in the first buffer memory 34 is used as the second buffer memory 35 If the integrated value is larger than the integral value stored in the AZD, the digital code is output to the line 39, and the phase of the AZD conversion sampling pulse is further advanced. In other words, the phase of the AZD conversion sampling pulse gradually shifts toward the optimum value. After reaching the optimal value, the integrated value of the first buffer memory 35 becomes smaller than the integrated value of the second buffer memory 36, so that the comparison circuit 36 supplies the control code to the line 40. However, the phase of the AZD conversion sampling pulse is delayed accordingly.
  • the control code may be configured to fix the sampling pulse to the stop control code and fix the phase of the sampling pulse. In the above method, integration is performed to improve the accuracy of level comparison of the test signal, but it can be realized by other methods.
  • the digital variable delay circuit 38 can be configured with a digital variable delay line having a phase shift of about 1 nsec per step and a total of 70 steps of adjustment. If a strange adjustment is needed, the phase shift per step
  • It can also be configured with a digital s variable delay line that can be adjusted in a total of 2000 steps in about 5 psec.
  • a digital s variable delay line that can be adjusted in a total of 2000 steps in about 5 psec.
  • the AZD conversion sampling is performed.
  • Figure 5 shows the operation of adjusting the pulse phase to the optimum value.
  • FIG. 5A shows the input signal of the AZD conversion circuit 27.
  • FIG. 5B shows an output signal of the AZD conversion circuit 27, and FIG.
  • FIG. 5D shows a signal delayed by one clock cycle in the delay circuit 28,
  • FIG. 5D shows an output signal of the subtraction circuit 29, and
  • FIG. 5F shows the output signal of the logarithmic circuit 30, and FIG.
  • the drive signal is read during one horizontal blanking period.
  • Fig. 5 G is one clock cycle delay that constitutes the integration circuit
  • FIG. 5H shows the integrated value of the output of the extension circuit 33.
  • the addition circuit 32 is also cleared by this pulse. In this way, the integrated value of the peak-to-peak value of the test signal read during the horizontal blanking period is obtained, and that value is returned to the first buffer memo in response to the rewriting pulse (Fig. 5H). It is configured to be stored in the file 34.
  • the phase of the A / D conversion sampling pulse supplied to the AZD conversion circuit 27 is automatically adjusted so that the integrated value of the test signal is always maximized.
  • the signal read from the CCD is always sampled at the optimal phase position, even if the phase of the drive pulse for the input signal fluctuates or the delay time in the low-pass filter 25 and the analog processing circuit 26 fluctuates.
  • a digital image signal can be obtained.
  • the phase of the AZD conversion sampling pulse for the AZD conversion circuit 27 is adjusted, but the phase of the sampling pulse for the correlated double sampling circuit 24 is not adjusted. As described above, this is because the input signal of the correlated double sampling circuit 24 does not pass through the low-pass filter 25 including the delay time variation element and the analog Is small. However, when the time variation of the input signal of the correlated double sampling circuit 24 cannot be ignored, the phase of the sampling pulse can be adjusted by the phase adjusters 41 and 42.
  • FIG. 6 shows an example of a flowchart in the case where the test signal is processed by the combination device to control the phase of the AZD conversion sampling pulse.
  • the control code is set so that the delay amount of the digital variable delay circuit 38 becomes a value substantially in the middle of the maximum delay amount. Is set so that the digital code conversion circuit 37 outputs it. As the initial setting, the previous value can be used as it is instead of such a value.
  • the test period during which the test signal is read out from the CCD 21 is during the test period. If the test period is determined, the output signal of the AZD conversion circuit 27 is determined. The absolute value of the difference between the signal levels in the cycle of the successive clock pulse is calculated and integrated.
  • this integrated value is stored as the first integrated value S1.
  • the same integrated value S2 is calculated and compared with the first integrated value. As a result of this comparison, it is determined whether or not the difference D is within a predetermined limit value range ⁇ sat d. If the difference D is within this range, the digital signal supplied to the digital variable delay circuit 38 is determined. Maintain the same state without changing the key. That is, in this case, the phase of the sampling pulse for AZD conversion is at or near the optimum value, so that it is not necessary to adjust the phase.
  • the sampling pulse for AZD conversion is used. Change the phase. The direction of this change can be arbitrarily determined. In this example, the phase of the A / D conversion sampling pulse is advanced. That is, if the result of the first comparison exceeds a predetermined range, a control code for advancing the phase of the AZD conversion sampling pulse by a predetermined amount is supplied to the digital variable delay circuit 38.
  • the absolute value of the difference between the signals whose level changes alternately in the cycle of the successive clock pulse of the output signal of the AZD conversion circuit 27 during the test period is calculated again. This is integrated during the test period to obtain the integrated value S3.
  • the integrated value obtained in this way is compared with the integrated value S2 previously obtained. If the difference from this comparison still exceeds the specified range, In addition, half an IJ is made to determine whether or not this comparison is the first one after initialization. In this case, since it is the second comparison, it is determined to be no. Next, it is determined whether or not the difference as a result of this comparison decreases.
  • the control code is changed so as to further advance the sampling pulse for AZD conversion. If it does not decrease, change the control code to delay the phase of the AZD conversion sampling pulse.
  • the difference between the integrated values of the peak values of the test signals read out during the successive horizontal blanking period comes within a predetermined range, and the sample / hold circuit of the AZD conversion circuit 27 The phase of the AZD conversion sampling pulse supplied to 27b is optimal.
  • the power for automatically adjusting the sampling pulse for A / D conversion by processing the test signal In the present invention, the sampling pulse for AD conversion is manually adjusted. Uta can be adjusted.
  • FIG. 7 shows an embodiment configured as described above. In FIG. 7, a pulse position adjuster 45 is provided in the path of the sampling pulse supplied from the reference oscillator 22 to the AZD conversion circuit 27, and the signal output from the AZD conversion circuit is supplied to the mouthpiece analyzer 46.
  • the pulse phase adjuster 45 may be manually adjusted so that the difference between the white level and the black level is maximized.
  • the pulse phase adjuster 45 is composed of a variable resistor, a capacitor and a buffer amplifier as in the conventional example shown in FIG. 1, and the pulse phase is adjusted by adjusting the variable resistance.
  • other types of pulse phase adjusters can be used.
  • the test signal is processed to adjust the phase of the A / D conversion sampling pulse for the A / D conversion circuit 27.
  • the phase of the AZD conversion sampling pulse is Since the adjustment is made in relation to the phase of the drive pulse of the CCD 21, the phase of the AZD conversion sampling pulse for the AZD conversion circuit is fixed, and the phase of the drive pulse for the CCD is adjusted by processing the test signal. You may do it. That is, the digital variable delay circuit 38 can be arranged between the reference clock oscillator 22 and the CCD drive gate array 23 as shown by a broken line in FIG. Of course, in this case, a sampling pulse that does not pass through the digital variable delay circuit 38 is supplied to the AZD conversion circuit 27 as a sampling pulse.
  • the phase of the sampling pulse for the correlated double sampling circuit 24 is adjusted, but the phase is read from the CCD.
  • the difference between the phase of the sampled signal and the sampling and evening sampling in the correlated double sampling circuit is not corrected, and the correlated double sampling is obtained by sampling on the EI path 24.
  • the phase shift between the phase of the image signal and the AZD conversion sampling pulse in the AZD conversion circuit 27 is corrected.
  • the integrated values of the peak-to-peak values of the test signals inserted during the successive horizontal blanking periods are sequentially compared, and the integrated value is maximized, that is, the test signal is maximized.
  • the phase of the sampling pulse for the AZD conversion circuit 27 is set to an optimum value so that the signal level becomes maximum, according to the principle of the present invention, the phase of the output signal after AZD conversion is detected, Ideally, this should be compared with the phase of the analog image signal input to the AZD conversion circuit to detect the phase of the AZD conversion sampling pulse.
  • the circuit configuration may be complicated.
  • FIG. 8 shows the configuration of the fourth embodiment of the solid-state imaging device according to the present invention.
  • the same parts as those in the previous example are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a pulse generation circuit that generates a driving pulse for the CCD 21 and a sampling pulse for the correlated double sampling circuit 24 is denoted by reference numeral 101.
  • the signal sampled by the correlated double sampling circuit 24 and passed through the low-pass filter 25 and the analog processing circuit 26 is supplied to the gate circuit 102.
  • a gate pulse for extracting a test signal contained in the output signal of the CCD 21 is supplied from the pulse generation circuit 101 to the gate circuit 102 as shown in FIG.
  • the test signal is extracted as follows.
  • FIG. 9E shows the test signal portion shown in FIG. 9B with the time axis enlarged.
  • This test signal is then supplied to a waveform shaping circuit 103, which generates a rising and falling signal at successive zero-cross timings as shown in FIG. Is supplied to one input terminal of the phase comparator 104a.
  • This digital phase comparison circuit 104 can be configured with, for example, “MC4044” or “CX23065A”.
  • the first sampling pulse (hereinafter referred to as S / H 1) supplied to the correlated double sampling circuit 24 is also supplied to an analog type variable delay line 105, and the output pulse of this variable delay line is supplied to a second variable delay line 105.
  • the sump It is supplied as a ring pulse (hereinafter referred to as S / H2) to the sample / hold circuit 27a of the AZD conversion circuit 27 via the fine adjustment delay circuit 107. Therefore, the second sampling pulse is a pulse that is the basis of the above-described A / D conversion sampling pulse.
  • S / H1 and S / H2 are shown in FIGS. 9G and 9H.
  • the second sampling pulse S / H2 output from the variable delay line 105 is also supplied to the 1/2 divider 106, and the frequency is divided into the first and second sampling pulses as shown in Figure 9I.
  • a signal having a duty ratio of 50% is generated at 1/2 of this, and this signal is supplied to the other input terminal of the phase comparator 104a. Therefore, this phase comparator 104a compares the phase difference between the signal shown in FIG. 9F obtained by shaping the test signal shown in FIG. 9E and the signal shown in FIG. 9I, and compares the difference.
  • the corresponding signal (FIG. 9D) is supplied to the variable delay line 105 to control the phase of the second sampling pulse S / H2 so that the phase difference between the signal shown in FIG. 9F and the signal shown in FIG.
  • a kind of PLL phase-locked loop is constructed so that it becomes zero.
  • the amplitude of the output signal of the low-pass filter 104b shown in FIG. 9D is shown to fluctuate greatly, but in practice, the fluctuation is extremely small. .
  • the signal shown in Figure 9F is the test shown in Figure 9E. Since the signal is generated based on the zero crossing of the signal, the phase of the second sampling pulse shown in Fig. 9H is shifted by 90 degrees from the phase of the ideal AZD conversion sampling pulse. Therefore, the phase of the second sampling pulse S / H2 output from the variable delay line 105 whose phase is controlled is delayed by 90 degrees, and the AZD conversion circuit 27 actually inputs the AZD conversion sampling pulse after the AZD conversion sampling pulse is input.
  • a sampling pulse for AZD conversion is generated through a fine adjustment delay circuit 107 for compensating a delay time until the sample is held, and supplied to a sample / hold circuit 27 a of the AZD conversion circuit 27.
  • the gate pulse generated from the pulse generation circuit 101 is also supplied to the phase comparator 104a so that the phase comparator operates only during a period in which the test signal is included in the image signal read from the CCD 21.
  • FIG. 10 shows a fifth embodiment of the solid-state imaging device according to the present invention, which is similar to the fourth embodiment shown in FIG.
  • the frequency of the second sampling pulse S / H2 output from the variable delay line 105 is divided by two and the phase is compared with the waveform-shaped test signal output from the waveform shaping circuit 103.
  • the frequency of the test signal is multiplied by 2 and compared with the phase of the second sampling pulse S / H2. That is, the frequency of the test signal extracted by the gate circuit 102 is doubled by the frequency delay multiplication circuit 110 and input to the waveform shaping circuit 10 3.
  • the second sampling pulse S / H2 output from the variable delay line 105 is supplied to the phase comparator 104a as it is. '
  • FIG. 11 is a circuit diagram showing a specific configuration of an example of the frequency delay multiplication circuit 110.
  • the signal sin ⁇ ⁇ ⁇ given to the input terminal 111 is multiplied by the signal sin ⁇ ⁇ .
  • Such a frequency delay multiplying circuit is well known, and various types other than those described above are known, and any of them may be used in the present invention.
  • FIG. 12 is a circuit diagram showing a specific example of the analog variable delay line 105 used in the fourth and fifth embodiments of the present invention shown in FIGS. 8 and 10 described above.
  • a large number of parallel circuits consisting of a coil and a variable capacitance diode are connected in cascade, and the phase of the input signal V IN is adjusted according to the value of the control signal BE V DL and the output signal is adjusted. V. It is configured to obtain UT .
  • the variable delay line 105 of the analog type is not limited to such a configuration, and various other known types can be used.
  • the output signal of the digital phase comparator 104 is supplied as a control signal to the analog type variable delay line 105.
  • the digital It is of course possible to use a variable delay circuit of the type. In this case, it is necessary to provide an AZD converter between the digital phase comparison circuit 104 and the digital variable delay circuit.
  • FIG. 13 shows the configuration of a sixth embodiment of the solid-state imaging device according to the present invention, which is similar to the fourth embodiment shown in FIG.
  • a configuration is adopted in which a second sampling pulse S / H2 whose phase is controlled is generated by connecting a VCC Voltage Controlled Oscilator to the output side of the phase comparison circuit 104. That is, a signal (FIG. 14B) obtained by shaping the test signal (FIG. 14A) extracted by the gate circuit 102 by the waveform shaping circuit 103 is converted into one input of the phase comparator 104a of the digital phase comparator 104. Supply to terminal.
  • the output signal of the digital phase comparator 104 is supplied to VC0115, and the output pulse (FIG. 14D) of VC0 is passed through a 1/2 frequency divider 106 to obtain a signal (FIG. 14C) obtained by the other phase comparator 104a. Connect to input terminal Pay. In this way, control can be performed so that the phase difference between the two signals supplied to the phase comparator 104a becomes zero.
  • FIG. 15 shows a seventh embodiment of the solid-state imaging device according to the present invention, which is a modification of the embodiment shown in FIG. In the embodiment shown in FIG. 13, a control signal for VC0U5 is created by a digital signal comparison circuit, but a multiplier is used in this embodiment.
  • the test signal extracted by the gate circuit 102 is supplied to one input terminal of the multiplier 121, and the output signal of the VC0115 is divided by the 1/2 divider 106 to the other input terminal of the multiplier 121.
  • Supply signal Further, the output signal of the multiplier 121 is supplied to VC0115 via a low-pass filter 122, a clamp circuit 123 and a DC amplifier 124.
  • FIG. 16 shows signal waveforms for explaining the operation of this example. In this example, when the phase difference between the signal (Fig. 16A) output from VC0115 and divided by the 1/2 divider 106 (Fig. 16A) and the test signal (Fig. 16B) is 90 degrees, it is stable.
  • the output signal of the multiplier 121 has a positive polarity and a negative polarity appearing symmetrically as shown in FIG. 15C.
  • the DC control voltage applied to VC0115 becomes zero.
  • a positive control voltage is applied to VC0U5 as shown in FIGS. 16D to 16F, and conversely, when these signals are out of phase, as shown in FIGS.
  • a negative control voltage is applied to VC0115. Therefore, by controlling VC0115 so that the average value of the output of multiplier 121 becomes zero, the phase difference stabilizes at 90 degrees.
  • the output signal of VC0115 is supplied to the monostable multivibrator 116 to generate a second sampling pulse S / H2, which is passed through the fine adjustment delay circuit 107 to generate the AZD conversion sampling pulse. Generated and supplied to the AZD conversion circuit 27.
  • the delay time of the fine adjustment delay circuit 107 is determined by the sample-hold circuit 27a of the AZD converter circuit 27a after the A / D conversion sampling pulse is input, as in the above-described embodiment. It can be determined in consideration of the delay time before being loaded.
  • a portion for generating a test signal is formed integrally with a semiconductor chip 51 constituting a CCD. That is, the semiconductor chip 51 has an image pickup base as shown in FIG. 17A.
  • a video section 52 that receives an image of the subject and converts it into an electrical signal
  • a test signal generator 53 located on the right side of this video section
  • a shift register 54 for horizontal transfer
  • an output section In general, a readout amplifier 55 called an amplifier is formed physically.
  • the test signal generating section 53 has pixels arranged at the same pixel pitch as the video section 52 when viewed in the horizontal and vertical directions as shown in the enlarged view of FIG.17B, and alternate pixel columns viewed in the vertical direction. Are formed as white pixels 56 and black pixels 57.
  • a charge injection amplifier 58 is connected to each white pixel 56 so that charges corresponding to the white level can be injected. Then, since it is not necessary to irradiate the test signal generating section 53 with light, it is covered with a mask so as not to irradiate light.
  • white spots in CCDs are defects that occur in pixels with an abnormally large amount of ⁇ current.
  • a white defect is intentionally created, and a pixel defect called a black defect is created in the black pixel 57 portion. That is, for the pixel that creates the black signal, For example, this can be realized by removing the photoelectric conversion function and providing only the transfer function.
  • an amplifier 58 is connected to each white pixel 56 corresponding to the white of the test signal, but one amplifier is provided, and this is connected in parallel to all the white pixels. May be.
  • the charges accumulated in the pixels on a certain horizontal scanning line of the video unit 52 and the test signal generation unit 53 are horizontally transferred.
  • the test signal is transferred during the horizontal blanking period as shown in Fig. 18 by transferring the charges in the shift register 54 sequentially, reading out the charges in the shift register 54, and amplifying and outputting the charges in the read amplifier 55.
  • FIG. 18 shows signals obtained when an image of a subject that continuously changes from black to white when viewed in the horizontal direction is captured.
  • the black portion of the test signal can be used as the black of the optical black. With this configuration, it is not necessary to provide a separate optical black area, and the CCD chip size can be reduced.
  • FIG. 19 schematically shows the configuration of another embodiment of the CCD 21 used in the present invention.
  • the semiconductor chip 51 A test signal generating section 59 in which a horizontal transfer shift register 54 and a horizontal transfer shift register 54 are integrally formed, and a test signal generating section 59 in which white pixels and black pixels are alternately arranged at the end of the horizontal transfer shift register 54 and its white A charge injection pump 60 for injecting a charge into a pixel is integrally formed.
  • a signal to which a test signal is added during each horizontal blanking period can be output.
  • FIG. 20 is a diagram showing the configuration of still another embodiment of the CCD 21 used in the present invention.
  • the function of generating a test signal is integrally formed with the semiconductor chip 51 on which the video section 52 is formed.
  • the function of generating the test signal is performed separately from the semiconductor chip 51 during the horizontal blanking period.
  • a pulse generator 61 that generates a pulse twice as long as the read clock cycle only during a predetermined period of time is provided, and the pulse generated from this pulse generator is transferred to the horizontal transfer shift register 54. Supply to the injection pump 62.
  • FIG. 21 and FIG. 22 show the configuration of still another embodiment of the CCD 21 having a test signal generating function according to the present invention.
  • the test signal is generated by alternately injecting charges corresponding to the white level and the black level into the horizontal transfer shift register.
  • the test signal is generated by an optical method. That is, in the embodiment shown in FIG. 21, a CCD 64 for generating a test signal is provided in a package 63 holding the CCD 21 for generating a video signal, and every other pixel of the CCD for generating a test signal is provided for each pixel.
  • test signal generating CCD 64 is configured to be uniformly illuminated.
  • a light emitting member 70 for example, an optical member for irradiating a bias light as described in Japanese Patent Application Laid-Open No. 62-21313 can be used.
  • an optical black CCD 72 and a test signal generation CC D73 In the embodiment shown in FIG. 22, an optical black CCD 72 and a test signal generation CC D73.
  • the portion corresponding to the black pixels of the test signal generating CC D73 is covered with a light-shielding mask 74 as shown by diagonal lines, and the test signal generating CC D 73 is illuminated by the same illumination means as the illumination means shown in FIG. It is configured to illuminate uniformly.
  • a test signal is supplied to a predetermined portion during the horizontal blanking period as shown in FIG. The added signal can be read.
  • FIG. 23 shows a modification of the embodiment shown in FIG. In FIG. 21, the test signal generating CCD 64 is housed in the same package as the package 63 holding the video signal generating CCD 21, but in this example, they are completely separate. That is, the test signal generation CCD 64 is housed in a dedicated package 76. Further, FIG. 23 also shows the configurations of the CCD 21 for generating the image signal, the drive circuit of the CCD 64 for generating the test signal, and the processing circuit for processing the signal read from the CCD.
  • the reference clock pulse generated from the reference oscillator 77 is supplied to the first and second CCD drive gate arrays 78 and 79. From these gate arrays, the drive pulse for the image signal generating CCD 21 and the test signal generating CCD 64 are supplied.
  • FIGS. 24 to 27 are diagrams showing the configuration of some embodiments when the above-described solid-state imaging device of the present invention is applied to a color television camera.
  • signals read from CCDs 91 R, 91 G, and 91 B which capture red, green, and blue images of a subject separated by the three-color separation optical system 90, respectively, are used.
  • the AZD conversion circuits 92R, 92G, and 92B are configured to sample and output red, blue, and green signals.
  • a correlated double sampling circuit, a low-pass filter, an analog processing circuit, etc. are inserted between these CCD 91R, 91G and 91B and the AZD conversion circuits 92R, 92G and 92B. However, it is omitted to simplify the drawing.
  • sampling pulses for AD conversion generated from sampling pulse generator 93 are supplied through variable delay circuits 94R, 94G and 94B, respectively.
  • Each of the CCDs 91R, 91G, and 91B is configured to read out a signal to which a test signal is added during a horizontal blanking period, and the test signal appearing at the output side of the AZD conversion circuits 92R, 92G, and 92B is read out.
  • phase control circuits 95R, 95G, and 95B respectively extract and process the signals as described above to generate phase control signals, which are supplied to the variable delay circuit circuits 94 94G and 94B as control signals, respectively, and are subjected to AZD conversion.
  • ⁇ Automatically controls the sampling pulse phase so that optimal sampling is performed. As described above, in this example, the configuration is such that the phase of the sampling pulse can be adjusted independently for the image signal of each color.
  • FIG. 25 shows the configuration of the second embodiment when applied to a color television camera.
  • the output signals of the AZD conversion circuits 92R, 92G, and 92B are selected by the switching switch 96, and the selected signal is phase-adjusted. It is supplied to the control circuit 95.
  • the control circuit 95 For example, when extracting a red signal as shown in FIG. 25, a test signal included in the red signal is extracted to generate a phase control signal, and this is sampled from the red signal.
  • the variable delay circuit 94R that controls the phase of the AZD conversion sampling pulse for the ZD conversion circuit 92R, and controls the timing of the AD conversion sampling pulse so that the red signal is sampled at the optimal timing. .
  • the same process is performed on the green signal by switching the switch 96, and the variable delay circuit 94G is controlled so that the green signal is sampled at the optimum timing. Further, the switch 96 is switched to extract a blue signal, and the variable delay circuit 94B is controlled so that the blue signal is sampled at an optimum timing. In this way, it is possible to control the phase of the A / D conversion sampling pulse so that sampling is performed at the optimum timing in all the red, blue, and blue channels.
  • switching switch 96 may be switched automatically, the switching is manually performed because the sampling pulse phase control has enough time.
  • switching is performed by detecting that the difference between the absolute value of the peak-to-peak value of the test signal and the integral of the absolute value falls within a predetermined limit range.
  • switching may be performed after a preset time has elapsed.
  • FIG. 26 shows still another embodiment in which the solid-state imaging device of the present invention is applied to a color television camera.
  • the AZD conversion circuit 92G supplies the green signal output from the AZD conversion circuit 92G to the phase control circuit 95, extracts a test signal contained in the green signal, generates a phase control signal, and converts this signal into all AZD signals.
  • the phase of the sampling pulse in all the color signal channels is commonly controlled by the phase control signal obtained by processing the test signal included in one color signal.
  • the configuration becomes simple.
  • FIG. 27 shows the configuration of still another embodiment in which the solid-state imaging device of the present invention is applied to a power television camera.
  • the red, green, and blue signals are supplied to a luminance matrix 97 and mixed at a predetermined ratio to create a luminance signal, and the luminance signal is supplied to a phase control circuit 95.
  • test signals are added to these color signals, and these test signals are also added at a predetermined rate. It will be mixed.
  • the phase control circuit 95 extracts the synthesized test signal obtained in this manner and creates a phase control signal. This is used to control the phase of the AZD conversion sampling pulses for all the AZD conversion circuits 92R, 92G and 92B.
  • the test signal is inserted during the horizontal blanking period.
  • a portion that does not affect the image may be inserted during the vertical blanking period, for example.
  • the time required for adjusting the phase of the sampling pulse for A / D conversion is longer than in the above-described embodiment. There is no problem because this phase adjustment does not need to be performed so quickly.
  • the sampling of the image signal after processing by the circuit including more causes of the fluctuation of the delay time is performed.
  • the sampling pulse for A / D conversion is adjusted based on the test signal, but the sampling pulse is controlled for the correlated double sampling circuit that is usually placed immediately after the CCD. You can also.
  • a very slight deviation of the sampling timing has a great effect, so that it is desirable to control the phase of the sampling pulse for the Kabaegin double sampling circuit.
  • the test signal added during the horizontal blanking period of the image signal is alternately set to the white level and the black level at the pixel pitch, but in the present invention, these levels are not necessarily the white level. It is not necessary to match with the black level and the black level, as long as the level difference becomes clear. Further, as the configuration of the solid-state imaging device that generates a signal to which such a test signal is added, various configurations other than the above-described embodiment can be considered.
  • a test signal for adjusting the sampling timing of an image signal is generated by being added to the image signal, so that a special pattern is drawn as in the prior art. There is no need to prepare a stock, a lighting device to illuminate it, or a tripod to support the camera, and set them up. This makes it possible to adjust the sampling timing to a desired evening extremely easily and without any skill.
  • the configuration of the additional circuit for generating the test signal becomes very simple.
  • the solid-state imaging device including the above-mentioned CCD can be implemented with a slight design change.
  • test signal generated in the solid-state imaging device according to the present invention is used as a reference signal when matching the phases of R, G, and B signals in an analog television camera using a CCD. It can also be used.
  • the present invention generates whether or not each signal is input with an appropriate phase relationship at the encoder input in the analog processing system after the CCD. It can be easily determined using the test signal.

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Description

明 細 書 固体撮像装置およびそれに用いる固体撮像素子 技 術 分 野
本発明は、 撮像すべき物体の像を受け、 駆動パルスに同期し て前記物体の像を表す画像信号を発生する固体撮像素子と、 こ の固体撮像素子に供給される駆動パルスを発生する駆動手段と 前記固体撮像素子から読み出された画像信号を、 前記駆動パル スと同期したサンプリ ングパルスによってサンプリ ングしてサ ンプリ ングされた画像信号を発生するサンプリ ング手段と、 こ のサンプリ ング手段に供給されるサンプリ ングパルスを発生す る手段と、 前記サンプリ ングされた画像信号を A Z D変換用サ ンプリ ングパルスによってディ ジ夕ル画像信号に変換する A D変換手段と、 この A Z D変換手段に供給される A Z D変換用 サンプリ ングパルスを発生する手段とを具える固体撮像装置お よびこのような固体撮像装置に用いる固体撮像素子に関するも のである。
背 景 技 術
撮像素子として固体撮像素子を用いたテレビジョ ンカメラは 種々のものが提案されている力 固体撮像素子として C C D (Charge Coupled Device) を用いたものが広く実用化されてい る。 この C C Dカメラにおいては、 C CDから読み出した信号 を先ず、 サンプリ ング回路、 例えば栢関 2重サンプリ ング回路 によってサンプリ ングした後、 クロックノィズを除去するため のフィルタ処理や利得調整、 非線形処理などのアナ口グ処理回 路に通し、 さらに AZD変換器によってディジ夕ル画像信号に 変換してサンプリ ングしてテレビジョ ン画像信号を取 出すよ うにしている。 AZD変換器においては、 先ずディ ジタル画像 信号をサンプル/ホールド回路によってサンプリ ング ' ホール ドし、 このホールドした信号をディ ジ夕ル信号に変換するよう にしている。 また、 AZD変換器としてフラ ッシュタイプの A ZD変換器を用いる場合には、 入力アナログ画像信号を直接デ ィ ジタル面像信号に変換するようにしているが、 この場合でも AZD変換はサンプリ ングパルスに同期して行われている。 本 明細書においては、 AZD変換器において用いられるサンプリ ングパルスを栢関二重サンプリ ング回路において甩いられるサ ンプリ ングパルスとは区別するために、 前者のサンプリ ングパ ルスを AZD変換用サンプリ ングパルスと称することにする。 図 1は従来の固体撮像装置の構成を示すものであり、 C CD 1を、 基準発振器 （0 S C) 2から発生される基準クロッ クを 受けて C CDの駆動信号を発生する C CD駆動ゲー トアレイ 3 からの駆動パルスによって読み出し、 この信号を相関二重サン プリ ング回路 4でサンプリ ングし、 さらにこの信号を低域通過 フィ ルタ 5 に通してクロ ッ クノィズを除去するとともに利得調 整や非線形処理などを行うアナ口グ処理回路 6 に通し、 A Z D 変換回路 7において A / D変換用サンプリ ングパルスを用いて アナ口グーデイ ジ夕ル変換してディ ジ夕ルテレビジョ ン画像信 号を得るようにしている。
上述した相関二重サンプリ ング回路 4 は C C D駆動ゲー トァ レイ 3から発生される位相の異なるサンプリ ングパルスによつ て駆動される 3個のサンプル · ホール ド回路 4a， 4b, 4cを有し、 図 2 Aに示すように C C D 1 から読み出した信号を 2つのサン プリ ング夕イ ミ ング、 すなわち零信号期間内の黒レベルサンプ リ ング点 Bでサンプリ ングしたサンプリ ング値 （ブラ ッ クサン プル） と信号期間内の白レベルサンプリ ング点 Wでサンプリ ン グしたサンプリ ング値 （ホワイ トサンプル） との差を差動アン プ 4dで求めるものであるが、 この相関二重サンプリ ング回路は C C Dの直後にあり、 アナログ処理回路 6を通っていない信号 を処理するものであるから、 この部分でのサンプリ ングパルス の位相と C C D 1 から読み出された信号の位相との差異の経時 変化は少なく安定であるため余り問題とはならない。
相関二重サンプリ ング回路 4から得られる画像信号は低域通 過フィルタ 5およびアナログ処理回路 6に通された後、 A Z D 変換回路 7においてサンプリ ングされる。 本例の AZD変換回 路 7はフラッシュタイプのものではなく、 サンプル ' ホールド 回路 7aと、 AZD変換器 7bとを有する通常のタイプのものであ る。 この A/D変換回路 7のサンプル ' ホールド回路 7aでのサ ンプリ ングタイ ミ ングを決めるための AZD変換用サンプリ ン グパルスは基準発振器 2から発生させるようにしている。 この ようにして、 C C D 1における信号の読み出しタイ ミ ングと A ZD変換回路 7でのサンプリ ングのタイ ミ ングとを一致させる ようにしている。
このような C C Dを有する固体撮像装置においては、 A/D 変換回路 7における AZD変換用サンプリ ングパルスの位相が、 相関二重サンプリ ング回路 4でのサンプリ ングパルスの位栢と 正しい関係にあるときは、 図 3に示すような方法で最高空間周 波数を有する白黒の縞模様パターンを撮像する場合に、 図 2 B に示すような信号が低域通過フィル夕 5に入力され、 図 2 Cに 示すような信号が低域通過フィル夕 5から読み出されるように なる。 この信号を図 2 Dに示すように理想的な位相を有する A Z D変換用サンプリ ングパルスでサンプリ ングすると、 図 2 E に示すように理想的なレベルでサンプリ ングが行われることに なる。 このようにして C CD 1から読み出され、 相関二重サン プリ ング回路 4でサンプリ ングされたアナ口グ画像信号は、 所 望の最高空間周波数を有するディ ジタル画像信号に変換される ことになる。 しかしながら、 この A/D変換用サンプリ ングパ ルスの位相が図 2 Fに示すようにずれると、 AZD変換回路 7 では理想的なレベルでのサンプリ ングが行われなく なり、 図 2 Gに示すように元の白黒縞模様パターンを再現できなく なって しまう。 このサンプリ ングのタイ ミ ングを所定のものとするた めに、 基準発振器 2から AZD変換回路 7のサンプル ホール ド回路 7bに供給される AZD変換用サンプリ ングパルスの位相 を調整するためのパルス位相調整器 8を設けている。 また、 相 関二重サンプリ ング回路 4へ供給されるサンプリ ングパルスの 位相を調整するように、 パルス位相調整器 9および 10を設けて いる。 これらのパルス位相調整器 8〜10は、 パルスの位相を手 動で調整するための回路で、 可変抵抗、 コンデンサおよびバッ ファアンプで構成されているが、 これ以外の方法でパルス位相 を調整するこ ともできる。
図 1 に示す従来の固体撮像装置においては、 アナ口グ画像信 号を、 サンプル/ ホール ド回路 7aおよび AZD変換器 7bを有す る通常の AZD変換回路 7でディ ジ夕ル画像信号に変換してい るが、 このような AZD変換回路の代わりに、 サンプル/ホー ル ド回路を持たないフラ ッ シュタイプの A/D変換回路を用い ることもできる。 この場合には、 図 1において鎖線で示すよう に、 AZD変換用サンプリ ングパルスを AZD変換器 7bに供給 すれば良い。
上述したように、 C C D 1から読み出した信号を相閟二重サ ンプリ ング回路 4でサンプリ ングするタイ ミ ングを調整するた めにパルス位栢調整器 9および 10が設けられ、 AZD変換回路 7での AZD変換用サンプリ ングパルスの位栢を調整するため に移動調整器 8が設けられている。 初期設定時にこれらのパル ス位栢調整器を調整して最適な位相関係が得られるようにして いる。 しかしながら、 固体撮像装置の使用中に上述したサンプ リ ングパルスの位相関係が理想的なものからずれる恐れがある ので、 再度調整をやり直す必要がある。 その理由は、 C CD駆 動ゲー トアレイ 3は MO S構造を有しており、 基準発振器 2か らクロックを受け取るタイ ミ ングから C C D駆動パルスを発生 するタイ ミ ングまでの時間的ずれが素子のばらつきや温度変化 によつて 10〜20ns程度変動すること、 前記フラッシュタイプの A/D変換回路 7で、 サンプリ ングパルスを受けてから実際の サンプリ ングが行われるまでの時間遅れの変動がやはり 10数 ns 程度あること、 および前記フラ ッシュタイプの AZD変換回路 7は信号に対して遅れを与える低域通過フィル夕 5およびアナ 口グ処理回路 6の後段に設けられているので、 これらの回路の 遅れ時間によって A Z D変換回路 7に供給される信号と、 サン プリ ングパルスとの相対的な位相は遅れ時間によつて影響を受 けるためである。
このため、 初期設定を行った後でも図 2 Cおよび 2 Dに示す ように最適なタイ ミ ングでサンプリ ングが行われなく なり、 所 望の画像信号が得られなく なってしまう欠点がある。 上述した ように相関二重サンプリ ング回路 4での位相のずれはそれほど 大き く ないので、 パルス位相調整器 9および 10は再調整する必 要は必ずしもないが、 低域フィ ルタ 5やアナログ処理回路 6で の遅れ時間は、 経時変化、 経年変化、 温度変化により相当大き く変動するので、 A Z D変換回路 7に対する A Z D変換用サン プリ ングパルスの位相を制御する位相調整器 8 は使用中におい ても再調整する必要がある。
このような変動は 1 つ 1 つは小さなものであるが、 総合した 変動は高周波帯域の信号をサンプリ ングするシステムにおいて は無視できない値となる。 日本で採用されている現行の力ラ一 テレビジョ ン方式である N T S C方式の信号を処理するシステ ムでは、 サンプリ ング周期は 70nsであるが、 近い将来サンプリ ング周期は 50ns以下となる可能性があり、 10ns程度の変動でも 許容できなく なる。 さらにハイ ビジョ ンのシステムにおいては サンプリ ング周期は 14nsとなり、 1〜 2 ns程度のきわめて僅か な変動でも無視できなくなる。
上述したように固体撮像装置においては、 サンプリ ングの夕 ィ ミ ングを初期調整するとともに使用中も再調整する必要があ るが、 従来この調整を行うに当たっては、 図 3に示すように、 三脚 12に載せた固体撮像装置 13の前方に水平方向の最高周波数 において白黒を操り返すパターンを描いたテス トチャー ト 14を 置き、 照明装置 15によってこれを一様に照明し、 固体撮像装置 の水平、 垂直をテス トチャー トのパターンの方向に正しく調整 して三脚を固定し、 さらにパターンの周期と固体撮像装置の撮 像素子との配列が理想的となるように微調整した後、 A Z D変 換して得られる画像信号を口ジッ クアナライザで観測したり、 一旦 D / A変換した後、 ォッシロスコープで観測しながら図 1 に示すパルス位相調整器 8および 9を微妙に調整していた。 こ のような調整方法は、 テス トチヤ一ト 14と固体撮像装置の撮像 素子とを所定の関係に設定するのが非常に面倒であり、 熟練を 要するとともに時間も掛かる欠点があり、 さらに調整が正確で ないと、 サンプリ ングタイ ミ ングが理想的な位置からずれてし まい、 最高周波数の画像信号が得られない欠点がある。 また、 三脚 12、 テス トチャー ト 14、 照明装置 15などが必要となり、 特 に再調整においてはこれらを準備することができない場合もあ り、 その場合には再調整を行う ことができない欠点もある。 本発明の目的は上述した従来の欠点を除去し、 三脚、 テス ト チャー ト、 照明装置などを用いるこ となく、 したがって熟練を 要することなく短時間で上述した固体撮像素子の読み出しタイ ミ ングに対して A D変換のためのサンプリ ングパルスの位相 を調整することができる固体撮像装置およびそのような固体撮 像装置に用いる固体撮像素子を提供しよう とするものである。 発 明 の 開 示
本発明は、 撮像すべき物体の像を受け、 駆動パルスに同期し て前記物体の像を表す画像信号を発生する固体撮像素子と、 こ の固体撮像素子に供給される駆動パルスを発生する駆動手段と、 前記固体撮像素子から読み出された画像信号を、 前記駆動パル スと同期したサンプリ ングパルスによってサンプリ ングしてサ ンプリ ングされた画像信号を発生するサンプリ ング手段と、 こ のサンプリ ング手段に供給されるサンプリ ングパルスを発生す る手段と、 前記サンプリ ングされた画像信号を A Z D変換用サ ンプリ ングパルスによってディ ジタル画像信号に変換する A D変換手段と、 この A Z D変換手段に供給される A Z D変換用 サンプリ ングパルスを発生する手段とを具える固体撮像装置に おいて、 前記サンプリ ングパルスと同期し、 少なく とも 2個の 順次の画素の間でレベルが交互に変化する試験信号を発生させ る試験信号発生手段を設け、 この試験信号をサンプリ ングして 得られる信号に基づいてサンプリ ングパルスの位相を調整し得 るように構成したことを特徵とするものである。
このような本発明の固体撮像装置においては、 少なく とも 2 個の順次の画素の間でレベルが交互に変化する試験信号を固体 撮像装置の内部でそれを読み出す駆動パルスと同期して発生さ せるようにしたので、 従来のようにテス トチャー トを撮像する ことなく、 きわめて正確な試験信号を得ることができ、 したが つてサンプリ ングタイ ミ ングの調整を簡単かつ正確に行うこと ができる。
本発明の固体撮像素子は、 被写体像を受けてその画像信号を 発生する映像部と、 この映像部で発生された電荷を転送して画 像信号を出力する転送部と、 前記画像信号と同期して画素毎に レベルが交互に変化し、 画像信号のサンプリ ングタイ ミ ングを 調整するための試験信号を発生する試験信号発生部とを同一の 半導体チップに一体的に形成するかまたはこれらを同一のパッ ケージ内に一体的に形成し、 これら映像部、 転送部および試験 信号発生部を共通の駆動パルスによって読み出すように構成し たことを特徴とするものである。
このような本発明の固体撮像素子においては、 それ自体によ つて試験信号を発生させることができるので、 構成が簡単にな るとともに映像部から映像信号を読み出すための駆動パルスに よって試験信号を発生させるようにしたので、 常に映像信号と 同期した試験信号を得ることができ、 サンプリ ングタイ ミ ング の調整を正確に行う ことができる。
本発明による固体撮像装置の好適実施例においては、 サンプ リ ング手段によってサンプリ ングされ、 A / D変換手段によつ て変換された順次のディ ジ夕ル試験信号の差の絶対値を求め、 その積算値が最大となるように A Z D変換用サンプリ ングパル スの位相を制御するようにする。
さらに、 本発明による固体撮像装置の他の好適実施例におい ては、 A Z D変換手段に入力されるアナ口グ試験信号の位相と- A / D変換用サンプリ ングパルスの位相とを比較し、 この比較 結果に基づいて A Z D変換用サンプリ ングパルスの位相を制御 するようにする。
また、 本発明の固体撮像装置の応用例として、 複数の固体撮 像素子を使用した固体撮像装置における固体撮像素子の出力信 号相互間の位相合わせや、 相関二重サンプリ ング回路での出力 信号のサンプリ ングタイ ミ ングまたはクロッ ク信号との位相合 わせを容易に行う こ とができる。
例えばァメ リ 力特許第 4， 675， 549 号明細書には、 CCD を形成 した半導体チップ内に、 黒レベルの画像信号を発生できるセル 領域と、 白レベルの画像信号を発生できるセル領域とを一体的 に形成し、 本来の面像信号の読み しとともにこれらのセル領 域を読み出すことが開示されている。 しかし、 この従来の固体 撮像素子においては、 これらのセル領域から読み出した信号を それぞれ黒および白の画像信号の基準レベルとして使用するも のであるとともにこれらの黒および白のセル領域を交互に読み 出すものではないので、 本発明のようなサンプリ ングパルスの 位栢を制御することはできない。
図面の簡単な説明
図 1 は、 従来公知の固体撮像装置の構成を示すプロック図で ある。
図 2 A〜Gは、 同じくその動作を説明するための信号波形図 である。
図 3は、 従来の装置においてサンプリ ングパルスのタイ ミ ン グを調整するための構成を示す線図である。
図 4は、 本発明による固体撮像装置の一実施例の構成を示す ブロック図である。
図 5 A〜Hは、 同じくその動作を説明するための信号波形図 ある。
図 6は、 本発明による固体撮像装置の他の実施例における動 作を表すフローチャー トである。
図 7は、 本発明による固体撮像装置の他の実施例の構成の一 例を示すプロッ ク図である。
図 8 は本発明による固体撮像装置の他の実施例の構成を示す ブロッ ク図である。
図 9 A〜 I は同じく その動作を説明するための信号波形図で める。
図 10は図 8に示した本発明による固体撮像装置の変形例の構 成を示すプロ ッ ク図である。
図 1 1は図 10に示す周波数遞倍器の一実施例の構成を示すプロ ッ ク図である。
図 12は図 8および 10に示すアナログタイプの可変遅延線の一 例の構成を示す回路図である。
図 13は図 8 に示す本発明による固体撮像装置の他の変形例の 構成を示すプロ ッ ク図である。
図 14A〜Eは同じく その動作を説明するための信号波形図で ある。
図 15は図 8 に示した本発明による固体撮像装置のさ らに他の 変形例の構成を示すブロ ッ ク図である。
図 16 A〜 I は同じく その動作を説明するための信号波形図で あ 。
図 17 Aおよび Bは、 本発明による固体撮像素子の一実施例の 構成を示す図である。 図 18は、 本発明による試験信号を示す波形図である。
図 19は、 本発明による固体撮像素子の他の実施例の構成を示 す図である。
図 20は、 本発明による固体撮像素子のさらに他の実施例の構 成を示す図である。
図 21は、 本発明による固体撮像素子のさらに他の実施例の構 成を示す図である。
図 22は、 本発明による固体撮像素子のさらに他の実施例の構 成を示す図である。
図 23は、 図 21に示す本発明の固体撮像素子の変形例の構成を 示す図である。
図 24は、 本発明による固体撮像装置を適用したカラ一テレビ ジョ ンカメラの一実施例の構成を示す図である。
図 25は、 本発明による固体撮像装置を適用したカラ一テレビ ジョ ンカメラの他の実施例の構成を示す図である。
図 26は、 本発明による固体撮像装置を適用した力ラーテレビ ジョ ンカメラのさらに他の実施例の構成を示す図である。
図 27は、 本発明による固体撮像装置を適用したカラ一テレビ ジョ ンカメラのさらに他の実施例の構成を示す図である。
発明を実施するための最良の形態
以下図面を参照して本発明を詳細に説明する。 図 4 は本発明による固体撮像装置の一実施例の構成を示す線 図である。 本例においては、 固体撮像素子として C C D 21を使 用し、 この C C Dから読み出される信号の水平ブランキング期 間中に試験信号を混在させるように構成し、 この試験信号に基 づいてサンプリ ングのタイ ミ ングを自動的に調整するように構 成したものである。 このように試験信号を読み出すことができ る C C D 21の具体的な構成については後に説明する。 基準発振 器 22を設け、 これから発生される基準クロ ッ クを C C D駆動ゲ — トァレイ 23に供給し、 C C Dを読み出すための駆動パルスと、 相関二重サンプリ ング回路 24に対する 2つのサンプリ ングパル スを発生させる。 相関二重サンプリ ング回路 24は 3個のサンプ ル ， ホール ド回路 24a， 24b, 24c と、 差動増幅器 24d とを具え るものであり、 その構成および動作は従来のものと同様である。 この相関二重サンプリ ング回路 24の出力信号を、 低域通過フィ ル夕 25およびアナ口グ処理回路 26を経て A Z D変換回路 27に供 給する。 この A / D変換回路 26は、 サンプル · ホール ド回路 27a と、 A Z D変換器 27b とを有する通常のものである'。
本実施例では、 A / D変換回路 27はサンプル ， ホール ド回路 27a を内蔵するタイプである力 、 サンプル ' ホール ド回路を内 蔵しないタイプの A / D変換回路を使用するこ とも勿論可能で ある。 そのような場合には、 A Z D変換回路の前段にサンプル • ホールド回路を付加し、 このサンプル ' ホールド回路に位相 の調整された A /D変換用サンプリ ングパルスを供耠するよう にすれば良い。
さらに、 サンプル · ホールド回路を必要としない高性能のフ ラッシュタイプの AZD変換回路を使甩する場合には、 サンプ ル · ホールド回路 27a は不要となるが、 A /D変換用サンプリ ングパルスを AZD変換器に供給する必要はある。 また、 C C Dの出力信号をサンプリ ングするために、 栢閟二重サンプリ ン グ回路 24を使用しているが、 他の代用回路に置き換えるかまた はこのようなサンプリ ング回路を使用しなくても良い。
図 4に示す固体撮像装置は本発明による固体撮像装置の一実 施例を示すものであるが、 上述した相関二重サンプリ ング回路 および Zまたはアナ口グ回路は本発明を実施する上で必ずしも 必要ではない。
本実施例においては、 C CD21から読み出され、 所定の処理 を行った後に AZD変換回路 27の出力信号中に含まれる試験信 号を取り出し、 このディ ジタル化した試験信号が所定のものと なるように AZD変換回路 27に供給するサンプリ ングパルスの 位相を自動的に最適な値に調整するようにする。 C C D21から 読み出される試験信号は、 最低限順次の 2サイクルにおいて、 交互に白および黒レベルとなる信号であれば良いが、 本例にお いては水平ブランキング期間中に 1 0サイクルに亘つて交互に白 および黒のレベルとなる試験信号を使用し、 これらの白および 黒レベルのピーク · ッ一 · ピーク値を検出するものとする。 こ のために、 A Z D変換回路 27の出力信号を 1 クロ ッ ク周期の遅 延時間を有する遅延回路 28に通し、 遅延した信号と非遅延信号 との差を減算回路 29で求め、 さらにこの減算回路の出力信号を 絶対値回路 30に供給して、 差の絶対値を求める。 このようにし て求めたピーク · ツー ■ ピーク値は試験信号を最適の位相位置 でサンプリ ングしたときに最大となり、 最適位相位置からずれ るのに伴って減少するものである。
さらに、 減算回路 30の出力信号を、 試験信号発生期間中だけ オンとなるスィ ッチ 31を経て加算回路 32の一方に供給し、 この 加算回路の出力信号を 1 クロッ ク周期の遅延時間を有する遅延 回路 33に供給し、 この遅延回路の出力信号を加算回路 32の他方 の入力端子に供給する。 これらの加算回路および遅延回路 33は 積分回路を構成し、 スィ ッチ 31がオンとなっている期間中に絶 対値回路 30から供給される画像信号の絶対値、 すなわちピーク ■ ツー . ピーク値を積算する。 このようにして或る水平ブラ ン キング期間中に C C D 21から読み出された試験信号についての ピーク · ツー · ピーク値の絶対値の積分値を第 1 のバッ ファ メ モリ 34に記憶する。 この第 1 のバッ フ ァ メモ リ 34に記憶した積 分値は後に第 2のバッ ファ メモリ 35に転送してそこに記憶する c 第 1 のバッファメモリ 34に記億されている積分値と、 第 2のバ ッファメモリ 35に記億されている積分値、 すなわち 1 つ前の水 平ブランキング期間中に検出された試験信号のピーク ' ツー · ピーク値の絶対値の積分値とを比較回路 36において比較し、 こ の比較回路から出力されるディ ジタルコ一 ド信号をディ ジタル コー ド変換回路 37に供給し、 このディ ジタルコ一 ド変換回路の 出力信号によって、 基準発振器 22から A Z D変換回路 27に到る サンプリ ングパルスの伝達経路中に挿入したディ ジタル可変遅 延回路 38に供給し、 Aノ D変換用サンプリ ングパルスの位相を 調整するようにする。
すなわち、 比較回路 36は、 第 1 のバッファメモリ 34の積分値 の方が第 2のバッファメモリ 35の積分値より も大きい場合には、 ラィン 39にディ ジタルコー ドを出力し、 小さい場合にはライン 40にディ ジタルコー ドを出力するように構成する。 そして、 ラ ィン 39にディ ジタルコ一 ドが供給される場合には、 ディ ジタル 可変遅延回路 38は A Z D変換用サンプリ ングパルスの位栢を進 めるように制御コー ドをディ ジタルコ一 ド変換回路 37から受け、 ライン 40にディ ジタルコー ドが供給される場合には A Z D変換 用サンプリ ングパルスの位相を遅らせるような制御コードを受 けるようにする。 したがって、 例えばライン 39にディ ジタルコ ー ドが出力され、 A Z D変換用サンプリ ングパルスの位相を進 める方向に制御を行っている場合、 第 1 のバッ ファ メモ リ 34に 記憶される積分値が第 2のバッ フ ァ メモ リ 35に記憶されている 積分値より も大きいときは、 さ らにライ ン 39にディ ジタルコ一 ドが出力され、 A Z D変換用サンプリ ングパルスの位相はさ ら に進められる。 すなわち、 A Z D変換用サンプリ ングパルスの 位相は最適な値に向かって徐々 に偏移して行く。 最適な値に達 した後は、 第 1 のバッ ファ メモリ 35の積分値は第 2のバッファ メモ リ 36の積分値より も小さ く なり、 したがって比較回路 36は ライ ン 40に制御コー ドを供給し、 これに応じて A Z D変換用サ ンプリ ングパルスの位相は遅らされるこ とになる。 この場合、 最適値を中心としてハンチングを起こすことになる力 、 このよ うなハンチングが望ま しく ない場合には、 最適値を中心として ある程度以下の値でハンチングを起こす恐れがある場合には、 制御コー ドを停止の制御コー ドに固定してサンプリ ングパルス の位相を固定するように比較回路 36を構成することもできる。 上記の方法では、 試験信号のレベル比較の精度を上げるために 積分を行っているが、 他の方法によっても実現できる。
ディ ジタル可変遅延回路 38は、 例えば 1 ステップ当たりの位 相の偏移が 1 nsec程度で、 合計で 70ステップの調整が可能なデ イ ジタル可変遅延線を以て構成するこ とができるが、 さらに微 妙な調整が必要な場合には、 1 ステツプ当たりの位相の偏移が
5 psec程度で、 合計で 2000ステップの調整が可能なディ ジタル s 可変遅延線を以て構成することもできる。 一般的には、 1 クロ
ック周期（NTSC 方式では約 70nsec、 ハイ ビジョ ンでは 14nsec)
の数十分の 1ないし百分の 1程度のステツプを以て、 少なく と
も 1 クロック周期程度の時間巾に亘つて位相を調整できるよう
なディ ジタル可変遅延線を以て構成することができる。'
次に、 上述した実施例において、 A Z D変換用サンプリ ング
パルスの位相を最適な値に調整する動作を図 5 に示す信号波形
図をも参照して説明する。
図 5 Aは A Z D変換回路 27の入力信号を示すものであり、 図
5 Bは A Z D変換回路 27の出力信号を示すものであり、 図 5 C
は遅延回路 28で 1 クロッ ク周期遅延した信号を示すものであり、 図 5 Dは減算回路 29の出力信号を示すものであり、 図 5 Eは絶
対値回路 30の出力信号を示すものであり、 図 5 Fはスィ ッチ 31
の駆動信号であり、 1水平ブランキング期間中に読み出された
試験信号を処理する期間中だけ高論理レベル （スィ ッチはオン） となり、 それ以外の期間中は低論理レベル （スィ ッチはオフ）
となっている。 図 5 Gは積分回路を構成する 1 クロック周期遅
延回路 33の出力積分値を示すものであり、 図 5 Hはこの積分値
を第 1バッファメモリ 34に記憶するための書換えパルスであり、 このパルスによって加算回路 32もク リアするようにしている。 このようにして水平ブランキング期間中に読み出された試験信 号のピーク一 ピーク値の積分値が求められ、 その値が書換えパ ルス （図 5 H ) に応答して第 1 バッ フ ァ メモ リ 34に記憶される ように構成されている。
このようにして本例においては、 試験信号の積分値が常に最 大となるように A Z D変換回路 27へ供給される A / D変換用サ ンプリ ングパルスの位相は自動的に調整され、 したがって C C D 21に対する駆動パルスの位相が変動したり低域通過フィル夕 25およびアナ口グ処理回路 26での遅延時間が変動した場合でも、 C C Dから読み出した信号を常に最適の位相位置でサンプリ ン グしてディ ジタル画像信号を得ることができる。 なお、 図 4 に 示す実施例においては、 A Z D変換回路 27に対する A Z D変換 用サンプリ ングパルスの位相を調整したが、 相関二重サンプリ ング回路 24に対するサンプリ ングパルスの位相は調整していな い。 これは先に説明したように、 相関二重サンプリ ング回路 24 の入力信号は遅延時間の変動要素を含む低域フィ ル夕 25やアナ 口グ処理回路 26を通つておらず、 その時間的変動が小さいため である。 しかし、 この相関二重サンプリ ング回路 24の入力信号 の時間変動が無視できないような場合には、 そのサンプリ ング パルスの位相を位相調整器 41， 42によつて調整するこ ともでき る o
上述した実施例においては、 C C Dから読み出された試験信 号を処理して A Z D変換用サンプリ ングパルスの位相を自動的 に調整するに際してハ ー ドウエアで処理を行う ようにしたが、 ソフ トウ'エアで行うこともできる。 すなわち、 遅延回路 28から ディ ジタルコ ー ド変換回路 37の出力側までの回路部分をコンピ ユ ー夕を以て構成することもできる。 図 6はこのようにコンビ ユ ー夕によって試験信号を処理して A Z D変換用サンプリ ング パルスの位相を制御する場合のフローチャー トの一例を示すも のである。
スター ト後、 初期設定を行うか否かを判断し、 初期設定を行 う場合には、 まずディ ジタル可変遅延回路 38の遅延量が、 最大 遅延量のほぼ中間の値となるような制御コー ドをディ ジタルコ 一ド変換回路 37が出力するように設定する。 この初期設定値と しては、 このような値とする代わりに前回の値をそのまま使用 することもできる。 初期設定が終了したら、 次に C C D 21から 試験信号の読み出しが行われる試験期間中であるか否かを判断 し、 試験期間中であると判定された場合には、 A Z D変換回路 27の出力信号の順次のクロッ クパルスの周期での信号レベルの 差の絶対値を求め、 これを積算して行く。 試験期間が終了した ら、 この積算値を第 1 の積算値 S1として格納しておく。 次の試 験期間中にも同様の積算値 S2を求め、 これを先の第 1 の積算値 と比較する。 この比較の結果、 これらの差 D が予め決めた所定 の限界値の範囲內土 d にあるか否かを判定し、 この範囲内にあ れば、 ディ ジタル可変遅延回路 38に供給するディ ジタルコ一ド を変化させず、 そのままの状態を維持する。 すなわち、 この場 合には A Z D変換用サンプリ ングパルスの位相は最適値または その極く近傍にあるので、 その位相を調整する必要はない。 一方、 比較の結果が所定の範囲を越える場合には、 この比較 が初期設定後、 最初の比較であるか否かを判断し、 最初である と判断された場合には、 A Z D変換用サンプリ ングパルスの位 相を変化させる。 この変化の方向は任意に決めることができ、 本例では A / D変換用サンプリ ングパルスの位相を進めるもの とする。 すなわち、 最初の比較の結果が所定の範囲を越える場 合には、 A Z D変換用サンプリ ングパルスの位相を所定の量だ け進めるような制御コー ドをディ ジタル可変遅延回路 38に供給 する。 このように A Z D変換用サンプリ ングパルスの位相を進 めた後、 再び試験期間中の A Z D変換回路 27の出力信号の順次 のクロ ッ クパルスの周期で交互にレベルが変化する信号の差の 絶対値を求め、 これを試験期間中積算して積算値 S3を求める。 このようにして求めた積算値を先に求めた積算値 S2と比較する。 この比較による差が所定の範囲を依然として越える場合にはさ らに、 この比較が初期設定後最初のものであるか否かを半 IJ断す る。 この場合には 2回目の比較であるので、 否と判断される。 次に、 この比較の結果としての差が減少するか否かを判断し、 減少する場合には AZD変換用サンプリ ングパルスの位栢をさ らに進めるように制御コー ドを変化させるが、 差が減少しない 場合には、 AZD変換用サンプリ ングパルスの位相を遅らせる ように制御コー ドを変化させる。 このような操作を繰り返すこ とによって順次の水平ブランキング期間中に読み出された試験 信号のピーク値の積算値の差は所定の範囲に入るようになり、 AZD変換回路 27のサンプル/ ホールド回路 27b に供給される AZD変換用サンプリ ングパルスの位相は最適となる。
上述した実施例においては、 試験信号を処理して A/D変換 用サンプリ ングパルスの位栢を自動的に調整するようにした力 本発明においてはこの A D変換用サンプリ ングパルスの位栢 を手動的に謌整することもできる。 このように構成した実施例 を図 7に示す。 図 7においては、 基準発振器 22から AZD変換 回路 27に供給されるサンプリ ングパルスの経路の中にパルス位 栢調整器 45を設け、 AZD変換回路から出力される信号を口ジ ックアナライザ 46に供耠するか、 または DZ A変換回路 47でァ ナログ信号に変換した後、 ォッシロスコープ 48に供給し、 ロジ ックアナライザまたはォッシロスコープで表示される信号波形 から試験信号に相当する部分を読み取り、 白レベルと黒レベル の差が最大となるようにパルス位相調整器 45を手動で調整すれ ば良い。 本例においては、 このパルス位相調整器 45は図 1 に示 した従来例と同様に可変抵抗、 コンデンサおよびバッファアン プで構成し、 可変抵抗を加減するこ とによってパルス位相を調 整するようにしているが、 他の方式のパルス位相調整器を使用 することもできる。
さらに上述した実施例においては、 試験信号を処理して A / D変換回路 27に対する A / D変換用サンプリ ングパルスの位相 を調整するように構成したが、 この A Z D変換用のサンプリ ン グパルスの位相は C C D 21の駆動パルスの位相との関係で調整 されるものであるから、 A Z D変換回路に対する A Z D変換用 サンプリ ングパルスの位相を固定し、 C C Dに対する駆動パル スの位相を試験信号を処理して調整するようにしても良い。 す なわち、 ディ ジタル可変遅延回路 38を図 4 において破線で示す ように基準クロ ッ ク発振器 22と C C D駆動ゲー トアレイ 23との 間に配置するこ ともできる。 勿論、 この場合には A Z D変換回 路 27にはディ ジタル可変遅延回路 38を通さないク口 ッ クパルス をサンプリ ングパルスとして供給する。 このように構成する場 合には、 相関二重サンプリ ング回路 24に対するサンプリ ングパ ルスの位相が調整されるこ とになるが、 C C Dから読み出され た信号の位相と、 相関二重サンプリ ング回路でのサンプリ ング 夕イ ミ ングとのずれが補正されるものではなく、 相関二重サン プリ ング EI路 24でサンプリ ングして得られるアナ口グ画像信号 の位相と、 AZD変換回路 27での AZD変換用サンプリ ングバ ルスとの位相のずれが補正されるものである。
上述した実施例においては、 順次の水平ブランキング期間中 に挿入された試験信号のピーク · ツー ' ピーク値の積分値を順 次に比較し、 この積分値が最大となるように、 すなわち試験信 号のレベルが最大となるように AZD変換回路 27に対するサン プリ ングパルスの位相を最適な値に設定するようにしたが、 本 発明の原理によれば AZD変換後の出力信号の位相を検出し、 これと AZD変換回路に入力されるアナログ画像信号の位相と を比較して AZD変換用サンプリ ングパルスの位相を捕正する ようにするのが理想的である。 しかし、 このように A/D変換 後の出力信号の位栢を直接検出するようにすると回路構成が複 雑となる恐れがある。 以下説明する実施例においては、 AZD 変換回路の出力画像信号の位相を検出する代わりに、 A ZD変 換回路に供給される Aノ D変換用サンプリ ングパルスの位栢を を検出して入力アナログ試験信号の位相と比較して AZD変換 用サンプリ ングパルスの位相を制御するもので、 比較的簡易な 回路構成で実現できるものである。 図 8 は本発明による固体撮像装置の第 4の実施例の構成を示 すものであるが、 前例と同様の部分には同一の符号を付けて示 し、 その詳細な説明は省略する。 本例においては、 C C D 21に 対する駆動パルスや相関二重サンプリ ング回路 24に対するサン プリ ングパルスを発生するパルス発生回路を符号 1 01 で示す。 相関二重サンプリ ング回路 24によってサンプリ ングされ、 低域 通過フィル夕 25およびアナ口グ処理回路 26を通った信号 （図 9 A ) をゲー ト回路 1 02 に供給する。 このゲー ト回路 1 02 には、 図 9 Cに示すように C C D 21の出力信号中に含まれている試験 信号を抜き出すためのゲー トパルスをパルス発生回路 1 01 から 供給し、 図 9 Bに示すように試験信号を抽出する。 図 9 Eは図 9 Bに示す試験信号の部分を時間軸を拡大して示すものである。 この試験信号を次に波形成形回路 1 03 に供給して図 9 Fに示す ように順次のゼロクロスのタイ ミ ングで立ち上がり、 立ち下が る信号を発生させ、 これをディ ジタル位相比較回路 1 04 を構成 する位相比較器 1 04aの一方の入力端子に供給する。 このディ ジ タル位相比較回路 1 04 は、 例えば 「MC4044」 または 「CX23065A」 を以つて構成するこ とができる。
相関二重サンプリ ング回路 24に供給される第 1 のサンプリ ン グパルス（ 以下 S/H 1と称する） をアナログタイプの可変遅延線 1 05 にも供給し、 この可変遅延線の出力パルスを第 2のサンプ リ ングパルス （以下 S/H2と称する） として微調整用遅延回路 107 を介して A Z D変換回路 27のサンプル/ ホールド回路 27a に供 耠する。 したがって、 第 2のサンプリ ングパルスは上述した A / D変換用サンプリ ングパルスの基になるパルスである。 これ ら第 1 および第 2のサンプリ ングパルス S/H1および S/H2を図 9 Gおよび Hに示す。
可変遅延線 105 から出力される第 2のサンプリ ングパルス S/ H2を 1/2 分周器 106 にも供給し、 この分周器から図 9 I に示す ように周波数が第 1 および第 2サンプリ ングの 1/2 で、 デュー ティ比が 50% の信号を発生させ、 これを位相比較器 104aの他方 の入力端子に洪給する。 したがって、 この位相比較器 104aは、 図 9 Eに示す試験信号を波形成形して得られる図 9 Fに示す信 号と、 図 9 I に示す信号との位相の差を比較し、 その差に応じ た信号（ 図 9 D ) を可変遅延線 105 に供給して第 2サンプリ ン グパルス S/H2の位相を制御して図 9 Fに示す信号と、 図 9 I に 示す信号との位相差がゼロとなるような一種の P L L (位相口 ックループ） を構成する。 なお、 図面を明瞭とするために、 図 9 Dに示す低域通過フィ ルタ 104bの出力信号の振幅は大き く変 動するように描いているが、 実際にはその変動はきわめて小さ いものである。
上述したしたように、 図 9 Fに示す信号は図 9 Eに示す試験 信号のゼロクロスを基準として発生させたものであるから、 図 9 Hに示す第 2サンプリ ングパルスの位相は、 理想的な A ZD 変換用サンプリ ングパルスの位相に対して 90度ずれたものであ る。 したがって、 可変遅延線 105 から出力される位相が制御さ れた第 2サンプリ ングパルス S/H2を、 その位相を 90度遅らせる とともに AZD変換回路 27において A ZD変換用サンプリ ング パルスが入力されてから実際にサンプルホール ドされるまでの 遅延時間を補償する微調整用遅延回路 107 に通して AZD変換 用サンプリ ングパルスを生成し、 これを AZD変換回路 27のサ ンプル · ホール ド回路 27a に供給する。
なお、 パルス発生回路 101 から発生されるゲー トパルスを位 相比較器 104aにも供給し、 CCD21 から読み出された画像信号中 に試験信号が含まれている期間中だけ位相比較器を動作させる ようにする。
図 10は本発明による固体撮像装置の第 5の実施例を示すもの であり、 図 8 に示した第 4の実施例と類似したものである。 本 例においては、 可変遅延線 105 から出力される第 2サンプリ ン グパルス S/H2の周波数を 1/2 に分周して波形成形回路 103 から 出力される波形成形された試験信号と位相比較する代わりに、 試験信号の周波数を 2遞倍して第 2サンプリ ングパルス S/H2の 位相と比較するように構成する。 すなわち、 ゲー ト回路 102 によって抽出された試験信号の周 波数を周波数遲倍回路 1 10 によって 2倍として波形成形回路 10 3 に入力するようにする。 また、 可変遅延線 105 から出力され る第 2サンプリ ングパルス S/H2はそのまま位相比較器 104aに供 給する。 '
図 1 1は周波数遲倍回路 1 10 の一例の具体的構成を示す回路図 である。 入力端子 111 に与えられる信号 s i n ω ΐ を乗 #回路 11 の一方の入力端子に供給するとともに 1/4 Λ (90 度) の位相 遅延を与える遅延線 113 に通して得られる信号 cos ω ί を乗算 回路 112 の他方の入力端子に供給する。 このようにして乗算回 路 112 からは s in ω t - cos ω t = l/2s in 2 ω t で表されるよ うに周波数が 2遞倍された信号が得られることになる。
このような周波数遲倍回路は周知のものであり、 上述したも の以外にも多種多様なものが知られており、 本発明においては 何れを用いても良い。
図 12は上述した図 8および図 10に示した本発明の第 4および 第 5の実施例に用いられるァナログタイプの可変遅延線 105 の 一例の具体的搆成を示す回路図である。 本例では、 コイルと可 変容量ダイオー ドとの並列回路を多数縦続接続して構成したも のであり、 入力信号 V I Nの位相は制御電 BE V D Lの値に応じて調 整されて出力信号 V 。U Tが得られるように構成されている。 了 ナログタイプの可変遅延線 105 はこのような構成に限定される ものではなく、 他の既知の種々の型式のものを用いるこ とがで きる。
図 8および 10の実施例においては、 ディ ジタル位相比較回路 104 の出力信号をアナログタイプの可変遅延線 105 に制御信号 として供給するようにしたが、 このアナログタイプの可変遅延 線の代わりにディ ジタルタイプの可変遅延回路を用いるこ とも 勿論可能であり、 この場合にはディ ジタル位相比較回路 104 と ディ ジタル可変遅延回路との間に AZD変換器を設ける必要が あ <D
図 13は本発明による固体撮像装置の第 6の実施例の構成を示 すものであり、 図 8に示す第 4の実施例と類似のものである。 本例においては、 位相比較回路 104 の出力側に VCC Voltage Controlled Osci 1 lator)を接続して位相が制御された第 2のサ ンプリ ングパルス S/H2を発生させるように構成する。 すなわち、 ゲー ト回路 102 で抽出した試験信号 （図 14A) を波形成形回路 103 で波形成形して得られる信号 （図 14B ) をディ ジ夕ル位相 比較回路 104 の位相比較器 104aの一方の入力端子に供給する。
ディ ジタル位相比較回路 104 の出力信号を VC0115に供給し、 この VC0 の出力パルス （図 14D) を 1/2 分周器 106 に通して得 られる信号 （図 14C ) を位相比較器 104aの他方の入力端子に供 給する。 このようにして位相比較器 104aに供給される 2つの信 号の位相差が零となるように制御することができる。
さらに、 VC0115から出力される信号をモノステーブル ' マル チバイブレータ 116 に供給して図 14 Eに示すような第 2のサン プリ ングパルス S/H2を発生させ、 これを微調整用遅延回路 107 に通して A Z D変換用サンプリ ングパルスを発生させ、 これを A Z D変換回路 27のサンプルホールド回路 27a に供給する。 図 15は本発明による固体撮像装置の第 7実施例を示すもので あり、 図 13に示した実施例を変形したものである。 図 13に示し た実施例においては、 VC0 U 5に対する制御信号をディ ジ夕ル位 栢比較回路で作成したが、 本例においては乗算器を使甩してい る。 すなわち、 ゲー ト回路 102 で抽出した試験信号を乗算器 121 の一方の入力端子に供給し、 この乗算器の他方の入力端子には VC0115の出力信号を 1/2 分周器 106 で分周した信号を供給する。 さらに、 乗算器 121 の出力信号を低域通過フィルタ 122 、 クラ ンプ回路 123 および直流増幅器 124 を経て VC0115に供給する。 図 16は本例の動作を説明するために信号波形を示すものであ る。 本例では、 VC0115から出力され、 1 /2 分周器 106 で分周さ れた信号 （図 16 A ) と、 試験信号 （図 16 B ) との位相差が 90度 のときに安定状態であり、 乗算器 121 の出力信号は図 15 Cに示 すように正極性と負極性とが対称に現れるようになり、 したが つて VC0115に印加される直流制御電圧は零となる。 これに対し て、 これらの信号の位相が同相となると図 16D〜Fに示すよう に正極性の制御電圧が VC0U5に印加されるようになり、 この逆 にこれらの信号が逆相となると図 16G〜 I に示すように負極性 の制御電圧が VC0115に印加されるようになる。 したがって、 乗 算器 121 の出力の平均値がゼロとなるように VC0115を制御する ことにより、 位相差は 90度で安定する。
本例においても VC0115の出力信号をモノステーブル · マルチ バイブレー夕 116 に供給して第 2のサンプリ ングパルス S/H2を 作成し、 これを微調整用遅延回路 107 に通して AZD変換用サ ンプリ ングパルスを生成し、 これを AZD変換回路 27へ供給す る。 微調整用遅延回路 107 の遅延時間は、 上述した実施例と同 様に AZD変換回路 27のサンプル · ホール ド回路 27a において、 A/D変換用サンプリ ングパルスが入力されてから実際にサン プル · ホール ドされるまでの遅延時間を考慮して決定するこ と ができる。
次に、 上述した実施例に用いる C C D 21の数例の構成を説明 する。
図 17に示す実施例においては、 C C Dを構成する半導体チッ プ 51に試験信号を発生する部分を一体的に形成したものである。 すなわち、 半導体チップ 51には、 図 17Aに示すように撮像すベ き被写体の像を受けて電気信号に変換する映像部 52と、 この映 像部の右側に配置した試験信号発生部 53と、 水平転送用のシフ ト レジス夕 54と、 その出力側に配置され、 一般にフ口一ティ ン グ . ディ フュージョ ン ■ アンプと呼ばれている読み出し用ァン プ 55とが 体的に形成されている。 試験信号発生部 53は図 17 B の拡大図に示すように水平方向および垂直方向に見て映像部 52 と同様の画素ピッチで配列された画素を有し、 垂直方向に見た 交互の画素列を白画素 56および黒画素 57として形成する。 この ために、 各白画素 56には電荷注入アンプ 58を接続し、 白レベル に相当する電荷を注入できるように構成する。 そして、 試験信 号発生部 53には光を当てる必要がないため、 光が当たらないよ うにマスクで被覆する。
図 17に示す実施例のようにして、 すなわち C C Dの画素毎に 電荷を注入して白の試験信号を作成し、 C C Dの画素をマスク して黒の試験信号を発生させる方法の他にも同様の試験信号を 作成する方法が考えられる。
例えば、 C C Dの白キズは喑電流が異常に多い画素に発生す る欠陥であるが、 これを積極的に利用して試験信号の白の部分 の信号とするために、 白画素 56の部分に故意に白キズを作成し、 また黒キズと呼ばれる画素の欠赂を黒画素 57の部分に作成する 方法もある。 すなわち、 黒の信号を作成する画素については、 例えば光電変換機能を削除して、 転送機能のみを持たせるこ と により実現できる。
図 1 7に示す実施例においては、 試験信号の白に対応する各白 画素 56に、 それぞれ増幅器 58を接続したが、 1 つの増幅器を設 け、 これを総ての白画素に並列に接続しても良い。
このように試験信号発生部 53を一体的に C C D 21から試験信 号を読み出すには、 映像部 52および試験信号発生部 53の或る水 平走査ライン上の画素に蓄積された電荷を水平転送用シフ ト レ ジス夕 54に転送し、 このシフ ト レジス夕の電荷を順次読み出し、 読み出し用アンプ 55で増幅して出力することによって図 1 8に示 すように水平ブランキング期間中に試験信号が付加された信号 を得ることができる。 なお、 図 1 8においては、 水平方向に見て 黒から白に連続的に変化する被写体を撮像した場合に得られる 信号を示している。
本実施例においては、 試験信号の黒の部分を利用してォプチ カルブラ ッ クの黒として利用することもできる。 このように構 成することによって別にォプチカルブラ ッ クの領域を設ける必 要がなくなり、 C C Dのチップサイズを小さ くするこ とができ る。
図 1 9は本発明で用いる C C D 21の他の実施例の構成を線図的 に示すものである。 本例においては、 半導体チップ 51に映像部 52と、 水平転送用シフ ト レジスタ 54とを一体的に形成し、 さら にこの水平転送用シフ ト レジス夕の端部に白面素および黒画素 を交互に配列した試験信号発生部 59およびその白画素に電荷を 注入するための電荷注入用ァンプ 60を一体的に形成したもので ある。 このように端部に試験信号発生部 59を設けた水平転送用 シフ トレジス夕 54を読み出すことによって各水平ブランキング 期間中に試験信号が付加された信号を出力することができる。
図 20は本発明で用いる C C D 21のさらに他の実施例の構成を 示す線図である。 上述した実施例においては、 試験信号を発生 させる機能を映像部 52を形成した半導体チップ 51に一体的に形 成したが、 本例においては、 半導体チップ 51とは別個に、 水平 ブランキング期間中の所定の期間においてのみ読み出しクロッ クの周期の 2倍のパルスを発生するパルス発生器 61を設け、 こ のパルス発生器から発生されるパルスを水平転送用シフ トレジ ス夕 54に接続された電荷注入用ァンプ 62に供給する。 したがつ て、 この電荷注入用アンプからは水平ブランキング斯間中の所 定の期間に C C D駆動パルスの周期で交互に白レベルおよび黒 レベルに対応する電荷が水平転送用シフ トレジス夕 54に注入さ れ、 これらの電荷はシフ トレジスタの内部を転送され、 読み出 し甩ァンプ 55から水平ブランキング期間中に試験信号が付加さ れた信号が読み出されることになる。 試験信号をどこで混入しょう とも、 水平転送用シフ ト レ ジス 夕から出力される信号に同期した試験信号ならば本発明を実施 するためには十分である。
図 21および図 22は本発明による試験信号発生機能を有する C C D 21のさらに他の実施例の構成を示すものである。 上述した 実施例においては、 水平転送用シフ ト レジスタに交互に白レベ ルおよび黒レベルに対応する電荷を注入するこ とによつて試験 信号を発生させるように構成したが、 図 21および図 22に示した 実施例においては光学的な手法によつて試験信号を発生させる ように構成したものである。 すなわち、 図 21に示す実施例にお いては、 映像信号を発生する C C D 21を保持するパッケージ 63 内に試験信号発生用の C C D 64を設け、 この試験信号発生用 C C Dの 1 個置きの画素には遮光性のマスク 65を設け、 ミ ラー 66 を有する光源 67から放射される光をレ ンズ 68によって光学フ ァ ィバ 69の入射端に入射させ、 その出射端に設けた光出射部材 70 によつて試験信号発生用 C C D 64を一様に照明するように構成 する。 このような光出射部材 70としては、 例えば特開昭 62- 21 3 1 3号公報に記載されているようなバイアスライ トを照射するた めの光学部材を用いるこ とができる。
図 22に示す実施例においては、 C C D 21の映像信号発生部 71 に隣接してォプチカルブラ ッ ク用 C C D 72と、 試験信号発生用 C C D73とを設けたものである。 試験信号発生用 C C D73の黒 画素に対応する部分は斜線で示すように遮光性のマスク 74で被 覆するとともに試験信号発生用 C C D73を図 21に示した照明手 段と同様の照明手段によって一様に照明するように構成したも のである。 このような映像信号発生用 C C D71、 ォプチカルプ ラック用 C C D72および試験信号発生用 C C D73を連続して読 み出すことによって図 18に示すように水平ブランキング期間中 の所定の部分に試験信号が付加された信号を読み出すことがで きる。
図 23は図 21に示した実施例の変形例を示すものでる。 図 21に おいては、 試験信号発生用 C C D 64を映像信号発生用 C C D21 を保持するパッケージ 63と同一のパッケージ内に収納したが、 本例においてはこれらを完全に別体に構成する。 すなわち、 試 験信号発生甩 C C D 64を専用のパッケージ 76に収納したもので ある。 さらに、 図 23にはこれらの画像信号発生用 C C D21と、 試験信号発生用 C C D 64の駆動回路部分およびそれらから読み 出した信号の処理回路部分の構成をも示す。 基準発振器 77から 発生される基準クロッ クパルスを第 1 および第 2の C C D駆動 ゲー トアレイ 78および 79に供給し、 これらのゲー トアレイから 画像信号発生用 C C D21に対する駆動パルスと、 試験信号発生 用 C C D 64に対する駆動パルスとをそれぞれ発生させるととも に画像信号発生用 C C Dから読み出された信号をサンプリ ング する第 1 の相関二重サンプリ ング回路 80に対するサンプリ ング パルスおよび試験信号発生用 C C Dから読み出される信号をサ ンプリ ングする第 2の相関二重サンプリ ング回路 81に対するサ ンプリ ンダパルスをそれぞれ発生させる。 さ らに、 これら第 1 および第 2の相関二重サンプリ ング回路 80および 81の出力信号 を合成する ミキシング回路 82を設ける。 このようにしてミキシ ング回路 82からは図 18に示すように水平ブランキング期間の所 定の位置に試験信号が付加された信号を得ることができる。 図 24〜図 27は上述した本発明の固体撮像装置をカラーテレビ ジョ ンカメラに適用した場合の幾つかの実施例の構成を示す線 図である。
図 24の実施例においては、 三色分解光学系 90によつて分解さ れた被写体の赤、 緑および青色像をそれぞれ撮像する C C D 91 R， 91 Gおよび 91 B から読み出された信号をそれぞれの A Z D変 換回路 92R， 92Gおよび 92B でサンプリ ングして赤、 青および緑 色信号を出力するように構成されている。 実際にはこれらの C C D 91 R, 91 Gおよび 91 B と A Z D変換回路 92R, 92Gおよび 92B との間には相関二重サンプリ ング回路、 低域通過フィ ルタ、 ァ ナログ処理回路などが挿入されているが、 図面を簡単とするた めに省略する。 これらの A / D変換回路 92R， 92Gおよび 92B に 対してはサンプリ ングパルス発生器 93から発生される A D変 換用サンプリ ングパルスをそれぞれ可変遅延回路 94R， 94Gおよ び 94B を経て供給する。 各 C C D 91R, 91 Gおよび 91 B は水平ブ ラ ンキング期間中に試験信号が付加された信号を読み出すよう に構成されており、 A Z D変換回路 92R， 92Gおよび 92B の出力 側に現れるこの試験信号をそれぞれ位相制御回路 95R， 95Gおよ び 95B で抽出して上述したように処理して位相制御信号を発生 させ、 これらをそれぞれ可変遅延回路回路 94 94Gおよび 94B に制御信号として供給'して A Z D変換甩サンプリ ングパルスの 位相を最適なサンプリ ングが行われるように自動的に制御する。 このように本例においては、 各色の画像信号に対して独立して サンプリ ングパルスの位相を調整することができるように構成 されている。
図 25はカラーテレビジョ ンカメラに適用した場合の第 2の実 施例の構成を示すものである。 サンプリ ングパルスの位相の調 整はそれほど迅逮に行う必要がないので、 本例においては、 A Z D変換回路 92R， 92Gおよび 92B の出力信号を切換えスィ ッチ 96によって選択し、 この選択した信号を位相制御回路 95に供給 するようにしている。 例えば、 図 25に示すように赤色信号を取 り出すときは、 この赤色信号に含まれる試験信号を抽出して位 相制御信号を発生させ、 これを赤色信号をサンプリ ングする A Z D変換回路 92R に対する A Z D変換用サンプリ ングパルスの 位相を制御する可変遅延回路 94R に供給して赤色信号が最適の タイ ミ ングでサンプリ ングされるように A D変換用サンプリ ングパルスのタイ ミ ングを制御する。 次に、 切換えスィ ッチ 96 を切換えて緑色信号について同様の処理を行い、 緑色信号が最 適のタイ ミ ングでサンプリ ングされるように可変遅延回路 94G を制御する。 さらに、 切換えスィ ッチ 96を切換えて青色信号を 抽出し、 この青色信号が最適のタイ ミ ングでサンプリ ングが行 われるように可変遅^回路 94B を制御する。 このようにして赤、 綠および青色のすべてのチヤネルにおいて最適なタイ ミ ングで サンプリ ングが行なわれるように A / D変換用サンプリ ングパ ルスの位相を制御することができる。
上述した切換えスイ ツチ 96は自動的に切り換えても良いが、 サンプリ ングパルスの位相制御には時間的な余裕があるので手 動で切換えるようにする。 自動で切換える場合には、 図 4 につ いて説明したように、 試験信号のピーク · ツー · ピーク値の絶 対値の積分値の差が所定の限界範囲内になったこ とを検知して 切り換えたり、 予め設定した時間が経過した後に切り換えるよ うにすれば良い。
図 26は本発明の固体撮像装置をカラーテレビジョ ンカメラに 適用した場合のさ らに他の実施例を示すものである。 本例にお いては、 A Z D変換回路 92G から出力される緑色信号を位相制 御回路 95に供給して、 その中に含まれている試験信号を抽出し て位相制御信号を発生させ、 これを総ての A Z D変換回路 92R， 92Gおよび 92B に対するサンプリ ングパルスの位相を制御する 可変遅延回路 94R， 94Gおよび 94B に共通に供給する。 このよう に本例においては一つの色信号に含まれる試験信号を処理して 得られる位相制御信号によつて総ての色信号チャネルでのサン プリ ングパルスの位相を共通に制御するようにしたため、 構成 が簡単となる。 また、 これらの色信号チャネルの構成は同様で あるのでこれらのチヤネルにおける遅延時間の変動量はほぼ等 しくなるので、 このように共通に制卸しても誤差は少ない。 ま た、 本例では綠色信号から位相制御信号を作成するようにして いるので、 緑色用 C C D 91 G のみを試験信号を発生するように 構成すれば良く、 他の C C D 91 R および 91 B は通常の C C Dを 以て構成することができる。
図 27は本発明の固体撮像装置を力ラ一テレビジョ ンカメラに 適用した場合のさらに他の実施例の構成を示すものである。 本 例においては、 赤、 緑および青色信号を輝度マ ト リ ッ クス 97に 供給して所定の割合で混合して輝度信号を作成し、 この輝度信 号を位相制御回路 95に供給する。 本例ではこれらの色信号の中 に試験信号を付加しており、 これらの試験信号も所定の割合で 混合されるこ とになる。 位相制御回路 95においては、 このよう にして得られる合成試験信号を抽出して位相制御信号を作成し- これを総ての A Z D変換回路 92R， 92Gおよび 92B に対する A Z D変換用サンプリ ングパルスの位相を制御する可変遅延回路 94 R， 94Gおよび 94B に共通に供給する。
本発明は上述した実施例にのみ限定されるものではなく、 幾 多の変更や変形が可能である。
例えば、 上述した実施例においては、 試験信号は水平ブラン キング期間中に挿入するようにしたが、 画像に影響を与えない 部分としては、 例えば垂直ブランキング期間中に挿入するこ と もできる。 この場合には、 1 フィ ール ドに 1 回しか試験信号が 得られないので、 A / D変換用のサンプリ ングパルスの位相調 整に要する時間が上述した実施例の場合より も長く なるが、 こ の位相調整はそれ程迅速に行う必要がないので問題はない。 さ らに、 本発明においては、 試験信号をブラ ンキング期間中に付 加する必要はなく、 画像信号期間中に発生させるようにするこ ともできる。 例えば、 1 ライ ン分の試験信号発生用 C C Dを設 け、'試験モー ドにおいてはこの C C Dを連続して読み出すよう に構成するこ ともできる。
また、 上述した実施例においては、 遅延時間の変動要因をよ り多く含む回路で処理した後の画像信号をサンプリ ングするた めの A / D変換用サンプリ ングパルスの位栢を試験信号に基づ いて調整するようにしたが、 通常 C C Dの直後に配置される相 関二重サンプリ ング回路に対するサンプリ ングパルスの位栢を 制御することもできる。 特に、 ハイ ビジョ ン方式では、 極く僅 かなサンプリ ングタイ ミ ングのずれも大きな影響を及ぼすので- 栢関二重サンプリ ング回路に対するサンプリ ングパルスの位相 も制御するように構成するのが望ましい。
さらに、 上述した実施例においては画像信号の水平ブランキ ング期間に付加された試験信号を画素ピッチで交互に白レベル および黒レベルとなるものとしたが、 本発明においてはこれら のレベルは必ずしも白レベルおよび黒レベルと一致させる必要 はなく、 レベルの差が明確になるようなものであれば良い。 ま た、 このような試験信号が付加された信号を発生する固体撮像 素子の構成としては上述した実施例以外にも種々のものが考え られる。
産業上の利用可能性
以上のように本発明によれば、 画像信号のサンプリ ングタイ ミ ングを調整するための試験信号を画像信号に付加して発生さ せるようにしたので、 従来のように特別のパターンを描いたテ ス トチヤー トやそれを照明する照明装置やカメラを支持する三 脚などを準備する必要がないとともにこれらをセッティ ングす るための面倒な手間もなく なり、 きわめて簡単にかつ熟練を要 するこ となく正確にサンプリ ングタイ ミ ングを所望の夕ィ ミ ン グに調整することができる。
また、 このように画像信号に付加して発生させた試験信号を 処理してサンプリ ングパルスの位相を自動的に調整するように 構成した場合には、 さらに調整は簡単かつ正確となる。
さ らに、 上述した実施例のように、 試験信号を画像信号を出 力する C C Dから読み出すように構成する場合には、 試験信号 を発生させるための付加回路の構成が非常に簡単となり、 従来 の C C Dを含む固体撮像装置を僅かに設計変更するだけで実施 するこ とができる。
また、 本発明による固体撮像装置において発生させる試験信 号は、 C C Dを用いたアナ□グのテレ ビジョ ンカ メ ラにおいて、 R , G , Bの各信号間の位相を合わせる際の基準信号として使 用するこ ともできる。
さらに、 画素ずらしを行うテレ ビジョ ンカメラにおいても、 C C D以降のアナ口グ処理系におけるェンコ一ダ入力でそれぞ れの信号が適切な位相関係を以て入力されているか否かを本発 明によって発生させた試験信号を用いて容易に判断することが できる。

Claims

請 求 の .範 囲 . 撮像すべき物体の像を受け、 駆動パルスに同期して前記物 体の像を表す画像信号を発生する固体撮像素子と、
この固体撮像素子に供給される駆動パルスを発生する駆動 手段と、
前記固体撮像素子から読み出された画像信号を、 前記駆動 パルスと同期したサンプリ ングパルスによってサンプリ ング してサンプリ ングされた画像 i 号を発生するサンプリ ング手 段と、
このサンプリ ング手段に供給されるサンプリ ングパルスを 発生する手段と、
前記サンプリ ングされた画像信号を A Z D変換用サンプリ ングパルスによってディ ジタル画像信号に変換する A / D変 換手段と、
この A Z D変換手段に供給される A Z D変換用サンプリ ン グパルスを発生する手段と、
前記駆動パルスと同期され、 順次の画素の間でレベルが交 互に変化する試験信号を発生する手段と、
この試験信号を処理して前記サンプリ ングパルスの位相と、 前記 A / D変換用サンプリ ングパルスの位相とを相対的に制 御する制御手段とを具える固体撮像装置。 . 前記試験信号を固体撮像素子の出力信号の水平ブラ ンキン グ期間中に発生するように前記試験信号発生手段を構成し、 この試験信号を前記固体撮像素子から読み出された画像信号 と同様に前記サンプリ ング手段によってサンプリ ングするよ うに構成したことを特徴とする請求の範囲第 1 項記載の固体 撮像装置。 . 前記試験信号を固体撮像素子の出力信号の垂直ブランキン グ期間中に発生させるように前記試験信号発生手段を構成し、 この試験信号を前記固体撮像素子から読み出された画像信号 と同様に前記サンプリ ング手段によってサンプリ ングするよ うに構成したこ とを特徴とする請求の範囲第 1 項記載の固体 撮像装置。 . 前記試験信号を前記 A Z D変換手段によって変換したディ ジタル試験信号を前記制御手段に供給し、 この制御手段には、 ディ ジタル試験信号を処理して前記 A / D変換用サンプリ ン グパルスの位相を自動的に調整する自動位相調整手段を設け たことを特徴とする請求の範囲第 3項記載の固体撮像装置。
. 前記自動位相調整手段を、 前記ディ ジタル試験信号の順次 の差の絶対値を求め、 この絶対値を試験信号の揷入期間中に 積算して積算値を求め、 順次の試験信号揷入期間中の積算値 の差に基づいてサンプリ ングパルスの位相を自動的に制御す るように構成したことを特徴とする請求の範囲第 4項記載の 固体撮像装置。 . 前記自動位相調整手段を、 前記積算値が最大となるように 前記 A Z D変換用サンプリ ングパルスの位相を自動的に調整 するように構成したことを特徵とする請求の範囲第 5項記載 の固体撮像装置。 . 前記試験信号を前記 A Z D変換手段によって変換したディ ジ夕ル試験信号を前記制御手段に供給し、 この制御手段には、 ディ ジ夕ル試験信号を演算処理するコンピュー夕を設けたこ とを特徴とする請求の範囲第 4項記載の固体撮像装置。 . 前記試験信号を前記 A / D変換手段によって変換したディ ジタル試験信号を前記制御手段に供給し、 この制御手段には、 ディ ジタル試験信号の波形を表示するロジッ クアナライザと、 このロジッ クアナライザ上に表示される試験信号の波形を観 察しながら A/D変換用サンプリ ングパルスの位相を手動的 に調整する位相調整器とを設けたこ とを特徴とする請求の範 囲第 3項記載の固体撮像装置。
9. 前記試験信号を前記 AZD変換手段によって変換したディ ジタル試験信号を前記制御手段に供給し、 この制御手段には- ディ ジタル試験信号をアナ口グ試験信号に変換する D/A変 換器と、 この DZA変換器によって変換されたアナログ試験 信号の波形を表示するォッ シロスコープと、 このォッ シロス コープ上に表示される試験信号の波形を観察しながら AZD 変換用サンプリ ングパルスの位相を手動的に諷整する位相調 整器とを設けたこ とを特徴とする請求の範囲第 3項記載の固 体撮像装置。
10. 前記自動位相調整手段を、 前記試験信号をサンプリ ングす るための AZD変換回路に入力される試験信号の位相と、 前 記サンプリ ングパルスの位相とを比較し、 この比較結果に基 づいてサンプリ ングパルスの位相を自動的に制御するように 構成したこ とを特徴とする請求の範囲第 3項記載の固体撮像
11. 前記自動位相制御手段に、 前記 AZD変換用サンプリ ング パルスの周波数を 1/2 に分周する周波数分周器と、 この周波 数分周器によって分周された A Z D変換用サンプリ ングバル スの位相と、 前記 AZD変換手段に入力される試験信号の位 相とを比較するディ ジ夕ル位相比較器と、 このディ ジ夕ル位 相比較器の出力信号によって前記サンプリ ングパルスの位栢 を調整して前記 AZD変換用サンプリ ングパルスを生成する 可変遅延回路とを設けたことを特徴とする請求の範囲第 9項 記載の固体撮像装 。
12. 前記自動位栢制御手段に、 前記 AZD変換手段に入力され る試験信号の周波数を 2倍する周波数遲倍器と、 この周波数 遲倍器によって遲倍された試験信号の位相と、 前記 AZD変 換用サンプリ ングパルスの位相とを比較するディ ジタル位相 比較器と、 このディ ジタル位相比較器の出力信号によって前 記サンプリ ングパルスの位相を調整して前記 A ZD変換甩サ ンプリ ングパルスを生成する可変遅延回路とを設けたことを 特徴とする請求の範囲第 9項記載の固体撮像装置。
13. 前記自動位相制御手段に、 前記 AZD変換手段に入力され る試験信号の位相と、 前記 A ZD変換甩サンプリ ングパルス の位相とを比較するディ ジタル位相比較器と、 このディ ジ夕 ル位相比較器の出力信号によって制御されて、 前記 A/D変 換用サンプリ ングパルスを生成する電圧制御発振器とを設け たことを特徴とする請求の範囲第 9項記載の固体撮像装置。
14. 前記自動位相制御手段に、 前記 AZD変換用サンプリ ング パルスの周波数を 1/2 に分周する周波数分周器と、 この周波 数分周器から出力される信号と、 前記 AZD変換手段に入力 される試験信号とを乗算する乗算器と、 この乗算器の出力信 号によって制御される電圧制御発振器とを設けたこ とを特徵 とする請求の範囲第 9項記載の固体撮像装置。
15. 前記自動位相制御手段に、 前記 AZD変換用サンプリ ング パルスが A ZD変換手段に与えられてから実際に A ZD変換 が行われるまでの遅延時間を補償する微調整用遅延回路を設 けたことを特徴とする請求の範囲第 10, 11， 12および 13の何 れかに記載の固体撮像装置。
16. 前記試験信号発生手段を前記固体撮像素子内に組み込み、 固体撮像素子を読み取るこ とによつて前記試験信号を得るよ うに構成したことを特徴とする請求の範囲第 1項記載の固体 撮像装置。
17. 前記試験信号を発生する回路を前記固体撮像素子とは別個 に設け、 この試験信号発生回路を前記固体撮像素子の駆動信 号に同期して駆動することによつて試験信号を発生させるよ う構成したことを特徴とする請求の範囲第 1項記載の固体撮 像装置。
18. 前記被写体像を複数の色の像に分解する色分解光学系を設 け、 これら複数の色の被写体像をそれぞれ受光する複数の固 体撮像素子を設け、 これら複数の固体撮像素子から画像信号 をそれぞれサンプリ ングした後、 A Z D変換手段によってデ ィ ジタル画像信号に変換する複数の信号処理チヤネルを設け、 これらの信号処チャネルの各々 に、 前記サンプリ ングパルス に対する A Z D変換用サンプリ ングパルスの位栢を制御する 位相制御手段を設けたことを特徴とする請求の範囲第 1項記 載の固体撮像装置。
19. 前記被写体像を複数の色の像に分解する色分解光学系を設 け、 これら複数の色の被写体像をそれぞれ受光する複数の固 体撮像素子を設け、 これら複数の固体撮像素子から画像信号 をそれぞれサンプリ ングした後、 A Z D変換手段によってデ ィ ジタル画像信号に変換する複数の信号処理チヤネルを設け. これら複数の信号処理チャネルに対して、 前記サンプリ ング パルスに対する A Z D変換用サンプリ ングパルスの位相を制 御する位相制御手段を共通に設けたこ とを特徴とする請求の 範囲第 1 項記載の固体撮像装置。
20. 固体撮像装置に使用される固体撮像素子において、 被写体 像を受けてその画像信号を発生する映像部と、 この映像部で 発生された電荷を転送して画像信号を出力する転送部と、 前 記画像信号と同期して画素毎にレベルが交互に変化し、 画像 信号のサンプリ ングタイ ミ ングを調整するための試験信号を 発生する試験信号発生部とを同一の半導体チップに一体的に 形成するか同一のパッケージ内に一体的に形成し、 これら映 像部、 転送部および試験信号発生部を共通の駆動パルスによ つて読み出すように構成したこ とを特徴とする固体撮像素子。
21. 前記試験信号発生部を、 前記映像部と隣接するように設け たこ とを特徴とする請求の範囲第 18項記載の固体撮像素子。
22. 前記試験信号発生部を、 前記転送部と隣接するように設け たことを特徵とする請求の範囲第 18項記載の固体撮像素子。
23. 前記映像部および転送部を同一の半導体チップ内に設け、 前記試験信号発生部を他の半導体チップに形成し、 これら第 1 および第 2の半導体チップを同一のパッケージ内に収納し たことを特徵とする請求の範囲第 18項記載の固体撮像素子。
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