JP2009272934A

JP2009272934A - Ｃｃｄ撮像装置

Info

Publication number: JP2009272934A
Application number: JP2008122332A
Authority: JP
Inventors: Kiyotaka Kogo; 清孝向後
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2008-05-08
Filing date: 2008-05-08
Publication date: 2009-11-19

Abstract

【課題】２相読出ＨＤＴＶ―ＥＭＣＣＤの各２相の信号レベルの状態を同時に比較して把握し、不具合が発生した箇所の調査を容易にする。
【解決手段】２相読出しの電子増倍型ＣＣＤ撮像素子と映像信号処理回路とを有するＣＣＤ撮像装置において、上下２分割や上下８分割や水平８分割他の所定の映像部分を単相映像信号に切替える。即ち、２相読出しの電子増倍型ＣＣＤ撮像素子と映像信号処理部とを有するＣＣＤ撮像装置において、上記映像信号処理部は、同期信号とクロック信号に基づいて映像信号の出力するチャネルを切替える切替手段と、上記切替手段によって出力信号の順序を切替える論理回路と、上記論理回路をユーザの指示に従って制御し、上下２分割や上下８分割や水平８分割の映像に表示画像を切替えるＣＰＵを備えた。
【選択図】図１５

Description

本発明は、ＣＣＤ撮像装置に関わり、特に２相読出し電子増倍型ＣＣＤ（ Electron Multiplying Charge Coupled Device ）を撮像素子に用いた撮像装置の映像信号の処理に関するものである。

一般に、ＣＣＤ（ Charge Coupled Device ）を撮像素子に用いた撮像装置（以降、ＣＣＤカメラと称する）は、映像出力に必要な駆動パルス系（水平駆動パルス、垂直駆動パルス）を同期させるための基準となるクロック（以下、マスタクロック）で、ＣＣＤ出力信号の読出しを行っている。従来型カメラでは、このマスタクロック１周期間毎に１画素分の信号データを出力している。
また、ＳＤＴＶ（ Standard Definition TeleVision ）カメラのマスタクロック周波数は、２２［ MHz ］未満であり、ＨＤＴＶ（ High Definition TeleVision ）カメラのマスタクロック周波数は、７４［ MHz ］未満であり、２相読出しのＨＤＴＶカメラのマスタクロック周波数は、３７［ MHz ］未満である。

次に、ＣＣＤには、ＩＴ（ Interline Tranfer ）−ＣＣＤ、ＦＩＴ−ＣＣＤ（ Frame Interline Tranfer ）、ＥＭ−ＣＣＤ（ Electron Multiplying Charge Coupled Device ）等がある。
ＩＴ−ＣＣＤは、受光部、垂直転送部、水平転送部、及び電圧変換部で構成されている。また、ＦＩＴ−ＣＣＤは、受光部、垂直転送部、蓄積部、水平転送部、及び電圧変換部で構成されている。また、ＥＭ−ＣＣＤは、受光部、垂直転送部、蓄積部、水平転送部、電子増倍部、及び電圧変換部で構成されている。

ＥＭ−ＣＣＤは、この電子増倍部に１０〜２５Ｖ程度の電圧を印加している。このため、このようなＥＭ−ＣＣＤを撮像素子として用いた撮像装置を、電子増倍型撮像装置と呼ぶ。
なお、ＥＭ−ＣＣＤを用いたＨＤＴＶカメラ（ＨＤＴＶ―ＥＭＣＣＤカメラ）では、水平転送部と電子増倍部と電圧変換部は２相で駆動され、その駆動クロック周波数は３７［ MHz ］未満である。

撮像装置において、ＣＣＤの出力は、雑音を除去するＣＤＳ（ Correlated Double Sampling ）部、暗電流補正部、利得可変増幅（ Automatic Gain Control ）部（以下、ＡＧＣ部と称する）、及びアナログ信号をデジタル映像信号Ｖｉに変換するＡＤＣ（ Analog Digital Converter ）部を内蔵したＦＥＰ（ Front End Processor ）経由で映像信号処理部に入力され、ＳＤＩ（ Serial Digital Interface ）から出力される。

２相読出しの電子増倍型ＣＣＤを用いた２相のＨＤＴＶ―ＥＭＣＣＤカメラ等では、映像信号処理部においてＣＣＤの出力の２相信号を１相に合成する。この合成モードを２チャンネル合成出力モードという。
エクステンダ付きズームレンズと色分解プリズムを用いた３ＣＣＤカメラは、各色で異なる垂直シェーディングが発生する。
また、ＥＭ−ＣＣＤ、ＦＩＴ−ＣＣＤ等の蓄積部を備えたＣＣＤは、画面上端に垂直シェーディングが発生し易く、ＨＤＴＶカメラでは、更に左端に強い水平シェーディングが発生し易い。
なお、２相以上の読出しの電子増倍型ＣＣＤは、例えば、特許文献１に記載がある。

特許第３８６８８８５号公報

映像信号処理部から出力される、従来の２相読出しの出力映像信号（２ｃｈ合成出力モードの映像信号）に、何らかの不具合が発生した場合には、信号系統が２相読出し型であるため、従来型の１相読出し型のカメラよりも相数が多い分だけ煩雑になり、不具合箇所の調査が困難になる。また、ＨＤＴＶ―ＥＭＣＣＤカメラの性能評価を行う際、通常の２相合成した映像だけでは、各２相の信号レベルの状態が不明瞭となり、状態を把握することができない問題がある。
本発明は、上記のような問題に鑑み、２相読出ＨＤＴＶ―ＥＭＣＣＤカメラ特有の２相の信号の比較による状態把握、及び不具合箇所の調査を容易にすることが可能なＣＣＤ撮像装置を提供することを目的とする。

上記の目的を達成するために、本発明のＣＣＤ撮像装置は、２相読出しの電子増倍型ＣＣＤ撮像素子と映像信号処理回路とを有するＣＣＤ撮像装置において、上下２分割や上下８分割や水平８分割他の所定の映像部分を単相映像信号に切替える映像信号処理回路を有するものである。

即ち、本発明のＣＣＤ撮像装置は、２相読出しの電子増倍型ＣＣＤ撮像素子と映像信号処理部とを有するＣＣＤ撮像装置において、上記映像信号処理部は、同期信号とクロック信号に基づいて映像信号の出力するチャネルを切替える切替手段と、上記切替手段によって出力信号の順序を切替える論理回路と、上記論理回路をユーザの指示に従って制御し、上下２分割や上下８分割や水平８分割の映像に表示画像を切替えるＣＰＵを備えたものである。

本発明によれば、２相読出しＨＤＴＶ―ＥＭＣＣＤカメラ特有の２相の信号の比較による状態把握や不具合発生した箇所の調査が容易になる。

以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、各図において、共通な機能を有する構成要素には同一の参照番号を付し、説明の重複を避け、できるだけ説明を省略する。

図１によって、本発明のＣＣＤ撮像装置の映像信号処理部に使用する同期信号とクロックについて説明する。図１は、本発明のＣＣＤ撮像装置の映像信号処理部（後述）で使用する信号のタイミングチャートの一実施例を説明するための図である。１はＣＣＤ撮像装置に使用する周波数７４［ MHz ］のマスタークロック、２はチャネル１（ｃｈ１）読出し用の周波数３７［ MHz ］のｃｈ１クロック、３はｃｈ１データ信号、４はチャネル２（ｃｈ２）読出し用の周波数３７［ MHz ］のｃｈ２クロック、５はｃｈ２データ信号、６はｃｈ１データ信号３とｃｈ２データ信号５を合成した合成信号中のｃｈ１データ信号、７はｃｈ１データ信号３とｃｈ２データ信号５を合成した合成信号中のｃｈ２データ信号、８は水平ワイプ信号である。水平ワイプ信号８の周期は１／２Ｖ（Ｖ：垂直同期信号の周期＝７５０Ｈ）である。

図１において、周波数が７４［ MHz ］のマスタークロック１は、同期をとる上で最も基準となるクロック信号であり、ＣＣＤ撮像装置の内部の垂直転送駆動部（後述）のクロック発生部から出力され、本発明のＣＣＤ撮像装置を駆動させている。また、ｃｈ１クロック２とｃｈ２クロック４は、マスタークロック１をもとに、映像信号処理部にて生成する。
生成されたｃｈ１の読出し用であるｃｈ１クロック２の立上りに同期して、ｃｈ１データ信号３が読み出される。同様に、生成されたｃｈ２の読出し用のｃｈ２クロック４の立上りに同期して、ｃｈ２データ信号５が読み出される。
尚、マスタークロック１を垂直転送駆動部が発生するクロック信号と同期させて映像信号処理部で別に生成しても良い。

図１に示すＨＤＴＶ―ＥＭＣＣＤ信号合成タイミングを使って、通常の２ｃｈ合成出力モードの場合における、画質モードの切り替えを行う場合の論理動作を、図２(a) と図２(b) に示す映像信号処理部内の一部のブロック図で説明する。図２は、本発明の一実施例の映像信号処理部を構成するＦＰＧＡ（ Field Programmable Gate Array ）の論理回路図の一部の構成を示すブロック図である。

図２(a) において、Ｄ−ＦＦ（ Flip Flop ）レジスタ１４には、マスタークロック１が入力用クロックとして入力し、出力信号（ Q ）を反転した信号（ Q_N ）をそのまま入力データ信号（ D ）２としている。そして、この入力データ信号２が、ｃｈ１の読出し用のｃｈ１クロック２である。また、出力信号（ Q ）をｃｈ２の読出し用のｃｈ２クロック４としている。
即ち、ｃｈ１クロック２とｃｈ２クロック４は、互いに逆位相の関係の出力信号である。

次に図２(b) において、映像信号出力のｃｈ切替えは、セレクタ１６により決定される。セレクタ１６は、セレクタ１６の決定要素であるＤ−ＦＦ（ Flip Flop ）レジスタ１５の出力信号１３が‘ＨＩ’のとき、入力されるｃｈ１データ信号９の値が選択され、出力信号１３が‘ＬＯ’のとき、入力されるｃｈ２データ信号１０が選択され、セレクタ１６の出力信号１１として出力される。

通常の２ｃｈ合成出力モードの場合には、Ｄ−ＦＦレジスタ１５は、その入力データ信号として３７［ MHz ］クロック１２が入力され、１フレーム全期間（１Ｖ：垂直同期信号の周期＝７５０Ｈ、１Ｈ：水平同期信号の周期）ともＳｅｔ、Ｒｅｓｅｔが共に‘ＬＯ’となり、３７［ MHz ］クロック１２がそのまま出力される。この出力信号がｃｈ切替えを行うセレクタ１６の決定要素である出力信号１３となるため、セレクタ１６では、３７［ MHz ］クロック１２に同期して、ｃｈ１データ信号９とｃｈ２データ信号１０が交互に出力信号１１として読み出される。

水平ワイプ（Ｖ−Ｓｐｌｉｔ）モードの場合には、１フレーム期間のうち０Ｈ〜３５９Ｈでは、Ｓｅｔが‘ＨＩ’、Ｒｅｓｅｔが‘ＬＯ’となり、Ｄ−ＦＦレジスタ１５は、出力信号１３が‘ＨＩ’となり、セレクタ１６でｃｈ１データ信号９が出力１１に選択され、３６０Ｈ〜７４９Ｈでは、Ｓｅｔが‘ＬＯ’、Ｒｅｓｅｔが ‘ＨＩ’となり、Ｄ−ＦＦレジスタ１５の出力信号１３が‘ＬＯ’となり、セレクタ１６でｃｈ２データ信号１０が出力信号１１に選択される。

また、単一ｃｈ出力モードの場合には、ｃｈ１のとき、１フレーム全期間（１Ｖ：０Ｈ〜７４９Ｈ）Ｓｅｔが‘ＨＩ’、Ｒｅｓｅｔが‘ＬＯ’となり、Ｄ−ＦＦレジスタ１５の出力１３が‘ＨＩ’となり、セレクタ１６でｃｈ１データ信号の値９が出力１１に選択され、ｃｈ２のとき、１フレーム全期間（１Ｖ：０Ｈ〜７４９Ｈ）Ｓｅｔが‘ＬＯ’、Ｒｅｓｅｔが‘ＨＩ’となり、Ｄ−ＦＦレジスタ１５の出力１３が‘ＬＯ’となり、セレクタ１６でｃｈ２データ信号の値１０が出力１１に選択される。

次に、図３は、画面分割は、Ｈ−Ｓｐｌｉｔ（水平８分割）の場合の映像信号処理部について説明するための図である。また図４は、Ｖ−Ｓｐｌｉｔ（垂直８分割）の場合の映像信号処理部について説明するための図である。図３及び図４は、本発明の一実施例の映像信号処理部を構成するＦＰＧＡ（ Field Programmable Gate Array ）の論理回路図の一部の構成を示すブロック図である。
図３において、Ｈカウンタ２１にはマスタクロック１がクロック（ CK ）入力信号として入力し、ＶＤ信号（ VD-EN ）がＳＣＬＡ（ Set Clear ）入力信号として入力し、ｃｈ１クロック１とｃｈ２クロックがＥｎａｂｌｅ（ Load ）端子（ EN 端子）に入力する。そして、そのＨカウンタ２１の出力２３を、８個の定数（画面分割における境界線の位置を決定する座標）部２７ｈ−１〜２７ｈ−８と８個のコンパレータ（比較器）２８ｈ−１〜２８ｈ−８に通して出力させたものをシリアル信号ｓｈ１〜ｓｈ８とする。

同様に、図４において、Ｖカウンタ２４の出力２６を、８個の定数（画面分割における境界線の位置を決定する座標）部２７ｖとコンパレータ（比較器）２８ｖに通して出力させたものをシリアル信号ｓｖ１〜ｓｖ８とする。
但し、定数部２７ｈ及び２７ｖについては、定数のパラメータを変更することにより、画面上の水平及び垂直方向の単相信号の境界線（ｃｈ１とｃｈ２の変わり目）の位置を、任意で変えることができる。また、処理回路を構成する定数部２７ｈ及び２７ｖとコンパレータ（比較器）２８ｈと２８ｖの数を変えることで、単相信号の境界線の個数も変えることが可能となる。
従って、画面分割で、シェーディングが発生している領域と、それ以外の領域との切り分けが可能である。

図５において、シリアル信号ｓｈ１〜ｓｈ８、ｓｖ１〜ｓｖ８とＨ，Ｖそれぞれの分割表示を行う領域との論理関係を真理値表で表したものがテーブル２９である。また図６は、図５のテーブル２９の関係が成立するように、映像信号処理部の論理回路３０に、シリアル信号ａ１〜ａ８（例えば、Ｈの場合にはシリアル信号ｓｈ１〜ｓｈ８、Ｖの場合にはシリアル信号ｓｖ１〜ｓｖ８）を入力させて、ｃｈ１を表示する領域を映像信号に出力させるためのＳｅｔ出力信号３１と、ｃｈ２を表示する領域を映像信号に出力させるＲｅｓｅｔ出力信号３２と、図２(b) のＤ−ＦＦレジスタ１５との構成を示した図である。図２(b) のＳｅｔ信号とＲｅｓｅｔ信号が図５の真理値表に従って図６論理回路３０が構成されて、Ｄ−ＦＦレジスタ１５のＳｅｔ信号入力及びＲｅｓｅｔ信号入力となる。図６もまた、本発明の一実施例の映像信号処理部を構成するＦＰＧＡ（ Field Programmable Gate Array ）の論理回路図の一部の構成を示すブロック図である。

図７は、本発明の２相ＣＣＤ撮像装置の画像モード切替処理動作の一実施例を説明するためのフローチャートである。なお、特に記載が無い場合には、本処理動作は、後述する、本発明のＣＣＤ撮像装置のＣＰＵ（ Central Processing Unit ）がＣＣＤ撮像装置を制御して行う。
２相ＣＣＤ撮像装置が動作を開始した場合、ステップｆ１では、ＣＰＵの制御によって映像信号処理部は、ＣＣＤ撮像装置を２ｃｈ合成出力モードに設定し、処理をステップｆ２に移行する。
そして、ステップｆ２では、２相ＣＣＤの性能評価や映像に不具合が生じたか否かを判定する。２相ＣＣＤの性能評価や映像に不具合が生じた場合には、ステップｆ３に処理を移行し、否の場合にはステップｆ１に処理を戻す。
ステップｆ３では、画質切替えを行う。

ステップｆ３においては、ユーザの指示を待ち、ユーザが単一ｃｈ出力モードを選択した場合には、ステップｆ４に処理を移行し、画面分割モードを選択した場合には、ステップｆ１０に処理を移行し、Ｖ−Ｓｐｌｉｔモードを選択した場合には、ステップｆ７に処理を移行する。

ステップｆ４では、ＣＰＵの制御によって映像信号処理部は、２相ＣＣＤ撮像装置を単一ｃｈ出力モードに切替えステップｆ５に処理を移行する。
ステップｆ５では、ステップｆ４の処理によって画質が切替わっているので、ユーザは、いずれかのｃｈに不具合が生じているかの切分けを行う。
次のステップｆ６では、ユーザは、該当するｃｈ側の不具合対策や補正を行い、ステップｆ１に処理を戻す。この切替えた画面分割モードによって、確認がし易いためユーザのｃｈ不具合対策や補正の作業が容易になる。

同様に、ステップｆ７では、ＣＰＵの制御によって映像信号処理部は、２相ＣＣＤ撮像装置を水平ワイプモードに切替え、ステップｆ８に処理を移行する。
ステップｆ８では、ユーザは、２相ＣＣＤ撮像装置の電子増幅度を比較するために、２相の信号レベルを同時に比較する。２相の信号レベルが一致している場合には不具合や異常がないのでステップｆ１に処理を戻し、一致していない場合にはステップｆ９に処理を進める。
ステップｆ９では、ユーザは、両者のレベル差をＡＧＣ（ Auto Gain Control ）機能を用いて補正し、ステップｆ１に処理を戻す。
なお、２相ＣＣＤ撮像装置にＡＧＣ機能が装備されていなければ、ユーザの手動によって調整する。この切替えた画面分割モードによって、確認がし易いためユーザのＡＧＣ補正の作業が容易になる。

また、画面上にシェーディングが発生したとき、画面を分割させて表示させた方がシェーディングを調整し易い。このため、ステップｆ１０では、ユーザの選択により、画面左端に水平シェーディングが生じた場合には、水平８分割を行い、画面上端に垂直シェーディングが生じた場合には、垂直８分割を行う。この２通りの画面分割モードの表示に切替えて、ステップｆ１１に進む。
ステップｆ１１では、ユーザは、シェーディング補正を行い、ステップｆ１に処理を戻す。この切替えた画面分割モードによって、確認がし易いためユーザのシェーディング補正作業が容易になる。

図１３は、本発明の画面分割の表示を実現させるための図６の論理回路３０の一実施例を示す図である。図１３の回路は、単相信号を、画面上で均等に８分割させて、ｃｈ１と、ｃｈ２とを交互に出力させる基本ゲートを組合わせた回路構成である。
図１３(a) 及び図１３(b) において、入力ａ１〜ａ８には、図６で述べたようにシリアル信号ｓｈ１〜ｓｈ８若しくはｓｖ１〜ｓｖ８がそれぞれ入力する。そして、図１３(a) では、その論理回路の構成によって出力信号ｂ１、ｂ１’、ｂ２、ｂ２’、ｂ３、ｂ３’、ａ２’、ａ４’をそれぞれ出力し、図１３(b) では、更に、図１３(a) の出力信号のｂ１、ｂ１’、ｂ２、ｂ２’、ｂ３、ｂ３’がそれぞれ入力し、その論理回路の構成によって出力信号ａ１”、ａ２”、ａ３”、ａ４”をそれぞれ出力する。更に、図１３(c) では、信号ａ１’、ａ２’、ａ３’、ａ４’、ｂ１、ｂ１’、ｂ３、ｂ３’がそれぞれ入力し、図６のＲｅｓｅｔ入力信号３２を出力する。また、図１３(d) では、信号ａ１”、ａ２”、ａ３”、ａ４”がそれぞれ入力し、図６のＳｅｔ入力信号３１を出力する。

図１４は、本発明のＣＣＤ撮像装置の性能を評価する場合の測定システムの一実施例の構成を示すブロック図である。また図１５は、本発明のマルチＳＤＩモニタの出力表示画面の一実施例を説明するための図である。３５はマルチＳＤＩ出力モニタ、３６はモニタ、３７はＨＤＴＶ―ＥＭＣＣＤカメラ、３８はＨＤＴＶ―ＥＭＣＣＤカメラ３７のエクステンダ付きズームレンズ、３９は白い被写体である。また、４０は、水平ワイプ（Ｖ−Ｓｐｌｉｔ）モードの場合のマルチＳＤＩ出力モニタ３５の表示画面、４１は水平８分割モードの場合のマルチＳＤＩ出力モニタ３５の表示画面、４２は垂直８分割モードの場合のマルチＳＤＩ出力モニタ３５の表示画面である。マルチＳＤＩ出力モニタ３５は、ＳＤＩ信号の波形と信号品質を測定するための波形モニタである。また、モニタ３５は、映像品質を目視視認するためのピクチャモニタである。
図１４は、レンズ３８を取付けたＨＤＴＶ―ＥＭＣＣＤカメラが、白色の被写体３９を撮像し、撮像した映像信号を、７５Ω同軸ケーブルでモニタ３６とマルチＳＤＩ出力モニタ３５に出力する測定系を示したものである。
また図１５(a) は、水平ワイプ（Ｖ−Ｓｐｌｉｔ）モードにした時のマルチＳＤＩ出力モニタ３５に表示される画面の様子を表し、図１５(b) は、水平８分割モードにした時のマルチＳＤＩ出力モニタ３５に表示される画面の様子を表し、図１５(c) は、垂直８分割モードにした時のマルチＳＤＩ出力モニタ３５に表示される画面の様子を表したものである。

本発明のＣＣＤ撮像装置の画像モード切替えと、切替えた場合のマルチＳＤＩ出力モニタ３５に表示される画面の一実施例を説明を図８〜図１２、及び、図１４と図１５によって説明する。

まず、図８〜図１２によって、本発明のモニタ上の画面状態の一実施例を説明する。図８〜図１２は、本発明のＨＤＴＶ―ＥＭＣＣＤ画像モード切替えにおけるマルチＳＤＩ出力モニタ（後述）上に出力される画面の状態の一実施例を説明するための図である。
各画質の状態について説明する。

図８は、２ｃｈ合成出力モードの場合の画面状態の本発明の一実施例を説明するための図である。
２ｃｈ合成出力モードは、本発明のＣＣＤ撮像装置では、通常の映像を出力する状態で１フレーム全期間（１Ｖ＝７５０Ｈ：０Ｈ〜７４９Ｈ）３７［ MHz ］クロック１２に同期させたｃｈ１の信号データ３、ｃｈ２の信号データ５が７４［ MHz ］マスタークロック１（図１参照）に同期して交互に読み出され、映像信号に図８に示すような画面１７として出力される。
図８において、画面１７内の数字１、２、３、４、５〜１２７９、１２８０が表記された升目は、１水平（１Ｈ）ライン（ line ）中の画素を表す。即ち、画面１７は、１２８０画素の水平ラインが７２０ライン（１２８０×７２０画素）で構成される。そして、奇数番号１、３、５〜１２７９の画素がｃｈ１から順番に出力される映像信号に基づき、偶数番号２、４〜１２８０の画素がｃｈ２から順番に出力される映像信号に基づいている。以降、図９〜図１２においても、画面中の升目内の数字は同様である。

図９は、水平ワイプ（Ｖ−Ｓｐｌｉｔ）モードの場合の画面状態の本発明の一実施例を説明するための図である。
本発明のＣＣＤ撮像装置では、２相信号を合成した映像を出力するに当たって、各ｃｈの信号レベルのバランスが取れていることが要求される。これより、両者の信号レベルを同時に比較が可能な水平ワイプ（Ｖ−Ｓｐｌｉｔ）モードを創出した。
図９において、画面１８の上側（０Ｈ〜３５９Ｈ）ではｃｈ１が選択され、ｃｈ１の信号データ３（図１参照）のみを映像信号として出力し、画面下側（３６０Ｈ〜７４９Ｈ：そのうち７２０Ｈ〜７４９Ｈは垂直ブランキング期間）ではｃｈ２が選択され、ｃｈ２の信号データ５のみを出力させる。従って、有効映像期間は１Ｖにつき７２０Ｈであるから、画面の上半分にｃｈ１、画面の下半分にｃｈ２の単一ｃｈ映像の両方が同時に映像信号として出力され、図９に示すような画面１８になる。

図１０は、単一ｃｈ出力モードの場合の画面状態の本発明の一実施例を説明するための図である。
本発明のＣＣＤ撮像装置では、映像出力に不具合が生じた際、片側のｃｈに発生している原因の箇所を見つけ易くするため、単一ｃｈ出力モード（ｃｈ１若しくはｃｈ２の信号のみ出力させる）へ映像を切り替ええられるようにしたものである。
１Ｖ全期間、片方のｃｈの信号データのみを映像信号として出力され、セレクタ１６でｃｈ１若しくはｃｈ２に切替えが可能であり、図１０(a) のようにｃｈ１だけの画面１９、若しくは図１０(b) のようにｃｈ２だけの画面２０となる。

図１１は、水平８分割モードの場合の画面状態の本発明の一実施例を説明するための図である。
本発明のＣＣＤ撮像装置では、画面左端に水平シェーディングが発生した時に、マルチＳＤＩ出力モニタで水平方向に映像信号を出力させた際、水平シェーディング調整を容易にするため、図１１に示すような水平８分割モードの画面３３を表示するようにしたものである。
図１１に示すように、左右に８分割し、１６０画素毎に、ｃｈ１とｃｈ２の単相映像信号をセレクタ１６で切替えて、片方のｃｈの信号データのみを映像信号として、交互に出力させる。

図１２は、垂直８分割モードの場合の画面状態の本発明の一実施例を説明するための図である。
ＥＭＣＣＤ等のＦＩＴ−ＣＣＤを用いたＣＣＤ撮像装置では、垂直シェーディングが発生し易く、画面上端に図１１と同様に、図１２に示すような垂直８分割モードの画面３４を表示するようにしたものである。
図１２に示すように、上下に８分割し、走査線９０本毎に、ｃｈ１とｃｈ２の単相映像信号をセレクタ１６で切替えて、片方のｃｈの信号データのみを映像信号として、交互に出力させる。

次に、本発明の、画像を切替えた場合のマルチＳＤＩ出力モニタ３５に表示される画面の一実施例を説明を図１４と図１５によって説明する。
図１４のＣＣＤ撮像装置において、ＨＤＴＶ―ＥＭＣＣＤの性能を評価する場合には、マルチＳＤＩ出力モニタ３５に表示される信号レベルを一定で、且つ明確にするために、ＨＤＴＶ―ＥＭＣＣＤカメラ３７の撮像領域全体が白になるように、白い被写体３９をＨＤＴＶ―ＥＭＣＣＤカメラ３７のエクステンダ付きズームレンズ３８をズームさせた状態で撮像する。白い被写体３９を撮像したＨＤＴＶ―ＥＭＣＣＤカメラ３７は、撮像した映像をモニタ３６に出力すると共に、マルチＳＤＩ出力モニタ３５に垂直方向に出力する。

この時、図９の水平ワイプ（Ｖ−Ｓｐｌｉｔ）モード１８に切替えることで、図１５(a) に示すように、マルチＳＤＩ出力モニタ３５の表示画面４０の、左側にチャネル１（ｃｈ１）、右側にチャネル２（ｃｈ２）の信号レベルが同時に表示され、上下の時間的タイミングは、横軸の時間方向で同期しているため、２相（ｃｈ１とｃｈ２）の信号レベルの比較検討が可能となる。
ここで、２相の信号レベル間にレベル差が見られる場合、手動で一方のｃｈ側の信号レベルを、他方のそれに一致させるように、利得を調整できる。また好ましくは、ＨＤＴＶ―ＥＭＣＣＤカメラ３７にＡＧＣ機能を備えていれば、ＡＧＣ機能を用いて調整する。

この状態で、映像信号に水平シェーディングが発生した場合において、マルチＳＤＩ出力モニタ３５を、水平方向に出力させて、図１５(b) に示すように、画面分割（水平８分割）モード４１に切り替えることにより、ｃｈ１とｃｈ２が分割された状態で交互に信号レベルが表示される。これより、画面左端に水平シェーディングが生じている部分と、それ以外の同じｃｈの信号レベル差が、定量的に捕らえることが可能である。同様にして、マルチＳＤＩ出力モニタ３５で垂直方向に出力させて、図１５(c) に示すように、画面分割（垂直８分割）モード４２に切り替えることにより、ｃｈ１とｃｈ２が分割された状態で交互に信号レベルが表示される。
これより、画面上端に垂直シェーディングが生じている部分と、それ以外の同じｃｈの信号レベル差が、定量的に捕らえることが可能である。
上記の画面分割モードに切り替えることで、より正確なシェーディングの調整が容易に実現できる。

図１６は、本発明の２相読出しの電子増倍型ＣＣＤ撮像素子を用いた撮像装置の一実施例の全体構成を示す図である。６０１はＣＣＤ撮像装置、６０２はレンズ、６０３はレンズ６０２を通過した光を３色（Ｒ：赤色、Ｇ：緑色、Ｂ：青色）に分解して出力する色分解光学系、６０７、６０８、及び６０９はそれぞれ色分解光学系６０３を通って入射した光を電荷に変換し垂直転送してｃｈ１とｃｈ２にそれぞれ出力する電子増倍型ＣＣＤ撮像素子、６１０ａ、６１０ｂ、６１１ａ、６１１ｂ、６１２ａ、及び６１２ｂはＣＤＳ部と暗電流補正部とＡＤＣ部とアナログ信号をデジタル映像信号Ｖｉに変換するＡＤＣ部を内蔵したＦＥＰ、６２３、６２４、及び６２５は出力するパルスの電圧振幅を調整することによって感度を調整するＣＭＧ駆動部、６０５は垂直転送駆動部、６０４は二相合成処理を含む映像信号処理部、６０６はＦＥＰ６１０ａ、６１０ｂ、６１１ａ、６１１ｂ、６１２ａ、及び６１２ｂの信号を入力し信号処理を施してＣＣＤ撮像装置６０１から出力する映像信号処理部６０４、ＣＭＧ駆動部６２３〜６２５、垂直転送駆動部６０５を制御するＣＰＵである。なお、ｃｈ１関連だけを扱う構成要素にはサフィックスａを付け、ｃｈ２関連だけを扱う構成要素にはサフィックスｂを付けた。
また、図１６では、電子増倍形ＣＣＤ６０７、６０８、及び６０９はそれぞれ、受光部（ Photo Diode ）、垂直転送部、蓄積（ CMG ）部、電圧変換部で構成され、ＦＥＰ６１０ａ、６１０ｂ、６１１ａ、６１１ｂ、６１２ａ、及び６１２ｂに水平転送部、電子増倍部、電圧変換部、及びタイミング信号発生器（ TG ）で構成されている。
また、垂直転送駆動部６０５は、マスタークロック（図１参照）を発生し、ＣＭＧ駆動部６２３〜６２５、ＦＥＰ６１０ａ、６１０ｂ、６１１ａ，６１１ｂ、６１２ａ、６１２ｂ、及び、映像信号処理部６０４に出力する。
上述の画像切替えは、ＣＰＵ６０６の制御によって、映像信号処理部６０４が実行する。

次に図１７によって、図１６で説明した二相合成処理を含む映像信号処理部６０４の内部構成を説明する。図１７は、本発明の一実施例の二相合成処理を含む映像信号処理部の構成を示すブロック図である。７１０は二相合成部、７５０は映像信号処理部、７１１ａ、７１１ｂ、７１２ａ、７１２ｂ、７１３ａ、及び７１３ｂはそれぞれ二相合成部７１０の暗信号補正、明信号（感度）補正、及び中間輝度信号（非線形）補正を行う補正部、７１２、７１３、及び７１４はそれぞれ二相信号をを倍速一相信号に合成する合成部、７５１は映像信号処理部７５０のガンマ、ＤＴＬ、マスキング等を補正する補正部、７５２は映像信号処理部７５０のＳＤＩ部である。尚、図１６と同様に、なお、ｃｈ１関連だけを扱う構成要素にはサフィックスａを付け、ｃｈ２関連だけを扱う構成要素にはサフィックスｂを付けた。

また、上述の実施例によれば、映像に白キズや画素欠陥など不具合が生じた場合には、図１０の単一ｃｈ出力モードの画面１９若しくは２０に切替えることで、白キズや画素欠陥が生じている信号が、２相信号のうちいずれかが特定でき、従来型カメラと同様に補正することが可能である。
また、上述の実施例によれば、色分解プリズムを用いた３ＣＣＤカメラでは、各色で生じる垂直シェーディングが相異なるため、以上の画質切り替え動作を各色毎に後段のセレクタで、各色の信号を切り替えを行うことができる。

本発明のＣＣＤカメラに使用する信号の一実施例のタイミングチャートの一実施例を説明するための図。本発明の映像信号処理における画質モード切替えの一実施例の構成を示すブロック図。本発明の映像信号処理の一実施例における論理ブロック図（水平画面８分割）。本発明の映像信号処理の一実施例における論理ブロック図（垂直画面８分割）。本発明の映像信号処理の一実施例における水平・垂直画面８分割を実現する真理値表を示す図。本発明の映像信号処理の論理回路とＤ−ＦＦレジスタとの構成の一実施例を説明するための図。本発明のＣＣＤ撮像装置の画像モード切替処理動作の一実施例を説明するためのフローチャート。本発明のＣＣＤ撮像装置の画像モード切替えにおけるモニタ上に出力される画面の状態の一実施例を説明するための図。本発明のＣＣＤ撮像装置の画像モード切替えにおけるモニタ上に出力される画面の状態の一実施例を説明するための図。本発明のＣＣＤ撮像装置の画像モード切替えにおけるモニタ上に出力される画面の状態の一実施例を説明するための図。本発明のＣＣＤ撮像装置の画像モード切替えにおけるモニタ上に出力される画面の状態の一実施例を説明するための図。本発明のＣＣＤ撮像装置の画像モード切替えにおけるモニタ上に出力される画面の状態の一実施例を説明するための図。本発明の画面分割の表示を実現させるための論理回路の一実施例を示す図。本発明のマルチＳＤＩモニタとＣＣＤ撮像装置の構成の一実施例を示す図。本発明のマルチＳＤＩモニタの出力表示画面の一実施例を説明するための図。本発明の２相読出しの電子増倍型ＣＣＤを用いた撮像装置の一実施例の全体構成を示す図。本発明の一実施例の映像信号処理部の構成を示すブロック図。

符号の説明

１：マスタークロック、２：ｃｈ１クロック、３：ｃｈ１データ信号、４：ｃｈ２クロック、５：ｃｈ２データ信号、６：合成信号中のｃｈ１データ信号、７：合成信号中のｃｈ２データ信号、８：水平ワイプ信号、９：入力されるｃｈ１データ信号、１０：入力されるｃｈ２データ信号、１１：出力信号、１２：クロック、１３：出力信号、１４：Ｄ−ＦＦレジスタ、１５：Ｄ−ＦＦレジスタ、１６：セレクタ、１７：画面、２１：Ｈカウンタ、２３：データ信号、２７ｈ−１〜２７ｈ−８、２７ｖ−１〜２７ｖ−８：定数部、２８ｈ−１〜２８ｈ−８、２８ｖ−１〜２８ｖ−８：コンパレータ、３５：マルチＳＤＩ出力モニタ、３６：モニタ、３７：ＨＤＴＶ―ＥＭＣＣＤカメラ、３８：エクステンダ付きズームレンズ、３９：白い被写体、、４０〜４２：表示画面、６０１：ＣＣＤ撮像装置、６０２：レンズ、６０３：色分解光学系、６０４：映像信号処理部、６０５：垂直転送駆動部、６０６：ＣＰＵ、６０７、６０８、６０８：電子増倍型ＣＣＤ撮像素子、６１０ａ、６１０ｂ、６１１ａ、６１１ｂ、６１２ａ、６１２ｂ：ＦＥＰ、６２３、６２４、６２５：ＣＭＧ駆動部、７１０：二相合成部、７１１ａ、７１１ｂ、７１２ａ、７１２ｂ、７１３ａ、７１３ｂ：補正部、７１２、７１３、７１４：合成部、７５０：映像信号処理部、７５１：補正部、７５２：ＳＤＩ部。

Claims

２相読出しの電子増倍型ＣＣＤ撮像素子と映像信号処理部とを有するＣＣＤ撮像装置において、上記映像信号処理部は、同期信号とクロック信号に基づいて、映像信号の出力するチャネルを切替える切替手段と、上記切替手段によって出力信号の順序を切替える論理回路と、上記論理回路をユーザの指示に従って制御し、上下２分割や上下８分割や水平８分割の映像に表示画像を切替えるＣＰＵを備えたことを特徴とするＣＣＤ撮像装置。