JPS61187470A - 電荷結合素子駆動回路 - Google Patents
電荷結合素子駆動回路Info
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- JPS61187470A JPS61187470A JP60027066A JP2706685A JPS61187470A JP S61187470 A JPS61187470 A JP S61187470A JP 60027066 A JP60027066 A JP 60027066A JP 2706685 A JP2706685 A JP 2706685A JP S61187470 A JPS61187470 A JP S61187470A
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- Japan
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Links
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 9
- 239000000872 buffer Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
Landscapes
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- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Scanning Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷結合素子（以下ＣＯＤと略す）の出力信号
処理回路を駆動するためのパルス発生回路からなるＣＯ
Ｄ駆動回路に関するものである。
処理回路を駆動するためのパルス発生回路からなるＣＯ
Ｄ駆動回路に関するものである。
一般に％ＣＯＤからの出力信号には、リセットパルスノ
イズあるいは出力バッ７アによるｌ／ｆノイズ等が含ま
れている。従来、このＣＯＤの出力信号から高８／Ｎ比
の映像信号を得るためＫ、第３図のブロック図に示す様
な出力信号処理回路が用いられている。図中、１はクロ
ックジュネレータ部（発生回路）、２はＣＯＤ、３はＣ
ＣＤ２のアンプ（出力増幅器）、４は出力信号処理回路
、５．６はタイミング調整部、７は出力端子である。
イズあるいは出力バッ７アによるｌ／ｆノイズ等が含ま
れている。従来、このＣＯＤの出力信号から高８／Ｎ比
の映像信号を得るためＫ、第３図のブロック図に示す様
な出力信号処理回路が用いられている。図中、１はクロ
ックジュネレータ部（発生回路）、２はＣＯＤ、３はＣ
ＣＤ２のアンプ（出力増幅器）、４は出力信号処理回路
、５．６はタイミング調整部、７は出力端子である。
この出力信号処理回路４は、入力信号と接合されるコン
デンサ１１と、基準電圧源１２と、駆動パルスφｃｐに
よりクランプされるクランプ用トランジスタ１３と、バ
ッファ１４と、サンプリング信号φｓＨによりホールド
されるサンプル用トランジスタ１５と、ホールド用コン
デンサ１６と、出力バッファ１７とから構成される。
デンサ１１と、基準電圧源１２と、駆動パルスφｃｐに
よりクランプされるクランプ用トランジスタ１３と、バ
ッファ１４と、サンプリング信号φｓＨによりホールド
されるサンプル用トランジスタ１５と、ホールド用コン
デンサ１６と、出力バッファ１７とから構成される。
第４図は第３図の動作を示す各部波形図である。
このＣＣＤ２から出力される信号（ａ）には、ｔｇで示
すリセットパルス及びΔＶ！で示す］／ｆノイズが含ま
れている。この１／ｆノイズはＣ（、Ｄ２がＭＯ８デバ
イスでアシ、デバイス内部の出力バッファ勢から生じや
すいため、たとえ外部で接続するアンプ３をＤＣ直結、
低ノイズのもので構成しても、このアンプ３の出力（ｂ
ｌ Ｋはバッファ出力Δ■８の１ ／ ｆノイズが含ま
れる。
すリセットパルス及びΔＶ！で示す］／ｆノイズが含ま
れている。この１／ｆノイズはＣ（、Ｄ２がＭＯ８デバ
イスでアシ、デバイス内部の出力バッファ勢から生じや
すいため、たとえ外部で接続するアンプ３をＤＣ直結、
低ノイズのもので構成しても、このアンプ３の出力（ｂ
ｌ Ｋはバッファ出力Δ■８の１ ／ ｆノイズが含ま
れる。
そこでこのノイズを除去するために、ｔＲで示したフィ
ードスルー期間において出力信号をクランプすれは、第
４図Ｃの様ＫＤＣレベルが再生される。この再生された
信号を第４図のサンプリング信号φＳＨのタイミングで
サンプルホールドすれは、その出力ｈｔｓｉｇで示され
る映像信号成分だけとなり、リセットパルスを除去する
ことができる。
ードスルー期間において出力信号をクランプすれは、第
４図Ｃの様ＫＤＣレベルが再生される。この再生された
信号を第４図のサンプリング信号φＳＨのタイミングで
サンプルホールドすれは、その出力ｈｔｓｉｇで示され
る映像信号成分だけとなり、リセットパルスを除去する
ことができる。
しかし、ＣＣＤ２を高速で駆動した場合、このＣＯＤ出
力に対して外部で構成されたアンプ３によって第４図の
ａ、ｂで示す伝達遅延時間ｔｄが無視できなくなシ、こ
れ帆よってＣＣＤの駆動タイミングと信号処理回路４の
駆動パルスφｃｐ、φＳＨＫは、１ｄを考慮したタイミ
ング発生が必要となる。
力に対して外部で構成されたアンプ３によって第４図の
ａ、ｂで示す伝達遅延時間ｔｄが無視できなくなシ、こ
れ帆よってＣＣＤの駆動タイミングと信号処理回路４の
駆動パルスφｃｐ、φＳＨＫは、１ｄを考慮したタイミ
ング発生が必要となる。
だが実際にはアンプの構成段数、あるいは使用する素子
部によってこの値は変動し、従ってクロックジェネレー
タ部１に、パルス遅延ｌｋ郷からなるタイミング１１１
整部５，６を設けてタイミング調整を行なう必要があり
、回路構成が複雑になると共に、そのタイミング調整に
時間がかかるという欠点があった。
部によってこの値は変動し、従ってクロックジェネレー
タ部１に、パルス遅延ｌｋ郷からなるタイミング１１１
整部５，６を設けてタイミング調整を行なう必要があり
、回路構成が複雑になると共に、そのタイミング調整に
時間がかかるという欠点があった。
本発明の目的は、これらの欠点を除去するため、出力信
号に含まれるリセットパルスを位相から発振器の位相を
制御して駆動パルスを作シ出すことＫよ）、アンプなど
ｋよる遅延時間の影譬をうけることなしに適切なタイミ
ングパルスを得られる様にしたＣＣＤＩＩＡ動回路を提
供することにある。
号に含まれるリセットパルスを位相から発振器の位相を
制御して駆動パルスを作シ出すことＫよ）、アンプなど
ｋよる遅延時間の影譬をうけることなしに適切なタイミ
ングパルスを得られる様にしたＣＣＤＩＩＡ動回路を提
供することにある。
本発明の構成は、電荷結合素子から出力される出力信号
の処理回路に対して駆動パルスを出力する電荷結合素子
駆動回路において、前記出力信号中の所定のパルス信号
を検出する検出回路と、この検出回路の検出信号と位相
が一致する様に構成された位相制御発振器と、この発振
器の出力によって前記出力信号処理回路に必要な前記駆
動パルスを得るパルス発生回路とを含むことを特徴とす
る。
の処理回路に対して駆動パルスを出力する電荷結合素子
駆動回路において、前記出力信号中の所定のパルス信号
を検出する検出回路と、この検出回路の検出信号と位相
が一致する様に構成された位相制御発振器と、この発振
器の出力によって前記出力信号処理回路に必要な前記駆
動パルスを得るパルス発生回路とを含むことを特徴とす
る。
次に図面によシ本発明の詳細な説明する。
第１図は本発明の一実施例のブロック図、第２図は第１
図の各部の信号及びタイミング図である。
図の各部の信号及びタイミング図である。
図中、２０１ｄ Ｖ Ｃｏ （［圧制Ｎ発振器）、２１
ｔｌｉ２分周器、２２Ｆｉ位相比較器、２３ねリセット
検出回路、２４はインバータ、２５．２１１ＡＮＤ回路
である。アンプ３によって増幅されたＣＣＤ２の出力信
号（第２図ｄ）はリセット検出回路２３に送られる。こ
のリセット検出回路２３によシリセットパルスをとシ出
し、これを電圧％ｉｊ＋ 御発振器（ＶＣＯ）２ｃｌ）
出力が２分周器２１によシ２分周された信号（第２図ｆ
）と位相比較する。そしてこの比較信号によシ発振器２
ｏを制御すれは、この発振出力は第２図ｇのように位相
が一定値に＊、＋御された信号を得ることができる。そ
してこれら信号ｆ、ｇからインバータ２４．ＡＮＤ［！
？ｌ路２５ 、２６によって駆動パルスφｃＰ、φＳＭ
を作り出せは、従来回路に示し九株なＣＣＤのクロック
と共通のジェネレータからφＣＰｅφＢＨを得るのでは
なく、信号処理回路として独立に位相制御されたタイミ
ングパルスを得ることかできる。
ｔｌｉ２分周器、２２Ｆｉ位相比較器、２３ねリセット
検出回路、２４はインバータ、２５．２１１ＡＮＤ回路
である。アンプ３によって増幅されたＣＣＤ２の出力信
号（第２図ｄ）はリセット検出回路２３に送られる。こ
のリセット検出回路２３によシリセットパルスをとシ出
し、これを電圧％ｉｊ＋ 御発振器（ＶＣＯ）２ｃｌ）
出力が２分周器２１によシ２分周された信号（第２図ｆ
）と位相比較する。そしてこの比較信号によシ発振器２
ｏを制御すれは、この発振出力は第２図ｇのように位相
が一定値に＊、＋御された信号を得ることができる。そ
してこれら信号ｆ、ｇからインバータ２４．ＡＮＤ［！
？ｌ路２５ 、２６によって駆動パルスφｃＰ、φＳＭ
を作り出せは、従来回路に示し九株なＣＣＤのクロック
と共通のジェネレータからφＣＰｅφＢＨを得るのでは
なく、信号処理回路として独立に位相制御されたタイミ
ングパルスを得ることかできる。
以上説明したように１本発明を用いるととＫよって、Ｃ
０Ｄ−と出力信号処理回路との間に入るアンプの遅延時
間が変化した場合でも、出力信号処理回路がアンプの出
力信号から駆動タイミングを得るので、無調整でも最適
なパルスタイミングが得られ、タイミングパルスの操作
・時間か不要となる。
０Ｄ−と出力信号処理回路との間に入るアンプの遅延時
間が変化した場合でも、出力信号処理回路がアンプの出
力信号から駆動タイミングを得るので、無調整でも最適
なパルスタイミングが得られ、タイミングパルスの操作
・時間か不要となる。
ま九りロックジヱネレータ側でこれらのタイミングを考
慮する必要がなくなるので、設計工数か削減でき、また
ジェネレータと処理回路が独立でタイミングを得られる
ため、配線も容易になる等の利点もある。
慮する必要がなくなるので、設計工数か削減でき、また
ジェネレータと処理回路が独立でタイミングを得られる
ため、配線も容易になる等の利点もある。
第１図は本発明の一実施例のブロック図、第２図り琳１
図の缶部の信号及びタイミングを示す波形図、第３図は
従来のＣＣＤ＠勤回路の一例のブロック図、第４図は第
１図の各部の信号及びタイミングを示す波形図である。 図においてｌ・・・・・・クロックジェネレータ部、２
・・・・・・ＣＣＤ。 ３・・・・・・アンプ、４・・・・・・出力信号処理回
路、５．６・・・・・・タイミング調整部、７・・・・
・・出力端子、１１，１６・・・・・・コンデンサ、１
２・・・・・・電圧源、１３．１５・・・・・・トラン
ジスタ、１４．１７・・・・・・バッファ、２０・・・
・・・発振器（ＶＣＯ）、２１・・・・・・２−分周器
、２２・・・・・・位相比較器、２３・・・・・・リセ
ット検出器、２４・・・・・・インバータ、２５．２６
・・・・・・ＡＮＤ回路である。
図の缶部の信号及びタイミングを示す波形図、第３図は
従来のＣＣＤ＠勤回路の一例のブロック図、第４図は第
１図の各部の信号及びタイミングを示す波形図である。 図においてｌ・・・・・・クロックジェネレータ部、２
・・・・・・ＣＣＤ。 ３・・・・・・アンプ、４・・・・・・出力信号処理回
路、５．６・・・・・・タイミング調整部、７・・・・
・・出力端子、１１，１６・・・・・・コンデンサ、１
２・・・・・・電圧源、１３．１５・・・・・・トラン
ジスタ、１４．１７・・・・・・バッファ、２０・・・
・・・発振器（ＶＣＯ）、２１・・・・・・２−分周器
、２２・・・・・・位相比較器、２３・・・・・・リセ
ット検出器、２４・・・・・・インバータ、２５．２６
・・・・・・ＡＮＤ回路である。
Claims (1)
- 電荷結合素子から出力される出力信号の処理回路に対し
て駆動パルスを出力する電荷結合素子駆動回路において
、前記出力信号中の所定のパルス信号を検出する検出回
路と、この検出回路の検出信号と位相が一致する様に構
成された位相制御発振器と、この発振器の出力によって
前記出力信号処理回路に必要な前記駆動パルスを得るパ
ルス発生回路とを含むことを特徴とする電荷結合素子駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027066A JPS61187470A (ja) | 1985-02-14 | 1985-02-14 | 電荷結合素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027066A JPS61187470A (ja) | 1985-02-14 | 1985-02-14 | 電荷結合素子駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187470A true JPS61187470A (ja) | 1986-08-21 |
Family
ID=12210696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60027066A Pending JPS61187470A (ja) | 1985-02-14 | 1985-02-14 | 電荷結合素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187470A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63103574A (ja) * | 1986-10-20 | 1988-05-09 | Sony Corp | 電荷転送素子の出力回路 |
| JPH0353684A (ja) * | 1989-07-21 | 1991-03-07 | Fujitsu General Ltd | Ｃｃｄカメラのサンプルホールド回路 |
| WO1993014602A1 (en) * | 1992-01-08 | 1993-07-22 | Ikegami Tsushinki Co., Ltd. | Solid-state imaging device and solid-state imaging element used therefor |
| US5387932A (en) * | 1991-07-06 | 1995-02-07 | Sony Corporation | Video camera capable of adding, transmitting, and extracting a reference signal indicative of the position of a reference pixel |
-
1985
- 1985-02-14 JP JP60027066A patent/JPS61187470A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63103574A (ja) * | 1986-10-20 | 1988-05-09 | Sony Corp | 電荷転送素子の出力回路 |
| JPH0353684A (ja) * | 1989-07-21 | 1991-03-07 | Fujitsu General Ltd | Ｃｃｄカメラのサンプルホールド回路 |
| US5387932A (en) * | 1991-07-06 | 1995-02-07 | Sony Corporation | Video camera capable of adding, transmitting, and extracting a reference signal indicative of the position of a reference pixel |
| WO1993014602A1 (en) * | 1992-01-08 | 1993-07-22 | Ikegami Tsushinki Co., Ltd. | Solid-state imaging device and solid-state imaging element used therefor |
| US5406329A (en) * | 1992-01-08 | 1995-04-11 | Ikegami Tsushinki Co., Ltd. | Solid state image pickup apparatus having test signal generator |
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