JP3981974B2 - データアクイジション装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はデータアクイジション装置に関し、詳しくは、非同期クロックでサンプリングした場合の不具合発生防止に関するものである。
【０００２】
【従来の技術】
図６は従来のデータアクイジション装置の一例を示すブロック図である。図６において、アナログ入力V1は利得1倍の緩衝増幅器A1とスイッチSW1を介してコンデンサC1とＡ／Ｄ変換器U１の接続点に入力されている。
【０００３】
ここで、スイッチSW1は、データアクイジション装置の内部クロックに同期したクロックCLK1がHiレベルの間オンになってLoレベルの間オフになるように駆動される。スイッチSW1がオフの間のＡ／Ｄ変換器U1の入力電圧V3は、コンデンサC1によって一定に保たれる。すなわち、これら緩衝増幅器A1，スイッチSW1，コンデンサC1でトラックホールド回路を形成している。
【０００４】
Ａ／Ｄ変換器U1は高入力インピーダンスを有しクロックCLK1に同期したクロックCLK2で動作するものであり、アナログ信号をNビットのデジタルデータに変換する。
【０００５】
データ処理回路U2には、Ａ／Ｄ変換器U1の出力データ、クロックCLK2、内部クロックと非同期のクロックCLK3が入力されている。このデータ処理回路U2は、クロックCLK3の立ち上がりをクロックCLK2の立ち上がりで同期化したタイミング信号SYNCを生成出力するとともに、Ａ／Ｄ変換器U1の出力データをタイミング信号SYNCの立ち上がりで取り込み出力データOUTとして出力する。
【０００６】
図７は図６の各信号の時間関係を示すタイミングチャートである。アナログ入力V1を緩衝増幅する緩衝増幅器A1の出力V2は、クロックCLK1がHiレベルの間スイッチSW1がオンになることでコンデンサC1に印加され、Ａ／Ｄ変換器U1の入力電圧V3はこれに追従する(トラックモード)。
【０００７】
これに対し、クロックCLK1がLoレベルの間はスイッチSW1がオフになるものの、Ａ／Ｄ変換器U1は高入力インピーダンスのため入力電圧V3はスイッチSW1がオフになる直前の値に保持される(ホールドモード)。これにより、Ａ／Ｄ変換器U1は、クロックCLK1でサンプルされた入力電圧V3をクロックCLK2の立ち上りに同期してNビットのデジタルデータに変換し、D0，D1，D2，D3，D4，・・・として逐次出力する。
【０００８】
データ処理回路U2は、前述のようにクロックCLK2の立ち上がりによってクロックCLK3の立ち上がりを同期化したタイミング信号SYNCを生成出力するとともに、タイミング信号SYNCの立ち上がりによってＡ／Ｄ変換器U1の出力データを取り込みデータOUT（D0，D2，D3，・・・）として出力する。なお、このタイミング信号SYNCは、図６では図示しない後段に接続されるアクイジションメモリへの格納タイミングとしても使用される。
【０００９】
【発明が解決しようとする課題】
しかし、図６の構成によれば、緩衝増幅器A1，スイッチSW1，コンデンサC1で構成されるトラックホールド回路でのサンプリングはクロックCLK1のタイミングで行われ、データ処理回路U2でのＡ／Ｄ変換器U1の出力データの取り込みはタイミング信号SYNCの立ち上がりによって行われるので、データ処理回路U2を介して出力されるデータはサンプリングジッタを起こしていることになり、データアクイジション装置としては好ましくない。
【００１０】
このようなジッタ発生問題の解決策として、データアクイジション装置全体を外部等から供給されるクロックCLK3で動作させることが考えられるが、クロックCLK3の供給系統はデータアクイジション装置とは完全に独立しているのでデータアクイジション装置の動作とは無関係に供給が止まることがあり、最悪の場合にはデータアクイジション装置が停止してしまう恐れがある。
【００１１】
本発明は、このような問題点に着目したものであり、その目的は、非同期サンプリング時にもジッタを起こさないデータアクイジション装置を提供することにある。
【００１２】
【課題を解決するための手段】
このような目的を達成する請求項１の発明は、
Ａ／Ｄ変換器で変換されたデジタルデータをメモリに取り込むように構成されたデータアクイジション装置において、
Ａ／Ｄ変換器の直前に接続されて装置の内部クロックに同期した同期クロックで駆動され、アナログ信号をサンプリングする第１のトラックホールド回路と、
第１のトラックホールド回路の前段に接続されて内部クロックと非同期の非同期クロックで駆動され、アナログ信号をサンプリングする第２のトラックホールド回路、
を設けたことを特徴とする。
【００１３】
請求項２の発明は、請求項１記載のデータアクイジション装置において、
第１のトラックホールド回路の前段にアナログ信号の入力系統をクロックの同期モードに応じて相補的に選択するスイッチを設け、
アナログ信号を第１のトラックホールド回路に入力するのにあたり、第１のトラックホールド回路のみを装置の内部クロックに同期した同期クロックで駆動するときは直接入力し、第２のトラックホールド回路も内部クロックと非同期の非同期クロックで駆動するときは第２のトラックホールド回路を介して入力するように前記スイッチを駆動することを特徴とする。
【００１４】
請求項３の発明は、請求項１記載のデータアクイジション装置において、
非同期クロックと同期モード信号の論理和を出力する論理回路を設け、
この論理和出力で前記第２のトラックホールド回路を駆動することを特徴とする。
【００１５】
請求項４の発明は、請求項１記載のデータアクイジション装置において、
同期モード信号に基づいて内部クロックと非同期の非同期クロックと装置の内部クロックに同期した同期クロックを選択出力する選択回路を設け、
この選択出力により前記第２のトラックホールド回路を駆動することを特徴とする。
【００１６】
請求項５の発明は、請求項１から請求項４のいずれかに記載のデータアクイジション装置において、
Ａ／Ｄ変換器の後段に、装置の内部クロックに同期した同期クロックと内部クロックと非同期の非同期クロックと同期モード信号に基づいて非同期クロックを同期クロックで同期化したタイミング信号を生成するとともにこのタイミング信号でＡ／Ｄ変換器の出力データを取り込むデータ処理回路を設けたことを特徴とする。
【００１７】
請求項６の発明は、請求項１または請求項２に記載のデータアクイジション装置において、
装置の内部クロックに同期した同期クロックと内部クロックと非同期の非同期クロックと同期モード信号に基づいて非同期クロックを同期クロックで同期化したタイミング信号を生成するデータ処理回路を設け、
このタイミング信号でＡ／Ｄ変換器を駆動することを特徴とする。
【００１８】
これらにより、非同期サンプリング時にもジッタを起こさないデータアクイジション装置を実現できる。
【００１９】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
図１は本発明に基づくデータアクイジション装置のブロック図であり、図６と共通する部分には同一の符号を付けている。図１において、データアクイジション装置の内部クロックに同期したクロックCLK1を使用するときのアナログ入力信号V4は、クロックCLK1を使用するときに選択的にオンオフ駆動されるスイッチSW2を介して緩衝増幅器A1の入力端子に入力される。
【００２０】
データアクイジション装置の内部クロックとは非同期の外部クロックCLK3によるサンプル時のアナログ入力V5は、利得1倍の緩衝増幅器A2とスイッチSW3の直列回路を介してコンデンサC2とスイッチSW2の接続点に入力されている。ここで、スイッチSW3は、クロックCLK3がHiレベルの間オンになってLoレベルの間オフになるように駆動される。
【００２１】
スイッチSW3がオフの間、スイッチSW4とコンデンサC2の接続点の電圧はコンデンサC2によって一定に保たれる。すなわち、これら緩衝増幅器A2，スイッチSW3，コンデンサC2でトラックホールド回路を形成している。
【００２２】
緩衝増幅器A1の入力端子に共通接続されているスイッチSW2，SW4は、アナログ信号をトラックホールド回路を構成する緩衝増幅器A1に入力するのにあたり、第１のトラックホールド回路を構成するスイッチSW1のみを同期クロックCLK1で駆動するときは直接入力し、第２のトラックホールド回路を構成するスイッチSW3も非同期クロックCLK3で駆動するときは第２のトラックホールド回路を介して入力するように選択的にオンオフ駆動される。
【００２３】
すなわち、スイッチSW1のみを同期クロックCLK1で駆動する場合は、スイッチSW2はオン、スイッチSW4はオフになる。スイッチSW3も非同期クロックCLK3で駆動する場合は、スイッチSW2はオフになって、スイッチSW4はオンになる。
【００２４】
データ処理回路U2には、図６と同様な各種入力の他に、サンプリングクロックがデータアクイジションシステムの内部クロックに同期しているときにはHiレベルになり非同期の場合にはLoレベルになる同期モード信号INTが入力されている。
【００２５】
データ処理回路U2は、同期モード信号INTがLoレベルの場合、クロックCLK3の立ち上がりをクロックCLK2の立ち上がりで同期化したタイミング信号SYNCを生成出力するとともに、このタイミング信号SYNCの立ち上がりでＡ／Ｄ変換器U1の出力を取り込みデータOUTとして後段に出力する。
【００２６】
また、データ処理回路U2は、同期モード信号INTがHiレベルの場合、クロックCLK3は無視して、クロックCLK2の立ち上がりで同期化したタイミング信号SYNCを生成出力するとともに、Ａ／Ｄ変換器U1の出力データをタイミング信号SYNCの立ち上がりで取り込み出力データOUTとして出力する。
【００２７】
図２は図１の各信号の時間関係を示すタイミングチャートであり、同期モード信号INTがLoレベルの場合を示している。アナログ入力V5を緩衝増幅する緩衝増幅器A2の出力V6は、クロックCLK3がHiレベルの間スイッチSW3がオンになることでコンデンサC2に印加される。
【００２８】
一方、スイッチSW4はオンなので、アナログ入力V1を緩衝増幅する緩衝増幅器A1の出力V2は図７と同様にクロックCLK1がHiレベルの間スイッチSW1がオンになることでコンデンサC1に印加され、Ａ／Ｄ変換器U1の入力電圧V3はこれに追従する(トラックモード)。
【００２９】
クロックCLK1がLoレベルの間はスイッチSW1がオフになるものの、Ａ／Ｄ変換器U1は高入力インピーダンスのため入力電圧V3はスイッチSW1がオフになる直前の値に保持される(ホールドモード)。これにより、Ａ／Ｄ変換器U1は、クロックCLK1でサンプルされた入力電圧V3をクロックCLK2の立ち上りに同期してNビットのデジタルデータに変換する。図２の例では、D0，D1，D1，D2，D3を逐次出力する。
【００３０】
データ処理回路U2は、クロックCLK2によってクロックCLK3が同期化されたタイミング信号SYNCと、タイミング信号SYNCに従ってＡ／Ｄ変換器U1のデータD0，D1，D2を出力データOUTとして出力する。そして、Ａ／Ｄ変換器U1の出力データOUTは、図６と同様に、タイミング信号SYNCを格納タイミングとしてデータ処理回路U2の後段に接続される図示しないアクイジションメモリに格納される。
【００３１】
これにより、図６の場合のようなサンプリングジッタが発生することはなく、内部クロックと非同期のクロックCLK3によるサンプリングおよびデータ格納が実現できる。
【００３２】
図３は本発明の他の実施態様例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図３では、図１のデータ処理回路U2に代えてデータ処理回路U3を用いている。
【００３３】
データ処理回路U3には、クロックCLK2とクロックCLK3と同期モード信号INTが入力されている。
【００３４】
このデータ処理回路U3は、同期モード信号INTがLoレベルの場合、クロックCLK3の立ち上がりをクロックCLK2の立ち上がりで同期化したタイミング信号SYNCを生成し、このタイミング信号SYNCをサンプリングクロックとしてＡ／Ｄ変換器U1に出力するとともに、Ａ／Ｄ変換器U1の出力データOUTを図示しないアクイジションメモリに格納するタイミングとしても出力する。同期モード信号INTがLoの時は、クロックCLK3に関係なくクロックCLK2の立ち上りに同期したタイミング信号SYNCを生成し、このタイミング信号SYNCをサンプリングクロックとしてＡ／Ｄ変換器U1に出力するとともに、Ａ／Ｄ変換器U1の出力データOUTを図示しないアクイジションメモリに格納するタイミングとしても出力する。
【００３５】
これにより、データ処理回路U2のようなデータ処理回路内部でのタイミング信号SYNCによるＡ／Ｄ変換器U1の出力データ取り込み動作は不要になり、データ処理回路U3の構成を単純化できる。
【００３６】
図４も他の実施態様例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図４では、図１のスイッチSW2，SW4に代えて論理回路としてオアゲートU４を用いている。
【００３７】
オアゲートU４の一方の入力端子にはクロックCLK3が入力されて他方の入力端子には同期モード信号INTが入力され、その出力はスイッチSW3に駆動制御信号として加えられている。
【００３８】
図４の動作を説明する。第２のトラックホールド回路を構成するスイッチSW3を内部クロックと非同期のクロックCLK3で駆動する場合は、同期モード信号INTがLoレベルになるのでスイッチSW3はクロックCLK3で直接制御されることになり、図１と同じ動作になる。
【００３９】
一方、第１のトラックホールド回路を構成するスイッチSW1のみを内部クロックと同期したクロックCLK1で駆動する場合は、同期モード信号INTをHiレベルにすることでスイッチSW3は常時オン状態すなわちトラックモードになり、常にV1＝V5が成立してCLK2に同期したクロックCLK1のみでサンプルが行われることになる。
【００４０】
図５も他の実施態様例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図５では、図４のオアゲートU4に代えて選択回路U５を用いている。
【００４１】
選択回路U5の一方の入力端子にはクロックCLK3が入力されて他方の入力端子には内部クロックに同期したクロックCLK4が入力され、これらクロックCLK3とCLK4が同期モード信号INTで選択されてその出力はスイッチSW3に駆動制御信号として加えられている。
【００４２】
図５の動作を説明する。第２のトラックホールド回路を構成するスイッチSW3を内部クロックと非同期のクロックCLK3で駆動する場合は同期モード信号INTがLoレベルになり、選択回路U5はクロックCLK3を出力するので図１と同じ動作となる。
【００４３】
第１のトラックホールド回路を構成するスイッチSW1のみを内部クロックと同期したクロックCLK1で駆動する場合は同期モード信号INTがHiレベルになり、選択回路U5はクロックCLK4を出力する。ここで、クロックCLK4はクロックCLK1より位相が遅れているように予め生成されている。その結果、入力信号V5はクロックCLK2に同期して第２，第１のトラックホールド回路で順次サンプルされることになり、同期クロックによるサンプルが可能になる。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、非同期クロックでサンプルされたアナログ信号を再度内部クロックと同期したクロックでアクイジションすることにより、従来の非同期クロックによるデータアクイジションの場合に問題になっていたサンプリングジッタを防止できるデータアクイジション装置が実現でき、例えばデジタルオシロスコープに用いることにより高精度の波形測定が実現できる。
【００４５】
なお、上記実施例ではデジタルオシロスコープに用いる例を示したが、例えば外部クロック入力でも動作するデジタイザなどにも有効である。
【図面の簡単な説明】
【図１】本発明に基づくデータアクイジション装置の実施の形態例を示すブロック図である。
【図２】図１の各信号の時間関係を示すタイミングチャートである。
【図３】本発明の他の実施態様例を示すブロック図である。
【図４】本発明の他の実施態様例を示すブロック図である。
【図５】本発明の他の実施態様例を示すブロック図である。
【図６】従来のデータアクイジション装置の一例を示すブロック図である。
【図７】図６の各信号の時間関係を示すタイミングチャートである。
【符号の説明】
Ａ１，Ａ２ 緩衝増幅器
Ｃ１，Ｃ２ コンデンサ
ＳＷ１〜ＳＷ４ スイッチ
Ｕ１ Ａ／Ｄ変換器
Ｕ２，Ｕ３ データ処理回路
Ｕ４ 論理回路（オアゲート）
Ｕ５ 選択回路
【発明の属する技術分野】
本発明はデータアクイジション装置に関し、詳しくは、非同期クロックでサンプリングした場合の不具合発生防止に関するものである。
【０００２】
【従来の技術】
図６は従来のデータアクイジション装置の一例を示すブロック図である。図６において、アナログ入力V1は利得1倍の緩衝増幅器A1とスイッチSW1を介してコンデンサC1とＡ／Ｄ変換器U１の接続点に入力されている。
【０００３】
ここで、スイッチSW1は、データアクイジション装置の内部クロックに同期したクロックCLK1がHiレベルの間オンになってLoレベルの間オフになるように駆動される。スイッチSW1がオフの間のＡ／Ｄ変換器U1の入力電圧V3は、コンデンサC1によって一定に保たれる。すなわち、これら緩衝増幅器A1，スイッチSW1，コンデンサC1でトラックホールド回路を形成している。
【０００４】
Ａ／Ｄ変換器U1は高入力インピーダンスを有しクロックCLK1に同期したクロックCLK2で動作するものであり、アナログ信号をNビットのデジタルデータに変換する。
【０００５】
データ処理回路U2には、Ａ／Ｄ変換器U1の出力データ、クロックCLK2、内部クロックと非同期のクロックCLK3が入力されている。このデータ処理回路U2は、クロックCLK3の立ち上がりをクロックCLK2の立ち上がりで同期化したタイミング信号SYNCを生成出力するとともに、Ａ／Ｄ変換器U1の出力データをタイミング信号SYNCの立ち上がりで取り込み出力データOUTとして出力する。
【０００６】
図７は図６の各信号の時間関係を示すタイミングチャートである。アナログ入力V1を緩衝増幅する緩衝増幅器A1の出力V2は、クロックCLK1がHiレベルの間スイッチSW1がオンになることでコンデンサC1に印加され、Ａ／Ｄ変換器U1の入力電圧V3はこれに追従する(トラックモード)。
【０００７】
これに対し、クロックCLK1がLoレベルの間はスイッチSW1がオフになるものの、Ａ／Ｄ変換器U1は高入力インピーダンスのため入力電圧V3はスイッチSW1がオフになる直前の値に保持される(ホールドモード)。これにより、Ａ／Ｄ変換器U1は、クロックCLK1でサンプルされた入力電圧V3をクロックCLK2の立ち上りに同期してNビットのデジタルデータに変換し、D0，D1，D2，D3，D4，・・・として逐次出力する。
【０００８】
データ処理回路U2は、前述のようにクロックCLK2の立ち上がりによってクロックCLK3の立ち上がりを同期化したタイミング信号SYNCを生成出力するとともに、タイミング信号SYNCの立ち上がりによってＡ／Ｄ変換器U1の出力データを取り込みデータOUT（D0，D2，D3，・・・）として出力する。なお、このタイミング信号SYNCは、図６では図示しない後段に接続されるアクイジションメモリへの格納タイミングとしても使用される。
【０００９】
【発明が解決しようとする課題】
しかし、図６の構成によれば、緩衝増幅器A1，スイッチSW1，コンデンサC1で構成されるトラックホールド回路でのサンプリングはクロックCLK1のタイミングで行われ、データ処理回路U2でのＡ／Ｄ変換器U1の出力データの取り込みはタイミング信号SYNCの立ち上がりによって行われるので、データ処理回路U2を介して出力されるデータはサンプリングジッタを起こしていることになり、データアクイジション装置としては好ましくない。
【００１０】
このようなジッタ発生問題の解決策として、データアクイジション装置全体を外部等から供給されるクロックCLK3で動作させることが考えられるが、クロックCLK3の供給系統はデータアクイジション装置とは完全に独立しているのでデータアクイジション装置の動作とは無関係に供給が止まることがあり、最悪の場合にはデータアクイジション装置が停止してしまう恐れがある。
【００１１】
本発明は、このような問題点に着目したものであり、その目的は、非同期サンプリング時にもジッタを起こさないデータアクイジション装置を提供することにある。
【００１２】
【課題を解決するための手段】
このような目的を達成する請求項１の発明は、
Ａ／Ｄ変換器で変換されたデジタルデータをメモリに取り込むように構成されたデータアクイジション装置において、
Ａ／Ｄ変換器の直前に接続されて装置の内部クロックに同期した同期クロックで駆動され、アナログ信号をサンプリングする第１のトラックホールド回路と、
第１のトラックホールド回路の前段に接続されて内部クロックと非同期の非同期クロックで駆動され、アナログ信号をサンプリングする第２のトラックホールド回路、
を設けたことを特徴とする。
【００１３】
請求項２の発明は、請求項１記載のデータアクイジション装置において、
第１のトラックホールド回路の前段にアナログ信号の入力系統をクロックの同期モードに応じて相補的に選択するスイッチを設け、
アナログ信号を第１のトラックホールド回路に入力するのにあたり、第１のトラックホールド回路のみを装置の内部クロックに同期した同期クロックで駆動するときは直接入力し、第２のトラックホールド回路も内部クロックと非同期の非同期クロックで駆動するときは第２のトラックホールド回路を介して入力するように前記スイッチを駆動することを特徴とする。
【００１４】
請求項３の発明は、請求項１記載のデータアクイジション装置において、
非同期クロックと同期モード信号の論理和を出力する論理回路を設け、
この論理和出力で前記第２のトラックホールド回路を駆動することを特徴とする。
【００１５】
請求項４の発明は、請求項１記載のデータアクイジション装置において、
同期モード信号に基づいて内部クロックと非同期の非同期クロックと装置の内部クロックに同期した同期クロックを選択出力する選択回路を設け、
この選択出力により前記第２のトラックホールド回路を駆動することを特徴とする。
【００１６】
請求項５の発明は、請求項１から請求項４のいずれかに記載のデータアクイジション装置において、
Ａ／Ｄ変換器の後段に、装置の内部クロックに同期した同期クロックと内部クロックと非同期の非同期クロックと同期モード信号に基づいて非同期クロックを同期クロックで同期化したタイミング信号を生成するとともにこのタイミング信号でＡ／Ｄ変換器の出力データを取り込むデータ処理回路を設けたことを特徴とする。
【００１７】
請求項６の発明は、請求項１または請求項２に記載のデータアクイジション装置において、
装置の内部クロックに同期した同期クロックと内部クロックと非同期の非同期クロックと同期モード信号に基づいて非同期クロックを同期クロックで同期化したタイミング信号を生成するデータ処理回路を設け、
このタイミング信号でＡ／Ｄ変換器を駆動することを特徴とする。
【００１８】
これらにより、非同期サンプリング時にもジッタを起こさないデータアクイジション装置を実現できる。
【００１９】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
図１は本発明に基づくデータアクイジション装置のブロック図であり、図６と共通する部分には同一の符号を付けている。図１において、データアクイジション装置の内部クロックに同期したクロックCLK1を使用するときのアナログ入力信号V4は、クロックCLK1を使用するときに選択的にオンオフ駆動されるスイッチSW2を介して緩衝増幅器A1の入力端子に入力される。
【００２０】
データアクイジション装置の内部クロックとは非同期の外部クロックCLK3によるサンプル時のアナログ入力V5は、利得1倍の緩衝増幅器A2とスイッチSW3の直列回路を介してコンデンサC2とスイッチSW2の接続点に入力されている。ここで、スイッチSW3は、クロックCLK3がHiレベルの間オンになってLoレベルの間オフになるように駆動される。
【００２１】
スイッチSW3がオフの間、スイッチSW4とコンデンサC2の接続点の電圧はコンデンサC2によって一定に保たれる。すなわち、これら緩衝増幅器A2，スイッチSW3，コンデンサC2でトラックホールド回路を形成している。
【００２２】
緩衝増幅器A1の入力端子に共通接続されているスイッチSW2，SW4は、アナログ信号をトラックホールド回路を構成する緩衝増幅器A1に入力するのにあたり、第１のトラックホールド回路を構成するスイッチSW1のみを同期クロックCLK1で駆動するときは直接入力し、第２のトラックホールド回路を構成するスイッチSW3も非同期クロックCLK3で駆動するときは第２のトラックホールド回路を介して入力するように選択的にオンオフ駆動される。
【００２３】
すなわち、スイッチSW1のみを同期クロックCLK1で駆動する場合は、スイッチSW2はオン、スイッチSW4はオフになる。スイッチSW3も非同期クロックCLK3で駆動する場合は、スイッチSW2はオフになって、スイッチSW4はオンになる。
【００２４】
データ処理回路U2には、図６と同様な各種入力の他に、サンプリングクロックがデータアクイジションシステムの内部クロックに同期しているときにはHiレベルになり非同期の場合にはLoレベルになる同期モード信号INTが入力されている。
【００２５】
データ処理回路U2は、同期モード信号INTがLoレベルの場合、クロックCLK3の立ち上がりをクロックCLK2の立ち上がりで同期化したタイミング信号SYNCを生成出力するとともに、このタイミング信号SYNCの立ち上がりでＡ／Ｄ変換器U1の出力を取り込みデータOUTとして後段に出力する。
【００２６】
また、データ処理回路U2は、同期モード信号INTがHiレベルの場合、クロックCLK3は無視して、クロックCLK2の立ち上がりで同期化したタイミング信号SYNCを生成出力するとともに、Ａ／Ｄ変換器U1の出力データをタイミング信号SYNCの立ち上がりで取り込み出力データOUTとして出力する。
【００２７】
図２は図１の各信号の時間関係を示すタイミングチャートであり、同期モード信号INTがLoレベルの場合を示している。アナログ入力V5を緩衝増幅する緩衝増幅器A2の出力V6は、クロックCLK3がHiレベルの間スイッチSW3がオンになることでコンデンサC2に印加される。
【００２８】
一方、スイッチSW4はオンなので、アナログ入力V1を緩衝増幅する緩衝増幅器A1の出力V2は図７と同様にクロックCLK1がHiレベルの間スイッチSW1がオンになることでコンデンサC1に印加され、Ａ／Ｄ変換器U1の入力電圧V3はこれに追従する(トラックモード)。
【００２９】
クロックCLK1がLoレベルの間はスイッチSW1がオフになるものの、Ａ／Ｄ変換器U1は高入力インピーダンスのため入力電圧V3はスイッチSW1がオフになる直前の値に保持される(ホールドモード)。これにより、Ａ／Ｄ変換器U1は、クロックCLK1でサンプルされた入力電圧V3をクロックCLK2の立ち上りに同期してNビットのデジタルデータに変換する。図２の例では、D0，D1，D1，D2，D3を逐次出力する。
【００３０】
データ処理回路U2は、クロックCLK2によってクロックCLK3が同期化されたタイミング信号SYNCと、タイミング信号SYNCに従ってＡ／Ｄ変換器U1のデータD0，D1，D2を出力データOUTとして出力する。そして、Ａ／Ｄ変換器U1の出力データOUTは、図６と同様に、タイミング信号SYNCを格納タイミングとしてデータ処理回路U2の後段に接続される図示しないアクイジションメモリに格納される。
【００３１】
これにより、図６の場合のようなサンプリングジッタが発生することはなく、内部クロックと非同期のクロックCLK3によるサンプリングおよびデータ格納が実現できる。
【００３２】
図３は本発明の他の実施態様例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図３では、図１のデータ処理回路U2に代えてデータ処理回路U3を用いている。
【００３３】
データ処理回路U3には、クロックCLK2とクロックCLK3と同期モード信号INTが入力されている。
【００３４】
このデータ処理回路U3は、同期モード信号INTがLoレベルの場合、クロックCLK3の立ち上がりをクロックCLK2の立ち上がりで同期化したタイミング信号SYNCを生成し、このタイミング信号SYNCをサンプリングクロックとしてＡ／Ｄ変換器U1に出力するとともに、Ａ／Ｄ変換器U1の出力データOUTを図示しないアクイジションメモリに格納するタイミングとしても出力する。同期モード信号INTがLoの時は、クロックCLK3に関係なくクロックCLK2の立ち上りに同期したタイミング信号SYNCを生成し、このタイミング信号SYNCをサンプリングクロックとしてＡ／Ｄ変換器U1に出力するとともに、Ａ／Ｄ変換器U1の出力データOUTを図示しないアクイジションメモリに格納するタイミングとしても出力する。
【００３５】
これにより、データ処理回路U2のようなデータ処理回路内部でのタイミング信号SYNCによるＡ／Ｄ変換器U1の出力データ取り込み動作は不要になり、データ処理回路U3の構成を単純化できる。
【００３６】
図４も他の実施態様例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図４では、図１のスイッチSW2，SW4に代えて論理回路としてオアゲートU４を用いている。
【００３７】
オアゲートU４の一方の入力端子にはクロックCLK3が入力されて他方の入力端子には同期モード信号INTが入力され、その出力はスイッチSW3に駆動制御信号として加えられている。
【００３８】
図４の動作を説明する。第２のトラックホールド回路を構成するスイッチSW3を内部クロックと非同期のクロックCLK3で駆動する場合は、同期モード信号INTがLoレベルになるのでスイッチSW3はクロックCLK3で直接制御されることになり、図１と同じ動作になる。
【００３９】
一方、第１のトラックホールド回路を構成するスイッチSW1のみを内部クロックと同期したクロックCLK1で駆動する場合は、同期モード信号INTをHiレベルにすることでスイッチSW3は常時オン状態すなわちトラックモードになり、常にV1＝V5が成立してCLK2に同期したクロックCLK1のみでサンプルが行われることになる。
【００４０】
図５も他の実施態様例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図５では、図４のオアゲートU4に代えて選択回路U５を用いている。
【００４１】
選択回路U5の一方の入力端子にはクロックCLK3が入力されて他方の入力端子には内部クロックに同期したクロックCLK4が入力され、これらクロックCLK3とCLK4が同期モード信号INTで選択されてその出力はスイッチSW3に駆動制御信号として加えられている。
【００４２】
図５の動作を説明する。第２のトラックホールド回路を構成するスイッチSW3を内部クロックと非同期のクロックCLK3で駆動する場合は同期モード信号INTがLoレベルになり、選択回路U5はクロックCLK3を出力するので図１と同じ動作となる。
【００４３】
第１のトラックホールド回路を構成するスイッチSW1のみを内部クロックと同期したクロックCLK1で駆動する場合は同期モード信号INTがHiレベルになり、選択回路U5はクロックCLK4を出力する。ここで、クロックCLK4はクロックCLK1より位相が遅れているように予め生成されている。その結果、入力信号V5はクロックCLK2に同期して第２，第１のトラックホールド回路で順次サンプルされることになり、同期クロックによるサンプルが可能になる。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、非同期クロックでサンプルされたアナログ信号を再度内部クロックと同期したクロックでアクイジションすることにより、従来の非同期クロックによるデータアクイジションの場合に問題になっていたサンプリングジッタを防止できるデータアクイジション装置が実現でき、例えばデジタルオシロスコープに用いることにより高精度の波形測定が実現できる。
【００４５】
なお、上記実施例ではデジタルオシロスコープに用いる例を示したが、例えば外部クロック入力でも動作するデジタイザなどにも有効である。
【図面の簡単な説明】
【図１】本発明に基づくデータアクイジション装置の実施の形態例を示すブロック図である。
【図２】図１の各信号の時間関係を示すタイミングチャートである。
【図３】本発明の他の実施態様例を示すブロック図である。
【図４】本発明の他の実施態様例を示すブロック図である。
【図５】本発明の他の実施態様例を示すブロック図である。
【図６】従来のデータアクイジション装置の一例を示すブロック図である。
【図７】図６の各信号の時間関係を示すタイミングチャートである。
【符号の説明】
Ａ１，Ａ２ 緩衝増幅器
Ｃ１，Ｃ２ コンデンサ
ＳＷ１〜ＳＷ４ スイッチ
Ｕ１ Ａ／Ｄ変換器
Ｕ２，Ｕ３ データ処理回路
Ｕ４ 論理回路（オアゲート）
Ｕ５ 選択回路
Claims (6)
- Ａ／Ｄ変換器で変換されたデジタルデータをメモリに取り込むように構成されたデータアクイジション装置において、
Ａ／Ｄ変換器の直前に接続されて装置の内部クロックに同期した同期クロックで駆動され、アナログ信号をサンプリングする第１のトラックホールド回路と、
第１のトラックホールド回路の前段に接続されて内部クロックと非同期の非同期クロックで駆動され、アナログ信号をサンプリングする第２のトラックホールド回路、
を設けたことを特徴とするデータアクイジション装置。 - 第１のトラックホールド回路の前段にアナログ信号の入力系統をクロックの同期モードに応じて相補的に選択するスイッチを設け、
アナログ信号を第１のトラックホールド回路に入力するのにあたり、第１のトラックホールド回路のみを装置の内部クロックに同期した同期クロックで駆動するときは直接入力し、第２のトラックホールド回路も内部クロックと非同期の非同期クロックで駆動するときは第２のトラックホールド回路を介して入力するように前記スイッチを駆動することを特徴とする請求項１記載のデータアクイジション装置。 - 非同期クロックと同期モード信号の論理和を出力する論理回路を設け、
この論理和出力で前記第２のトラックホールド回路を駆動することを特徴とする請求項１記載のデータアクイジション装置。 - 同期モード信号に基づいて内部クロックと非同期の非同期クロックと装置の内部クロックに同期した同期クロックを選択出力する選択回路を設け、
この選択出力により前記第２のトラックホールド回路を駆動することを特徴とする請求項１記載のデータアクイジション装置。 - Ａ／Ｄ変換器の後段に、装置の内部クロックに同期した同期クロックと内部クロックと非同期の非同期クロックと同期モード信号に基づいて非同期クロックを同期クロックで同期化したタイミング信号を生成するとともにこのタイミング信号でＡ／Ｄ変換器の出力データを取り込むデータ処理回路を設けたことを特徴とする請求項１から請求項４のいずれかに記載のデータアクイジション装置。
- 装置の内部クロックに同期した同期クロックと内部クロックと非同期の非同期クロックと同期モード信号に基づいて非同期クロックを同期クロックで同期化したタイミング信号を生成するデータ処理回路を設け、
このタイミング信号でＡ／Ｄ変換器を駆動することを特徴とする請求項１または請求項２に記載のデータアクイジション装置。
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