WO1989006416A1 - Method of erasing liquid crystal display and an erasing circuit - Google Patents

Method of erasing liquid crystal display and an erasing circuit Download PDF

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Masaru Yasui
Noriyoshi Uenishi
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Hosiden Electronics Co., Ltd.
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Definitions

  • the present invention relates to a method for erasing a display of an active matrix type liquid crystal display device having a capacitive memory effect and a erasing circuit.
  • each display electrode 12a is formed by a TFT (thin film transistor). Connected to drain 13). The source and gate of each TFT 13 are connected to corresponding source buses 14, to 14 n and gate bus 15, which are orthogonal to each other.
  • a counter electrode also referred to as a common electrode 12 b is formed to face the display electrode 12 a.
  • Source bus drive circuits 1 6 in order to drive the source bus 1 4, ⁇ 1 4 n are provided.
  • the circuit includes a horizontal clock signal p CK, a horizontal synchronization signal H s, an AC control signal M, and a horizontal clock signal (not shown) synchronized with the pixel clock p CK.
  • pixel data binary code representing logic "1" or "0"
  • D is supplied from the main body of the liquid crystal display device (not shown).
  • one row of pixel data D is sequentially taken into the shift register 16a in synchronization with the pixel clock PCK, and the pixel data D
  • the signals S i to S n to be displayed on the pixels of one line of the liquid crystal display panel 10 from the source bus driver 16 corresponding to D are simultaneously transmitted to the source buses 4 t to 4 n for each horizontal synchronization signal H s. S force.
  • These signals S! To Sn are also referred to as source bus drive signals, and one of them Sj is represented by E, and E in response to "1" and "0" of pixel data D, respectively, as shown in FIG. 2D.
  • E z (E, tens E 3 ) / 2.
  • Common potential EG (Zeroboru g) and voltage E,, magnitude ⁇ of E 2, E 3, for example E, are>EG> E 2> E 3 .
  • Gate skip drive circuit 1 7 drives the gate skip 1 5 t ⁇ 1 5 ra high level sequentially for each horizontal synchronizing signal H s and is sequentially O down the TET for one row from the first row to the m-th row .
  • the source bus drive signals S 1 ⁇ S m is applied to the corresponding pixel.
  • This circuit mainly consists of an m-stage shift register 18 and a gate bus driver '19.
  • Vertical than instrumentation Okimoto body synchronizing signal V s ( Figure 2 E) is supplied to the data Yasuko D of shift register of the first stage as a Start signal, also the horizontal synchronization signal H s is the respective stages click-locking Supplied to terminal CK.
  • a pulse in which the start signal is sequentially delayed by the horizontal synchronization signal period is output from the output terminal Q of each stage and supplied to the gate driver 19.
  • Gate Bar In the drive line 19 the input pulses are level-converted, and the gate bus drive signals G,... With voltage levels V,, V3 corresponding to the high and low levels of the pulses in each stage, respectively.
  • G m (Fig. 2F) is output to the gate bus 15, to 15 m .
  • Power supply voltage V as operating power from the device itself! , V 2 are supplied to the shift register 8 and the gate bus driver 9, and the power supply voltage V 3 is supplied to the gate bus driver 19.
  • one screen (m rows) of pixel data of logic "0" is given by the main unit to eliminate the display of each pixel.
  • driving circuit 1 6 from m rows of the signal voltage E 2 is the source bus 1 4 for each horizontal synchronizing signal H s, ⁇ 1 4 "simultaneously given, whereas gate skip game Toba scan 1 5 by the drive circuit 1 7 , ⁇ 1 5 m is sequentially horizontal synchronizing signal H s each high and one display screen (1 full I Lumpur de) is the Clear.
  • that screen click to re a is rather small both mT H (T "is the period of the horizontal synchronizing signal H s) is required time. Therefore, for example, when the liquid crystal display panel 10 is used as a computer display, if the frequency of clearing the display is high, it is not preferable that the time for restraining the computer becomes long.
  • the power switch of the display device body is normally turned off without performing the above-described screen clear operation.
  • various signals supplied to the liquid crystal display panel disappear, and various power supply voltages are shortened. It is set to a common potential (earth potential) over time.
  • the output G i of the gate bus driver also disappears and is set to the common potential. Therefore, all the TFTs 13 of the liquid crystal display panel 10 are turned off, and the electric charge stored in the pixel capacitance is interrupted by the external discharge path, so that the electric charge is retained for a relatively long time. As a result, an afterimage remains on the display screen, deteriorating the display quality. Leaving the pixels with the electric charges accumulated in this way means applying a DC voltage to the liquid crystal, which reduces the life of the liquid crystal and impairs its reliability.
  • An object of the present invention is to provide a liquid crystal display erasing method capable of significantly reducing the time required for clearing the display of the liquid crystal display panel as compared with the conventional method.
  • Another object of the present invention is to provide a liquid crystal display erasing path capable of clearing an afterimage in a short time when the device is turned off, and preventing a decrease in the life and reliability of the liquid crystal. It is.
  • pixel data for clearing the display is supplied to the source bus drive circuit for one row of the display element, and the source bus drive circuit is provided. ⁇ All the source buses are simultaneously driven to the voltage level corresponding to the pixel data for a predetermined time by the surface path, and the outputs of all the gate bus driving circuits are simultaneously activated by the erase signal during the predetermined time. It is kept in.
  • the power supply holding circuit 11 for holding the power of the operating power supply supplied to the gate bus drive circuit for a predetermined time after the power supply of the device is turned off is provided.
  • Means for detecting an off of the power supply of the device is provided.
  • the output of the gate bus drive circuit is held at the active level at the same time for a predetermined time by the detection signal.
  • FIG. 1 is a diagram illustrating the configuration of a conventional active matrix type liquid crystal display device.
  • FIG. 2 is a waveform diagram for explaining the operation of the display device of FIG. 1
  • FIG. 3 is a configuration diagram of a liquid crystal display device for implementing the liquid crystal display erasing method of the present invention
  • FIG. 4 is a block diagram showing a modified example of the gate bus drive circuit 17 in FIG. 3,
  • FIG. 5 is a block diagram showing a display erase circuit according to another embodiment of the present invention.
  • FIG. 6 is a voltage waveform diagram for explaining the operation of the erasing circuit of FIG.
  • FIG. 3 shows an embodiment in which the present invention is applied to the liquid crystal display device shown in FIG. 1, and portions corresponding to those in FIG. 1 are denoted by the same reference numerals, and redundant description will be omitted.
  • the source bus drive circuit 16 and the liquid crystal display panel 10 are the same as those in FIG.
  • the shift register 18 in the gate bus drive circuit 17 is composed of cascade-connected pre-settable D-type flip-flops.
  • a clear signal CL can be simultaneously applied to the cut terminal ⁇ .
  • the clear signal CL is indicated by the operator or displayed. Generated by a program in the computer connected to the device.
  • pixel data D of logic "0" to clear the display is supplied to the source bus drive circuit 16 for one row of the display panel 10 and the source bus drive is performed.
  • the erase signal CL outputs the preset terminal of each stage of the shift register 18 in the gate bus drive plane 17?
  • Time length T of the erase signal CL may be in 1 re-Gu Le or more in length of the horizontal synchronizing signal H s.
  • To erase signal C is the height level between the time T, the output ⁇ G m of gate skip dry Roh 1 9 also are Korebe Le. (In general, this level may be a level that activates the TFT 13 of the liquid crystal display panel 10.)
  • the source bus drive signals S t ⁇ S n should click Rias display is Kyo ⁇ to all pixels of m rows and n columns each, the display is simultaneously click Re ⁇ during T time.
  • An OR circuit 20 is provided between a shift register 18 in the gate bus driving circuit 17 and a gate bus Dryno 19 in FIG.
  • the output of each stage of the shift register 18 is supplied to one input of the 20 gate, the erase signal CL is supplied to the other input, and the output of each gate is connected to the gate bus.
  • the driver 19 is supplied.
  • the source bus drive circuit 1 and the display panel 10 are not shown because they are the same as those in FIG.
  • the embodiment of FIG. 5 is an example in which the clear signal CL in the embodiment of FIG. 3 is generated when the power of the display device main body is turned off.
  • the source bus driving surface 16 and the liquid crystal display panel 10 are the same as those in FIG.
  • the power supply voltage V supplied to the terminal 21 from the main body of the liquid crystal display device. (Same as the voltage V, in the conventional example in FIG. 1)
  • the large-capacity capacitor 22b is charged via the diode 22a, and is supplied to the gate bus drive circuit 17.
  • the diode 22a and the capacitor 22b constitute a power supply holding surface 22 for maintaining the power for a predetermined time and supplying the load to the load even after the power supply of the display device is turned off. It is.
  • the output voltage V 'of the power holding circuit 2 2 is the input voltage V!
  • the input voltage V 1 may be increased by the reduced amount, or a DC-DC converter may be provided on the input side of the power holding circuit 22 to boost the input voltage. Good.
  • the output of the power holding circuit 2 2 is also supplied to the power supply circuit 2 3, the voltage V 'z should replace the power supply circuit 2 3 supply voltage V 2 at has been supplied from the conventional apparatus body It is created and supplied to the gate bus drive circuit 17.
  • the other voltages are the same as the conventional example, and the gate bus drive circuit 11 supplies the voltage V 3
  • the output V B is capacitor 2 5 in the voltage drop detection surface passage 2 4, are connected sequentially through the resistor 2 6 on the output side of the power supply holding circuit 2 2, capacitor 2 5 and the resistor 2 6 and the connection point F Is connected to the input terminal of the inverter 27.
  • the output voltage V of the power holding circuit 22 is determined by the time constant of CR (C and R are the capacitance of the capacitor 25 and the resistance of the resistor 26, respectively). 'Asymptotic to X (Fig. 6C).
  • Inverter 27 has the voltage V '! And V'z There is provided, 'as well 2 shown in FIG. 6 C, the voltage V the time t 2 after' voltage V drops to a common potential with a time constant that Gently with>. Since the threshold level Vth of the inverter 27 is set to a level between V'i and V'2 as shown in Fig. 6C, the threshold level of the inverter 27 is between the input voltage V F gas les tool sucrose Le send level V th or less become the time width T (t 2 ⁇ t 4) , is output from the inverter 2 7 as a high-level output V CL forehead re ⁇ signal ( Figure 6D).
  • Lee Nba Ichita output V c L voltage V is the waveform in between the times t 2 and t 4 of the 27 ', of approximately rather equal to the waveform, the voltage V in the other time' substantially have equal to 2.
  • the pulse width T of the output clear signal CL of the inverter 27 is equal to the power supply voltages Ei, E2, E3, V! Supplied to the liquid crystal display panel.
  • V 3 is Ru is slightly magnitude rather setting than the time until falls to a common potential when the power is turned off. That is, T> (t 3 — t 3 ).
  • the output clear signal CL of the inverter 27 is supplied to the preset terminal P of each stage of the shift register 18, and the Q output of each stage is set to a high level (almost V ′, is equal), the gate skip dry Bruno 'output ⁇ G m 1 9 also rather by long high level (TFT 1 3 at levels that activate i.e. O emissions, in this case substantially V' and is equal to) Is done. All the TFTs 13 of the liquid crystal display panel 10 described in the conventional example are turned on at the same time during the time T, so that the display electrodes 12a of each pixel 12 are connected to the source bus driver 16a through the TFT. Electrically connected.
  • the source bus Dryno 16a is configured such that the potential of its output terminal becomes the common potential EG almost at the same time that the operating power supply voltages Ei, Ez, E3 fall to the common potential. That is, source bus drive
  • the signals St to Sn are set to fall to the common potential within the time T.
  • a common potential is applied to both the display electrode 2a and the counter electrode 2b (the voltage E 2 is supplied to the counter electrode) within the time T, and accumulated in each pixel capacitor according to the display state. All the charged electric charge is discharged by the time T. That is, 1 T is the time when the charge of the pixel capacitor is required to be discharged.
  • the gate bus drive circuit 17 may be replaced with the one shown in FIG.
  • the source bus drive circuit 16 in FIG. 3 performs the binary display, that is, the on / off display in accordance with the binary pixel signal as in the case of FIG.
  • the description has been made in the case of driving ⁇ 14 ⁇ it is easy for those skilled in the art to configure the source bus driving circuit 16 so that halftone display can be performed by an analog video signal having a halftone pixel level. it can.
  • the display image can be cleared during one cycle of the horizontal synchronizing signal, and the lZin (m is The use of this display panel as a computer display can greatly reduce the time required to restrain the computer, which is extremely beneficial.
  • the power-off of the liquid crystal display device is automatically detected, and based on the detection signal, the TFT of the liquid crystal display element is turned on for a predetermined time so that the accumulated charge of the pixel capacitance can be discharged in a short time. Is held in Therefore, afterimages are cleared in a short time, A decrease in reliability is prevented.

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Description

明 細 書
発明の名称
液晶表示消去方法及び消去面路
技術分野
この発明は容量性のメ モリ効果を有するァクティ ブマ ト リ クス タィ プ液晶表示素子の表示を消去する方法及び消去回路に関する 技術背景
初めに容量性のメ モ リ効果を有する従来の代表的なァクィ ブマ ト リ クスタイ プ液晶表示素子につき第 i 図を参照して簡単に説明 する。 第 1 図に示すように、 液晶表示パネル 1 0 においては表示 画素 12がマ ト リ クス （ m行、 n列とする） 状に配列され、 その各 表示電極 1 2 a が T F T (薄膜 ト ラ ンジスタ） 1 3 の ド レイ ンに 接続される。 各 T F T 1 3 のソース及びゲー トは互に直交するソ ースバス 1 4 , 〜 1 4 n 及びゲー トバス 1 5 の対応する ものにそ れぞれ接続される。 表示画素 1 2 には表示電極 1 2 a と対向して 対向電極 （共通電極とも言う ） 1 2 bが形成されている。
ソースバス 1 4 , 〜 1 4 n を駆動するためにソースバス駆動回 路 1 6 が設けられている。 同回路には、 第 2図に示すよう に画素 ク ロ ッ ク p C K、 水平同期信号 H s 、 交流化制御信号 M及び図示 していないが画素ク ロ ッ ク p C Kと同期して、 水平方向に画素デ —タ （論理 " 1 " 又は " 0 " を表す 2値符号） Dが液晶表示装置 の本体側へ （図示せず） より供給される。 ソースバス駆動回路 16 においては、 画素ク ロ ック P C Kに同期して 1行分の画素データ Dがシフ ト レジスタ 1 6 a に順次取込まれ、 それらの画素データ Dに対応してソースバス ドライ ノ 1 6 より液晶表示パネル 1 0 の 1行分の画素に表示させるべき信号 S i 〜 S n が水平同期信号 H s 毎にソースバス 4 t 〜 4 n に一斉に S力される。 この信号 S ! 〜 S n はソースバス駆動信号とも言われ、 その 1つ S j を第 2図 Dに示す如く、 画素データ Dの " 1 " 及び " 0 " に応じてそれぞ れ E , 及び E 2 ( M = 1 のフ ィ ール ドの場合） 又は E 3 及び E 2 ( M = 0 のフ ィ ール ドの場合） の電圧をもつ信号である。 ここで E z = ( E , 十 E 3 ) / 2 とされる。 ソースバス駆動回路 1 6 に は勣作電源として、 液晶表示装置本体より直流電圧 E t , E 2 , E 3 及び共通電位 E G (ゼロボル ト） が供給される。
液晶表示パネル 1 0 にも本体より共通電位 E Gが与えられると 共に各画素の対向電極 2 bには共通に上記電圧 E 2 に応じた電圧 が与えられる。 共通電位 E G (ゼロボル ト） と電圧 E , , E 2 , E 3 の大小閬係は例えば E , > E G > E 2 > E 3 とされる。
ゲー トバス駆動回路 1 7 は、 ゲー トバス 1 5 t 〜 1 5 ra を順次 水平同期信号 H s 毎に高レベルに駆動し、 1行分の T E Tを第 1 行から第 m行迄順次ォンさせる。 これにより ソースバス駆動信号 S 1 〜 S m は対応する画素に印加される。 同回路は主に m段のシ フ ト レジスタ 1 8 とゲー トバス ドライ ノ ' 1 9 とで構成される。 装 置本体より垂直同期信号 V s (第 2図 E ) がスター ト信号として 第 1段のシフ ト レジスタのデータ靖子 Dに供給され、 また水平同 期信号 H s が各段のク口 ック端子 C Kに供給される。 スター ト信 号が水平同期信号周期ずつ順次遅延されたパルスが各段の出力端 子 Qより出力されてゲー ト ドライ ノ 1 9 に与えられる。 ゲー トバ ス ド ラ イ ノ 1 9 では入力された上記パルスがレベル変換され、 各 段のパルスの高レベル、 低レベルに対応してそれぞれ電圧レベル が V , , V 3 のゲー ト バス駆動信号 G , 〜 G m (第 2図 F ) がゲ — トバス 1 5 , 〜 1 5 m に出力される。 装置本体より動作電源と して電源電圧 V ！ , V 2 がシフ ト レジスタ 8及びゲー ト バス ドラ ィノ 9 に供給され、 また電源電圧 V 3 がゲー トバス ドライ バ 1 9 に供給される。 これら各電圧の大小閬係は V i > V 2 > V 3 であ り、 V ！ - V 2 == 5 ボル ト に設定される場合が多い。
ところで、 任意の時点で表示画面をク リ アするには装置本体よ り各画素の表示を無く すための 1 画面分 （ m行分） の論理 " 0 " の画素データが与えられ、 ソースバス駆動回路 1 6 より電圧 E 2 の m行分の信号が水平同期信号 H s 毎にソースバス 1 4 , 〜 1 4„ に一斉に与えられ、 一方ゲー トバス駆動回路 1 7 によりゲー トバ ス 1 5 , 〜 1 5 m が順次水平同期信号 H s 毎に高レベルとされて、 1 画面 （ 1 フ ィ ール ド） の表示がク リ アされる。 即ち画面表示ク リ アするには少な く とも mT H ( T„ は水平同期信号 H s の周期） の時間が必要とされる。 したがって、 例えば液晶表示パネル 1 0 をコ ン ピュータの表示器に使用した場合、 表示をク リ アする頻度 がはげしいと、 コ ン ピュータを拘束する時間がそれだけ長く なつ て好ま し く ない。
いまままで画素表示させていた表示装置の使用を停止する場合 には、 通常は特に上記の画面ク リ アの操作は行われずに表示装置 本体の電源スィ ツチがオ フに操作される。 これにより液晶表示パ ネルに供給されていた各種の信号は消滅し、 各種の電源電圧も短 時間で共通電位 （アースの電位） におとされる。 ゲー ト バス ドラ ィバの出力 G i も消滅し、 共通電位におとされる。 従って液晶表 示パネル 1 0 の全ての T F T 1 3 はオフとされ、 画素容量に蓄え られていた電荷は外部放電経路が遮断されるため、 比較的長時簡 保持される。 そのため表示画面に残像が残り、 表示品位を損なう ことになる。 またこのように画素に電荷をためたまま放置するこ とは、 液晶に直流電圧をかけたままとするこ とであるから、 液晶 の寿命を低下させ、 信頼性を損なう ことになる。
この発明の目的は液晶表示パネルの表示をク リアするに要する 時間を従来より著しく短縮できる液晶表示消去方法を提供するこ とである。
この発明のもう 1つの目的は、 装置の電源オフ時に残像を短時 間でク リ アさせることができ、 かつ液晶の寿命及び信頼性の低下 を防止できる液晶表示消去酉路を提供するこ とである。
発明の開示
この発明によれば液晶表示パネルの表示画像をク リ ァさせる場 合には、 表示をク リ アするための画素データを表示素子の 1行分 ソースバス駆動回路に供給し、 上記ソースバス駆勖面路により全 てのソースバスは所定時間同時に上記画素データと対応する電圧 レベルに駆動され、 上記所定時間の間すベてのゲー トバス駆動回 路の出力は消去信号によつて同時にアクティ ブレベルに保持され る。
更にこの発明によればゲ一 トバス駆動回路に供給される動作電 源の電力を装置電源のオフ後も所定時間保持する電源保持 11路が 設けられる。 また上記装置電源のォフを検出する手段が設けられ. その検出信号により上記ゲー トバス駆動回路の出力は所定時間同 時にァクテ ィ ブレベルに保持される。
図面の簡単な説明
第 1図は従来のアクティ ブマ ト リ クス型液晶表示素子の構成を 説明する図、
第 2図は第 1 図の表示素子の動作を説明するための波形図、 第 3図はこの発明の液晶表示消去方を実施する液晶表示素子の 構成図、
第 4図は第 3図におけるゲー トバス駆動回路 1 7 の変形例を示 すブロ ック図、
第 5図はこの発明の他の実施例である表示消去回路を示すプロ ック図、
第 6図は第 5図の消去回路の動作を説明するための電圧波形図、 である。
発明を実施するための最良の形態
この発明を第 1 図の液晶表示素子に適用した場合の実施例を第 3図に第 1図と対応する部分には同じ符号を付して示し、 重複説 明は省略する。 なおソースバス駆動回路 1 6及び液晶表示パネル 1 0 は第 1図と同じである。 第 3図の実施例においては、 ゲー ト バス駆動回路 1 7 内のシフ ト レジスタ 1 8 は従続接続されたプリ セ .ンタブルの D型フ リ ッ プフコ ッ プで構成され、 それらのプリ セ ッ 卜端子 Ρには同時にク リ ァ信号 C Lを与えるこ とができるよう にされている。 ク リ ア信号 C Lは操作者の指示により、 又は表示 装置と接続されたコ ンピュータ内のプログラムによつて発生され る。 この発明では表示画像をク リ ァさせる場合、 表示をク リ アさ せるべき論理 " 0 " の画素データ Dが表示パネル 1 0 の 1行分ソ ースバス駆動回路 1 6 に供給され、 ソースバス駆動回路 1 6 より 上記データと対応する電圧、 つまり共通電極 2 bの電圧と等しい 電圧 E 2 をもつソースバス駆動信号 S i 〜 S n が、 ソースバス 1
1 〜 1 4 n に 1水平同期サイ クル内に一斉に出力される。 その ¾力時間と同期して、 消去信号 C Lが第 3図に示すように、 ゲー トバス駆動面路 1 7内のシフ ト レジスタ 1 8 の各段のプリ セ ッ ト 端子？に与えられる。 消去信号 C Lの時間長 Tは水平同期信号 H s の 1 サイ ク ル又はそれ以上の長さであればよい。 消去信号 C し に より シフ ト レジスタ 1 8 の各段の Q出力は上記 T時間の間高さ レ ベルとされ、 ゲー トバス ドライ ノ 1 9 の出力 〜G m も高レべ ルとされる。 （ この レベルは一般には液晶表示パネル 1 0 の T F T 1 3 をアクティブにする レベルであればよい。 ） これにより全 ての T F T 1 3 は T時間の藺一斉にォンとされる。 従って、 表示 をク リアすべき上記ソースバス駆動信号 S t 〜 S n がそれぞれ m 行 n列の全ての画素に供耠され、 表示が T時間の間に一斉にク リ ァされる。
第 4図の他は実施例を示すもので、 第 1図におけるゲ一 トバス 駆動回路 1 7内のシフ ト レジスタ 1 8 とゲー トバス ドライノ 1 9 との間にオア回路 2 0 を設け、 オア回路 2 0 のオアゲー トの一方 の入力にシフ ト レジスタ 1 8 の各段の出力を供給し、 他方の入力 に上記消去信号 C Lを供給し、 各オアゲ一 ト の出力をゲー トバス ドライバ 19に供給するようにしている。 ゲー トバス ドライ ノ 1 9 は入力 C Lの T時間のパルス幅の間、 高レベルの信号 G： 〜 G m を同時に出力する。 従って第 3図の実施例と同様に水平同期信号 H s の 1 サイ クルで表示画面全体をク リ アするこ とができ る。 尚 ソースバス駆動回路 1及び表示パネル 1 0 は第 1 図のものと同じ なので図示してない。
第 5図の実施例は第 3図の実施例におけるク リ ア信号 C Lを表 示装置本体の電源がオフ とされた時に発生するように構成した例 である。 ソースバス駆動面路 1 6及び液晶表示パネル 1 0 は第 1 図と同じであるので省略している。
この実施例においては液晶表示素子が動作状態の時、 即ち表示 装置本体の電源がォンの時第 5図に示すように、 液晶表示装置本 体より端子 2 1 に供紿される電源電圧 V , (第 1 図における従来 例の電圧 V , と同じ） によりダイオー ド 2 2 a を介して大容量の コ ンデンサ 2 2 bを充電する と共にゲー トバス駆動回路 1 7 に供 給するようにする。 これらのダイ オー ド 2 2 a及びコ ンデンサ 2 2 b は表示装置本体の電源がオフされた後も所定時間電力を保 持して負荷に供給するための電源保持面路 2 2を構成するもので ある。 電源保持回路 2 2 の出力電圧 V ' , が入力電圧 V！ より低 下し不都合である場合はその低下分だけ入力電圧 V 1 を大き く す るか或いは電源保持回路 2 2 の入力側に D C — D Cコ ンバータを 設けて入力電圧を昇圧するようにしてもよい。 電源保持回路 2 2 の出力は電源回路 2 3 にも供給され、 電源回路 2 3 では従来装置 本体側より供給されていた電源電圧 V 2 に代るべき電圧 V ' z が 作成されて、 ゲー トバス駆動回路 1 7 に供給される。 その他の電 圧ば従来例と同じであってゲー トバス駆動回路 1 1 に電圧 V 3
(ゲー トバス駆勖信号 の低レベルの電圧であり、 T F T 1 3 をオフにする） が供給され、 また図示していないがソースバス駆 動回路 1 6 に電圧 E t , E z , E 3 が表示装置本体から供給され、 液晶表示パネル 1 0 の対向電極 2 に電圧 E2 が供給されている c これらの電圧 , V 3 , E t , E 2 ) E 3 の供給は表示装置本 体の電源がォフにされると停止される。
いま時間 t ！ において表示装置本体の電源スィ ツチをオフに操 作したとすれば、 電圧 は時間 t 3 の時点でゼロボル ト （共通 電位） に立下がる （第 6図 A ) 。 しかし、 電源保持回路 2 2の出 力電圧 V ' 1 は大きな時定数 C 22RL ( C22はコ ンデンサ 2 2 b の容量、 は電源保持面路 2 2の負荷抵抗） でゆっ く り と降下 する （第 6図 C ) 。 一方、 電圧 V t の電圧降下が電圧降下検出面 路 2 4で検岀され、 同面路は例えば標準値の 2 0 %降下した時点 t 2 でそれまで高レベルであった出力 V B を低レベルに変化させ る （第 6図 B ) 。 電圧降下検出面路 2 4の出力 VB はコ ンデンサ 2 5、 抵抗器 2 6を順次介して電源保持回路 2 2 の出力側に接続 され、 コ ンデンサ 2 5 と抵抗器 2 6 と接続点 Fはィ ンバ一タ 27の 入力端子に接続される。 接続点 Fの電圧 VF は時間 t 2 で降下し た後 C Rの時定数 （ C, Rはそれぞれコ ンデンサ 2 5 の容量及び 抵抗器 2 6 の抵抗） で電源保持回路 2 2 の出力電圧 V ' X に漸近 する （第 6図 C ) 。
ィ ンバ一タ 2 7 には動作電源として上記電圧 V ' ！ 及び V ' z が供給され、 電圧 V ' 2 も第 6図 Cに示すように、 時間 t 2 以降 電圧 V ' > と共にゆっ く り した時定数で共通電位に降下する。 ィ ンバ一タ 2 7 のス ト レ ッ ショ ル ド レベル V t hが第 6図 Cのよ う に V ' i と V ' 2 との間の レベルに設定してあるので、 イ ンバータ 2 7 の入力電圧 V F がス レ ツ ショ ル ドレベル V th以下となる時間 幅 T ( t 2 〜 t 4 ) の間、 イ ンバータ 2 7 より高レベルの出力 V CLがク リ ァ信号として出力される （第 6図 D ) 。 イ ンバ一タ 27 の出力 V c Lの波形は時間 t 2 と t 4 のあいだにおいては電圧 V ' , の波形にほぼ等し く、 それ以外の時間では電圧 V ' 2 にほぼ等し い。 ィ ンバ一タ 2 7 の出カク リ ァ信号 C Lのパルス幅 Tは液晶表 示パネルに供給される電源電圧 E i , E 2 , E 3 , V！ , V 3 が 電源オフ時に共通電位に立下る迄の時間よりやや大き く設定され る。 即ち、 T > ( t 3 — t 3 ) である。
ィ ンバ一タ 2 7 の出カク リ ア信号 C Lはシフ ト レジスタ 1 8 の 各段のプリ セ ッ ト端子 Pに供給され、 各段の Q出力は時間 Tの間 高レベル （ほぼ V ' , に等しい） とされ、 ゲー トバス ドライ ノ ' 1 9 の出力 〜 Gm も高レベル （ T F T 1 3 をアクティ ブ即ちォ ンにする レベルであればよ く、 この場合ほぼ V ' , に等しい） と される。 従来例で述べた液晶表示パネル 1 0 の全ての T F T 1 3 は時間 Tの間一斉にオンとされ、 従って各画素 1 2 の表示電極 1 2 a は T F Tを通じてソースバス ドライ ノ' 1 6 a に電気的に接 続される。 ソースバス ドライノ 1 6 a は動作電源電圧 E i , E z , E 3 が共通電位に立下るのとほぼ同時にその出力端子の電位が共 通電位 E Gとなるよう に構成されている。 即ち、 ソースバス駆動 信号 S t 〜 S n が時間 T以内に共通電位に立下るようにされてい る。 表示電極 2 a及び対向電極 2 b (対向電極には電圧 E 2 が供 給されている。 ） には共に時簡 T以内に共通電位が与えられ、 表 示状態に応じて各画素容量に蓄積されていた電荷は時間 Tの首領 時迄には全て放電される。 即ち時 1 Tは画素容量の電荷が放電す るに必要な時藺を舍んだ時間である。
第 5図においてゲ一 トバス駆動回路 1 7 は第 4図に示すものと 置き替えてもよいことは明らかである。 また第 3図におけるソ一 スバス駆動回路 1 6 ば第 1図のものと同様に 2値の画素信号に従 つて 2値の表示、 即ちオ ン · オ フ表示を行うようにソースバス 1 4 ！ 〜 1 4 η を駆動する場合で説明したが、 中間調画素レベル を有するアナ口グのビデオ信号により中間調表示を行えるように ソースバス駆動回路 1 6を構成することも当業者には容易にでき る。
以上説明したようにこの発明によれば、 水平同期信号 1 サイ ク ルの間に表示画像をク リ アさせることができ、 従来の 1 フィール ド時藺の l Z in ( mは表示画面の行数） に短縮することができる, 従ってコ ンピュータの表示器としてこの表示パネルを使用すれば. コ ンピュ一タを拘束する時間をそれだけ短縮すことができ、 極め て有益である。
更にこの発明によれば、 液晶表示装置の電源オフが自動的に検 出され、 その検出信号に基づき、 画素容量の蓄積電荷が短時間で 放電できるように液晶表示素子の T F Tが所定時間ォンに保持さ れる。 従って残像は短時間でク リ アされると共に液晶の寿命及び 信頼性の低下が防止される。

Claims

請 求 の 範 囲
1. ソースバス駆動回路に供給される画素信号に従ってソースバ スを駆動するとともにゲー トバス躯動回路によりゲ一 トバスを 順次選択駆動して画像を表示するァクティ ブマ ト リ クス型液晶 表示素子の表示を消去する方法であり、
各表示面素の表示をォフとするための画素信号をマ ト リ ク ス 表示の 1行分前記ソースバス駆動回路に供給する工程と、
供給された 1行分の前記画素信号に対応した電圧を所定期間 同時に前記ソースバスに出力する工程と、
前記所定期間の間消去信号を発生して前記ゲー トバス駆動回 路に与え、 前記消去信号が与えられているあいだ全ての前記ゲ ー トバスを同時にアクティブレベルに保持する工程、
とを舍む。
2. ソ一スバス駆動面路に供給される画素信号に従ってソースバ スを駆動する とともにゲ一 トバス駆動回路によりゲー トバスを 順次選択駆動して画像を表示するアクティ ブマ ト リ クス型液晶 表示素子の表示を消去する方法であり、
前記電源がォンの時は前記液晶表示素子の電源から動作電源 電圧を前記ソースバス駆動回路に直接供給するとともに前記ゲ 一トバス駆動回路には電力保持回路を介して動作電源電圧を供 系口し、
前記電源がォフとされる と前記電力保持回路より所定期間前 記ゲー トバス駆動回路に電源電圧を供給し、 それとともに前記 電源のオフを検出して前記所定期間に消去信号を発生して前記 ゲ一 トバス駆動回路に与え、 一定期間全てのゲー トバスを同時 にァクテ ィ ブレベルに保持する。
3. マ ト リ クス配列された表示画素にそれぞれ接鐃した ト ラ ンジ スタを有するァク イ ブマ ト リ ク ス液晶表示パネルと、 表示装置 の電源から供給される電源電圧により動作し、 各列の前記 ト ラ ンジスタのソースに接続されたソースバスを駆動するソースバ ス駆動回路と、 各行の前記 ト ラ ンジスタのゲー トに接続された ゲー トバスを駆動するゲー トバス駆動回路を含む液晶表示素子 の表示を消去する回路であり、
前記電源からの電源電圧が供給され前記電源がオフ後も所定 期間電力を保持する電源保持手段と、 前記ゲー トバス駆動回路 には前記電源から前記電源保持手段を介して動作電源電圧が供 給され、
前記電源に接続され電源がオフされたのを検出してク リ ァ 信号を発生するク リ ァ信号発生手段と、
前記ク リ ァ信号に応答して前記所定の期間に前記ゲー ト駆動 回路に供給して全ての前記ゲ一 トバスに同時に前記 ト ラ ンジス タをオンとする電圧を供給させる全ゲー トバス選択手段、 とを舍む液晶表示消去回路。
4. ク レーム 3 の液晶表示消去回路において、 前記ゲー トバス駆 動回路は従続接続された複数の D型フ リ ップフロ ップから構成 され水平同期信号に同期して一方の安定状態を順次シフ トする シフ ト レジスタ と、 前記シフ ト レジスタの各出力段からの出力 に応じて前記ゲー トバスを駆動する複数のゲ一 ト ドライバとを 舍み、 前記全ゲー トバス選択手段は前記 D型フ リ ップフ口 ップ の各プリ セッ ト端子に共通に接続され前記ク リ ァ信号に応答し て全ての前記 D型フリ ップフ口 ップを同時にプリ セッ トする手 段である。
5. ク レーム 3 の液晶袠示消去面路において、 前記ゲー トバス駆 動回路は従鐃接繞された複数の D型フリ ップフ口 ップから構成 され水平同期信号に同期して一方の安定状態を順次シフ トする シフ ト レジスタと、 前記シフ シレジスタの各出力段からの出力 に応じて前記ゲー トバスを駆動する複数のゲー ト ドライバとを 舍み、 前記全ゲー トバス選択手段は前記ゲー ト ドライバの入力 にそれぞれ接続され前記ク リ ア信号をすベてのゲ一 ト ドライバ に同時に供給する手段である。
6. ク レーム 4又は 5 の液晶表示消去回路において、 前記電源保 持手段は前記電源に順方向接鐃されたダイォー ドと、 前記ダイ オー ドのカソー ドに接続され、 前記電源から供給される電力を 一定量蓄積しておく コ ンデンサとを舍む。
7. ク レーム 4又は 5 の液晶表示消去面路において、 前記ク リ ァ 信号発生手段は前記電源から供 きされる電圧の降下を検出する
' 電圧降下検出手段と、 前記電源保持手段からの出力電圧が動作 電源電圧として供給され、 前記電圧降下検岀手段により検出し た電圧降下からほぼ一定期間の前記ク リ ァ信号を発生する手段 とを舍む。
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