WO1989001656A1 - High-speed input/output module and plc apparatus - Google Patents

High-speed input/output module and plc apparatus Download PDF

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Takashi Yamauchi
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Fanuc Ltd
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/054—Input/output
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1174—Input activates directly output and vice versa

Definitions

  • the present invention relates to a PLC device, particularly to a PLC device having a high-speed input / output module capable of processing input / output signals at high speed.
  • the PLC device receives the input signal, processes the sequence program, outputs the result as an output signal, and repeats and executes this cycle.
  • the scan time (processing time) of the sequence program is about several milliseconds to about 100 milliseconds in a normal PLC device. This is sufficient for most controls, but depending on the control target, extremely high-speed processing may be required, for example, a short processing of less than 1 ms.
  • An object of the present invention is to solve the above-mentioned problems and to provide a dedicated high-speed processing device.
  • An object of the present invention is to provide a PLC device having a high-speed input / output module capable of processing input / output signals at a high speed without using a computer.
  • the logic element performs a high-speed logical operation based on an external input signal and an output from a PLC control unit or the like, outputs a logical operation result to the outside, and inputs the result to the PLC control unit or the like.
  • High-speed input / output module
  • the logic operation element performs a high-speed logic operation based on an external input signal and an output from the PLC control unit, outputs a logic operation result to the outside, and provides a high-speed input / output module that can be input to the PLC control unit.
  • a PLC device characterized by having
  • Such a high-speed module is connected to a PLC device, a numerical control device, etc., and processes external signals that require high-speed processing.
  • FIG. 1 is a block diagram of an entire PLC device according to an embodiment of the present invention.
  • FIG. 2 is a detailed diagram of a high-speed input / output module. BEST MODE FOR CARRYING OUT THE INVENTION
  • Signals that do not require normal high-speed processing are received from the input module 41, processed according to the sequence program, and output from the output module 42.
  • Signals requiring high-speed processing are input to the high-speed input / output module 20, processed internally, and output from the high-speed input / output module 20. If necessary, the output result is transferred to the PLC controller 10 later.
  • a signal that needs to be processed at a high speed may receive a signal from an external absolute encoder that is attached to a high-speed rotating shaft and output a signal corresponding to the signal. is there.
  • FIG. 2 shows a detailed view of the high-speed input / output module 20.
  • reference numeral 21 denotes a bus buffer, which is an interface with the I0 bus 40.
  • 22 is also a bus buffer, and sends input signals and the like to the IZO bus 40 via the bus buffer 21.
  • 23 is a latch for temporarily storing signals from the PLC control unit 10.
  • You. 24 is also a latch, and stores the input signal and the signal from the latch 23 in synchronization with the clock of the clock circuit 25.
  • Reference numeral 26 denotes an EPROM which is programmed to output a specific output pattern for a certain input, thereby performing a logic operation.
  • a latch 27 fits the output of the EPROM 27 in synchronization with the clock of the clock circuit 25.
  • Reference numeral 28 denotes an input circuit, which comprises a receiver.
  • Reference numeral 29 denotes an output circuit, which is composed of a driver.
  • the output from the EPROM 26 is stored in the latch 27, and this output signal is output to the outside from the output circuit 29 to control external devices at high speed. If the output signal is required by the PLC controller 10, the output signal is sent to the PLC controller 10 via the bus buffer 22 and the bus buffer 21.
  • R AM can be used instead of EPR 0 M. If RAM is used, logical operations to be processed at a high speed, input signals, and the like can be replaced by a command from the PLC controller 10, so that further elasticity can be provided.
  • the S-speed input / output module having the f-elements capable of processing the input / output signals at high speed
  • the S-speed input / output module can be connected to a PLC device or the like, instead of the dedicated high-speed processing device. It can be used to process external signals that require high-speed processing.
  • a PLC device with a high-speed input / output module that has a logic operation element that can process input / output signals at high speed is configured. Processing can be performed.

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Description

明 細 高速入出力モジュール及び P L C装置 技 術 分 野
本発明は P L C装置に I»し、 特に高速に入出力信号を処理 できる高速入出力モジュールを有する P L C装置に関する。 背 景 技 術
P L C装置では入力信号を受信して、 シーケ ンスプログラ ムの処理を行い、 その結果を出力信号として出力し、 こ のサ ィ クルを操り返し実行する。 シーケンスプログラムのスキ ヤ ンタイム （処理時間） は通常の P L C装置では約数 m s 〜 1 0 0 m s前後である。 大部分の制御にはこれで十分であるが 制御対象によっては都分的に非常に高速な処理、 例えば l m s以下の短時間な処理を必要とする場合がある。
このよ う な高速処理をするのに、 従来は専用装置を設けて. この専用装置と P L C装置の間で信号の授受を行い、 全体の 制御を行つていた。
しかし、 このような専用の制御装置はシステムとして、 煩 雑であり、 実装スペースも無駄である。 さ らに、 P L C装置 と専用装置のイ ンターフユ イ ス も複雑となる。 発 明 の 開 示
本発明の目的は上記問題点を解決し、 専用の高速処理装置 を使用せず、 高速に入出力信号を処理できる高速入出力モジ ユールを有する P L C装置を提供することにある。
本発明では上記の問題点を解决するために、
第 1の発明では、
P L C装置、 数値制御装置等に使用される高速入出力モジ ユールにおいて、
プログラマブルな論理演算素子を備え、
該論理演箕素子は外部からの入力信号及び P L C制御部等 からの出力によって、 高速に論理演算を行い、 論理演算結果 を外部に出力し、 及び P L C制御部等に入力することを特徴 とする高速入出力モジュールが、
提供される。
第 2の発明では、
マイ クロプロセ ッサによってシーケンスプログラムの演算 処理を行う P L C装置において、
プログラマブルな論理演算素子を備え、
前記論理演算素子は外部からの入力信号及び P L C制御部 からの出力によって、 高速に論理演算を行い、 論理演算結果 を外部に出力し、 及び P L C制御部に入力することができる 高速入出力モジュールを有することを特徴とする P L C装置 が、
提供される。
論理演算素子は独自に簡単な演箕処理を実行することがで き、 高速に演算処理が必要な入出力に対しては、 論理演算素 子が処理を行って、 外部に出力する。 必要が有る場合は P L c制御部へ後から転送する。
このような高速モジュールは P L C装置、 数値制御装置等 に結合し、 高速処理の必要な外部信号の処理を行う。
また、 この高速モジュールを舍む P L C装置を構成するこ とにより、 特別の処理装置を設けることな く 、 高速処理の必 要な外部信号を処理する β 図 面 の 簡 単 な 説 明
第 1図は本発明の一実施例の P L C装置全体のブロ ック図. 第 2図は高速入出力モジュールの詳細図である。 発明を実施するための最良の形態
以下、 本発明の一実施例を図面に基づいて説明する。
第 1図に本発明の一実施例の P L C装置全体のブロ ック図 を示す。 図において、 1 0 は P L C制御部であり、 P L C装 置の制御の中心である。 2 0 は高速に処理すべき入出力信号 を処理する高速入出力モジュールであり、 その詳細は後述す る。 4 1 は入力モジユールであり、 スイ ツチ等からの入力信 号を受信し、 I /Oバスを経由して P L C制御部 1 0に入力 信号を送る。 4 2 は出力モジュールであり P L C制御部 1 0 からの出力信号を I ZOバス 4 0経由で受けて、 これを出力 し、 ランプ及びソ レノ ィ ド等を躯動する。
次に P L C制御部 1 0の内部について述べる。 1 1 はマイ クロプロセッサであり、 P L C装置全体の制御を行う。 1 2 はシステムプログラムの格納されている R O Mであり、 マイ ク ロプロセ ッサ 1 1 はこの R 0 M 1 2のシステムプログラム に従って P L C装置を制御する。 1 3 は各種のデータ等が記 憧されるワーク用 R A Mである。 1 4 は R A Mであり、 シー ケンス処理のためのシーケンスプログラム等が格納されてい る。 このシーケンスプログラムは実際に P L C装 が制御す る機械の動作を規定するプログラムであり、 機械の動作の変 更に £、じて途中で変更することができる。 R A M I は電源 がオフになっても、 シーケンスプログラムが保持できるよう にバッテリ 1 5でバッテリバックア ップされている。
通常の高速処理の必要のない信号は入力モジュール 4 1か ら受信され、 シーケンスプログラムに従って処理され、 出力 モジュール 4 2から出力される。 高速に処理を必要とする信 号は高速入出力モジュール 2 0 に入力され、 この内部で処理 され、 高速入出力モジュール 2 0から出力される。 必要があ れば、 その出力結果は P L C制御部 1 0へ後から転送される。 例えば、 このような高速処理する必要のある信号は、 高速で 回転する軸に取りつけられた外部のアブソリ ユ ー トェンコ一 ダからの信号を受けて、 これに対応した信号を出力するよう な場合がある。
次に高速入出力モジュール 2 0 の詳細について述べる。 第 2図に高速入出力モジュール 2 0の詳鳙図を示す。 図におい て、 2 1 はバスノ ッファであり、 I 0バス 4 0 とのイ ンタ 一フェイ スである。 2 2 もバスバッファであり、 入力信号等 をバスバツファ 2 1 を経由して I Z Oバス 4 0に送る。 2 3 はラ ッチであり、 P L C制御部 1 0からの信号を一時記憶す る。 2 4 もラ ッチであり、 入力信号及びラ ッチ 2 3からの信 号をクロ ック回路 2 5のクロ ックに同期して記憶する。 2 6 は E P R O Mであり、 一定の入力に対して特定の出力バター ンを出力するようにプログラムされており、 それにより論理 演箕を行う。 2 7 はラ ッチであり、 E P R OM 2 7の出力を クロック回路 2 5のクロックに同期して記 fitする。 2 8は入 力回路であり、 レシーバから構成されている。 2 9 は出力回 路であり、 ドライバから構成されている。
次に高速入出力モジュール 2 0の動作について述べる。 高 速処理すべき信号が入力面路 2 8で受信されると、 ラ ッチ 2 4を経由して E P R 0 M 2 6に入力され、 予めプログラムで 決められた論理演箕を行う。 例えば、 先に述べた高速で回転 する軸に取り付けられたアブソ リ ユ ー トエンコーダからの信 号を受けて、 この信号に対応したパターン信号を出力する。
E P R O M 2 6からの出力はラ ッチ 2 7に記憶され、 この出 力信号が出力回路 2 9から外部に出力され、 外部の機器を高 速で制御する。 もし、 その出力信号が P L C制御部 1 0で必 要なら、 その出力信号はバスバッファ 2 2及びバスバッ ファ 2 1を経由して P L C制御部 1 0へ送られる。
高速処理の必要のない信号は入力回路で受け、 そのままバ スバッファ 2 2、 ノ スバッファ 2 1を経由して P L C制御部 1 0へ耘送される。 逆に通常の出力はバスバッファ 2 1、 ラ ツチ 2 3を経由して、 出力回路 2 9から外部へ出力される。 上記の説明では、 高速の論理演算素子は E P R 0 Mで説明 したが、 これ以外に例えば P L D (プログラマブル · 口ジツ ク ， デバイ ス） 等を使用することもできる。
さらに、 E P R 0 Mの代わりに R A Mを使用することもで きる。 R A Mを使用すれば、 高速処理すべき論理演算、 入力 信号等を P L C制御部 1 0からの指令によって、 害換ること ができるので、 一層の弾力性をもたせることができる。
以上説明したように本発明では、 高速に入出力信号を処理 できる f 理演箕素子を有する S速入出力モジュールとしたの で、 P L C装置等に結合して、 専用の高速処理装置の代わり に使用して、 高速処理の必要な外部信号の処理を行う ことが できる。
また、 高速に入出力信号を処理できる論理演算素子を有す る高速入出力モジュールを有する P L C装置を構成したので、 専用の高速処理装置を使用せずに、 高速処理の必要な外部信 号の処理を行う ことができる。

Claims

請 求 の 範 囲
1 . P L C装置、 数値制御装置等に使用される高速入出力 モジユールにおいて、
プログラマブルな論理演算素子を備え、
該論理演算素子は外部からの入力信号及び P L C制御部等 からの出力によって、 S速に狳理演算を行い、 狳理演箕結果 を外部に出力し、 及び P L C制御部等に入力することを特徴 とする高速入出力モジュール。
2 . 前記論理演箕素子は E P R O Mであることを特徴とす る特許請求の範囲第 1項記載の高速入出力モジュール。
3 . 前記論理演算素子は P L D (プログラマブル ' ロジッ ク ， デバイス） であることを特徴とする特許請求の範囲第 1 項記載の高速入出力モジュール。
4 . 前記論理演算素子は R A Mであることを特徴とする特 許請求の範囲第 1項記載の高速入出力モジュール。
5 . マイ ク ロプロセ ッサによってシーケンスプログラムの 演算処理を行う P L C装置において、
プログラマブルな輪理演算素子を備え、 前記論理演算素子 は外部からの入力信号及び P L C制御部からの出力によつて、 高速に論理演算を行い、 論理演算結果を外部に出力し、 かつ P L C制御部に入力することができる高速入出力モジュール を有することを特徴とする P L C装置。
6 . 前記論理演算素子は E P R O Mであることを特徴とす る特許請求の範囲第 5項記載の P L C装置。
7 . 前記論理演算素子は P L D (プログラマブル ' ロジ ッ ク · デバイス） であることを特徴とする特許請求の範囲第 5 項記載の P L C装置。
8. 前記論理演算素子は R AMであることを特徴とする特 許請求の範囲第 5項記載の P L C装置。
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