WO1988001815A1 - Multiplex dividing apparatus in a synchronous multiplexing system - Google Patents

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WO1988001815A1
WO1988001815A1 PCT/JP1987/000634 JP8700634W WO8801815A1 WO 1988001815 A1 WO1988001815 A1 WO 1988001815A1 JP 8700634 W JP8700634 W JP 8700634W WO 8801815 A1 WO8801815 A1 WO 8801815A1
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WO
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signal
multiplexed
channel
timing
demultiplexing
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Application number
PCT/JP1987/000634
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English (en)
French (fr)
Inventor
Kazuo Iguchi
Tetsuo Soejima
Toshiaki Watanabe
Shigeo Amemiya
Original Assignee
Fujitsu Limited
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used

Definitions

  • the present invention relates to a multiplexing system for PCM signals, and more particularly to a synchronous multiplexing system for multiplexing basic signals in an integer multiple relationship.
  • the multiplexing hierarchy is set to an integral multiple of the basic signal speed, and therefore, no auxiliary signal (frame synchronization signal, control signal, etc.) is inserted in each multiplexing unit.
  • auxiliary signal frame synchronization signal, control signal, etc.
  • Necessary control signals and the like are prepared in advance on a basic signal frame, and multiplexing is performed using this control signal area. This greatly simplifies the configuration of the multiplexing unit that requires high speed (it can be composed only of simple parallel-serial (PZS) conversion and serial Z-parallel (SZP) conversion)-and frame synchronization processing and multiplexing.
  • PZS parallel-serial
  • SZP serial Z-parallel
  • control processing of the channel switching unit to be performed may be performed at the basic signal speed, it is possible to adopt a configuration suitable for high-speed operation.
  • the channel switching is performed only by simple P / S conversion and SZP conversion in the high-speed multiplexing unit.
  • the multiplexing control signal written on the basic signal frame after demultiplexing is identified, and the channel switching placed immediately after the demultiplexing latch circuit is determined based on the identification result.
  • the unit was controlled so as to correspond to the channel.
  • Fig. 1 shows the frame structure of the basic signal. is there.
  • the frame configuration consists of a control signal and an information signal (D)
  • the control signal consists of a frame synchronization signal (F), a multiplex control signal (ID), a maintenance monitoring signal, and the like. It is configured.
  • FIG. 2 shows a configuration example of a conventional synchronous multiplexing device.
  • the multiplexing unit writes the identification signal of each channel in 1 ,, 1 1,-, In, and the basic signal FB of each channel CHI, CH2, --—, CHn.
  • a specific multiplexed channel number is written into the multiplexed control signal ID.
  • a multiplexed signal nFB is created by performing parallel-to-serial conversion on the basic signal of each channel in which the multiplexed channel number is written.
  • the control unit (CONT) 3 controls the operation timing of each unit at this time.
  • the multiplexed signal n FB at the output of the PZS converter 2 is sent to the receiving side via the transmission path 4.
  • the demultiplexing unit converts the input multiplexed signal from serial to parallel in the SZP conversion unit 5, sequentially separates the signals into signals SRI, SR2, and SRn having different timings.
  • the speed is converted according to the timing signal of the counter 7, and the basic signals CHI ′, CH 2 ′, 1, CH n ′ are generated.
  • the multiplexed channel number of the basic signal of each channel does not always correspond to that of the transmitting side.
  • the frame synchronization and multiplex channel number identification section (FSYNC, IDDE T> 8)
  • the basic signal of a specific channel for example, CH n ′ is framed together with the multiplex channel number, and the multiplex channel number is identified.
  • the switch unit 9 is controlled to sequentially rearrange the order of the basic signals of each channel so that the multiplexed channel number thus set matches the original multiplexed channel number of the channel.
  • output signals having channel numbers 10 CH 1, CH 2,-, and CH n corresponding to the channel numbers at the time of multiplexing are obtained.
  • phase relationship between the channels does not necessarily match the phase relationship before multiplexing, so it is necessary to adjust the phase between multiple channels.
  • the three combined basic signals are transmitted on different routes, respectively, and a frame phase difference occurs between the three basic signals due to a difference in path delay time.
  • the first problem can be solved by controlling the network so as to pass through the same transmission path.
  • a problem arises with the conventional multiple separation method.
  • FIG. 3 shows a timing chart of demultiplexing in a conventional synchronous multiplexing device.
  • the multiplexed input data in FIG. 3 produces outputs delayed one bit at a time at the outputs SR 1, SR 2,-, SR n of the S / P converter 5.
  • latching is performed in accordance with the fixed timing signal PH1 of the counter 7, and the speed is converted to separate the basic signals CHI ', CH2',-, CHn '. .
  • the arrangement of the channel numbers does not correspond to the transmitting side, so the multiplexed channel numbers are identified and the switches are switched in the switch unit 9 to correspond to the channel numbers. In this case, a 1-bit phase difference may occur at each channel output as shown in Fig. 3.
  • the present invention relates to a multiplexing system for multiplexing a basic signal frame at a signal speed that is an integral multiple of the speed of a basic signal.
  • the purpose of the present invention is to provide a demultiplexer that does not require adjustment of the data phase difference between channels 10 and channel switching.
  • Another purpose is to simplify the processing by using a configuration in which synchronization and channel identification at the time of separation and latching into basic signals on the receiving side are performed at the speed of each basic signal.
  • the basic content of the present invention is that a control signal required for multiplexing is input into a frame configuration of a basic signal rate to create a basic signal, and the basic signal is multiplexed to multiplex a higher-order multiplexed signal.
  • the receiving part of the synchronous multiplexing method to be formed.20 By providing a HI path that operates at a fixed timing to identify the control signal, and by controlling the demultiplexing timing valve according to the identified control signal.
  • the correspondence between the channel at the time of multiplexing on the transmitting side and the channel after demultiplexing at the receiving side can be stably established.
  • a multiplexed channel number of a specific channel that has been demultiplexed is identified, and the multiplexed channel number is determined so as to match the multiplexed channel number defined for the specific channel.
  • FIG. 1 is a diagram showing a frame configuration of a basic signal as a background of the present invention.
  • FIG. 2 shows a configuration diagram of a conventional synchronous multiplexing system.
  • FIG. 3 is a timing chart of demultiplexing in a demultiplexing device of a conventional synchronous multiplexing system.
  • FIG. 4 is a diagram illustrating the principle of the configuration of a first embodiment of the multiplexing / demultiplexing apparatus according to the present invention.
  • FIG. 5 is a detailed configuration diagram of the first embodiment of the present invention.
  • FIG. 6 is a timing chart of the demultiplexing in the embodiment of FIG.
  • FIG. 7 is a configuration diagram of an embodiment of the timing control unit in FIG.
  • FIG. 8 is a diagram showing the basic configuration of a second embodiment of the demultiplexer according to the present invention.
  • FIG. 9 is a detailed configuration diagram of a second embodiment of the present invention.
  • FIG. 10A is an operation flowchart of the demultiplexing in the embodiment of FIG.
  • FIG. 10B is another embodiment of the partial processing in the flowchart of FIG. 10A.
  • FIG. 4 shows the principle configuration of the first embodiment of the demultiplexer of the present invention. Multiplexing on the basic signal frame
  • a serial / parallel conversion means 11
  • Control latch means 12 control signal identification means 14, timing control means 15
  • the serial / parallel conversion means 11 serially / parallel converts the input multiplexed signal to generate parallel signal outputs of the number of multiplexed channels having sequentially different timings.
  • control latch means 12 is the same as the serial-parallel conversion means 11
  • the signal of the specific channel at the output is latched at a fixed timing.
  • the control signal identification means 14 identifies the multiplexed channel number of the signal of the specific channel latched by the control latch means 12, and the control latch means 12 is connected.
  • the timing control means 15 Detect the difference from the number of the multiplexed channel.
  • the timing control means 15 generates a timing signal having a timing difference corresponding to the difference of the multiplexed channel number with respect to the latch timing in the control latch means 12.
  • the demultiplexing latch means 16 generates the basic signal output of the number of multiplexed channels by latching the output of the serial / parallel conversion means 11 with the timing signal of the timing control means 15. I do.
  • the output obtained by latching a specific channel by fixed timing in the control latch means is used to output the channel on the basic signal frame of the specific channel.
  • the channel number during multiplexing is obtained. And the channel numbers after demultiplexing correspond to each other.
  • 21 is a shift register
  • 22 is a control latch
  • 23 is a counter circuit
  • 24 is frame synchronization
  • 25 is timing.
  • the control unit 26 is a demultiplexing latch unit.
  • FIG. 6 shows a multiplex separation timing chart in the embodiment of FIG.
  • the multiplexed input data is processed according to the clock.
  • the data is read into the foot register 21 and outputs SRI, SR2,-, and SRn, which are sequentially shifted one bit at a time, are generated in parallel.
  • the control latch unit 22 latches the output of a specific channel, for example, SRn, according to a fixed timing signal PH1 for counting n times of a counter circuit 23 for counting the clock. And produce output.
  • the frame synchronization / multiplex channel number identification section 24 synchronizes the frame of the output of the control latch section 222 and identifies the multiplex channel number.
  • the timing control unit 25 shifts the shift register 2 1 by k-1 n bits from the multiplexed channel number n on the transmitting side. Demultiplexing timing signal PH shifted by k-n bits from the write clock at
  • the demultiplexing latch unit 26 latches the output of the system register 21 by this timing to convert the speed, so that the transmission side multiplexes with the channel number at the time of multiplexing.
  • Figure 7 is the decoder 2 5 illustrates a configuration example of a tie Mi ring control unit 2 5, will decode the counter value from the counter circuit 2 3, selector 2 5 z is frame synchronization, multiplexing channel number Identified in identification unit 2
  • Decoder 25t output according to multiplex channel number By selecting the force, a demultiplexing timing signal PHC is generated.
  • FIG. 8 shows the basic configuration of the demultiplexer according to the second embodiment of the present invention.
  • a synchronous multiplexing system has a control signal including a multiplexed channel number on a basic signal frame, and multiplexes the synchronized basic signal to a signal speed that is an integral multiple of the speed.
  • the demultiplexing apparatus comprises serial-parallel conversion means 111, timing signal generating means 112, demultiplexing latch means 113, and control signal identification means 114. is there.
  • the serial-to-parallel conversion means 111 converts the input multiplexed signal into a parallel-parallel signal and generates parallel signal outputs of the number of multiplexed channels having sequentially different timing.
  • the timing signal generating means 112 generates a timing signal which has any one of phases of timings sequentially different in the number of multiplexed channels and is repeated at a cycle of the input multiplexed signal.
  • the demultiplexing latch means 113 can increase the number of multiplexed channels by latching the output of the serial-to-parallel conversion means 111 with the timing signal of the timing signal generating means 111. To generate a basic signal output.
  • the control signal identifying means 114 is a multiplex channel number identified by identifying the multiplex channel number of the basic signal output of the specific channel of the demultiplexing latch means 113. And the number of the multiplexed channel corresponding to this specific channel is detected.
  • the timing of the timing 5 signal in the timing signal generating means 112 By controlling the timing of the timing 5 signal in the timing signal generating means 112 according to the difference between the detected multiplexed channel numbers, the channel number at the time of multiplexing and the channel after demultiplexing are controlled. Correspond with the number.
  • the demultiplexing apparatus monitors a basic signal of a specific channel after demultiplexing
  • the multiplex channel number of the specific channel is identified, and the number is compared with the multiplex channel number defined for this specific channel.
  • the timing signal in the demultiplexing timing signal generating means so that they coincide with each other.
  • control is performed so that the multiplexed channel number at the transmission side at the time of multiplexing and the multiplexed channel number after demultiplexing at the reception side can be correlated.
  • 1 2 1 is a shift register
  • 1 2 2 is a demultiplexing power counter circuit
  • 1 2 3 is a demultiplexing latch section
  • 1 2 4 is a frame synchronization section
  • 1 2 5 is a multiplex channel number identification section.
  • 126 are shift small pulse generators.
  • Figure 10A shows the multiple components in the ninth embodiment. This is a flow chart showing the operation of release.
  • the multiplexed input data is read into the shift register 121 according to the clock, and outputs SRI, SR2,-, SRn sequentially shifted one bit at a time are generated in parallel.
  • the demultiplexing power counter circuit 122 counts the clocks, and has any one of the phases of sequentially different timings equal to the number of multiplexed channels, and detects the input multiplexed signal. Generates a timing signal that repeats periodically.
  • the demultiplexing latch section 123 latches the output of the shift register 1221 by the timing signal of the demultiplexing counter circuit 122 to convert the speed. And the basic signal outputs CH 1, CH 2,-, CH n for the number of multiplexed channels.
  • the frame synchronization section 124 monitors the output of the demultiplexing latch section 123 for a specific channel, for example, the basic signal output of the channel CHn, and outputs the frame synchronization signal F shown in FIG.
  • a frame synchronization process for obtaining frame synchronization is performed (step S2 in FIG. 1A), and it is determined whether or not the frame synchronization has been achieved (step S3 in FIG. 1A). Repeat processing until frame synchronization is achieved.
  • the multiplexed channel number identification section 125 identifies the multiplexed channel number of the specific channel CHn (step S4 in FIG. 10A) and performs identification. It is checked whether or not the multiplexed channel number is ri (step S5 in FIG. 10A). When the identified multiplexed channel number is II, channel synchronization has been established (step S6 in FIG. 1A), and the processing in the circuit in FIG. 9 ends.
  • the shift pulse generating section 126 generates a shift pulse, and the phase of the timing signal in the demultiplexing counter circuit 122 is generated. Is shifted by one bit (step S7 in FIG. 10A).
  • the units such as the frame synchronization unit 124 and the multiplexed channel identification unit 125 are initialized, the frame synchronization process and the multiplexed channel number identification process are repeated, and the identified multiplexed unit is re-examined.
  • the shift pulse generation unit 126 calculates the difference between the identified multiplexed channel number and n.
  • the phase of the timing signal in the demultiplexing counter circuit 122 is shifted by the number of bits equal to the difference. (Step S7 'in FIG. 1A), channel synchronization may be established.
  • the present invention it is possible to always demultiplex an output basic signal having no phase shift from a basic signal of each channel multiplexed correctly on the transmitting side. Demultiplexing can be performed stably even for a wideband service that combines and uses a plurality of basic signals, and the device configuration in that case can be simplified and downsized.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

明 細 書
発明の名称
同期多重化システムの多重分離装置 技術分野
本発明は P C M信号の多重化システムに係り、 特 に基本信号を整数倍の関係で多重化する同期多重化 システムに関するものである。
背景技術
ビデオ信号等の広帯域信号を伝送 * 交換するため には、 従来の P C Mハイ アラキに基づく多重化方式 では、 群信号中の各信号のタイ ムスロ ッ トが固定し ていないため、 群信号から希望信号を直接抽出して 出力することは非常に難しかった。 またサ一ビスの 広帯域化に伴い、 ジッタ等の影響を低減するため高 次群による同期網の構築が検討されている。 このよ うな状況の中で、 広帯域 I S D Nの基本信号速度と して数十 M b p sを選び、 多重化 P C Mハイ アラキ としてその整数倍を許容する同期多重化方式が検討 されている。
この同期多重化方式では、 多重化ハイ ァラキを基 本信号速度の整数倍としているため、 多重化単位で の補助信号 （フ レーム同期信号， 制御信号等） の挿 入は行わず、 多重化時に必要な制御信号等は予め基 本信号フ レーム上に用意しておいて、 この制御信号 領域を利用して多重化を行うようにしている。 これ によって、 高速性が必要とされる多重化部の構成が 非常に簡単化され （単なる並列 直列 （ P Z S ) 変 換， 直列 Z並列 （S Z P ) 変換のみで構成できる） - かつフ レーム同期処理および多重化チヤネル対応を
5 とるチャ ネル切替部の制御処理等は、 基本信号速度 で行えばよいため、 高速化に適した構成をとること が可能である。 なおここでチャネル切替は、 高速多 重部の機能が単なる P / S変換， S Z P変換のみで あるため、 多重化時のチャネル番号と多重分離後の
10 チャ ネル番号とが必ずしも一致しないので、 チヤネ ル切替によってチヤネル対応をとることが必要にな るため設けられるものである。
しかしながらこのような構成は、 サービスが基本 信号速度以下で提供されている場合、 すなわちパイ
15 プとして使用されている状況では問題とならないが. 複数の基本信号フレームを結合して使用する必要が ある広帯域サービスでは、 多重分離後の基本信号フ レーム上で位相差を生じる可能性があり、 このよう な位相差を生じない同期多重化方式が要望される。
20 従来の同期多重化方式においては、 多重分離後の 基本信号フレーム上に書き込まれている多重化制御 信号を識別し、 この識別結果により多重分離用ラッ チ回路の直後に置かれているチヤネル切替部を制御 して、 チャネルの対応をとるようにしていた。
25 第 1図は基本信号のフ レーム構成を示したもので ある。 同図に示されるようにフ レーム構成は制御信 号および情報信号 （ D ) からなり、 制御信号はフレ ーム同期信号 （ F ) 、 多重化制御信号 （ I D ) およ び保守監視信号等から構成されている。
第 2図は従来の同期多重化装置の構成例を示した ものである。 送信側において、 多重化部では各チヤ ネルの識別信号書き込み 1 , , 1 ζ , --, I n にお いて、 それぞれのチ ャ ネル C H I , C H 2 , —— , C H nの基本信号 F Bに対して、 それぞれ特定の多 重化チャ ネル番号を多重化制御信号 I Dに書き込む。 P Z S変換部 2においては、 多重化チャ ネル番号を 書き込まれた各チ ャネルの基本信号を並直列変換し て多重化信号 n F Bを作成する。 制御部 （ C O N T) 3 は、 この際における各部の動作タイ ミ ングを制御 する。 P Z S変換部 2 の出力における多重化信号 n F Bは、 伝送路 4を経て受信側に送られる。
受信側において、 多重化分離部では入力多重化信 号を S Z P変換部 5 において直並列変換して、 順次 異なるタ イ ミ ングを有する信号 S R I , S R 2 , S R nに分離し、 ラ ッ チ部 6 においてカ ウ ンタ 7の タイ ミ ング信号に応じてラ ッチして速度変換して、 基本信号 C H I ' , C H 2 ' ， 一， C H n ' を生じ る。 この時点では各チャ ネルの基本信号の多重化チ ャ ネル番号は、 送信側のそれと必ずしも対応がとれ ていない。 フ レーム同期， 多重化チャネル番号識別部 （ F S Y N C, I D D E T> 8では特定チャネルの基本 信号例えば C H n ' についてフ レーム同斯をとると ともに、 その多重化チャネル番号を識別する。 そし 5 て識別された多重化チャネル番号が、 そのチャネル の本来の多重化チャネル番号と一致するように、 ス ィ ツ チ部 9を制御して各チヤネルの基本信号の順序 を順次入れ替える。 これによつて送信側における多 重化時のチャネル番号と対応のとれたチャネル番号 10 C H 1 , C H 2 , -, C H nを有する出力信号が得 られる。
第 2図に示された同期多重化装置の構成ば、 基本 信号をパイプとして使用することを目的としている ため、 複数の基本信号フ レームを結合して使用する
15 場合には、 各チャネルの位相関係が多重化前の位相 関係と必しも一致しないため、 複数チャネル間の位 相調整を行う必要がある。
すなわち例えば 5 0 M p sを基本信号速度とす る基本信号 3本を結合して使用して、 1 5 0 M b p
20 s の信号を伝送する場合、 ネッ トワークの構成によ つては次のような場合が生じる，
1. 3本の結合された基本信号が各々別ル— トで伝 送され、 パス遅延時間差により 3本の基本信号間で フ レーム位相差を生じる。
25 2. 3本の基本信号が同一の多重化伝送路で送られ たとしても、 多重分離の方法によっては結合された 基本信号間にフ レーム位相差を生じる。
上記 1 の問題については、 同一伝送路を通るよう にネ ッ トワークを制御するこ とによつて解決可能で ある。 しかしながら 2 の問題については、 従来の多 重分離方法では問題が生じる。
第 3図は従来の同期多重化装置における多重分離 のタイ ムチャー トを示したものである。 第 3図にお いて多重化された入力データは、 S / P変換部 5 の 出力 S R 1 , S R 2 , --, S R nにおいて、 順次 1 ビッ トずつ遅れた出力を生じる。 ラ ッチ部 6 におい てはカウ ンタ 7 の固定タイ ミ ング信号 P H 1 に応じ てラ ッチして速度変換して、 基本信号 C H I ' , C H 2 ' , --, C H n ' に分離する。 この基本信号出 力はチャ ネル番号の配列が送信側と対応していない ので、 多重化チ ャ ネル番号を識別してスィ ツ チ部 9 においてチ ャ ネル入れ替えを行って、 チャ ネル番号 の対応を取り直すが、 この際第 3図に示すよう に各 チャ ネル出力において 1 ビッ トの位相差が生じる可 能性がある。
そのためスィ ツチ部出力に 1 ビッ トの遅延を揷脱 できる機能を挿入して、 結合された各チ ャネル間で 位相制御を行う必要がある。 さもないと例えば伝送 信号が画像信号の場合、 1 ビ ッ ト の違いによって出 力信号 1 バイ ト中の M S B (Most Singnificant Bit)と L S B (Least Significant Bit)が入れ替る 可能性があるが、 このような場合再生される画像は 全く無意味なものとなってしまう という問題があつ た。
5 発明の開示
本発明は、 基本信号フ レームを基本信号の速度の 整数倍の信号速度で多重化する多重システムにおい て、 複数の基本信号チャネルを用いて、 あるデータ を伝送する場合、 受信側の多重分離部にてチャネル 10 間でのデータの位相差調整及びチャネル入れ替を不 要とする多重分離装置の提供を目的とする。
その他の目的として、 受信側での基本信号に分離 ラ ッチする際の同期及びチャネル識別を各基本信号 の速度にて行う構成で処理の簡素化を図ることにあ 15 る。
本発明の基本的内容は、 基本信号速度のフ レーム 構成上に多重化に必要な制御信号を揷入して基本信 号を作成し、 この基本信号を多重化して高次の多重 化信号を形成する同期多重化方式の受信部において. 20 固定タイ ミ ングで動作して制御信号を識別する HI路 を設け、 識別された制御信号に応じて多重分離用タ ィ ミ ングバルスを制御することによって、 送信側に おける多重化時のチャネルと、 受信側における多重 分離後のチャネルとの対応を安定にとることができ 25 るようにしたものである。 又、 本発明の別の態様として、 多重分離された特 定チャ ネルの多重化チャネル番号を識別し、 これが その特定チャ ネルに対して定められている多重化チ ャネル番号と一致するように、 多重分離用タイ ミ ン グ信号の位相をシフ トすることによって、 送信側に おける多重化時の基本信号と、 受信側における多重 分離後の基本信号とのチャネル同期をとるようにし たものである。
図面の簡単な説明
第 1図は、 本発明の背景となる基本信号のフ レー ム構成を示す図である。
第 2図は、 従来の同期多重化システムの構成図を 示す。
第 3図は、 従来の同期多重化システムの多重分離 装置における多重分離のタイ ムチャー トである。 第 4図は、 本発明の多重分離装置の第 1実施例の 原理的構成図である。
第 5図は、 本発明の第 1実施例の詳細構成図であ る。
第 6図は、 第 5図の実施例における多重分離のタ ィ ムチヤ一 トである。
第 7図は、 第 5図におけるタイ ミ ング制御部の実 施例構成図である。
第 8図は、 本発明の多重分離装置の第 2実施例の 原理的構成図である。 第 9図は、 本発明の第 2実施例の詳細構成図であ る。
第 1 0 A図は、 第 9図の実施例における多重分離 の動作フローチヤ一 トである。
第 1 0 B図は、 第 1 O A図のフローチャー ト中の 一部処理の別実施例である。
第 1 の実施例
第 4図に本発明の多重分離装置の第 1の実施例の 原理的構成を示す。 基本信号フレーム上に多重化チ
10 ャネル番号を含む制御信号を有し、 同期化された基 本信号をその速度の整数倍の信号速度に多重化する 同期多重化システムの多重分離装置において、 直並 列変換手段 1 1 と、 制栅用ラ ッチ手段 1 2と、 制御 信号識別丰段 1 4と、 タイ ミ ング制御手段 1 5 と、
15 多重分離ラツチ手段 1 6 とを具えたものである。
直並列変換手段 1 1 は、 入力多重化信号を直並列 変換して、 順次異なるタイ ミ ングを有する多重化チ ャネル数の並列信号出力を発生する。
制御用ラ ッチ手段 1 2 は、 直並列変換手段 1 1 の
20 出力における特定チャネルの信号を固定タイ ミ ング でラ ッチする。
制御信号識別手段 1 4は、 制御用ラ ッチ手段 1 2 でラ ツチされた特定チヤネルの信号の多重化チヤネ ル番号を識別して、 制御用ラ ッチ手段 1 2が接続さ
25 れている多重化チャネルの番号との差を検出する。 タイ ミ ング制御手段 1 5 は、 制御用ラ ッチ手段 12 における ラ ッチタイ ミ ングに対して、 上述の多重化 チャネル番号の差に相当するタイ ミ ング差を有する タイ ミ ング信号を発生する。
多重分離ラ ッチ手段 1 6 は、 タイ ミ ング制御手段 1 5 のタイ ミ ング信号によって直並列変換手段 1 1 の出力をラ ッチするこ とによって、 多重化チャネル 数の基本信号出力を発生する。
本発明の多重分離装置では、 制御用ラ ッチ手段に おいて特定チャネルを固定ティ ミ ングでラ ツチして 得られた出力によって、 その特定チ ャ ネルの基本信 号フ レーム上のチャ ネル番号を識別して制御用ラ ッ チ手段が接続されている特定チャネル番号と比較し て、 その差に応じて多重分離用ラ ッチ回路を制御す る こ とによって、 多重時のチャ ネル番号と多重分離 後のチヤネル番号が対応するよう に制御する。
本発明の第 1 の実施例をさ らに第 5図の詳細構成 図により説明する。 第 5図において 2 1 はシフ ト レ ジスタ、 2 2 は制御ラ ッチ部、 2 3 はカ ウ ンタ回路、 2 4 はフ レーム同期， 多重化チャ ネル番号識別部、 2 5 はタイ ミ ング制御部、 2 6 は多重分離用ラ ッチ 部である。
また第 6図は第 5図の実施例における多重分離の タイ ヮチヤ ー トを示したものである。
多重化された入力データは、 ク ロ ッ クに応じてシ フ ト レジスタ 2 1に読み込まれて、 1 ビッ トずつ順 次ずれた出力 S R I , S R 2 , --, S R nを並列に 生じる。 制御ラツチ部 2 2は特定の 1チヤネルの出 力例えば S R nを、 クロ ックをカウ ン トするカウ ン 5 タ回路 2 3の n回計数の固定タイ ミ ング信号 P H 1 に応じてラ ツチして、 出力を生じる。 フ レ一ム同期, 多重化チャネル番号識別部 2 4は、 制御ラ ツチ部 2 2 2の出力についてフ レーム同期をとるとともに、 その多重化チャネル番号を識別する。
10 いま識別結果が多重化チャ ネル番号 kであったと すると、 送信側の多重化チャネル番号 nに対して k 一 nビッ トずれているので、 タイ ミ ング制御部 2 5 はシフ ト レジスタ 2 1における書き込みク ロ ックか ら k— nビッ トずれた多重分離タイ ミ ング信号 P H
15 Cを発生して多重分離用ラ ッチ部 2 6に与える。 多 重分離用ラ ッチ部 2 6はこのタイ ミ ングによってシ ス ト レジスタ 2 1の出力をラ ッチして速度変換する ることによって、 送信側における多重化時のチヤネ ル番号と対応のとれたチヤネル番号を有する出力基
20 本信号 C H I , C H 2 , --, C H riを生じる。
第 7図はタイ ミ ング制御部 2 5の一構成例を示し デコーダ 2 5 , はカウ ンタ回路 2 3からのカウ ンタ 値をデコー ドし、 セレクタ 2 5 z はフ レーム同期， 多重化チャネル番号識別部 2 において識別された
25 多重化チャネル番号に応じて、 デコーダ 2 5 t の出 力を選択することによって、 多重分離タィ ミ ング信 号 P H Cを発生する。
第 2 の実施例
本発明の第 2の実施例の多重分離装置の原理的構 成を第 8図に示す。 第 8図において、 基本信号フ レ ーム上に多重化チヤネル番号を含む制御信号を有し- 同期化された基本信号をその速度の整数倍の信号速 度に多重化する同期多重化システムの多重分離装置 において、 直並列変換手段 1 1 1 と、 タイ ミ ング信 号発生手段 1 1 2 と、 多重分離ラ ッ チ手段 1 1 3 と、 制御信号識別手段 1 1 4 とを具えたものである。
直並列変換手段 1 1 1 は、 入力多重化信号を直並 列変換して、 順次異なるタイ ミ ングを有する多重化 チャネル数の並列信号出力を発生する。
タ イ ミ ング信号発生手段 1 1 2 は、 多重化チヤネ ル数の順次異なるタィ ミ ングのいずれかの位相を有 し、 入力多重化信号の周期で繰り返すタイ ミ ング信 号を発生する。
多重分離ラ ッチ手段 1 1 3 は、 タイ ミ ング信号発 生手段 1 1 2 のタイ ミ ング信号によって直並列変換 手段 1 1 1 の出力をラ ッチするこ とによって、 多重 化チャ ネル数の基本信号出力を発生する。
制御信号識別手段 1 1 4は、 多重分離ラ ツチ手段 1 1 3 の特定チャネルの基本信号出力の多重化チ ヤ ネル番号を識別して識別された多重化チャネル番号 と、 この特定チャネルに対応する多重化チャネルの 番号との差を検出する。
この検出された多重化チヤネル番号の差に応じて タイ ミ ング信号発生手段 1 1 2におけるタイ ミ ング 5 信号の位柑を制御することによって、 多重化時のチ ャネル番号と多重分離後のチャネル番号との対応を とる。
本発明の第 2の実施例の多重分離装置では、 多重 分離後の特定チャネルの基本信号を監視し、 その基
10 本信号のフ レーム同期確立後、 その特定チャネルの 多重化チャネル番号を識別し、 その番号と、 この特 定チャ ネルに対応して定められている多重化チヤネ ルの番号とを比較して、 一致するように多重分離用 タイ ミ ング信号発生手段におけるタィ ミ ング信号の
15 位相をシフ トすることによって、 送信側における多 重時の多重化チャネル番号と、 受信側における多重 分離後の多重化チヤネル番号との対応がとれるよう に制御する。
本発明の第 2の実施例を第 9図の多重分離装置の 20 詳細構成図によりさらに説明する。 第 2図において
1 2 1 はシフ ト レジスタ、 1 2 2 は多重分離用力 ゥ ンタ回路、 1 2 3 は多重分離用ラ ッチ部、 1 2 4は フ レーム同期部、 1 2 5 は多重化チャネル番号識別 部、 1 2 6 はシフ小パルス発生部である。
25 また第 1 0 A図は第 9面の実施例における多重分 離の動作フローチヤ一 トを示したものである。
多重化された入力データは、 ク ロ ッ クに応じてシ フ ト レジスタ 1 2 1 に読み込まれて、 1 ビッ トずつ 順次ずれた出力 S R I , S R 2 , --, S R nを並列 に生じる。 多重分離用力ゥ ンタ回路 1 2 2 はク ロ ッ クを計数して、 多重化チャネル数に等しい順次異な るタイ ミ ングのう ちの、 いずれかの位相を有してい て、 入力多重化信号の周期で繰り返すタイ ミ ング信 号を発生する。
多重分離ラ ッ チ部 1 2 3 は、 多重分離用カ ウ ンタ 回路 1 2 2 のタイ ミ ング信号によってシフ ト レジス タ 1 2 1 の出力をラ ッチして速度変換する こ とによ つて、 多重化チャ ネル数の基本信号出力 C H 1 , C H 2 , --, C H nを発生する。
フ レーム同期部 1 2 4 は多重分離ラ ッチ部 1 2 3 の出力における特定チャネル、 例えばチャ ネル C H nの基本信号出力を監視して、 第 1 図に示されたフ レーム同期信号 Fを用いてフ レーム同期をとる フ レ —ム同期処理を行い （第 1 O A図ステ ッ プ S 2 ) 、 フ レーム同期がとれたか否かをみて （第 1 O A図ス テ ツプ S 3 ) 、 フ レーム同期がとれるまで処理を操 り返す。
フ レーム同期がとれたとき、 多重化チャネル番号 識別部 1 2 5 は特定チ ャ ネル C H nの多重化チヤ ネ ル番号を識別して （第 1 0 A図ステ ツプ S 4 ) 、 識 別された多重化チャネル番号が riであるか否かをみ る （第 1 0 A図ステップ S 5 ) 。 識別された多重化 チャネル番号が IIであったときは、 チャネル同期が 確立された （第 1 O A図ステップ S 6 ) ので、 第 9 図の回路における処理を終了する。
一方、 識別された多重化チャネル番号が nでなか つたときは、 シフ トパルス発生部 1 2 6 はシフ トパ ルスを発生して、 多重分離用カウ ンタ回路 1 2 2に おけるタイ ミ ング信号の位相を 1 ビッ トシフ トする (第 1 0 A図ステップ S 7 ) 。 次にフ レーム同期部 1 2 4 , 多重化チャネル識別部 1 2 5等の各部を初 期化して、 フ レーム同期処理および多重化チャネル 番号識別の処理を缲り返して、 再び識別された多重 化チャネル番号が IIであるか否かをみて （第 1 O A 図ステップ S 5 ) 、 nでなかったときばタイ ミ ング 信号の位相をさらに 1 ビッ トシフ トし （第 1 0 A図 ステップ S 7 ) 、 識別された多重化チャネル番号が nになるまで同じ処理を橾り返して、 チャ ネル同期 を確立する。
または、 多重化チヤネル識別部 1 5において識 別された多重化チャネル番号が riでなかってときは. シフ トパルス発生部 1 2 6 において、 識別された多 重化チャネル番号と n との差分をとつて、 差分に等 しいビッ ト数だけ多重分離用カウ ンタ回路 1 2 2 に おけるタイ ミ ング信号の位相をシフ トすることによ つて （第 1 O B図ステップ S 7 ' ) 、 チャネル同期 を確立するよう にしてもよい。
以上説明したよう に本発明によれば、 常に正し く 送信側において多重化された各チャ ネルの基本信号 との間で位相ずれのない出力基本信号を多重分離す る こ とができるので、 複数の基本信号を結合して使 用する広帯域サー ビスに対しても、 安定に多重分離 を行う こ とができる とともに、 その場合の装置構成 も簡易であって小型化が可能である。
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Claims

請 求 の 範 囲
1. 基本信号フ レーム上に多重化チャネル番号を含 む制御信号を有し、 同斯化された該基本信号をその 速度の整数倍の信号速度に多重化する同期多重化方 式の多重分離装置において、
入力多重化信号を順次異なるタィ ミ ングを有する 多重化チヤ ネル数の並列信号出力に変換する直並列 変換手段 （ 1 1 ) と、
該直並列変換手段 （ 1 1 ) の特定チャネルの信号 を固定タィ ミ ングでラ ッチする制御用ラ ッチ手段 （ 1 2 ) と、
該制御用ラ ッチ手段 （ 1 2 ) の出力における多重 化チャネル番号を識別して、 該制御用ラッチ手段 （ 1 2 ) が接繞されている多重化チャ ネルの番号との 差を検出する制御信号識別手段 （ 1 4 ) と、
前記制御用ラ ッチ手段 （ 1 2 ) の固定タィ ミ ング と該多重化チャネル番号の差に相当するタイ ミ ング 差を有するタイ ミ ング信号を発生するタイ ミ ング制 御手段 （ 1 5 ) と、
該タイ ミ ング制御手段 （ 1 5 ) のタイ ミ ング信号 によつて前記直並列変換手段 （ 1 1 ) の出力をラ y チして多重化チャネル数の基本信号出力を発生する 多重分離ラ ツチ手段 （ 1 とを具えてなることを 特徴とする同期多重化システムの多重分離装置。
2* 前記直並列変換手段 （ 1 1 ) は、 前記入力多重 化信号を受信側の所定ク 口 ッ クにより順次保持し、 シフ トする シフ ト レジスタ （ 2 1 ) から成る こ とを 特徴とする請求の範囲第 1項記載の同期多重化シス テムの多重分離装置。
3. 前記制御用ラ ッチ手段 （ 1 2 ) は、 受信側の所 定ク ロ ッ クより生成される 1 つの固定のタイ ミ ング 信号により前記入力多重化信号の 1 つの基本信号を ラ ッチする こ とを特徵とする請求の範囲第 1 項ある いは第 2項記載の同期多重化システムの多重分離装 置。
4. 前記タイ ミ ング制御手段 （ 1 5 ) は、 デコ ーダ と該デコ ーダの出力をセ レク トするセ レク タ （ 2 5 z ) から成り、 前記制御信号識別手段 （ 1 4 ) から のチ ャネル番号に応じて該デコ ーダ出力をセ レク ト し、 前記多重分離ラ ツチ手段へ供給する こ とを特徴 とする請求の範囲第 1項記載の同期多重化システム の多重分離装置。
5. 基本信号フ レーム上に多重化チャネル番号を含 む制御信号を有し、 同期化された該基本信号をその 速度の整数倍の信号速度に多重化する同期多重化方 式の多重分離装置において、
入力多重化信号を順次異なるタイ ミ ングを有する 多重化チ ャ ネル数の並列信号出力に変換する直並列 変換手段 （ 1 1 1 ) と、
多重化チャ ネル数の順次異なるタイ ミ ングのいず れかの位相を有し、 入力多重化信号の周期で繰り返 すタイ ミ ング信号を発生するタィ ミ ング信号発生手 段 （ 1 1 2 ) と、
該タイ ミ ング信号発生手段 （ 1 1 2 ) のタイ ミ ン 5 グ信号によって前記直並列変換手段 （ 1 1 1 ) の岀 力をラ ッチして多重化チャ ネル数の基本信号出力を 発生する多重分離ラ ツチ手段 （ 1 1 3 ) と、
該多重分離ラ ツチ手段 （ 1 1 3 ) の特定チヤ ネル の基本信号出力の多重化チャネル番号を識別して該 10 識別された多重化チャネル番号と、 該特定チャネル に対応する多重化チャネルの番号との差を検出する 制御信号識別手段 （ 1 1 4 ) とを具え、
該検出された多重化チャネル番号の差に応じて前 記タイ ミ ング信号発生手段 （ 1 1 2 ) におけるタィ 15 ミ ング信号の位相を制御することを特徴とする同期 多重化システムの多重分離装置。
6. 前記直並列変換手段 （ 1 1 1 ) は、 前記入力多 重化信号を受信側の所定クロ ッ クにより順次保持し シフ トするシフ ト レジスタ （ 1 2 1 ) から成ること
20 を特徴とする請求の範囲第 5項記載の同斯多重化シ ステムの多重分離装置。
7. 前記制御信号識別手段 （ 1 1 4 ) は、 フ レーム 同期部 （ 1 2 4 ) と多重化チヤネル番号識別部 （ 1 2 5 ) とから成り、 特定のチャネルの基本信号の同
25 期確立した後、 該基本信号中のチャネル番号を識別 する こ とを特徴とする請求の範囲第 5項記載の同期 多重化システムの多重分離装置。
8. 前記タ イ ミ ング信号発生手段 （ 1 1 2 ) は、 前 記直並列変換手段 （ 1 1 1 ) へ供給される所定のク ロ ッ ク信号を用い該ク ロ ッ クをカ ウ ン ト し、 所定 間隔で前記多重分離ラ ッチ手段 （ 1 1 3 ) へ供給す る ラ ッ チパルスを生成する カ ウ ンタ回路 （ 1 2 2 ) と、 前記制御信号識別手段 （ 1 1 4 ) における識別 結果により前記カ ウ ンタ回路のカ ウ ン ト数をシフ ト させる シフ トパルス発生部 （ 1 2 6 ) とから成る こ とを特徴とする請求の範囲第 5項記載の同期多重化 システムの多重分離装置。
9. 前記シフ トパルス発生部から発生されるパルス は、 前記直並列変換手段のシフ ト レジスタ に供給さ れる 1 ク ロ ッ ク分に相当する こ とを特徴とする請求 の範囲第 8項記載の同期多重化システムの多重分離 装置。
10. 前記シフ トパルス発生部から発生されるパルス は、 前記多重化チャ ネル番号識別部にて識別された チヤネル番号の前記差分のク ロ ッ ク分に相当する こ とを特徴とする請求の範囲第 8項記載の同期多重化 システムの多重分離装置。
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