WO1986002198A1 - Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres - Google Patents

Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres Download PDF

Info

Publication number
WO1986002198A1
WO1986002198A1 PCT/FR1985/000270 FR8500270W WO8602198A1 WO 1986002198 A1 WO1986002198 A1 WO 1986002198A1 FR 8500270 W FR8500270 W FR 8500270W WO 8602198 A1 WO8602198 A1 WO 8602198A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
silicon
substrate
manufacturing
patterns
Prior art date
Application number
PCT/FR1985/000270
Other languages
English (en)
Inventor
Michel Haond
Jean-Pierre Colinge
Daniel Bensahel
Didier Dutartre
Original Assignee
Michel Haond
Colinge Jean Pierre
Daniel Bensahel
Didier Dutartre
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Michel Haond, Colinge Jean Pierre, Daniel Bensahel, Didier Dutartre filed Critical Michel Haond
Priority to DE8585904827T priority Critical patent/DE3576430D1/de
Publication of WO1986002198A1 publication Critical patent/WO1986002198A1/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76272—Vertical isolation by lateral overgrowth techniques, i.e. ELO techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Le procédé de fabrication d'îlots de silicium monocristallin isolés électriquement les uns des autres consiste à réaliser des motifs (17) en un matériau isolant sur un substrat (12) en silicium monocristallin, à déposer sur l'ensemble de la structure un film (26) de silicium polycristallin ou amorphe, à recouvrir le film (26) de silicium d'une couche (28) d'un matériau encapsulant, à réaliser un traitement thermique de la structure obtenue servant à enfoncer verticalement dans le substrat (12) les motifs (17) de matériau isolant et à former au-dessus de ces motifs (17) enfoncés une couche de silicium monocristallin (33), à éliminer la couche (28) de matériau encapsulant, et à graver la couche de silicium monocristallin obtenue (33) de façon à former lesdits îlots (34).

Description

Procédé de fabr cation d ' flots de silicium monocristallin isolés électriquement les uns des autres
La présente invention a pour objet un procédé de fabrication d'îlots de si licium monocristallin isolés électriquement les uns des autres. Elle s'applique en particulier dans le domaine de la fabrication des cir¬ cuits intégrés MOS ou bipolaires, du type silicium sur isolant, dans lesquels des composants fonctionnant sous "haute tension" doivent être électriquement isolés de composants fonctionnant en "basse tension".
La technologie si licium sur isolant ou techno¬ logie SSI, utilisée pour la fabrication d'îlots de si li¬ cium monocristallin isolés les uns des autres, constitue une amélioration sensible par rapport aux techniques standard dans lesquelles les composants actifs des cir¬ cuits intégrés sont réalisés directement sur un substrat monocristallin en si licium massif. En effet, l'emploi d'un corps isolant conduit à une forte diminution des capacités parasites entre la source et le substrat d'une part, et le drain et le substrat d'autre part, des com¬ posants actifs des circuits intégrés et donc à un ac- croîsse ent de la itesse de fonctionnement de ce cir¬ cuit ; i l conduit aussi à une si plification notable des procédés de fabrication, une augmentation de la densité d'intégration, et à une mei lleure tenue des circuits aux hautes tensions.
L'une des techniques actuellement connues pour réaliser une couche de silicium monocristallin sur un support isolant est représentée schémati que ent, en coupe longitudinale, sur la figure 1 annexée. Cette technologie consiste à former sur un substrat 2 en sili¬ cium monocristallin de type n ou p des motifs 4 d'oxyde de silicium, puis à former, par dépôt en phase gazeuse, une couche épaisse de silicium polycri st al l in 6 surmon¬ tant lesdits motifs d'oxyde. On réalise ensuite sur l'ensemble de la couche en si licium po lyc ri s a l Lin 6 le dépôt d'une couche isolante d'oxyde de silicium 8 notam¬ ment par un procédé de dépôt chimique en phase gazeuse (LPCVO) . L'étape sui ante consiste à recristalliser la couche de silicium polyc ri sta 11 in 6 sous forme monocris¬ talline. Cette recr stallisat on consiste à faire fondre le si licium de la couche 6 en le chauffant, à travers la couche d'oxyde 8, au moyen d'une source de chauffage en forme de sole chauffante ; la couche de silicium 6 en se refroidissant, se recristallise sous forme monocristal¬ line, à partir du substrat 2 qui sert alors de germe à la croissance.
Dans cette couche de silicium monocristalline peuvent ensuite être réalisés des î lots de silicium monocristallin isolés les uns des autres.
Ce procédé d'obtention d'une couche de sili¬ cium monocristallin sur une couche d'oxyde a notamment été décrit dans un article de Materials Research Society Symposia Proceedings, vol. 13, 1983 intitulé "Latéral epitaxial growth of thick polysili on fi lms on oxydized 3-inch warfers" de G.K. CELLER et al, pages 575 à 580.
Ce procédé présente un certain nombre d'incon¬ vénients. En particulier, la surface de la couche 6 en silicium recristallisée présente une rugosité souvent élevée et la surface des zones recristallisées se trou¬ vant sur les motifs d'oxyde 4 n'est nullement plane ; ces états de surface imposent une étape supplémentaire de polissage de la surface de la couche 6 recristalli- sée. Par ailleurs, ce procédé présente un rendement faible ; en effet, le rapport des zones recristallisées sur i solant /zones non utilisées, par plaquettes de si li¬ cium, est de l'ordre de 50%. De plus, ce procédé utilise un dépôt par épitaxie de la couche de silicium à recris- talliser, dépôt généralement long et diffici le à réali- ser. Enfin, l'alignement des masques de résine futurs pour réaliser les composants au-dessus des motifs iso¬ lants 4 est difficile à obtenir par photo li thograph i e car le silicium recristallisé de la couche 6 n'est plus transparent dans le domaine d'irradiation généralement utilisé pour l'alignement des masques.
La présente invention a justement pour objet un procédé de fabrication d'îlots de silicium monocris¬ tallin isolés électr quement les uns des autres permet¬ tant, entre autre, de remédier aux différents inconvé¬ nients donnés ci-dessus.
Selon l'invention, le procédé de fabrication comprend les étapes successives sui antes : a) - réalisation de motifs en un premier matériau iso¬ lant sur un substrat en si licium monocristallin, b) - dépôt sur l'ensemble de la structure d'un film n¬ ce de s licium, c) - recouvrement du fi lm de silicium d'une couche d'un matériau encapsulant, d) - réalisation d'un traitement thermique de la struc¬ ture obtenue servant à enfoncer verticalement dans le substrat les motifs du premier matériau isolant et à former au-dessus de ces motifs enfoncés une couche de silicium monocristallin, e) - éliminer la couche du matériau encapsulant, et f) - graver la couche de si licium monocristallin obtenue de façon à former lesdits îlots.
Le fi lm de silicium peut être un film de sili¬ cium po l cri sta 11 i n ou un film de silicium amorphe.
Le procédé de l'invention permet notamment d'obtenir des îlots en silicium monocristallin isolés les uns des autres exempts de tous défauts cristallins. Par ai lleurs, la surface de la couche de silicium mono- cristallin obtenue est lisse et plane et notamment au- dessus des motifs isolants, ce qui permet d'éviter, par rapport à l'art antérieur, une étape supplémentaire de polissage de la surface de ladite couche monocristalli¬ ne. Cet avantage est accru dans la variante de l'inven- tion dans laquelle le film mince de silicium déposé est un film mince de silicium amorphe, car un tel film pré¬ sente un excellent état de surface (surface lisse).
En outre, le rendement par plaquettes de ce procédé est plus élevé que dans l'état de la technique ; en effet, le rapport des zones recristallisées sur iso¬ lant/zones non utilisées est voisin de 80%.
De préférence, les motifs dudit premier maté¬ riau isolant présentent la forme de bandes parallèles continues, régulièrement espacées les unes des autres.
De façon avantageuse, le traitement thermique consiste à chauffer d'une part, la face du substrat en silicium, opposée au film de silicium, de façon unifor¬ me, à une température inférieure à la température de fusion du silicium et, d'autre part, le film de silicium au moyen d'une source de chauffage de forme allongée, le chauffage du film étant réalisé en effectuant un balaya¬ ge relati entre la source de chauffage et le film, ces chauffages simultanés du fi lm et de ladite face du subs¬ trat nduisant une zone fondue de silicium se déplaçant sur toute la surface du film et du substrat.
Dans le cas de motifs de premier matériau iso¬ lant se présentant sous la forme de bandes parallèles, on effectue le balayage relatif entre la source et le film de silicium suivant une direction parallèle auxdi- tes bandes. Ceci permet d'é iter tous légers déplace¬ ments latéraux des motifs de premier matériau isolant, lorsque ceux-ci s'enfoncent 'dans le substrat monocris¬ tallin.
Selon un mode préféré de mise en oeuvre du procédé de l'invention, on effectue l'étape f) de la façon sui ante :
- réalisation d'un masque sur la couche de silicium ob¬ tenue représentant l'image des motifs en premier maté¬ riau isolant,
- élimination des régions de la couche de silicium non masquées jusqu'au niveau des motifs de premier maté¬ riau isolant enfoncés dans le substrat, et - élimination du masque.
Selon un autre procédé de mise en oeuvre du procédé de l'invention, on effectue, après l'étape f), le recouvrement des flancs des îlots et des régions du substrat mises à nu entre lesdits îlots d'une couche d'un deuxième matériau isolant.
De façon avantageuse, on effectue, après l'étape f) un remplissage des espaces compris entre les îlots par un troisième matériau qui est, de préférence, une résine polyimide.
D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif, en référence aux figures annexées, dans lesquelles : - la figure 1, déjà décrite, i llustre schéma- tiquement, en coupe longitudinale, les différentes éta¬ pes d'un procédé de fabrication d'une couche de silicium monoc ri st a l l î n conformément à l'art antérieur, dans la¬ quelle peuvent être réalisés des îlots de si licium, ~ les figures 2, 3, 8 à 14 i llustrent schéma- tiquement, en coupe longitudinale, les différentes éta¬ pes du procédé conformément à l'invention,
- les figures 4 à 6 i llustrent schémat i que ent une variante de ce procédé, et ~ La figure 7 i llustre se é ati uement un dis¬ positif permettant la mise en oeuvre du procédé de L f i ri¬ venti on.
Les premières étapes du procédé consistent à réaliser des motifs en un matériau isolant (figures 3 et 6) sur un substrat en silicium monocristallin.
Pour cela on réalise tout d'abord, selon une première variante représentée sur la figure 2, le recou¬ vrement d'un substrat 12 en silicium monocristallin de type n ou p, constitué par exemple par une plaquette de silicium coupée suivant le plan cristallographique 100, d'une couche 14 d'un premier matériau isolant réalisé de préférence en oxyde de silicium. Cette couche isolante 14 peut être obtenue par oxydation thermique du substrat 12, sous oxygène sec ou humide à une température de l'ordre de 800 à 1100°C, ou bien être déposée sur le substrat par un procédé de dépôt chimique en phase ga¬ zeuse (pyrolyse vers 420°C de SiH, et C ). Cette couche d'oxyde 14 présente par exemple une épaisseur de l'ordre de 1 μm.
On réalise ensuite sur la couche d'oxyde de silicium 14 un masque 16 de résine, par les procédés classiques de photo l i thographi e pour définir les dimen¬ sions des motifs d'oxyde à réaliser dans la couche 14. On effectue ensuite, comme représenté sur la figure 3, une gravure de la couche d'oxyde 14 de façon à mettre à nu les régions du substrat non recouvertes par le mas¬ que 16. Cette gravure peut être réalisée de façon aniso- trope en uti lisant un procédé de gravure par plasma ou bien de façon isotrope par exemple par voie chimique en uti lisant comme agent d'attaque de l'acide fluorhydri- que. La structure représentée sur la figure 3 résulte d'une gravure de type chimique.
On réalise ensuite l'éli ination du masque 16 notamment par voie chimique ou par attaque d'un plasma d'oxygène. Les motifs isolants ainsi obtenus sur le substrat 12 portent la référence 17.
Sur les figures 4 à 6, on a représenté une autre variante de réalisation des motifs en matériau isolant sur le substrat 12.
Comme représenté sur la figure 4, on réalise tout d'abord une oxydation thermique du substrat 12, sous oxygène à une température de l'ordre de 1000βC, de façon à obtenir une couche 18 en oxyde de si licium. Cette couche d'oxyde 18 présente une épaisseur de l'or¬ dre de 60 nm. Sur cette couche d'oxyde 18, on réalise ensui¬ te le dépôt d'une couche isolante 20, notamment en ni- trure de silicium, par un procédé de dépôt chimique en phase vapeur à basse pression (pyrolyse de NH, + Sî H-,C L-, à 800°C). Cette couche présente une épaisseur de l'ordre de 80 nm. Cette couche servira, ultérieurement de masque pour définir les dimensions des motifs de matériau iso¬ lant disposés au-dessus du substrat.
On réalise ensuite, sur la couche de nitrure 20 un masque de résine 22, complémentaire du masque 16 (figure 2) permettant de définir dans la couche de ni¬ trure 20 des motifs complémentaires 20a (figure 5) de ceux à obtenir sur le substrat 12. Puis on effectue une éli ination des régions de la couche de nitrure 20 non masquées, de façon à mettre à nu les régions de la cou¬ che d'oxyde de silicium 18 sous-jacentes. Cette éli ina¬ tion peut être réalisée par un procédé de gravure aniso- trope ou isotrope et en particulier par attaque chimique en utilisant de l'acide orthophosphori que comme agent d'attaque ou par attaque d'un plasma fluoré.
A l'aide de la couche de nitrure 20 gravée et éventuellement du masque 22, on réalise ensuite, de la même façon,une gravure de la couche d'oxyde 18 jusqu'à mise à nu des régions du substrat non recouvertes par la couche gravée 20. Les motifs réalisés dans la couche d'oxyde 18 portent la référence 18a (figure 5) . Cette gravure peut être réalisée de façon anisotrope ou iso¬ trope par exemple par attaque chimique en uti lisant comme agent d'attaque de l'acide f luorhydri que. La structure obtenue est représentée sur la figure 5. L'éli ination du masque de résine 22 peut être réalisée par voie chimique avec comme agent d'attaque de l'acéto¬ ne.
L'étape suivante du procédé consiste à effec- tuer une oxydation thermique des zones du substrat mises à nu, sous oxygène sec ou humide à une température com¬ prise entre 800 et 1100°C. Cette oxydation thermique permet d'obtenir des motifs d'oxyde 24, partiellement enterrés dans le substrat 12. On réalise ensuite une élimination, par exemple par voie chimique avec de l'acide orthophosphori que, du restant 20a de la couche de nitrure, puis on élimine le restant 18a de la couche d'oxyde par exemple par voie chimique avec de l'acide f luorhydri que. La structure obtenue est représentée sur la figure 6. Cette technologie est généralement connue sous le nom de technologie L0C0S.
Il est aussi possible, selon l'invention, de réaliser des motifs isolants 24 complètement enterrés dans le substrat 12 pour cela, i l suffit de réaliser, après les gravures des couches 18 et 20 respectivement d'oxyde et de nitrure de si licium (figure 5), une gravu¬ re sur une certaine hauteur (voisine de 300 nm), des régions du substrat non recouvertes par le restant 18a et 20a des couches correspondantes. Cette gravure peut être réalisée par un procédé de gravure isotrope et no¬ tamment par voie chimique en uti lisant une solution de potasse.
De façon avantageuse, les motifs d'oxyde 17 ou 24, réalisés respectivement sur le substrat 12 ou bien enterrés dans celui-ci, présentent de préférence, comme représenté sur La figure 7 montrant en une vue de dessus la structure de la figure 3, la forme de bandes parallè¬ les continues, régulièrement espacées les unes des autres et s'étendant d'un bout à l'autre du substrat 12, autrement dit de la plaquette de silicium. Ces bandes d'isolant 17 sont réparties de façon uniforme sur toute la surface du substrat 12. Par exemple pour une plaquet-
2 te de silicium de 100 mm i l est possible de réaliser des bandes d'isolant 17 de 10 à 20 μm de large, espacées les unes des autres de 4 μm. Les étapes suivantes du procédé concernent bien entendu des motifs isolants 17 ou 24, obtenus sur le substrat ou dans le substrat selon les différentes variantes décrites précédemment. Cependant, de façon à faciliter la description qui va suivre, celle-ci se fera en utilisant des motifs isolants de référence 17, obte¬ nus dans une couche isolante par gravure de la'dite cou¬ che conformément à la première variante décrite en re¬ gard des figures 2 et 3.
Comme représenté sur la figure 8, on dépose sur l'ensemble de la structure un fi lm de si licium 26 po lyc r i sta 11 n ou amorphe présentant par exemple une épaisseur de l'ordre de 0,5 μm. Le fi lm de si licium po- lycristallin peut être obtenu par un procédé de dépôt chimique en phase vapeur à basse pression, à une tempé¬ rature de l'ordre de 600°C par pyrolyse de SiH, . De mê¬ me, le film de silicium amorphe peut être obtenu par dépôt en phase vapeur à basse température (inférieure à 550°C) et basse pression.
On recouvre ensuite le film 26 d'une couche d ' encapsu lat i on 28, réalisée par exemple en oxyde de si¬ licium ou en nitrure de silicium ou même sous forme mu l- ticouche, une couche d'oxyde de silicium et une couche de nitrure de silicium. Cette couche encapsulante 28, présentant par exemple une épaisseur de 1,5 à 2 μm, peut être obtenue par un procédé de dépôt chimique en phase vapeur à basse pression, à 430°C par pyrolyse de (S i H, +0-,) lorsque ladite couche est en oxyde de sili- ci um.
L'étape suivante du procédé consiste à soumet¬ tre la structure obtenue à un traitement thermique. Ce traitement thermique permet de recristalliser la couche de si licium 26 sous forme monocristalline ainsi que d'enfoncer verticalement dans le substrat 12 les motifs d'oxyde 17. La structure obtenue est représentée sur la figure 9.
Ce traitement thermique consiste à chauffer le substrat 12 par l'arrière, comme schématisé par la flèche F., c'est-à-dire la face 12a dudit substrat oppo¬ sé au film de silicium 26. Le chauffage du substrat 12 est effectué de façon uniforme à une température relati¬ vement élevée mais inférieure à la température de fusion 5 du silicium monocristallin constituant le substrat, c'est-à-dire à une température de l'ordre de 1300°C. Ceci peut être réalisé par exemple en disposant le subs¬ trat 12 sur une plaque chauffante en graphite portant la référence 30 sur la figure 7.
1 ••** On réalise d'autre part, mais simultanément au chauffage du substrat 12, un chauffage du fi lm de sili¬ cium 26, à travers la couche encapsulante 28, en utili¬ sant une source de chauffage 32 de forme allongée cons¬ tituée par exemple par un barreau de graphite chauffé
"•S (figure 7) ou une lampe linéaire focalisée, ou un autre faisceau d'énergie focal sé et linéaire. Ce chauffage du film 26 est réalisé en effectuant un balayage relatif entre la source 32 et l'échanti llon et donc Le fi lm 26, par exemple en maintenant fixe l'échanti llon, donc le
^ film, et en déplaçant la source 32 sur toute la surface de l'échanti llon, comme représenté par les flèches F-,-
Il est à noter que le chauffage du substrat 12 peut aussi être réalisé en uti lisant une batterie de lampes linéaires placées parallèlement à la source l i - néaire supérieure 32.
Ces chauffages simultanés du substrat 12 et du film 26 de silicium permettent d'induire une zone fondue superficielle de silicium se déplaçant sur toute la sur¬ face du film et du substrat. De préférence, comme repré-
'•*-* sente sur la figure 7, le déplacement de la source 32 est réalisé parallèlement aux motifs isolants 17, lors¬ que ceux-ci présentent la forme avantageuse de bandes continues parallèles.
La profondeur à laquelle peuvent s'enfoncer les motifs d'isolant 17 peut être ajustée avec précision en jouant sur la vitesse de balayage de la source 32 et sur la largeur de la zone fondue super icielle se dépla¬ çant, cette largeur correspondant à la largeur de la source 32. Par exemple une source de 5 mm de large et de vitesse de déplacement de 0,2 mm/s permet d'enfoncer dans le substrat des motifs d'isolant 17 à une profon¬ deur de 20 μm.
Un tel dispositif de chauffage a notamment été décrit dans un article du Journal of Crystal Gro th (63) de 1983 intitulé "Graphite strip-heater zone-melting recrystallization of Si films" de J.C.C.FAN et al.
Comme autre dispositif de chauffage utilisa¬ ble dans l'invention, on peut citer celui décrit dans la demande de brevet français n° 2532783 déposée le 7 sep¬ tembre 1982, uti lisant des lampes linéaires focalisées du côté du film.
Le fait que les motifs d'isolant s'enfoncent verticalement dans le substrat, sans décalage latéral par rapport à leur position initiale, permet de les localiser par rapport à la surface de l'échanti llon qui garde le relief initial, et donc de rendre possible l'alignement des étapes ultérieures nécessaires à la fa¬ brication des îlots monocristallins. Cet alignement est facilité lorsque les motifs isolants sont obtenus par la technologie dite L0C0S ou L0C0S enterré (figure 6).
Le si licium précédemment fondu se trouvant au- dessus des motifs isolants 17 enfoncés se recristallise en se refroidissant. Il est exempt de tout défaut cris- tallin et présente une surface absolument plane et lisse. La couche de silicium monocristalline obtenue, surmontant les motifs isolants, porte la référence 33.
L'étape suivante du procédé consiste, comme- représenté sur la figure 10, à éliminer la couche encap- sulante 28 par exemple par voie chimique dans un bain d'acide f luorhydri que lorsque cette couche 28 est réali¬ sée en oxyde de silicium ou dans un bain d'acide ortho- phosphoπ'que pour une couche en nitrure de silicium.
Les étapes suivantes du procédé consistent à graver la couche de silicium monocristallin 33 obtenue au-dessus des motifs d'oxyde 17 pour former dans cette couche des îlots de silicium monocristallins isolés les uns des autres.
Pour ce.la, on dépose tout d'abord, sur la cou- che de silicium monocristalline 33, comme représenté sur la figure 10, une couche 30 d'un matériau insensible aux agents d'attaque de la couche 33. Ce dépôt peut être fait par un procédé de dépôt chimique en phase vapeur. Cette couche 30 présentant une épaisseur d'environ 100 nm peut être réalisée en oxyde de si licium ou en nitrure de silicium.
Sur cette couche d'isolant 30, on réalise en¬ suite, par les procédés classiques de la photolithogra¬ phie, un masque de résine 31 représentant l'image des motifs d'isolants 3,3 noyés dans le silicium monocristal¬ lin et permettant de masquer lesdits motifs. Le fait que la couche 33 en silicium monocristallin présente un re¬ lief correspondant au relief avant enfoncement des mo¬ tifs isolants 17 permet de positionner correctement le masque de résine 32.
On réalise ensuite, comme représenté sur la figure 11, une gravure de la couche isolante 30 de façon à éliminer les régions de la couche 30 non masquées jus¬ qu'à mise à nu de la couche monocristalline 33. Cette gravure peut par exemple être réalisée de façon isotrope par voie chimique, en utilisant respectivement comme agent d'attaque de l'acide f luorhydri ue ou orthophos- phorique pour une couche 30 en oxyde de silicium ou en nitrure de silicium, ou bien par une gravure anisotrope en utilisant un plasma d'oxygène. Après élimination du masque de résine 31, no¬ tamment par voie chimique avec de l'acétone ou de l'acide nitrique comme agent d'attaque, on élimine, comme représenté sur la figure 12, les régions de la couche de silicium monocristallin 33 dépourvues du res¬ tant de la couche protectrice 30. Cette élimination peut être réalisée de façon isotrope en utilisant par exemple un procédé de gravure chimique utilisant une solution de potasse comme agent d'attaque. Cette gravure est effec- tuée jusqu'au niveau des motifs isolants 17, les flancs de ces motifs étant mis à nu. Elle permet d'obtenir des îlots de silicium monocristallin portant la référence 34, nettement séparés les uns des autres.
Après gravure de la couche monocristalline 33 et donc réalisation des îlots 34, le restant de la cou¬ che d'isolant 30, ayant servi de masque à ladite gravu¬ re, peut être éliminé par exemple par voie chimique en utilisant de l'acide f luorhydrique pour une couche 30 en oxyde de si licium ou de l'acide orthophosphorique pour une couche 30 en nitrure de silicium.
L'étape suivante du procédé consiste à isoler électriquement, de façon efficace, les îlots monocris¬ tallins 34 les uns des autres. Cette isolation peut être faite en recouvrant la structure obtenue par une couche isolante 36 réalisée notamment en oxyde de si licium. Cette couche isolante 36, présentant une épaisseur de plusieurs centaines de nano ètres peut être obtenue par oxydation thermique sous oxygène des régions du substrat 12 mises à nu ainsi que des îlots monocristallins 34. Cette couche d'oxyde 36 peut ensuite être gra¬ vée de façon à ne garder de cette couche que les parties se trouvant sur les flancs des îlots monocristallins 34 et sur les régions du substrat 12 situées entre deux îlots contigus. La structure résultant de cette gravure est représentée sur la figure 13. Comme précédemment, l'élimination de certaines parties de la couche isolante 36 peut être réalisée en utilisant un masque, non repré¬ senté, recouvrant la surface des îlots monocristall ns 34 et en utilisant un procédé de gravure anisotrope ou isotrope tel qu'une attaque chimique avec de l'acide fluorhydrique.
De façon classique, on peut ensuite réaliser dans les îlots monocristallins 34, isolés électriquement les uns des autres, les composants actifs d'un même cir-
10 cuit intégré et en particulier des composants fonction¬ nant sous haute tension, tels que des transistors DMOS ou bipolaires, isolés de composants fonctionnant sous basse tension, tels que des transistors N-MOS, CMOS ou bipolai res.
-j Sur la figure 13, on a représenté un transis¬ tor DMOS 38 réalisé sur un premier îlot monocristallin, comportant de façon classique une source 40 et un drain 42, diffusés dans ledit îlot, ainsi qu'une grille 44, isolée de la source et du drain, et un inverseur CMOS 46
2β réalisé sur un second îlot monocristallin formé d'un transistor 48 à canal N et d'un transistor 50 à canal P, isolés l'un de l'autre par un oxyde de champ 52 obtenu de façon classique. Le transistor 48 comporte de façon connue une source 54, un drain 56 et une grille 58 iso-
2ς lée de la source et du drain, et le transistor 50 com¬ porte une source 60, un drain 62 et une grille 64.
Les différents composants réalisés dans les îlots de silicium mono ristallin 34, tels que l'inver¬ seur CMOS 46 et le transistor DMOS 38 sont fabriqués de
,_ façon classique jusqu'à l'étape de metalli sation servant à réaliser les interconnexions de ces composants. En effet, avant d'effectuer cette metalli sa ion, on procède conformément à l'invention à un remplissage des trous ou espaces 66 se trouvant entre les différents îlots ono-
,_ cristallins 34. Ce remplissage, comme représenté sur la figure 14, peut être effectué avec une résine polyimîde 68 que l'on dépose sur l'ensemble de la structure à la tournette puis que l'on grave de façon à éliminer les parties de ladite résine se trouvant en dehors des espa- ces ou trous 66. Cette élimination peut être réalisée par un procédé de gravure ionique réactive uti lisant une méthode dite de p lana ri sat i on .
On peut alors réaliser, de façon classique, les interconnexions des différents composants du circuit intégré et en particulier la connexion 70 entre le com¬ posant basse tension CMOS 46 et le composant haute ten¬ sion DMOS 38. Ces interconnexions sont réalisées en déposant sur l'ensemble de la structure une couche con¬ ductrice, notamment en alu inium, d'une épaisseur de 1 μm, puis en gravant ladite couche de façon à réaliser les différentes connexions.
Bien entendu, la description précédente n'a été donnée qu'à titre illustratif. En particulier, tou¬ tes modifications pouvant interveni r dans la matière des couches de matériau, dans leur épaisseur, dans leurs procédés de dépôt et de gravure peuvent être envisagées.

Claims

REVENDICATIONS
1. Procédé de fabrication d'îlots de silicium monocristallin isolés électriquement les uns des autres, caractérisé en ce qu'il comprend les étapes successives suivantes : a) - réalisation de motifs (17, 24) en un premier maté¬ riau isolant sur un substrat (12) en silicium mono- cristallin, b) - dépôt sur l'ensemble de la structure d'un fi lm (26) de si licium, c) - recouvrement du film (26) de silicium d'une couche
(28) d'un matériau encapsulant, d) - réalisation d'un traitement thermique de la struc¬ ture obtenue servant à enfoncer verticalement dans le substrat (12) les motifs (17, 24) de premier matériau isolant et à former au-dessus de ces mo¬ tifs (17, 24) enfoncés une couche de si licium mono- cristallin (33), e) - éliminer la couche (28) de matériau encapsulant, et f) - graver la couche de silicium monocristallin obtenue
(33) de façon à former lesdits îlots (34).
2. Procédé de fabrication selon la revendica¬ tion 1, caractérisé en ce que le film de silicium est un film de silicium amorphe.
3. Procédé de fabrication selon la revendica¬ tion 1, caractérisé en ce que le film de silicium est un film de silicium polycristallin.
4. Procédé de fabrication selon la revendica¬ tion 1, caractérisé en ce que les motifs (17) de premier matériau isolant présentent la forme de bandes parallè¬ les continues, régulièrement espacées les unes des au¬ tres.
5. Procédé de fabrication selon la revendica¬ tion 1, caractérisé en ce que l'on réalise Les motifs (17) de premier matériau isolant en recouvrant le subs- trat (12) d'une couche (14) dudit premier matériau et en gravant Ladite couche (14) de premier matériau jusqu'à mise à nu de certaines zones du substrat (12).
6. Procédé de fabrication selon la revendica- tion 1, caractérisé en ce que l'on réalise Les moti s (24) de prem er matériau en effectuant Les étapes sui¬ vantes :
1) - recouvrement du substrat (12) d'au moins une couche préli inaire (18, 20) de matériau isolant, 2) - gravure de ladite couche préli inaire (18, 20) de façon à réaliser dans cette couche des motifs com¬ plémentaires (18a, 20a) de ceux (24) à obtenir, jusqu'à mise à nu de certaines zones du substrat,
3) - oxydation therm que des zones du substrat (12) mi - ses à nu, et
4) - éli ination du restant de La couche préliminaire
(18a, 20a).
7. Procédé de fabrication selon la revendica¬ tion 6, caractérisé en ce que l'on effectue après l'éta- pe 2) une gravure des zones du substrat mises à nu sur une hauteur donnée.
8. Procédé de fabrication selon La revendica¬ tion 1, caractérisé en ce que Le premier matériau est de L'oxyde de si licium.
9. Procédé de fabrication selon la revendica¬ tion 1, caractérisé en ce que La couche (28) de matériau encapsulant est formée d'une couche d'oxyde de sili ium et/ou d'une couche de nitrure de silicium.
10. Procédé de fabrication selon la revendica- tion 1, caractérisé en ce que le traitement thermique consiste à chauffer d'une part La face (12a) du substrat en silicium (12) opposée au film de silicium (26), de façon uniforme, à une température inférieure à la tempé¬ rature de fusion du si licium et, d'autre part, le film de silicium (26) au moyen d'une source de chauffage (32) de forme allongée. Le chauffage du film (26) étant réa¬ lisé en effectuant un balayage relatif entre la source de chauffage (32) et le film, ces chauffages simultanés du fi lm (26) et de ladite face (12a) du substrat (12) 5 induisant une zone fondue de silicium se déplaçant sur toute la surface du fi lm et du substrat.
11. Procédé de fabrication selon La revendica¬ tion 10, caractérisé en ce que, les motifs (17, 24) de premier matériau se présentant sous la forme de bandes
10 parallèles continues, on effectue le balayage relatif suivant une direction (F**.-* parallèle auxdites ban¬ des (17).
12. Procédé de fabrication selon la revendica¬ tion 1, caractérisé en ce que l'on effectue L'étape f)
"* *•> de façon suivante :
- réalisation d'un masque (32) sur la couche de silicium obtenue (33) représen ant l'image des motifs (17, 24) en premier matériau,
- élimination des régions de la couche de silicium (33) 0 non masquées jusqu'au niveau des motifs (17, 24) de premier matériau enfoncés dans le substrat (12), et
- élimination du masque (32).
13. Procédé de fabrication selon La revendica¬ tion 12, caractérisé en ce que le masque (32) est réali- se en oxyde de si licium ou en nitrure de silicium.
14. Procédé de fabrication selon la revendica¬ tion 1, caractérisé en ce qu'après l'étape f), on recou¬ vre les flancs des îlots et les régions du substrat mi¬ ses à nu entre Lesdits îlots d'une couche (36) d'un se- cond matériau isolant.
15. Procédé de fabrication selon la revendica¬ tion 1, caractérisé en ce qu'après L'étape f), on effec¬ tue un remplissage des espaces (66) compris entre Les îlots (34) par un troisième matériau (68).
5 16. Procédé de fabrication selon la revendica¬ tion 15, caractérisé en ce que le remplissage (70) des espaces (66) est réalisé en déposant sur l'ensemble de la structure une couche dudit troisième matériau et en éliminant ledit troisième matériau se trouvant en dehors desdits espaces (70).
17. Procédé de fabrication selon la revendica¬ tion 15, caractérisé en ce que Le troisième matériau est une résine polyi ide.
18. Procédé de fabrication selon La revendica¬ tion 1, caractérisé en ce que le fi lm (26) de silicium présente une épaisseur d'environ 0,5 μm.
PCT/FR1985/000270 1984-10-05 1985-10-01 Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres WO1986002198A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE8585904827T DE3576430D1 (de) 1984-10-05 1985-10-01 Verfahren zur herstellung von gegenseitig isolierten inseln aus monokristallinem silizium.

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8415302A FR2571544B1 (fr) 1984-10-05 1984-10-05 Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres
FR84/15302 1984-10-05

Publications (1)

Publication Number Publication Date
WO1986002198A1 true WO1986002198A1 (fr) 1986-04-10

Family

ID=9308370

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR1985/000270 WO1986002198A1 (fr) 1984-10-05 1985-10-01 Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres

Country Status (5)

Country Link
US (1) US4725561A (fr)
EP (1) EP0197078B1 (fr)
DE (1) DE3576430D1 (fr)
FR (1) FR2571544B1 (fr)
WO (1) WO1986002198A1 (fr)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0227523A2 (fr) * 1985-12-19 1987-07-01 SILICONIX Incorporated Procédé pour la fabrication de régions de silicium monocristallin isolées diélectriquement
FR2682810A1 (fr) * 1991-10-17 1993-04-23 Mitsubishi Electric Corp Dispositif a semiconducteurs ayant une region active dans une couche de semiconducteur sur une couche isolante, et procede de fabrication de ce dispositif.
US5528054A (en) * 1991-10-17 1996-06-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having active region in semiconductor layer on insulator layer and manufacturing method thereof

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0652792B2 (ja) * 1985-02-26 1994-07-06 日産自動車株式会社 半導体装置
IT1218128B (it) * 1987-03-05 1990-04-12 Sgs Microelettronica Spa Struttura integrata per rete di trasferimento di segnali,particolarmente per circuito di pilotaggio per transistori mos di potenza
US5049968A (en) * 1988-02-08 1991-09-17 Kabushiki Kaisha Toshiba Dielectrically isolated substrate and semiconductor device using the same
US5512774A (en) * 1988-02-08 1996-04-30 Kabushiki Kaisha Toshiba Dielectrically isolated substrate and semiconductor device using the same
JP2788269B2 (ja) * 1988-02-08 1998-08-20 株式会社東芝 半導体装置およびその製造方法
US5332920A (en) * 1988-02-08 1994-07-26 Kabushiki Kaisha Toshiba Dielectrically isolated high and low voltage substrate regions
FR2631488B1 (fr) * 1988-05-10 1990-07-27 Thomson Hybrides Microondes Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication
DE69130595T2 (de) * 1990-07-06 1999-05-27 Tsubochi Kazuo Verfahren zur Herstellung einer Metallschicht
JP3012673B2 (ja) * 1990-08-21 2000-02-28 三菱電機株式会社 半導体装置の製造方法
US5135884A (en) * 1991-03-28 1992-08-04 Sgs-Thomson Microelectronics, Inc. Method of producing isoplanar isolated active regions
JPH0629384A (ja) * 1991-05-10 1994-02-04 Intel Corp 集積回路の成形化合物の動きを防止する方法
KR0162510B1 (ko) * 1993-07-12 1999-02-01 가네꼬 히사시 반도체 장치 및 그 제조방법
US6083810A (en) * 1993-11-15 2000-07-04 Lucent Technologies Integrated circuit fabrication process
JPH07176608A (ja) * 1993-12-17 1995-07-14 Nec Corp 半導体装置およびその製造方法
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
US5919607A (en) * 1995-10-26 1999-07-06 Brown University Research Foundation Photo-encoded selective etching for glass based microtechnology applications
JPH11204452A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体基板の処理方法および半導体基板
US6315384B1 (en) 1999-03-08 2001-11-13 Hewlett-Packard Company Thermal inkjet printhead and high-efficiency polycrystalline silicon resistor system for use therein
US6267471B1 (en) 1999-10-26 2001-07-31 Hewlett-Packard Company High-efficiency polycrystalline silicon resistor system for use in a thermal inkjet printhead
TWI242796B (en) * 2002-09-04 2005-11-01 Canon Kk Substrate and manufacturing method therefor
JP2004103600A (ja) * 2002-09-04 2004-04-02 Canon Inc 基板及びその製造方法
JP2004103855A (ja) * 2002-09-10 2004-04-02 Canon Inc 基板及びその製造方法
JP2004103946A (ja) * 2002-09-11 2004-04-02 Canon Inc 基板及びその製造方法
FR3069952B1 (fr) 2017-08-07 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'un transistor a structure de canal et regions de source et de drain en semi-metal
DE102017127010B4 (de) * 2017-11-16 2021-12-09 Infineon Technologies Ag Verbundwafer und Verfahren zur Herstellung eines Halbleiterbauelements

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3221304A1 (de) * 1982-06-05 1983-12-08 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zum herstellen dielektrisch isolierter festkoerperschaltkreise
US4507158A (en) * 1983-08-12 1985-03-26 Hewlett-Packard Co. Trench isolated transistors in semiconductor films

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5534442A (en) * 1978-08-31 1980-03-11 Fujitsu Ltd Preparation of semiconductor device
US4323417A (en) * 1980-05-06 1982-04-06 Texas Instruments Incorporated Method of producing monocrystal on insulator
US4319954A (en) * 1981-02-27 1982-03-16 Rca Corporation Method of forming polycrystalline silicon lines and vias on a silicon substrate
JPS58130517A (ja) * 1982-01-29 1983-08-04 Hitachi Ltd 単結晶薄膜の製造方法
US4497683A (en) * 1982-05-03 1985-02-05 At&T Bell Laboratories Process for producing dielectrically isolated silicon devices
JPS59108313A (ja) * 1982-12-13 1984-06-22 Mitsubishi Electric Corp 半導体単結晶層の製造方法
US4542580A (en) * 1983-02-14 1985-09-24 Prime Computer, Inc. Method of fabricating n-type silicon regions and associated contacts
US4444620A (en) * 1983-09-12 1984-04-24 Bell Telephone Laboratories, Incorporated Growth of oriented single crystal semiconductor on insulator
US4519128A (en) * 1983-10-05 1985-05-28 International Business Machines Corporation Method of making a trench isolated device
US4545823A (en) * 1983-11-14 1985-10-08 Hewlett-Packard Company Grain boundary confinement in silicon-on-insulator films

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3221304A1 (de) * 1982-06-05 1983-12-08 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zum herstellen dielektrisch isolierter festkoerperschaltkreise
US4507158A (en) * 1983-08-12 1985-03-26 Hewlett-Packard Co. Trench isolated transistors in semiconductor films

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
IBM Technical Disclosure Bulletin, Volume 24, No. 7 beta, December 1981, New York, (US) V.J. SILVESTRI: "Silicon-Silicon Dioxide-Silicon Structures", pages 3689-3690, see figures 1-6; 3690, Paragraph 2 *
International Electron Devices Meeting San Francisco C.A., 13-14-15 December 1982, IEDM Technical Digest, IEEE, New York, (US) S.D.S. MALHI et al.: "SOI CMOS Circuit Performance on Graphite Strip Heater Recrystallized Material", pages 441-443, see page 441, column 1, Paragraph 3 - page 442, column 1, Paragraph 3 *
International Electron Devices Meeting Washington D.C., 8-9-10 December 1980, IEDM Technical Digest, New York, (US) H.W. LAM et al.: "MOSFETs Fabricated in (100) Single Crystal Silicon-on-Oxide Obtained by a Laser-Induced Lateral Seeding Technique", pages 559-561, see page 559, column 1, Paragraph 5 - page 560, column 1, Paragraph 6 *
Japanese Journal of Applied Physics, Supplements 1983, Supplement 15th Conference Tokyo, (JP) H. YAMAMOTO et al.: "Growth Conditions of Evaporated Amorphous si Films into SIO2 Patterns by Lateral solid Phase Epitaxy", pages 89-92, see page 89, Abstract *
Journal of the Electrochemical Society, Volume 131, No. 8, August 1984, Manchester, New Hampshire (US) D.R. BRADBURY et al.: "Device Isolation in Lateral CVD Epitaxial Silicon-on-Insulator", page 320C, see Abstract No. 523 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0227523A2 (fr) * 1985-12-19 1987-07-01 SILICONIX Incorporated Procédé pour la fabrication de régions de silicium monocristallin isolées diélectriquement
EP0227523A3 (fr) * 1985-12-19 1989-05-31 SILICONIX Incorporated Procédé pour la fabrication de régions de silicium monocristallin isolées diélectriquement
FR2682810A1 (fr) * 1991-10-17 1993-04-23 Mitsubishi Electric Corp Dispositif a semiconducteurs ayant une region active dans une couche de semiconducteur sur une couche isolante, et procede de fabrication de ce dispositif.
US5528054A (en) * 1991-10-17 1996-06-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having active region in semiconductor layer on insulator layer and manufacturing method thereof

Also Published As

Publication number Publication date
FR2571544A1 (fr) 1986-04-11
FR2571544B1 (fr) 1987-07-31
US4725561A (en) 1988-02-16
DE3576430D1 (de) 1990-04-12
EP0197078B1 (fr) 1990-03-07
EP0197078A1 (fr) 1986-10-15

Similar Documents

Publication Publication Date Title
WO1986002198A1 (fr) Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres
EP0164281B1 (fr) Procédé de fabrication d'une couche isolante enterrée dans un substrat semiconducteur, par implantation ionique
EP0887854B1 (fr) Structure à composant microélectronique en matériau semi-conducteur difficile à graver et à trous métallisés
EP1290721B1 (fr) Procede de preparation d'une couche de nitrure de gallium
EP0000316B1 (fr) Procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde de silicium encastrées
FR2616590A1 (fr) Procede de fabrication d'une couche d'isolant enterree dans un substrat semi-conducteur par implantation ionique et structure semi-conductrice comportant cette couche
EP0057126B1 (fr) Procédé de fabrication d'une structure de transistors
FR2544916A1 (fr) Procede de fabrication de transistors a effet de champ mos
EP0801419A1 (fr) Procédé d'obtention d'un film mince de matériau semiconducteur comprenant notamment des composants électroniques
FR2812764A1 (fr) Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu
FR2899017A1 (fr) Procede de realisation d'un transistor a canal comprenant du germanium
FR2896338A1 (fr) Procede de realisation d'une couche monocristalline sur une couche dielectrique
EP0199638B1 (fr) Procédé de fabrication sur un support isolant d'un film de silicium monocristallin orienté et à défauts localisés
FR2802340A1 (fr) Structure comportant des cellules photovoltaiques et procede de realisation
EP0635880B1 (fr) Procédé de fabrication d'un transistor en technologie silicium sur isolant
FR2756664A1 (fr) Procede de fabrication d'un dispositif a porte mos a canal p avec implantation de base au travers de la fenetre de contact, et dispositif ainsi fabrique
EP1808890A1 (fr) Procédé de réalisation d'une couche monocristalline sur une couche diélectrique
EP0179719B1 (fr) Procédé de fabrication de circuits intégrés sur substrat isolant
FR2766613A1 (fr) Procede de cristallisation de couche de silicium amorphe et procede de fabrication de transistor en couche mince
EP0202977B1 (fr) Procédé de fabrication sur un support isolant d'un film de silicium monocristallin orienté et à défauts localisés
EP0444370A1 (fr) Dispositif semi-conducteur à régime activé aminci et son procédé de fabrication
FR2564241A1 (fr) Procede de fabrication de circuits integres du type silicium sur isolant
FR3118828A1 (fr) Procédé de collage direct de substrats
FR2631741A1 (fr) Formation de murs d'isolation entre les regions actives d'un circuit integre
EP3890003B1 (fr) Procédé basse température de transfert et de guérison d'une couche semiconductrice

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): DE FR GB

WWE Wipo information: entry into national phase

Ref document number: 1985904827

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1985904827

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1985904827

Country of ref document: EP