WO1984002785A1 - Pipeline system for microprogram control unit - Google Patents

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WO1984002785A1
WO1984002785A1 PCT/JP1984/000002 JP8400002W WO8402785A1 WO 1984002785 A1 WO1984002785 A1 WO 1984002785A1 JP 8400002 W JP8400002 W JP 8400002W WO 8402785 A1 WO8402785 A1 WO 8402785A1
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WO
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instruction
address
memory
storage means
stored
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Syuji Kikuchi
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Hitachi Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
    • G06F9/262—Arrangements for next microinstruction selection
    • G06F9/264—Microinstruction selection based on results of processing
    • G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage

Definitions

  • the present invention relates to a pipeline system of a micro-program control device, and more specifically, enables conditional branching without generating a dummy cycle.
  • the present invention relates to a microprocessor system for a micro-mouth program control device which achieves a higher speed by adopting the above method.
  • test turns used in the S / test are generated by the micro-program control method. Therefore, one cycle consists of the instruction location, instruction reading, instruction decoding and instruction execution, and the minimum cycle cycle is also required. Limited by the sum of the minimum operating time of each part.
  • the present invention has been made in view of the above-mentioned deficiencies in the prior art, and causes micro-cycle program control devices to work at high speed, thereby generating a dummy cycle.
  • the purpose of the present invention is to provide a complete line method for a microcontroller that can execute a conditional branch instruction.
  • the pre-fetching of the instruction is performed by the pre-fetching method.
  • the program counter specifies the end address, At the same time, it is configured so that the corresponding instruction is held in the bilinear register. At the time of instruction, all instructions that may be executed next are executed in parallel.
  • the command to the memory is read in order to look ahead the instruction.
  • Figure 1 shows the conventional instruction storage location.
  • Fig. 1 shows the microcontroller of the present invention.
  • FIG. 2 (a) shows a specific example of a conventional instruction storage location.
  • FIG. 2 shows the microphone control device of the present invention.
  • the first example showing the instruction storage location by the sizline method is shown.
  • Fig. 5 shows the pie of the microprogram controller of the present invention.
  • FIG. 4 is a sequence chart showing the operation of the first embodiment shown in FIG.
  • Fig. 5 (N) is a diagram showing a specific example of a conventional instruction storage position
  • Fig. 5 () is an instruction by the pipeline method of the microprogram control device of the present invention.
  • FIG. 5 is a block diagram showing a second embodiment of the pie-line system of the microphone mouth program control device of the present invention.
  • FIG. 7 is a block diagram showing a fifth embodiment of the pi-brain system of the microphone mouth program control device of the present invention.
  • Figure 1 shows the case where a conditional branch instruction is stored in the address in the conventional method. If the condition is satisfied in the address, branch to the address f. If the condition is not satisfied, the branch does not take place and the process proceeds to the address (+1) .
  • Figure 1 () shows the instruction storage position * of the pi-library method according to the present invention.
  • the program counter specifies the address if.
  • the pipe The line register contains the address
  • the contents read from the memory are always one cycle in accordance with the instruction of the program counter. Therefore, the pipeline register that temporarily holds the data always responds to the instruction of the program counter.
  • FIG. 2 is a diagram showing the difference between the instruction storage position according to the conventional example and the instruction storage position according to the pipelining method of the present invention when the same program B is executed.
  • FIG. 2 shows the instruction storage position of the conventional example
  • FIG. 2 shows the instruction storage position of the pipeline method of the present invention.
  • OP also known as operation, increments the program counter.
  • / P is a jump
  • /C is a junta's con- ditionary and the operand of the operand only when the condition is satisfied.
  • the SBR is a subroutine control
  • the SBR is a subcontroller.
  • the subroutine is controlled only when the user is in control.
  • £ The key is a return, and in the conventional instruction shown in FIG.
  • the instruction to be executed is stored in the address to be executed, and the test pattern of the present invention shown in the second ⁇ (
  • Figure 2 Instruction rated ⁇ position shown in are obtained from the instruction storage position shown Figure 2 (the follow simple steps.
  • the second view main shown in Mo Li ⁇ in Figure 2 ( The instruction stored at the address following the corresponding address is stored, for example, the instruction / C5 stored at address 1 in the memory of FIG.
  • the instruction VOP stored in address 2 of memory A of (M2I) (the instruction stored in address 2 of This is stored in the address 3 in Fig. 2. If some instruction is available in the memory S in Fig. 2 (the branch instruction is stored in the corresponding address in Fig. 2 ( The instruction stored in the memory of (Fig.
  • instructions S5 to 10 stored at address 4 of the memory shown in Fig. 2 are the instructions that are available at the branch destination of the branch instruction.
  • the instruction VOP stored in step 2 is the instruction stored in address 10 which is the branch destination of instruction 5 stored in address 2 in FIG. You.
  • FIG. 3 shows the pie chart of the microphone control device of the present invention.
  • FIG. 3 is a block diagram showing a first embodiment of a blind system.
  • the program counter 1 specifies the address of the memory and.
  • the memory stores the instruction at the position shown in Fig. 2.
  • the selector 2 selects the instruction 51 of the next address output from the memory ⁇ and the instruction of the branch destination address. Selects and outputs one of the instructions 52.
  • the pipeline register 5 temporarily holds the instruction selected by the selector 2.
  • the execution unit 4 decodes the instruction temporarily stored in the pipeline register 5 and instructs the program counter 1 and the selector 2 to perform the work.
  • Rule 5 is a memory for temporarily storing an instruction in a return address at the time of a subroutine call, and is not essential to the invention.
  • FIG. Fig. 4 is a sequence chart when the example of the flow chart shown in Fig. 2 is executed.
  • the instruction that originally corresponds to the address to be started (the instruction stored in the start address in the conventional method :) is placed in register 3.
  • the execution unit 4 decodes the instruction ⁇ OP and stores the instruction ⁇ OP in the pipeline register 5.
  • Program counter 1 is always connected to program counter 1 (output J control signal S4).
  • FIG. 5 (will shows the instruction storage position of Figure 2 (and all Ku same conventional example, the fifth 11 () is Ru shows the instruction storage position location of the second embodiment shown in 0 FIG.
  • the difference from the figure showing the instruction storage location shown in Fig. 2) is that the memory and the memory do not store the operand part indicating the branch destination. Instead, the memory O 3 ⁇ dedicated to the operand is added, and the operand (branch destination address :) is stored in the address corresponding to the conventional method.
  • FIG. 11 is a diagram 111 showing a second embodiment of the present invention employing the above-mentioned memory, B, 0 B>.
  • memories ⁇ , B, and OP i) store the instructions and the operands shown in Fig. 5 (indicated in Fig. 5.
  • the killing operation of the second embodiment shown in Fig. Except for the addition of the memory O ⁇ X »and the decrease in the bit width of the memory 5, this is the same as the killing of the first embodiment shown in Fig. 3.
  • the present invention is not limited to this, and can also be applied to the case where the number of branch destinations is T1. In this case, it is possible to laugh because the memory is arranged in V ”units.
  • the instruction storage position is set to one cycle of look-ahead position. But, .
  • FIG. 7 is a block diagram showing a third embodiment of the present invention, in which two or five independent storage areas are provided at the same address. It is a way interleave.
  • the program counter 31 and the memory if 1, the program counter and the memory Jf 2, and the program counter P
  • An interleaf is performed between the three units 3 and 3 so that the speed of each memory, ⁇ 2 and f3, is three times faster than the speed at which each memory operates.
  • the instruction is read from each memory 1, M2, i3.
  • the line register 5 temporarily holds the instruction selected by the selector 2.
  • the execution unit 4 outputs the selection signal 55 to the selector 2 in accordance with the instruction temporarily stored in the pipeline register 5, and executes the three program counters.
  • the program counter control signals S 4, 54 -0, and S 4 c are output to any one of the alarm program counters, which are selected sequentially from the counter and the ⁇ 2. .
  • the selector 2 selects and outputs one of the ⁇ number of instructions read from the M1) M1.
  • a dummy cycle is generated.
  • the temporary holding pipeline is provided after the alternative means 2.
  • the present invention is not limited to this.
  • a pipeline structure and an interleave structure that can generate a dummy cycle are employed. This makes it possible to further increase the speed of the macro mouth program control device.
  • the control unit of a pattern generator of an Ic tester for testing a semiconductor memory device, a large-scale integrated logic circuit, and the like Applicable.
  • the present invention is not limited to this, but can be widely applied to a microphone ⁇ -f ⁇ -gram controller.

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Description

明 細 書
マ イ ク 口 フ- ロ グ ラ ム 制御機器のパ イ ブ ラ イ ン 方式
技 術 分 野
本発明は マ イ ク 口 プ ロ グ ラ ム 制御機器の パイ ブ ラ イ ン 方式に関する も の で ¾ り 、 更に詳し く はダ ミ ー サ イ ク ル を発生する こ と な く 条件分岐を可能 と する こ と に よ り 高 速化を図 つ たマ ィ ク 口 プ ロ グ ラ ム制御機器のパイ ブラ ィ ン方式に関する。
背 景 技 術
マ イ ク ロ プ ロ グ ラ ム 制御機器 と し て メ モ リ 等の £ 5 / 試験器に用 るパ タ ー ン発生器を取 り 上げ、 従来技術を 説明する。
一般にメ モ リ 等の ！ S / 試験に際し て使用 され るテス ト ノ、' タ ー ンは、 マ イ ク 口 プ ロ グ ラ ム 制御方式に よ つ て発 生し てい る。 従って、 一つのサ イ ク ルは、 命令の格鈉畨 地の指定 ， 命令の読み出 し ， 命令の解読及び命令の実行 の各部分に よ っ て成り 立ち、 サ イ ク ルの最小周期 も各部 分の最小動作時間の合計に よ っ て制限されてい る。
—方、 被試験素子の高速化 に伴ない、 試験器、 特にテ ス ト パタ ー ン発生器の高速化が強 く 望ま れてい る， マ イ ク ロ フ- ロ グ ラ ム 制御方式のテ ス ト パ タ ー ン発生を 高速化する為の一般に知 られた最良の方法は、 パ イ プ ラ イ ン方式を採る こ と に よ り 命令の読み出 し と実行を同時
ΟΜΠ 並列 に行な う 事であ る。 し かし、 こ の万法 ^ よ つ て も、 フ- ロ グ ラ ム カ ウ ン タ があ る ア ド レ ス を指定し て力 ら、 そ こ に格納されて る命令がバイ ブ ラ イ ン レ ジス タ に保持 され る の は 1 サ イ ク ノレ後 と な る 。 その ため、 プ ロ グ ラ ム カ ウ ン タ が条件分岐命令の格納されて る ア ド レ スを指 定し、 条件分岐命令が読み出され、 次のァ ド レ ス が確定 されるま でに 2 サ イ ク ル タ イ ム の時間を要し . 後半の 1 サ イ ク ル タ ィ ム の閬ァ ド レ ス が不磧定のま ま ダ ミ 一サ イ ク ル と な っ て し ま う 。
5 / 試験器のテ ス ト 莠行中 にダ ミ ー サ イ ク ルか'生じ て しま う と 、 その部分だけテ ス ト パ タ ー ン発生に 2 サ イ ク ル薆し てしま い、 実時間での正常なテ ス ト が期待てき な く な って し ま う 。
発 明 の ¾ 示
本 ¾明は上記 し た従来技術の欠^に鑑みな されたも の で、 マ イ ク ロ ア ロ グラ ム制御機器を高速で勤作させるた め、 ダ ミ ーサ イ ク ルを発生する こ とな く 条件分岐命令の 実行を可能な ら しめ る マ イ ク Q フ' 口 ダ ラ ム 制御機器のパ ィ フ' ラ イ ン方式を提供する こ と を 目 的 と し て る。
本発明の マ イ ク ロ プ ロ グ ラ ム 制御 器のパ イ ブ ラ イ ン 方式は、 命令の先読みを行な. 、 プ ロ グ ラ ム カ ウ ン タ が 了 ド レ ス を指定する と 同時に、 对応する命令がバ イ ブラ イ ン レ ジ ス タ に保持される様に構成 し 、 ま た杀件分岐命 令時には次に実行される可能性のあ る全ての命令を並列
に先読み し， その中から実行する命令を選択する こ と に
よ り 、 ダ ミ ーサ イ ク ル の発生を防止する も の であ る。 本
発明にお ては、 命令を先読みする為に、 メ モ リ への命
令袼鈉位 ¾を操作し て 「現在の ァ ド レ ス 」 を用いて 「次
に実行される可能性の あ る 命令」 の読み出 しを行 う 。
本発明 に よれば * ダ ミ ーサ イ ク ルを発生する こ と の な
い パ イ ブ ラ イ ン構^、 イ ン タ ー リ ー ブ構成を採用する こ
とが可能と な り 、 その結果マ イ ク ロ プ ロ グ ラ ム 制御機器
の一層の高速化を図る こ と が可能に な る。
上記以外の本発明の 目 的、 特徵お よ び効果は、 図面を
参照し てな される以下の詋明から よ り い っそ う 明ら かと
ώれ Ό ο
図 面 の 簡 単 な 説 明
第 1 図（ は従来の命令格納位置を示す 1¾明図、
第 1 図（ は本発明のマ イ ク 口 ロ グラ ム 制御機器のパ
イ ブ ラ イ ン 方式に よ る命令格納位置を示す説明図、
第 2 図（な）は従来の命令格納位盧の具体例を示す図、
第 2 図（ は本発明のマ イ ク 口 フ'口 グ ラ ム 制御機器のパ
ィ ズ ラ イ ン方式に よ る 命令格納位置を示す第 1 の例を示
す図、
第 5 図は本発明のマ イ ク ロ プ ロ グ ラ ム 制御 器のパイ
ブラ イ ン方式の第 1 の実 2¾例を示すブ α ック図，
ΟΜΡΙ WIPO ,¾VJ 第 4 図は第 3 図に示す第 1 の実施例の動作を示すシ一 ケ ンス チ ャ一 ト 、
第 5 図（な）は従来の命令格鈉位置の具体例を示す図、 第 5 図（ ）は本発明のマ イ ク ロ プロ グラ ム制御機器のパ イ ブ ラ イ ン方式に よ る命令格納位置の他の具体例を示す 図、
第 ό 図は本発明のマ イ ク 口 フ' ロ グラ ム 制御機器のパイ ブラ イ ン方式の第 2 の実施例を示すブ ロ ック 図、
7 図は本発明のマ イ ク 口 フ' ロ グラ ム 制御機器のパイ ブラ イ ン方式の第 5 の実施例を示すブ ロ ッ ク 図であ る。
発明を実施するための最良の形態
m 1 図（ は、 従来方式にお てァ ド レ ス に条件分岐 命令が格納されて る場合を示す図であ る。 ァ ド レ ス で条件が成立すればァ ド レ ス f に分岐し、 条件が成立し なければ分岐は起きずァ ド レ ス （ + 1 ) に進む。 第 1 図（ ）は本発明のパイ ブラ イ ジ方式の命令格納位 *を示す 図てあ り 、 従来方式のア ド レ ス （ V + 1 ) と分岐先ア ド レス f の命令をア ド レ ス ^ に格納する事によ り 、 「現在 のア ド レ ス 」 で 「次の命令」 の先読みを可能にす る も の であ る。
第 1 図（ におけ るァ ド レ で朱仵が 立 した とする と 、 次のサ イ ク ル で プ ロ グ ラ ム カ ウ ン タ は ア ド レ ス if を 指定する。 同時にパ イ プ ラ イ ン レ ジス タ には、 ア ドレ ス に よ つ て読み出 された命令 が選択 され保持 される 即ち、 本発明に よ れば、 メ モ リ の読み出 し内容が常に ブ ロ グラ ム カ ウ ン タ の指示よ り 1 サ イ ク ル先行する こ と にな り 、 それを一時保持する パイ プラ イ ン レ ジス タは常 に フ- ロ グ ラ ム カ ウ ン タ の指示に对応する こ と にな る。
以下添付の図面に示す実 ^例に よ り 、 更 に詳細に本発 明 について説明する。
第 2 図は、 同一フ ' B グ ラ ム を実行する場合の従来例に よ る命令格納位置 と本発明のパ イ プラ ィ ン方式に よ る命 令格納位置の相違を示す図であ り 、 第 2 図（ が従来例の 命令格鈉位置を示し、 第 2 図 ）が本発明のパイ ブ ラ イ ン 方式の命令格納位置を示し てい る。 同図において、 O P (まノ ーオ ペ レー シ ョ ン て あ り 、 プ ロ グ ラ ム カ ウ ン タ を ィ ンク リ メ ン トする。 / P は ジ ャン プであ り 、 才ペ ラ ン ド に示されたア ド レ ス に分岐する。 / Cは ジ ヤ ン フ' コ ン テ ィ シ ョ ナ リ ー てあ り ， 条件が成立した時に限 り オペ ラ ン ドの ァ ド レ ス に分岐する。 S B R はサ ブルー チ ン コ ン ト ロ ー ノレ であ り 、 S まサ ブルー チ ン コ ン ト ロ ー ノレ コ ン テ イ シ ョ ナ リ 一てあ り 、 杀件が奴立 し た時に限 り サ ブ ルー チ ン を コ ン ト ロ ー ルする。 £： ァ は リ タ ー ン であ る， 第 2 図（ に示す従来の命令格 ^位直では、 実行 される べき命令を実行されるべ き ァ ド レス に格 ^し てい る。 こ れに し て、 第 2 ^ ( に示す本発明のテ ス ト パ タ ー ン発
"5¾RE O PI ― 生^の命令格鈉位盧では、 次に実行される可能性のあ る 命令を現在のア ド レス に格納し て る。 第 2 図（ に示す 命令格鈉位置は、 簡単な手順に従っ て第 2 図 ( に示す命 令格納位置から得 られる。 第 2 図（ に示すメ モ リ ^ には 第 2 図（ における对応する ァ ド レス の次のァ ドレス に格 鈉されて る命令を格納する。 例えば、 第 2 図（ のメ モ リ のァ ド レ ス 1 に格納されてい る命令 / C 5は、 第 2 図（ のァ ド レ ス 2 に格納されて る も の て あ る ひ 又、 'M 2 I ( のメ モ リ Aの了 ド レ ス 2 に格納されてい る命令 V O Pは、 第 2 IH (な）の ア ド レ ス 3 に格納されている も ので あ る。 第 2 図（ のメ リ S に何らかの命令が裕鈉される 篛合は、 第 2 図（ の 応する ア ドレス に分岐命令又は条 件分岐命令が格納されて る場合であ る。 弟 2図（ の メ モ リ に格鈉される命令は、 第 2 図（な）の对応する ア ドレ ス に格納されて る分岐命令の分岐先に裕鈉されて る 命令であ る。 例えば、 第 2 図 のメ モ リ のア ド レ ス 4 に格納されている命令 S 5 ? 10は、 第 2 図（な）の ア ド レ ス 4 に格納されて る命令 / C 8 の分岐先である ァ ド レ ス 8 に格^されて る命令であ る。 又、 第 2 図（ の メ モ リ 5のァ ド レ ス ό に格鈉されて る命令 V O Pは、 荔 2 図 (な）のァ ド レ ス ό に格納 されて る命令 5 の分岐先で あ る ァ ド レ ス 10に格納されてい る命令てあ る。
Μ 3 図は本 明のマ イ ク 口 ズ ロ グ ラ ム制御機器のパイ ブラ イ ン方式の第 1 の実施例を示すブ ロ ック 図であ る。 同図 に お て、 ブ ロ グ ラ ム カ ウ ン タ 1 は メ モ リ ， の ア ド レス を指定する。 メ モ リ ， は第 2 図（ に示した 位置に命令を格納する。 選択器 2 は、 メ モ リ , ^から それぞれ出力される次 ァ ド レ ス の命令 5 1 と分岐先ァ ド レス の命令 5 2 の う ちいずれか一方を選択し て出力する。 パ イ プ ラ イ ン レ ジス タ 5 は、 選択器 2 に よ っ て遘択さ れ た命令を一時保持する 。 実行部 4 は、 パ イ プ ラ イ ン レ ジ ス タ 5 に一時保持された命令を解読し、 フ' ロ グ ラ ム カ ウ ン タ 1 や選択器 2 等に勤作を指示する。 レ ジス タ フ アイ ル 5 は、 サ ブル ーチ ン コ ー ル時の戻 り ァ ド レ ス におけ る 命令を一時記憶する為の メ モ リ であ り 、 発明の本質的な も のではな 。
次に、 第 3 図に示す第 1 の実施例の ia作を第 4 図に示 すシ ー ケ ン ス チ ャー ト を用いて説明する。 第 4 図は、 第 2 図（ に示 した フ'ロ グ ラ ム 例を実行し た場合の シ 一 ケ ン ス チ ヤー ト で あ る 。 先す、 初期状態にお てバ イ ブ ラ イ ン レ ジス タ 3 に、 開始する ア ド レ ス に本来対応 し てい る 命令 （ 従来の方式にお て開始ァ ド レ ス に格納される命 令 ：） を入れてお ぐ 。 第 4 ^においては、 ア ド レ ス 1 力 ら 開始する の で、 パイ フ' ラ イ ン レ ジ ス タ 5 に命令 ^ O P を 格納し てお く 。 次に、 実行部 4 はこれを解読し、 フ'ロ グ ラ ム カ ウ ン タ 1 に ブ ロ グ ラ ム カ ウ ン タ 常 (J御信号 S 4 を出
OMPI .
力し てカ ウ ン ト ア ツ フ'を指示し、 選択器 2 に選択信号 S 3 を出力 し てメ モ リ ^力 ら の次ア ドレ ス の命令 S 1 ( 非 分岐時命令 ） を選択する こ と を指示する。 次の ク α ック で、 ブ ロ グ ラ ム カ ウ ン タ 1 f ア ド レ ス 2 を指示し、 ' ィ ブ ラ イ ン レ ジス タ 5 には ァ ド レ ス 2 に本来 応し て ^ る 命令 （ 従来の方式において ァ ド レ ス 2 に格納されるべ き命令 ） C 5 が一時保持される。 実行部 4 は命令
5 と条件信号 S 5 を解読し、 条件が 立し てい る場合に は プ ロ グ ラ ム カ ウ ン タ 1 に フ' ロ グ ラ ム カ ウ ン タ 制御信号 S 4 を出力 してパ ラ レ ルデー タ ロ ー ドを指示し、 選択器 2 には選択信号 S 3 を出力 し てメ モ リ からの分岐先命 令 5 2 ( 分岐時命令 ） を選択する様に指示する。 次のク ッ ク でフ- ロ グ ラ ム カ ウ ン タ 1 ま、 ' イ ブ ラ イ ン レ ジス タ 3 から ffi力 される分岐先ア ド レス S ό を受けて ァ ド レ ス 5 を指示し、 パイ ブラ イ ン レ ジ ス タ 3 に まア ド レ ス 5 の本来の命令であ る Ο Ρが保持される。 以下同豫に勦 作し て、 フ' ロ グ ラ ム カ ウ ン タ 1 の指示する ア ド レ ス本来 の命令がバイ プラ イ ン レ ジ ス タ 3 に保持され、 その入力 には次に実行される可能性の あ るすべての命令が選択器 2 を し てセ ッ ト ア ツ フ'されて る事にな る。 以上の説 明から 明らかな豫に、 本実適例に よれば、 栄件分岐時で あ っ て も タ- ミ 一サ イ ク ルを発生する こ と な く 分岐が可能 にな る。
O PI 第 5 i2!は、 第 2 図 と 同 じ く 同一フ'ロ グ ラ ム を実行する 場合の従来例に よ る命令格鈉位置と 本発明のパイ ブ ラ イ ン方式に よ る命令格納位置の相違を示す図であ る。 第 5 図（ は第 2 図（ と全 く 同一の従来例の命令格納位置を示 し、 第 5 11 ( ）は第 0 図に示す第 2 の実施例の命令格納位 置を示し て る。 第 2 図 ）に示す命令格納位置を示す図 と異つ てい る点は、 メ モ リ お よびメ モ リ には分岐先 を示すオ ペ ラ ン ド部分を格納し ない事であ る。 その代わ り に オ ペ ラ ン ド専用の メ モ リ O 3 ^を ^け、 こ こ に従来 方式と 向 じァ ド レ ス に オペ ラ ン ド （ 分岐先ァ ド レ ス ：） を 格納する。
第 ό 図は上記 し たメ モ リ , B , 0 Ρ > を傭えた本発 明の第 2 の実施例を示す 111であ る。 同図において、 メ モ リ ^ , B ， O P i)はそれぞれ第 5 図（ に示す命令 · オペ ラ ン ドを格納し て る。 第 ό 図に示す第 2 の実施例の勦 作は、 メ モ リ O Ρ X»が加わ った事 と メ モ リ ， 5 の ビ ッ ト 幅が減少 した こ と を除けぱ、 第 3 図に示す第 1 の実施 例の勦作 と 同一であ る。
尚、 以上の実施例では分岐先が 2 つの場合を例に して 説明 したが、 本発明は これに限定され る も のではな く 、 分岐先が T 1固あ る場合も 適用でき る。 この場合には、 メ モ リ を V"個並例に ^け る事に よ り 笑施可能 とな る。 又、 命令の格納位笸 も 1 サ イ ク ル分の先読み位蘆 と し たが、 .
2 サ イ ク ル以上分の先読み位置に格納した場合は、 メ モ リ のイ ン タ ー リ ー ブが可能になる。
なお第 5 図及び第 ό 図の実施例 に おい ては、 メ モ リ ， 5又は ^! ， Β ， O P )を、 それぞれ独立のメ モ リ と して 説明 したが、 1 つの メ モ リ を用い、 その同一ア ド レス に 2 つ又は 5 つの独立の記憶領域を設ける よ う にし て も よ 第 7 図は、 本発明の第 3 の実施例を示すプ ロ ッ ク図で あ り ， 5 ウ ェ イ イ ン タ ー リ ー ブを行う も のである。 本実 例 では プ ロ グ ラ ム カ ウ ン タ 3 1 と メ モ リ if 1 、 フ' ロ グ ラ ム カ ウ ン タ と メ モ リ Jf 2 、 フ' ロ グ ラ ム カ ウ ン タ P 3 と メ モ リ 3 の三つのュ ニ ッ ト 間 で イ ン タ ー リ ー フ'を 行な 、 見かけ上各メ モ リ , Μ 2 , f 3 が動作し て る速度の 3 倍の速さで各メ モ リ 1 , M 2 ， i 3 から 命令が読み出される。
第 7 図に示す実施例の勤作について次に説明する。 フ- ロ グ ラ ム カ ウ ン タ P 1 , 2 ， /> 5 は実行鄧 4 力 ら出力 される プロ グラ ム カ ゥ ン タ 制御信号 S4 , S4b , SAc に よ っ て順番に更新される。 そし て、 各メ モ リ f 1 ， 2， f 3 のア ド レ ス Nには、 従来の方式にお てア ド レ ス に裕納される命令の 3 サ イ ク ル後に実行される可能性の あるすベての命令が格納されて る。 選択器 2 は上記各 メ モ リ f 1 , M 2 , 3 の出力を順番に選択し、 更に選 で而 WIPO 択されたメ モ リ 1 , Μ 2 , 3 から 出力 されて る複 数の命令のなかから次 に実行するべき命令を実行部 4 か らの選択信号 5 3 に従 っ て一つ選択する。 バ イ フ' ラ イ ン レ ジ ス タ 5 は、 選択器 2 で選択 された命令を一時保持す る。 実行部 4 は、 パイ ブラ イ ン レ ジ ス タ 5 に一時保持さ れた命令に従っ て選択器 2 へ選択信号 5 5 を出力する と と も に、 三つ の プ ロ グ ラ ム カ ウ ン タ , Ρ 2 の う ち順次選択されるいずれか一つの ァロ グ ラ ム 力 ゥ ン タ に プ ロ グ ラ ム カ ウ ン タ 制御信号 S 4 ， 54 -0 , S 4 c を出力 する。
以上の勤作説明から 明 らかな様 に、 例えぱフ'ロ グラ ム カ ウ ン タ P 1 の値が更新 され、 メ モ M 1 に对 し て新し
ァ ド レ ス が指示されてから 5 サ イ ク ル後に、 選択器 2 に よ り メ モ 、） M 1 から 読み出 された ^数の命令の一つが 選択 · 出力 される。 こ こ で、 前記 し た様に メ モ リ M 1 に は 3 サ イ ク ル後に実行 される可能性の あ る全ての命令が 記憶 されてい るから、 ダ ミ ーサ イ ク ルを発生する こ とな
く 、 次に実行され る命令が読み出せる こ と にな る。
上記し た第 3 の実施例では 3 ウ ェ イ ィ ン タ 一 リ ー ブの 場合を想定し たが、 本発 ¾は言 う ま で も な く こ れ に限定 される も の ではな い。 又、 前記第 1 及び第 2 及び第 3 の 実施例ては、 違択手段 2 の後に一時保持用のパイ フ'ラ ィ
ン レ ジス タ 3 を ¾Cけたが、 本発明は こ れ に限定される も
OMPI ： .
のではな く 、 これらを入れ換え て一時保持手段の後に選 択手段を設けて も よ い。
以上の説明から明らかな様に、 本発明に よれぱ、 ダ ミ 一サ イ ク ルを発生する こ と の な パ イ ブ ラ イ ン構成、 ィ ン タ ー リ ー ブ構成を採用する こ とが可能とな り 、 その結 杲マ ィ ク 口 プロ グ ラ ム制御機器の一層の高速化を図る こ とが可能になる。
産業上の利用可能性
本発明の採用が璦も顏著な効果を発揮する例と して、0 半導体記憶素子や大規模集積論理回路等を試験する I c 試験装- のパタ一ン発生器の制御部.への適用がるげられ る。 し力 し、 本発明はこれに限定される も のではな く 、 広 く マ イ ク π フ ' π グ ラ ム制御器に応用でき る こ と は言 う ま で もない。
5
D
OMPI

Claims

請 求 の 範 囲
1. 命令を袼鈉する為の記憶手段と、 該記憶手段にァ ド レ ス信号を出力するァ ド レ ス指定手段と、 該ア ド レ ス 指定手段に よ り 該記憶手段から読み出される複数の命
5 令の う ちから 1 つの命令を選択する選択手段と、 選択 された命令を一時保持する保持手段と、 該一時保持さ れた命令を解読し、 その命令内容に応 じた指示を各部 に与える実行部とからな り 、 上記記憶手段は、 上記ァ ド レ ス 指定手凌によ り 第 ァ ド レ ス （ - 0 , 1 ， 2 〜 ）0 が指定されて る時、 上記保持手段に保持されている 命令実行後の更に ( は 1 '以上の整数 ） サ イ ク ル後 に実行される可能性のあ るすベての命令を該第 ァ ド レス に予 じめ格納している こ とを特徴 とするマ イ ク 口 プ ロ グ ラ ム制御機器の パイ プ ラ イ ン方式。
5 2. 上記記憶手段は、 非分岐時命令を格納する第 1 の メ モ リ と 、 分岐時命令を格納する第 2 のメ モ リ と で構成 したこ とを特徵とする請求の範囲第 1 項に記 ¾のマ イ ク ロ フ ' π グラ ム制御楊器の ノ、' ィ フ- ラ イ ン方式。
5. 第 3 の メ モ リ と し て、 オ ペ ラ ン ド専用のメ モ リ を付D 加したこ とを特徵とする請求の範囲第 2 に記載のマ
ィ ク ロ フ · 口 グ ラ ム制御 器のパイ ブラ イ ン万式。
4. 上記ァ ド レ ス指定手段 と記憶手段と を複数組設け、 各ア ド レ ス指定手段が、 上記実行部から出力される フ' IPO ロ グ ラ ム カ ウ ン タ 制御信号に よ り 更新される よ う に構 成した こ とを特徵とする 請求の範囲第 1 項に記載のマ ィ ク ロ フ-ロ グラ ム制御機器の パイ ブ ラ イ ン方式。
4
OMPI
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EP0142562A1 (en) 1985-05-29
JPH0559450B2 (ja) 1993-08-31
DE3483875D1 (de) 1991-02-07
EP0142562A4 (en) 1986-04-15
JPS59128642A (ja) 1984-07-24

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