JPH02158847A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPH02158847A JPH02158847A JP63313554A JP31355488A JPH02158847A JP H02158847 A JPH02158847 A JP H02158847A JP 63313554 A JP63313554 A JP 63313554A JP 31355488 A JP31355488 A JP 31355488A JP H02158847 A JPH02158847 A JP H02158847A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- phase
- processing
- address
- memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 49
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パイプライン処理を行なっているマイクロ
プロセッサに関するものである。
プロセッサに関するものである。
第３図は、従来のパイプライン処理マイクロプロセッサ
を訝明するための図である。図において。
を訝明するための図である。図において。
（１）は命令を先取シする命令先取シ部、（２）は命令
先取シ部（１）で先取シした命令を解読する命令解読部
。
先取シ部（１）で先取シした命令を解読する命令解読部
。
（３）は命令解読部（２１の指示によりその命令で必要
とするオペランドを先取シするオペランド先取９部。
とするオペランドを先取シするオペランド先取９部。
（４）はオペランド先取９部（３）からのオペランドを
使用してその命令の実行を行う命令実行部、（５）は命
令先取）部（１）から出力される命令アドレスとオペラ
ンド先取９部（３）からのオペランドアドレスとを選択
するセレクタ、（６）はセレクタ（５）から出力される
アドレスを主メモリへ送るメモリアドレスバス。
使用してその命令の実行を行う命令実行部、（５）は命
令先取）部（１）から出力される命令アドレスとオペラ
ンド先取９部（３）からのオペランドアドレスとを選択
するセレクタ、（６）はセレクタ（５）から出力される
アドレスを主メモリへ送るメモリアドレスバス。
（７１は命令先取シ部（１１及びオペランド先取り部（
３）と主メモリとのデータの授受を行うメモリデータバ
スである。
３）と主メモリとのデータの授受を行うメモリデータバ
スである。
次に動作について説明する。命令先取シ部（りは次に実
行すべき命令のアドレスをセレクタ＋５１ 経由でメモ
リアドレスバス（６）に出力し、主メモリからメモリバ
ス（７）を経由してその命令を取シ込む。命令解読部（
２）は命令先取〕部１１１に取シ込まれた命令を解読す
る。オペランド先取９部（３）は命令解読部（２）の解
読結果に基づき、命令実行に必要なオペランドのアドレ
ス計算を実施し、そのアドレスをセレクタ（５）経由で
メモリアドレスバス（６）に出力し。
行すべき命令のアドレスをセレクタ＋５１ 経由でメモ
リアドレスバス（６）に出力し、主メモリからメモリバ
ス（７）を経由してその命令を取シ込む。命令解読部（
２）は命令先取〕部１１１に取シ込まれた命令を解読す
る。オペランド先取９部（３）は命令解読部（２）の解
読結果に基づき、命令実行に必要なオペランドのアドレ
ス計算を実施し、そのアドレスをセレクタ（５）経由で
メモリアドレスバス（６）に出力し。
主メモリからメモリバス（７）を経由してオペランドを
取シ込む。命令実行部（４）は、命令解読部（２）の命
令解読結果に従い、オペランド先取９部（３）に取シ込
まれたオペランドを使用して命令の実行を行う。
取シ込む。命令実行部（４）は、命令解読部（２）の命
令解読結果に従い、オペランド先取９部（３）に取シ込
まれたオペランドを使用して命令の実行を行う。
以上の様にして次々に命令実行がなされて行く。
パイプライン処理マイクロプロセッサハ、上記命令先取
シ部（１）、命令解読部（２）、オペランド先取）部（
３）及び命令実行部（４）の動作をオーバラップさせて
高速処理を実現しているもので、その動作は第４図の通
電である。図において、工？は命令先取シを、Ｄは命令
解読をｊ ＯＦはオペランド先取シを、ＥＸは命令実行
を各々示しておシ、略字の後の数字は実行する順の命令
の番号を示す。命令先取シ部（１）は命令を取シ込み、
命令解読部（２）に渡すと同時に９次の命令の先取シに
入る。命令解読部（２）、オペランド先取９部（３）及
び命令実行部（４）も同様に、各フェーズの処理を終了
し１次のフェーズに処理結果を渡すと同時に次の命令の
各フェーズの処理に入る。以上のようにして、１命令の
処理には上記の４フェーズの時間が必要でおるが。
シ部（１）、命令解読部（２）、オペランド先取）部（
３）及び命令実行部（４）の動作をオーバラップさせて
高速処理を実現しているもので、その動作は第４図の通
電である。図において、工？は命令先取シを、Ｄは命令
解読をｊ ＯＦはオペランド先取シを、ＥＸは命令実行
を各々示しておシ、略字の後の数字は実行する順の命令
の番号を示す。命令先取シ部（１）は命令を取シ込み、
命令解読部（２）に渡すと同時に９次の命令の先取シに
入る。命令解読部（２）、オペランド先取９部（３）及
び命令実行部（４）も同様に、各フェーズの処理を終了
し１次のフェーズに処理結果を渡すと同時に次の命令の
各フェーズの処理に入る。以上のようにして、１命令の
処理には上記の４フェーズの時間が必要でおるが。
命令の処理結果はその１／４の時間毎に次々に出力され
る。このようにしてパイプライン処理マイクロプロセッ
サは高速処理を実現してｂる。
る。このようにしてパイプライン処理マイクロプロセッ
サは高速処理を実現してｂる。
従来のパイプライン処理マイクロプロセッサは以上のよ
うに構成されてｂるので１分岐命令１割込処理、命令先
取プ無効、オペランド先取）無効等のパイプラインの乱
れが発生した場合、何時。
うに構成されてｂるので１分岐命令１割込処理、命令先
取プ無効、オペランド先取）無効等のパイプラインの乱
れが発生した場合、何時。
トノヨうなパイプラインの乱れが発生し、各フェーズの
処理部がどのようなパイプラインの修復を行なったかの
情報が得られなりという課題があった。
処理部がどのようなパイプラインの修復を行なったかの
情報が得られなりという課題があった。
この発明は上記のような課題を解消するためになされた
もので、マイクロプロセッサ内のパイプラインの乱れの
原因１時間及び修復の動作に関する情報が得られるマイ
クロプロセッサを得ることを目的とする。
もので、マイクロプロセッサ内のパイプラインの乱れの
原因１時間及び修復の動作に関する情報が得られるマイ
クロプロセッサを得ることを目的とする。
この発明に係るマイクロプロセッサは、パイプライン各
フェーズの処理部に、処理の対象としている命令のアド
レスを記憶するメモリを組込み。
フェーズの処理部に、処理の対象としている命令のアド
レスを記憶するメモリを組込み。
各フェーズで処理した命令のアドレスを全て記憶するよ
うにし念ものである。また、この発明に係るマイクロプ
ロセッサは、パイプライン各フェーズの処理部に、パイ
プラインの乱れが発生した時に処理していた命令のアド
レスを記憶するメモリを組込み、各フェーズの処理部で
パイプラインの乱れが発生した時に処理していた命令の
アドレスを記憶するようにしたものである。
うにし念ものである。また、この発明に係るマイクロプ
ロセッサは、パイプライン各フェーズの処理部に、パイ
プラインの乱れが発生した時に処理していた命令のアド
レスを記憶するメモリを組込み、各フェーズの処理部で
パイプラインの乱れが発生した時に処理していた命令の
アドレスを記憶するようにしたものである。
この発明におけるマイクロプロセッサは、各フェーズの
処理部に組込まれたメモリの内容を読み出す事により、
各フェーズの処理部の処理シーケンスを得る。また、こ
の発明におけるマイクロプロセッサは、各フェーズの処
理部に組込１れたメモリの内容を読み出す事によ＃）、
各フェーズの処理部のパイプラインの乱れ及びその修復
のシーケンスを得る。
処理部に組込まれたメモリの内容を読み出す事により、
各フェーズの処理部の処理シーケンスを得る。また、こ
の発明におけるマイクロプロセッサは、各フェーズの処
理部に組込１れたメモリの内容を読み出す事によ＃）、
各フェーズの処理部のパイプラインの乱れ及びその修復
のシーケンスを得る。
以下、第１図に示すこの発明の第一の実施例について説
明する。第１図において、（１）は命令を先取シする命
令先取シ部、（２）は命令先取〕部ｆｌｌで先取シした
命令を解読する命令解読部、（３）は命令解読部（２）
の指示によりその命令で必要とするオペランドを先取シ
するオペランド先取５部、（４）はオペランド先取）部
（３）からのオペランドを使用してその命令の実行を行
う命令実行部、（５）は命令先取シ部（１１から出力さ
れるアドレスとオペランド先取り部（３）からのオペラ
ンドアドレスとを選択するセレクタ、（６１ｄセレクＪ
ｆ５１から出力されるアドレスを主メモリへ送るメモ
リアドレスバス、（７１は命令先取シ部（１１及びオペ
ランド先取９部（３）と主メモリとのデータの授受を行
うメモリデータバス、 （８ａ）〜（８ｄ）は、各々
命令先取シ部（ｌ）、命令解読部（２）。
明する。第１図において、（１）は命令を先取シする命
令先取シ部、（２）は命令先取〕部ｆｌｌで先取シした
命令を解読する命令解読部、（３）は命令解読部（２）
の指示によりその命令で必要とするオペランドを先取シ
するオペランド先取５部、（４）はオペランド先取）部
（３）からのオペランドを使用してその命令の実行を行
う命令実行部、（５）は命令先取シ部（１１から出力さ
れるアドレスとオペランド先取り部（３）からのオペラ
ンドアドレスとを選択するセレクタ、（６１ｄセレクＪ
ｆ５１から出力されるアドレスを主メモリへ送るメモ
リアドレスバス、（７１は命令先取シ部（１１及びオペ
ランド先取９部（３）と主メモリとのデータの授受を行
うメモリデータバス、 （８ａ）〜（８ｄ）は、各々
命令先取シ部（ｌ）、命令解読部（２）。
オペランド先取９部（３）、命令実行部（４）で処理さ
れてｂる命令のアト°レスを１簿するトレースメモリ。
れてｂる命令のアト°レスを１簿するトレースメモリ。
（９）はトレースメモリ（８ａ）〜（８ｄ）のアドレス
を指定スるアドレスレジスタである。
を指定スるアドレスレジスタである。
命令先取シ部（１）、命令解読部（２）、オペランド先
取り部（３）、命令実行部（４）、セレクタ（５）、メ
モリアドレスバス（６）及びメモリデータバス（７）の
動作は。
取り部（３）、命令実行部（４）、セレクタ（５）、メ
モリアドレスバス（６）及びメモリデータバス（７）の
動作は。
従来のパイプライン処理マイクロプロセッサと同じであ
る。命令先取シ部（１）、命令解読部（２１，オペラン
ド先取９部（３）及び命令実行部（４）はそれぞれ各フ
ェーズの処理を実行すると共に、その処理の対象として
いる命令のアドレスを、各々トレースメモＩＪ（８ａ）
〜（８ｄ）に出力し、各部の処理終了毎に、アドレスレ
ジスタ（９１にて指定されるアドレスに各々記憶される
。アドレスレジスタ（９１の値は各部の処理終了毎に＋
１インクリメントされる。
る。命令先取シ部（１）、命令解読部（２１，オペラン
ド先取９部（３）及び命令実行部（４）はそれぞれ各フ
ェーズの処理を実行すると共に、その処理の対象として
いる命令のアドレスを、各々トレースメモＩＪ（８ａ）
〜（８ｄ）に出力し、各部の処理終了毎に、アドレスレ
ジスタ（９１にて指定されるアドレスに各々記憶される
。アドレスレジスタ（９１の値は各部の処理終了毎に＋
１インクリメントされる。
以上のようにして、各フェーズの処理シーケンスがトレ
ースメモリ（８ａ）〜（８ｄ）に記憶される。
ースメモリ（８ａ）〜（８ｄ）に記憶される。
分岐命令や割込み発生等によりバイグラインの乱れが発
生した場合、命令先取りの再実行等によりバイブライン
の修復がなされるが、各フェーズのトレースメモリ（８
ａ）〜（８ｄ）の内容を読み出すことにより各フェーズ
の処理シーケンスを確認することができる。
生した場合、命令先取りの再実行等によりバイブライン
の修復がなされるが、各フェーズのトレースメモリ（８
ａ）〜（８ｄ）の内容を読み出すことにより各フェーズ
の処理シーケンスを確認することができる。
次に、第２図に示すこの発明の第一の実施例について説
明する。第２図において、（１）〜（７）は第一の実施
例と全く同一であｊ６． （１０ａ）〜（１０ｃｌ）
は。
明する。第２図において、（１）〜（７）は第一の実施
例と全く同一であｊ６． （１０ａ）〜（１０ｃｌ）
は。
命令先取シ部（１）、命令解読部（２）、オペランド先
取９部（３）、命令実行部（４）で各々パイプラインを
乱す事象が発生した時に、各処理部で処理対象としてい
る命令のアドレスを記憶するスタックメモリ。
取９部（３）、命令実行部（４）で各々パイプラインを
乱す事象が発生した時に、各処理部で処理対象としてい
る命令のアドレスを記憶するスタックメモリ。
（１１ａ）〜（１１ｄ）はスタックメモリ（Ｉ Ｄａ）
〜（１０ｄ）のアドレスを指定するアドレスレジスタで
あシ。
〜（１０ｄ）のアドレスを指定するアドレスレジスタで
あシ。
各処理部でパイプラインを乱す事象が発生した時に各々
＋１インクリメントされる。
＋１インクリメントされる。
命令先取シ部（１）、命令解読部（２）、オペランド先
取９部（３）、命令実行部（４）、セレクタ（５）、メ
モリアドレスバス（６）及びメモリデータバス（７１の
動作は。
取９部（３）、命令実行部（４）、セレクタ（５）、メ
モリアドレスバス（６）及びメモリデータバス（７１の
動作は。
第一の実施例と全く同一である。命令先取シ部（１）は
、ストア命令等により先取り命令が無効となシ。
、ストア命令等により先取り命令が無効となシ。
再度命令先取シを実行する様なパイプラインの乱れを検
知した時、その時処理していた命令のアドレスをスタッ
クメモリ（１０ａ）に記憶し、アドレスレジスタ（Ｈａ
）を＋１インクリメントする。命令解読部（２）は、解
読した命令が分岐命令であ汎再度命令先取シ部に対し２
分岐先命令の先取りを実行させる様なパイプラインの乱
れを検知した時。
知した時、その時処理していた命令のアドレスをスタッ
クメモリ（１０ａ）に記憶し、アドレスレジスタ（Ｈａ
）を＋１インクリメントする。命令解読部（２）は、解
読した命令が分岐命令であ汎再度命令先取シ部に対し２
分岐先命令の先取りを実行させる様なパイプラインの乱
れを検知した時。
その時処理していた命令のアドレスをスタックメモリ（
１０ｂ）に記憶し、アドレスレジスタ（１１１））を＋
１インクリメントする。オペランド先取）部（３）は、
オペランドアドレス計算に使用したインデックスレジス
タ等が命令実行部（４）により変更され。
１０ｂ）に記憶し、アドレスレジスタ（１１１））を＋
１インクリメントする。オペランド先取）部（３）は、
オペランドアドレス計算に使用したインデックスレジス
タ等が命令実行部（４）により変更され。
オペランドアドレス計算及びオペランド先取シを再実行
しなければならな込様なパイプラインの乱れを検知した
時、その時処理していた命令のアドレスをスタックメモ
リ（１０Ｃ）に記憶し、アドレスレジスタ（１１ｃ）を
＋１インクリメントする。命令実行部（４）は１割込み
を検知し１割込み処理のために、命令先取シ部（！）以
降に対し１割込み応答番地の命令の先取シを実行させる
様なバイグラインの乱れを検知し九時、その時処理して
いた命令のアドレスをスタックメモリ（１０４）に記憶
し、アドレスレジスタ（１１ａ）を＋１インクリメント
する。
しなければならな込様なパイプラインの乱れを検知した
時、その時処理していた命令のアドレスをスタックメモ
リ（１０Ｃ）に記憶し、アドレスレジスタ（１１ｃ）を
＋１インクリメントする。命令実行部（４）は１割込み
を検知し１割込み処理のために、命令先取シ部（！）以
降に対し１割込み応答番地の命令の先取シを実行させる
様なバイグラインの乱れを検知し九時、その時処理して
いた命令のアドレスをスタックメモリ（１０４）に記憶
し、アドレスレジスタ（１１ａ）を＋１インクリメント
する。
以上のようにして、各フェーズのパイプラインの乱れが
発生した個所のアドレスがスタックメモリ（１Ｏａ）〜
（ｔｏｄ）に記憶され、このスタックメモリ（１０ａ）
〜（１０ｃＬ）の内容を読出す事により、各７−ズの処
理シーケンスを確認することができる。
発生した個所のアドレスがスタックメモリ（１Ｏａ）〜
（ｔｏｄ）に記憶され、このスタックメモリ（１０ａ）
〜（１０ｃＬ）の内容を読出す事により、各７−ズの処
理シーケンスを確認することができる。
以上のように、この発明によるマイクロプロセッサは、
バイグラインの各処理フェーズの処理シーケンスを確認
する事ができる様に構成したので。
バイグラインの各処理フェーズの処理シーケンスを確認
する事ができる様に構成したので。
ソフトウェアのデバッグを容易にでき、またパイブライ
ンの乱れを減らす様ソフトウェアを組む事によって処理
性能を向上できるという効果がある。
ンの乱れを減らす様ソフトウェアを組む事によって処理
性能を向上できるという効果がある。
第１図は本発明によるマイクロプロセッサの第一の実施
例を説明するための図、第２図は第二の実施例を説明す
るための図、第３図は従来のマイクロプロセッサを説明
するための図、第４図はパイプライン処理を説明するた
めの図である。図中。 （１１は命令先取シ部、（２）は命令解読部、（３）は
オペラ（６）はメモリアドレスバス、（７）はメモリデ
ータバス。 （８ａ）〜（８ｄ）はトレースメモリ、Ｃ９１はアドレ
スレジスタ、 （１Ｏａ）〜（１０ａ）はスタックメ
モリ。 （１１）〜（１１ｄ）はアドレスレジスタである。なお
。 図中、同一あるいは相当部分には同一符号を付して示し
である・
例を説明するための図、第２図は第二の実施例を説明す
るための図、第３図は従来のマイクロプロセッサを説明
するための図、第４図はパイプライン処理を説明するた
めの図である。図中。 （１１は命令先取シ部、（２）は命令解読部、（３）は
オペラ（６）はメモリアドレスバス、（７）はメモリデ
ータバス。 （８ａ）〜（８ｄ）はトレースメモリ、Ｃ９１はアドレ
スレジスタ、 （１Ｏａ）〜（１０ａ）はスタックメ
モリ。 （１１）〜（１１ｄ）はアドレスレジスタである。なお
。 図中、同一あるいは相当部分には同一符号を付して示し
である・
Claims (2)
- （１）命令実行を、例えば命令フェッチ、命令解読、
オペラントフェッチ、実行等の複数のフェーズに分割し
、上記フェーズをオーバラップして命令実行するパイプ
ライン処理マイクロプロセッサにおいて、上記各フェー
ズで処理した命令のアドレスを、各フェーズ毎に記憶す
る複数のトレースメモリと、上記トレースメモリへの書
込み、読み出しのアドレスを制御するトレースメモリア
ドレスレジスタと、外部より上記トレースメモリの内容
を読み出す手段とを有する事を特徴とするマイクロプロ
セッサ。 - （２）上記パイプライン処理マイクロプロセッサにお
いて、各フェーズでパイプラインの乱れが生じた命令の
アドレスを、各フェーズ毎に記憶する複数のスタックメ
モリと、上記スタックメモリへの書込み、読み出しのア
ドレスを各フェーズ毎に制御する複数のスタックメモリ
アドレスレジスタと、外部より上記スタックメモリの内
容を読み出す手段とを有する事を特徴とするマイクロプ
ロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313554A JPH02158847A (ja) | 1988-12-12 | 1988-12-12 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313554A JPH02158847A (ja) | 1988-12-12 | 1988-12-12 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02158847A true JPH02158847A (ja) | 1990-06-19 |
Family
ID=18042718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63313554A Pending JPH02158847A (ja) | 1988-12-12 | 1988-12-12 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02158847A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546430A (ja) * | 1990-11-29 | 1993-02-26 | Toshiba Corp | マイクロプロセツサ装置およびそれを用いたエミユレータ装置 |
| JP2008293061A (ja) * | 2007-05-22 | 2008-12-04 | Nec Electronics Corp | 半導体装置、及び半導体装置のデバッグ方法 |
-
1988
- 1988-12-12 JP JP63313554A patent/JPH02158847A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546430A (ja) * | 1990-11-29 | 1993-02-26 | Toshiba Corp | マイクロプロセツサ装置およびそれを用いたエミユレータ装置 |
| JP2008293061A (ja) * | 2007-05-22 | 2008-12-04 | Nec Electronics Corp | 半導体装置、及び半導体装置のデバッグ方法 |
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