JPS60175145A

JPS60175145A - デジタルデ−タ処理システム用マイクロコ−ド制御システム

Info

Publication number: JPS60175145A
Application number: JP59234839A
Authority: JP
Inventors: ウイリアム　アール　グランドマン; レイモンド　エフ　バウチヤー; トリユーグヴア　フオツサム
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1983-11-07
Filing date: 1984-11-07
Publication date: 1985-09-09
Also published as: EP0141752B1; FI844344L; DE3485614D1; AU575353B2; EP0141752A3; DK526884A; IE57932B1; EP0141752A2; AU3489584A; CA1220558A; FI844344A0; IE842858L; US5093775A; DK526884D0

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は一般的にデジタルデータ処理システムの分野に
関し、特にプログラムインストラクション実行時に中央
処理システムを制御するマイクロコードシステムに関す
る。特に、本発明によって提供されるマイクロインスト
ラクションの逐次デコーディングを行なうためのシステ
ムはマイクロインストラクション実行時において連続す
るフェーズを制御し、一度に処理装置の全ての機能を明
示的に制御するための各インストラクションを必要とし
ない。本発明において、マイクロインストラクションは
種々の処理ステージにおいてｉ！［！続的に５’　ｍｌ
　−トされ、これらステージを制御するので、各マイク
ロインストラクションはより少ない２値制御信号しか必
要とせず、従って必要ときさるマイクロワードの数が各
マイクロインストラクションの長さと同様に減少される
。

従迷ｍ乞１吸デジタルデータ処理システムは一般に３つの基本的要素
、即ぢメモリー要素、入力／出力・要素および処理要素
からなっており、全ての要素は１つ以上のバスによって
接続されている。メモリー要素はアドレス可能な記憶箇
所にデータを記憶する。

このデータはオペランドとこのオペランドを処理するた
めのインストラクションを含んでいる。処理要素はデー
タをメモリ要素から処理要素へ転送即ちフェッチさせ、
インストラクションあるいはオペランドである入力デー
タを解釈し、そしてインストラクションに従ってオペラ
ンドを処理する。

処理結果はメモリ要素のアドレスされた位置に記憶され
る。入力／出力要素も同様にメモリー要素と通信し、シ
ステムにデータを転送して処理データをシステムから得
るようになっている。入力／出力要素からなるユニット
は、処理要素によってユニットに供給された制御情報に
従って通常作動する。入力／出カニニットは例えばブリ
ンク、テレタイプライダまたはキーボードおよびビデオ
表示端末を含むことができ、またディスク駆動装置また
はテープ駆動装置の様な２次データ記憶装置を含むこと
もできる。

処理装置は一連のあるいはプログラムインストラクショ
ンを実行することによってプログラムを処理する。各プ
ログラムインストラクションは実行されるべきオペレー
ションを識別するオペ・レーションコードを有している
。さらに、インストラクションはこのインストラクショ
ン実行時に処理装置によって使用されるべき一つ以上の
オペランドを含むことができる。しかしながら、各イン
ストラクションは処理装置が一つ以上のステップを逐行
してオペレーションを実行することを要求する。これら
のステップを実行する際の処理装置の制御は従来２通り
であった。第１のものは組合せ論理によって制御を行な
うものであり、インストラクションのオペレーションコ
ード部分は組合せ論理制御パスと同様に、あるデータを
処理装置中に形成する。処理サイクルの各々において、
組合せ論理制御パスは前の処理サイクルにおける処理結
末を決定し、制御信号をデータバスへ転送して処理操作
を実行可能とする。

第２の制御構成はマイクロインストラクションによるも
のである。マイクロイシストラクシヨンは、メモリーか
らフェッチされたプログラムインストラクション即ち「
マクロインストラクション」と完全に類似しており、一
連の制御ワードからなっている。各マイクロインストラ
クションオペレーションコードは一つの一連のマイクロ
インストラクションを識別する。各処理サイクルの間処
理装置は、現在処理されているマイクロインストラクシ
ョンに関係する前記一連のマイクロインストラクション
中の連続する制御ワードが検索されかつデータバスへ転
送されることを可能とする。

各マイクロインストラクションは、上記処理サイクル中
にデータバス中の制御機能の全てを制御する２値化信号
を含んでいる。前の処理サイクルの結果とインストラク
ション実行中の種々の他の条件は一連のマイクロインス
トラクション内の分岐によって考慮される。処理装置は
、インストラクジョンの処理中に検知された条件に依存
してマイクロインストラクションの異なる部分が使用さ
れるようにする分岐信号あるいは条件信号を発生する。

上述された両方の制御機構はともに問題点を有している
。組合せ論理制御パスとともに、制御パスが処理装置内
に布線されており、設計変更にともないこの制御パスを
変更することが必要とされる。開発中あるいは処理装置
が製造あるいは売買された後に、組合せ論理制御パス内
に設計上の誤りが見い出された場合は、これを修正する
のに高価かつ時間のかかる処理が必要とされる。

組合せ論理制御システムはマイクロインストラクション
によって制御されたシステムよりもより高速になりうる
が、マイクロインストラクションの使用により制御シス
テム中の設計誤りの修正かより簡易になる。誤りが検出
された場合に設計者は一連のマイクロインストラクショ
ンを検索して、新たなマイクロインストラクション制御
記１ｆｆｌを、フィールドプログラム可能な読出し専用
メモリ等中に生成し、そして古い制御記憶を新たな制御
記憶に置き代えねばならない。しかしながら、一般的に
マイクロコード制御機構はデータバス中の各機能に対し
てデジタル制御信号が必要とされる長大なマイクロワー
ドを、制御記憶からデータバス中の回路への上記機能を
達成する接続とともに必要とする。

誤りの発見および修正が容易であるので、処理装置のデ
ータバスを制御するためにマイクロインストラクション
を使用することは今日最も一般的な制御システムになり
はじめている。しかしながら、マイクロインストラクシ
ョン内で必要とされるデジタル制御信号の数と、マイク
ロインストラクション制御記憶とデータバスとの間の接
続の数とはほぼ一致する。

光所少讐粉本発明は、マイクロインストラクション中で要求され、
データバスを制御する制御ビットの数を減少し、従って
処理制御パスとデータ処理パスとの間の接続の数を減少
する新たなマイクロコード制御機構を提供する。

本発明を箇潔に説明する。処理装置は複数の処理サイク
ルでデータワードを処理する。データ処理パスは直列に
接続された複数の処理ステージ（処理段）を含む。この
連続する処理ステージの各々は−サイクル中に−データ
ワードを処理する。

制御パスは複数のステージを同様に有しており、これら
各々のステージはデータ処理パス中の処理ステージと関
係している。制御パスの連続ステージは前のステージか
らマイクロインストラクションを受けるが、これと同時
にこのマイクロインストラクションによってその処理が
制御されるデータワードがデータ処理パス内の対応する
ステージによって受け取られる。制御パスステージ中の
各ステージは、マイクロインストラクションをデコード
するデコーダを含み、データバス内の関連するステージ
がマイクロインストラクションに依存するある処理操作
の実行を可能とする。

■■ 第１図は、処理ステップのシーフェンス中のマイクロイ
ンストラクションに関係するデータワードを処理する回
路を示している。各処理ステップはＣＬＫタイミング信
号によって決まる処理サイクル中に一つの処理ステージ
内で実行される。マイクロインストラクションはデータ
ワードを処理するだめの一連のオペレイジョンを識別す
る。データ処理回路は制御パス２０からの制御信号に従
ってデータワードを処理するデータ処理パス１０を有し
ている。データ処理パス１０は一連の処理装置１１．１
２および１３を有している。これら処理装置の各々はイ
ンストラクションを処理する際に一つのステップを実行
する。データはまず上流側のラッチ１４に記録されそし
て処理装置１１に送られて初期処理のサイクルの間に処
理が行なわれる。初期処理サイクルの終りに、処理され
たデータワードはランチ１５内にラッチされる。この処
理は、次のサイクルの間処理装置１２およびラッチ１６
内で繰り返えされ、さらに後に続く処理サイクルにおい
ては処理装置１３の様な後に続く下流側の処理装置で継
続される。

連続するステージがインストラクションを処理する間プ
ロセッサ１１．１２．１３の各々は、それぞれに接続さ
れたデコーダ１７．１８．１９からの制御信号に応答し
゛ζデータを処理する。これらのデコーダ１７．１８、
Ｉ９は、ラッチ２２．２３．２４からのマイクロインス
トラクションを連続的に受信する。マイクロインストラ
クションはマイクロコード制御記憶２５から発生され、
従来周知の方法によってマイクロシークカンザ２６によ
って選択される。

操作時においては、第１図に示された処理回路が、多数
のマイクロインストラクションのうぢの選択された一つ
に従ってデータワ−ドを処理する。

各インストラクションはマイクロ制御記憶２５内に記４
１されている一つのマイクロインストラクションシーフ
ェンスを識別する。特定のアイテムのデータ処理する際
に使用されるマイクロインストラクションは、マイクロ
インストラクションの０ＰＣＯＤＥオペレ一シヨンコー
ド部分に特に応答してマイクロシークカン４Ｊ２６によ
って選択される。マイクロインストラクションは制御記
ｉ！２５を順次通過し、各処理サイクルの間ラッチ２２
にまずランチされる。第１図に示される処理回路内の別
の回路（図示されず）からのＢＲＣＯＮＤ分岐条件信号
に応答して、マイクロインストラクションシーフェンス
中に分岐が発生する。分岐条件信号をプロセッサ１１．
１２あるいは１３によって発生ずることもできる。

マイクロインストラクションを変える分岐条件は本発明
の技術分野でよく知られζいる。

ラッチ２２ヘマイクロインストラクシヨンが転送される
のと同時に、そのマイクロインストラクションに関連し
て処理されるデータワードがラッチ１４にランチされる
。マイクロインストラクションとデータの両方が、ＣＬ
Ｋタイミング信号に応答してそれぞれ対応するラッチ１
４とラッチ２２にランチされる。マイクロインストラク
ションがラッチ２２にランチされた後、マイクロインス
トラクショはデコーダ１７でデコートされる。デコーダ
は処理回路゛１１によって行なわれるオペレーションを
決定し、このオペレーションを可能とする制御信号を発
生ずる。前記オペレーションはある外部条件に依存する
場合があり、デコーダ１７はこの外部条件を示す＋！、
　Ｘ　ｉ”　ＣＯＮ　Ｄ外部条件（ａ号を受信する。

処理装置１１の処理結果はＣＬＫタイミング信号に応し
てラッチ１５にランチされる。これと同時にラッチ２２
の内容がラッチ２３にランチされる。処理回路１２とデ
コーダ１８は処理回路１１とデコーダ１７と同様にして
作動する。処理回路１２の処理結果はＣＬＫタイミング
信号に応じてラッチ１６にランチされる。これと同時に
、マイクロインストラクションはラッチ２４にシフトし
て対応するマイクロインストラクションがデコーダ１９
に与えられる。処理回路１３はデコーダ１９からの制御
信号によって要求される操作を達成し、その結果は後の
プロセスのために後に続くランチ（図示せず）に転送さ
れるか、出力回路（図示せず）に転送される。

第１図に示される処理回路は、従来知られている処理装
置の組合せ論理制御と全ての処理サイクル中の全ての処
理ステージに係る明示マイクロインストラクション制御
のいずれにも数多くの便益金与える。従来の組合せ論理
制御に対して、本発明は処理に関する変更可能なマイク
ロインストラクション制御を、マイクロインストラクシ
ョンとともに与えるが、このマイクロインストラクショ
ン制御はマイクロコード制御記憶２５に記録されており
、このマイクロコード制御記憶２５は設計中の誤りを正
すのに必要な変更を容易に行なうことができる。デコー
ダ１７．１８．１９は通常組合せ論理回路を有するが、
この論理回路はモジューラでありかつ連続するステージ
内のみに使用されるので、設計誤りの箇所の発見および
修正は従来の組合せ論理の設計をも一般に簡素化する。

データ処理パス内の全ての機能が、全ての処理中にマイ
クロインストラクションによって制御される従来のマイ
クロインストラクション制御に対して、本発明はマイク
ロインストラクションで要求される制御信号の数を減少
する。。デコーダ１７、１８．１９は、同一のマイクロ
インストラクションに応答して異なった処理モジュール
１１．１２．１３によって実行される操作を決定するの
で、マイクロインストラクションを形成するのに要求さ
れる制御信月の数が減少する。このことはまた制御信号
の数と制御記憶と処理モジュールの間に必要とされる制
御信号に対応するワイヤの数を減少する。これは通常一
つの制御ワイヤと信号が制御記憶から制御される各ａ能
に対して要求されるからである。この接続数の減少と連
続するステージでのこの処理の構成がまた大幅に処理装
置１０のレイアウトと針設を簡略化する。

さらに、処理が複数のステージで実行されるので、処理
はパイプライン化することができる。そして新データは
全処理サイクル中即ち、各ＣＬＫタイミング信号に応答
し°ζ、ラッチ１４で得ることができる。処理装置１０
の操作のパイプライン化は周知の手段で処理を高速化す
る。

本発明が中央処理装置にどのようにして使用されるかを
示す実施例を第２Ａ図、第２Ｂ図および第３図を用いて
説明する。第２Ａ図は本発明を包含する中央処理装置ユ
ニット５０を示している。

この中央処理ユニット５０ば米国において本願と同日出
願の米国特許出願明細書（Ｃｅ５ａｒ　；とＭｃｋｅｎ
ｎａ　Ｄｏｃｋｅｔ　Ｎｏ、　８３　３１５　）に記載
される中央処理装置ユニットに等しく、この中央処理装
置ユニットの操作の詳細については上記明細書を参照す
ることができる。

簡潔に述べると、中央処理ユニット５０は、それぞれバ
ス５７とバス６０を介してメモリ　（図示せず）ヘアド
レスを転送するフェッチユニット５１と実行ユニット５
３を有している。フェッチ５１はメモリデータバス５２
を介してメモリからインストラクションを受ける。この
フェッチユニットはインストラクションをデコードし、
オペランドをフェッチし、このオペランドをオペランド
バス５５を介して実行ユニット５３あるいは浮動小数点
演算増速器５４へ転送する。実行ユニット５３は、「浮
動小数点」インストラクションと名付けられた周知のク
ラスのインストラクションを除いてインストラクション
の実行を行なう。「浮動小数点」インストラクションは
浮動小数点演算増速器５４によっ°ζ実行される。処理
結果は書込みバス５６を介してフェンヂュニッＩ・５１
へもどされ、メモリデータバス５２を介してメモリに記
憶される。

実行ユニット５３はコンソールバス６Ｌ’ｃ介してコン
ソール（図示せず）にも接続されている。

コンソールはオペレータのインターフェースとして機能
し、オペレータが、インストラクションおよびオペラン
ドを検査し入力すること、中央処理装置ユニ７１□　５
０のオペレーションを停止することあるいは一連のシー
クユンスを通して中央処理装置ユニットを停止し、かつ
それに対する応答を決定することを＝Ｊ能とする。

なお、実行ユニット５３も割込み要求／許可バス６２を
介して入力／出力システム（図示せず）中のユニットに
接続されている。この人力／出力システムは通常のプリ
ンタ、テレタイプライタおおよびキーボード・ビデオ表
示ユニットをディスク駆動装置およびテープ駆動装置と
同様に６ｍえることができる。バス６２ば入力／出力装
置から実行ユニット５３へ割込み要求信号を搬送し、ま
た実行ユニット５３から入力／出カニニットへ割込み許
容信号を搬送する。

上述されたように、浮動小数点演算増速器５４は浮動小
数点インストラクションを処理する。これらインストラ
クションは処理装置が第２Ｂ図に示される浮動小数点フ
ォーマットでオペランドを処理することを可能にする。

浮動小数点オペランドは指数部６３と仮数部６４を有す
る。これら指数部と仮数部は各々の符号を示す符号ビッ
ト６５と符号ビット６６を各々有しており、正の値か負
の値かを示している。浮動小数点インストラクションは
加算、減算、乗算、除算あるいはこれらインストラクシ
ョンの組合のような算術インストラクションに通常限定
されている。浮動小数点演算増速処理装置５４は２つの
仮数処理データバスを有しており、さらに一方の仮数処
理データバスはオペランドの仮数部分６４の加算と減算
を行なう加算モジュール７０を有し、他方の仮数処理デ
ータバスはオペランドの仮数部分６４の乗算と除算を実
行する乗算モジュール７１を有している。指数処理モジ
ュール７２ば、全ての浮動小数点法Ｊγ中浮動小数点オ
ペランドの指数部６３を処理する。

処理モジュール７０．７１と７２ば数多くのソースから
浮動小数点オペランドを受け取る。一つのソースはオペ
ランドバス５５であり、特にオペランドハスラッチ７３
から浮動小数点オペランドを受け取る。オペランドの他
のソースは書込みバス５６であり、特に古込みバスラン
チ７４が浮動小数点オペランドを受り取る。処理論理７
０．７１．７２のオペランドの第３のソースは一組の汎
用レジスタ７５である。このレジスタ７５は浮動小数点
演算増速処理装置５４内に組み込まれている。この汎用
レジスタ７５は書込みバスラッチ７４を介し゛ζ実行ユ
ニット５３によってＣ１−ドされる。

処理モジュール７０．７１．７２はマイクロコード制御
記憶７６によって与えられるマイクロインストラクショ
ンの制御下にある。このマイクロコード制御記憶７６は
従来公知の手段でマイクロシークエンサ７７によって選
択される。

第１図を用いて上述された発明は次に指数処理モジュー
ル７２に関連して説明される。指数処理モジュールの一
部は第３図に詳細に示される。

第３図を参照すると、指数処理モジュール７２はｒｏＰ
ＡＪとｒＯＰＢＪの２つのオペランド、特にオペランド
の指数部分を受けることができる。

オペランドＯＰＡはオペランドバスラッチ７３あるいは
書込みバスランチ７４からの指数からなり、ＯＰＢは書
込みバスラッチ７４あるいは汎用レジスタ７５からの指
数からなっている。書込みバスラッチ７４からの指数は
マルチプレクサ１００を介して受け取られ、２対のマル
チプレクサの各々の一つの入力に結合されている。一方
のマルチプレクサの文ｔ　ＬよオペランドＯＰへマルチ
プレクサ１０１とオペランドＯＰＡ符号マルチプレクサ
１０２を有し、他方のマルチプレクサの対はオペランド
ＯＰＢマ゛ルチプレクサ１０３とオペランドＯＰＢ符号
マルチブレクザ１０４を有する。マルチプレクサ１０１
、１０２の各残りの入力端子はオペランドバスラッチ７
３から指数を受け取るために接続されており、マルチプ
レクサ１０３、１０４の各残りの入力端子は汎用レジス
タ７５から指数を受り取るために接続されζいる。マル
チプレクサ１００、１０１，１０２、１０３、１０４の
全てはデコーダ１０５の制御下になる。

マルチプレクサ１０１，１０’２によって選択された指
数はＯＰＡラッチ１１０とＯＰＡ符号ラッうＩｌｌにラ
ッチされる。マルチプレクサ１０３、１０４によって選
択された指数はＯＰＢラッチ１１２とＯ　ｒ）　１３符
号ラッチ１１３にランチされる。

ラッチ１１０、１１１、１１２、１１３はＣＬＫタイミ
ング仏号に応答して対応する指数を記憶する。ラッチ１
１０、１１２の内容は算術論理ユニンｌ−１１４の対応
する入力に接続されている。この算術論理はデコーダ１
１５からの；！ＩＩ制御信号の制御下で動作する。符号
ラッチ１１１、１１３の内容は符号処理装置１１６に結
合される。この符号処理装置もデコーダ１１５からの制
御信号の制御下で作動する。算術論理ユニソｌ−　１　
１　４の出力は結果ラッチ１２０内に記憶される。符号
処理装置１１６の出力はＣ　Ｌ　Ｋタイミング信号に応
答して結果符号ラッチ１２１に記ｔαされる。ラッチ１
２０、１２１の内容は書込みバスランチ７４に結合する
ことができ、マルチプレクサ１００の第２の人力にも結
合される。

更に、浮動小数点増速処理装置５４は一組の条件フラグ
ラッチ１２２を有する．このラッチ１２２は、Ｃ　Ｌ　
Ｋタイミング信号に応答して例外論理１２３からの信号
をラッチする。例外論理１２３もデコーダ１１５によっ
て制御される。フラグの条件は結果ラッチ１２０と結果
符号ラッチ１２１に同時に記憶された情報の処理の条件
を示す。フラグランチ１２２はオペランドＯＰＡまたは
ＯＰＢの一つが第２Ｂ図に示されたフォーマット内にな
いことを示すフラグ１２４、指数処理論理７２を通して
の処理の間に発生した誤りを示すフラグ１２５、除算操
作中に除算オペランドがゼ口の時を示すフラグ１２６、
丸め処理が要求されているか否かを示すフラグ１７２、
および指数処理論理７２による処理中にアンダーフロー
あるいはオーバーフローが発生したか否かを示すフラグ
１２８とフラグ１２９を有する。実行ユニット５３は、
浮動小数点増速処理装置５４が浮動小数点インストラク
ションの処理を終了した後の処理時におけるフラグラン
チの内容を使用する。

マルチプレクサ１００．１０１．１０２．１０３．１０
４．１０５はラッチ１１０．１１１．１１２．１１３、
算術論理ユニット１１４、符号処理装置１１６、ランチ
１２０．１２１および例外論理１２３とフラグ１２２は
一体となって指数処理モジュール７２のデータ処理パス
１ｏを形成する。この指数処理論理７２は制御バス２ｏ
をも含む。この制御バス２ｏは上述されたデコーダ１０
５．１１５をラッチ１４０．１４１．１４２とともに有
する。制御記憶７６がらのマイクロインストラクション
はＣＬＫタイミング信号に応答してまずランチ１４０に
記憶される。デコーダ１０５はラッチ１４０に記憶され
ているマイクロインストラクションを受け取り、これを
外部条件信号とともに使用してマルチプレクサ１００゜
１０１．１０２．１０３．１０４を制御する制御信号を
発生する。このような外部条件信号は例えばマルチプレ
クサ１０１．１０２と結合してオペランドがオペランド
バスランチ７３が、書込みバスラッチ７４のいずれに存
在するかを示す信号を作り出す。

ＯＰＡとＯＰＢ指数をラッチ１１０．１１１．１１２．
１１３にラッチするのと同時に、ラッチ１４０内のマイ
クロインストラクションはランチｊ４１ヘシフトされる
。マイクロインストラクションは次にデコーダ１１５に
受け取られる。このデコーダ１１５は外部条件信号とと
もにマイクロインストラクションを使用し、算術論理ユ
ニット１１４、符号処理装置１１６および例外論理１２
３を制御する制御信号を発生ずる。デコーダ１１５によ
って使用される外部条件信号は例えば浮動小数点増速処
理装置５４によって実行されるべき浮動小数点インスト
ラクションを識別する。

−例として、浮動小数点インスＩ・ラクションが乗算あ
るいは除算を必要とする場合は、算術論理ユニソＩ−１
１４は指数を加算あるいは減算するし、操作が加算ある
いは減算である場合は、算術論理ユニット１１４は符号
処理装置１１６に従って加算モジュール７０（第１図２
人）内の回路が２つのオペランドの仮数部６４を一致し
て配列する信月を発生し、加算あるいは減算が実行可能
とされる。さらに、デコーダ１１５は、例外論理１２３
がフラグ信号を発生ずることを可能にする。このフラグ
信号はフラグラッチ１２２に記録される。

デニ２−ダ１１５がラッチ１４１のマイクロインストラ
クションの処理を行なっている間は、デニＪ−ダ１０５
はラッチ１４０内にランチされた別のマイクロインスト
ラクションを処理することができることに留意すべきで
ある。従って、デコーダ１０５が指数処理モジュール７
２のデータ処理バス１０のデコーダ１０５と接続されて
いる部分の操作を実行することを可能にする間デコーダ
１１５はデータバスのデコーダ１１５と接続されている
部分がラッチ１４１に記録されているマイクロインスト
ラクションによって要求される操作を行なうことを可能
にする。

これと同様に、デコーダ１１５がデータ処理パス１０の
デコーダ１１５と接続されている部分の操作を行なうこ
とを可能とされている間、ラッチ１４１より下流側の回
路、例えばラッチ１４２とこれに関連するデコーディン
グ回路（図示せず）が、データ処理バス内の回路（図示
せず）を、処理マイクロインストラクションに従って制
御する。

従って、第３図に示された回路がデータ処理パス１０を
通してデータをパイプライン処理することを本発明は可
能にすることが理解される。

さらに、本発明はマイクロインストラクションに必要な
？１ｉｌｆ　ｆｉｌｌ信号の数を減少する。デコーダ１
０５．１１５は後に続く処理ステージにおいて同一のマ
イクロインストラクションを受け取る。

デコーダ１０５とデコーダ１１５はそれぞれ適用可能な
外部条件信号と一体になって制御信号を発生する。この
制御信号はデコーダ１０５．１１５と接続されたデータ
バスの回路部品がマイクロインストラクションを処理す
ることを可能にする。

従って、制御記憶７６　（第２Ａ図）から各回路部品に
対応する各マイクロインストラクションを得ることなく
、全処理ザイクル期間第３図のデータ処理パスＩＯ中に
示された各回路部品を制御する一つのマイクロインスト
ラクションが得られる。

これによってマイクロインストラクションを形成するた
めに要求される制御信号の数が減少するので、制御記１
０７６内の各マイクロインストラクションのビット故が
減少する。また、制御１１記憶７６を処理モジュール７
０．７１．７２に接続するのに必要とされる制御線の数
も減少する。

上述の説明は本発明の特定の実施態様に限られている。

しかしながら、本発明は種々の基本構成を有するデータ
処理システムにおいであるいは本発明の利点のいくつか
あるいは全てを達成する本明細書中に記述された回路と
は異なる内部回路を使用するシステムにおいて実施する
ことができる。

従って、添付されたクレームの目的は本発明の真精神お
よび範囲内に含まれる変形および改良の全てを包含する
ことにある。

【図面の簡単な説明】

第１図は本発明を説明するブロック図、第２Ａ図は本発
明が組み込まれたデジタルデーク処理システムにおいて
使用される中央処理ユニットのブロック図、第２Ｂ図は第２Ａ図に示された中央処理ユニットによっ
て処理されるデータワードを示しており、本発明を理解
するのに有用な図、第３図は本発明に従って構成され、第２Ａ図に示される
中央処理ユニットの一部のブロック図である。１０・・・データ処理バス、１１，１２．１３・・・処
理装置、１４，１５．１６・・・ラッチ、１７．１８．
１９・・・デコーダ、２０・・・制御バス、２２，２３
．２４・・・ランチ、２５・・・マイクロコード制御記
憶、２６・・・マイクロシークエンサ、５０・・・中央
処理装置ユニット、５１・・・フェッチユニット、５２
・・・メモリデータバス、５３・・・実行ユニット、５
４・・・浮動小数点演算増速器、５５・・・オペランド
バス、５６・・・書込みバス、６２・・・割込み要求／
許可バス、６３・・・指数骨、６４・・・、仮数骨、６
５．６６・・・符号、７０・・・加算モジュール、７１
・・・乗算モジュール、７２・・・指数処理モジュール
、７３・・・オペランドバスラッチ、７４・・・書込み
バスランチ、７５・・・汎用レジスト、７６・・・マイ
クロコード制御記憶、７７・・・マイクロシークエンサ
、１００・・・マルチプレクサ、１０１・・・オペラン
ドＯＰＡマルチプレクサ、１０２・・・オ′ベランドＯ
ＰＡ符号マルチプレクザ、１０３・・・オペランドＯＰ
Ｂマルチブレクザ、１０４・・・オペランドＯＰＢ符号
マルチプレクサ、１１０・・・ＯＰＡラッチ、１１１・
・・ＯＰＡ符号ランチ、１１２・・・ＯＰＢラッチ、１
１３・・・ＯＰＢ符号ランチ、１１４・・・算術論理ユ
ニット、１１５・・・デコーダ、１１（ｉ・・・符号処
理装置、１２０・・・結果ラッチ、１２１・・・結果符
号ラッチ、１２２・・・フラグランチ、１２３・・・例
外論理。０手Ｍ　［正ｌＦ（方式）ｅｉＯ，３，２７昭和　年　月
　日特許庁長官　志　賀　学　殿１、事件の表示　昭和５９年特許ｌ１ｌｌｌ￥Ｓ２３４
８３は身３、補正をする者事件との関係　出願人４、代理人

Claims

【特許請求の範囲】

（１）各処理ザイクルが直列に接続された複数の処理モ
ジュールの一つで行なわれる順次処理サイクルで、処理
インストラクションに従ってデジタルデータを処理する
デジタルデータ処理装置を制御するためのシステムにお
いて、このシステムが直列に接続された複数の処理インストラ
クション受信手段と、複数のデコーディング手段とから
なり、前記受信手段の各々は前記処理モジュールの一つ
と関連しており、前記受信手段は処理インストラクショ
ンを受信し、この処理インストラクションを前記処理モ
ジュールを通過する前記データの転送と同期して１ｊｉ
に連続する受ｆ３手段に結合し、ｎ；ｊ記デコーディン
グ手段の各々は前記受信手段の一つと前記処理モジュー
ルの一つと接続されており、前記処理インス！・ラクシ
ョンをデコーディングし制御信号を発生して前記接続さ
れた処理モジュールを制御することを特徴とする制御シ
ステム。
（２）前記インストラクション受信手段が直列に接続さ
れた一連のランチからなり、前記処理インストラクショ
ンが各処理サイクルにおいて上流側ラッチから下流側ラ
ッチヘシフトされることを特徴とする特許請求の範囲第
（１）項記載の制御システム。
（３）前記デコーディング手段は前記処理装置の処理条
件を表わす条件信号を受信するために接続されており、
前記デコーディング手段は前記処理インストラクション
と前記条件信号との両方に応答して制御信号を発生する
ことを特徴とする特許請求の範囲第（１）項記載の制御
システム。
（４）順次処理サイクルで処理インストラクションに従
ってデジタルデータを処理するデジタルデータ処理装置
において、この処理装置が直列に接続された複数の処理モ、ジュー
ルと、直列に接続された複数の処理インストラクション
ステージ手段と、複数のデコ−ディング手段とからなり
、前記処理モジュールの各々は上流側の処理モジュール
からデータを受信し、このデータの処理操作を行い前記
データを下流側の処理モジュールへ転送し、前記各記１
．α手段が前記処理モジュールの一つと関連しており、
前記記憶手段は前記処理インストラクションを受信しこ
の処理インストラクションを前記処理モジュールを通過
するデータの転送と同期して後に続く前記受イＪ手段に
結合し、前記デコーディング手段の各々は前記記・［α
手段の一つと前記処理モジュールの一つと接続されてお
り、前記処理インストラクションをデコードし制御信号
を発生して前記接続された処理モジュールを制御するご
とを特徴とするデジタルデータ処理装置。
（５）前記インストラクション受１３手段が順次接続さ
れた一連のランチからなり、前記処理インストラクショ
ンは上流側ランチから下流側ラッチへ各処理サイクルに
おいてシフトされることを特徴とする特許請求の範囲第
（４）項記載の処理装置。
（６）前記デコーディング手段は、前記プロセッサの処
理条件を表わす制御信号を受信するためにさらに接続さ
れており、前記デコーディング手段が前記処理インスト
ラクションと前記条件信号の両方に応答して制御信号を
発生することを特徴とする特許請求の範囲第（４）項記
載の処理装置。
（７）データが複数のデータソースから供給され、前記
処理モジュールの一つが前記データソースを選択するた
めの手段と前記データソースから受信される前記データ
を下流側のモジュールで処理するために転送する手段と
を有することを特徴とする特許請求の範囲第（４）項記
載の処理装置。
（８）前記処理モジュールの一つが上流側の処理モジュ
ールから受信されたデータに算術操作を行なうための手
段を有していることを特徴とする特許請求の範囲第（４
）項記載の処理装置。
（９）前記処理モ゛ジュールの一つが、上流側モジエー
ルから受信された処理データの選択された結果を指し示
すための指示手段を記憶するための手段を有することを
特徴とする特許請求の範囲第（４）項記載の処理装置。
（１０）　前記処理モジュールの各々は転送された前記
処理データを記憶するための処理データ記憶手段をイラ
し、前記処理データ記憶手段は、複数の処理データ記憶
手段間の関連するデータの処理を制御する処理インスト
ラクションが転送されるのと同１すＩして前記処理デー
タを記憶することを特徴とする特許請求の範囲第（４）
項記載の処理装置。
（１１）　複数のオペランドソース手段のうちの選択さ
れた一つからのオペランドについて実行される操作を識
別するオペレーションコードからなるインストラクショ
ンを実行するデジタルデータ処理装置において、マイク
ロコード制御記憶からの一連のマイクロインストラクシ
ョンに従って各インストラクションを実行し、前記処理
装置が、（Ａ）（ｉ）処理サイクル中にオペランドを選択し記憶
するオペランドソースに接続されているオペランド選択
ステージと、（ｉｉ　）前記オペランド選択ステージに
接続されていて、処理サイクル中に前記オペランドを処
理しかつこの処理されたオペランドを記憶するためのオ
ペランド処理装置ステージとを有するデータバスおよび（Ｂ）（ｉ）前記インストラクションのオペレーション
コードを受け、これに応じて一連のマイクロインストラ
クションを識別し、そしてこの識別された一連のマイク
ロインスＩ・ラクションからマイクロインストラクショ
ンを順次転送するためのマイクロコード選択転送手段と
、（ｉｉ）直列に接続された複数のマイクロ記憶手段で
あって、このマイクロコード記憶手段あるいは上流側マ
イクロインストラクション記憶手段から前記マイクロイ
ンストラクションを順次受信し、各サイクルの終りに次
の下流側流の記憶手段へ前記マイクロインストラクショ
ンを転送し、前記マイクロコード記憶手段の各々が前記
処理ステージの一つと関連している複数のマイクロコー
ド記憶手段と、（ｉｉｉ　）前記マイクロインストラク
ションをデコードして制御信号を発生してｌｉＩｍ接続
されているステージの操作を制御し、前記受信手段の一
つと前記処理手段の前記ステージの一つとに各々が接続
されている複数のデコーディング手段とからなり、連続
する複数の処理ザイクルの間のマイクロインストラクシ
ョン実行時に前記それぞれのステージが所定の操作を行
うことを可能にし、前記オペランド選択ステージと前記
オペランド処理装置に接続されているマイクロコード制
御手段からなる処理装置。
（１２）前記デコーディング手段の少なくとも一つが、
前記処理装置で選択された条件が発生したことを示す条
件信号を前記処理装置からさらに受け、前記デコーディ
ング手段が前記条件信号を前記マイクロインストラクシ
ョンとともに使用して前記デコーディング手段と接続し
ているステージを制御することを特徴とする特許請求の
範囲第（１１）項記載の処理装置。
（１３）　前記マイクロインストラクション記憶手段が
直列に接続された一連のラッチからなり、前記マイクロ
インストラクションが上流側のランチから下流側のラン
チへ各処理サイクルにおいてシフｌ−されることを特徴
とする特許請求の範囲第（１１）項記載の処理装置。
（１４）　前記デコーディング手段は、前記処理装置の
処理条件を表わす条件信号を受信するためにさらに接続
されており、このデコーディング手段は前記処理インス
トラクションと前記条件信号の両方に応じて制御信号を
発生することを特徴とする特許請求の範囲第（１１）項
記載の処理装置。
（１５）　前記オペランド処理装置ステージが上流側の
処理モジュールから受け取られた前記データに算術操作
を行なうための手段を含むことを特徴とする特許請求の
範囲第（１１）項記載の処理装置。
（１６）前記オペランド処理装置ステージが前記オペラ
ンド選択ステージから受け取られた前記オペランドの処
理の選択された結果を示すための指示手段を記憶するた
めの手段を含むことを特徴とする特許請求の範囲第（１
１）項記載の処理装置。
（１７）　前記オペランド選択ステージとオペランド処
理装置ステージの各々がこれらから転送された処理ずみ
オペランドを記憶するための処理ずみオペランド記憶手
段を含んでおり、この記憶手段が、前記複数のマイクロ
インストラクションの記憶手段の間のそれぞれのステー
ジによる処理を制御するマイクロインストラクションの
転送と同期して作動することを特徴とする特許請求の範
囲第（ＩＩ）項記載の処理装置。
（１８）　デジタルデータ処理システムの浮動小数点処
理装置でオペランドワードの指数部を処理する指数処理
装置において、前記オペランドワードの指数オペランド
が複数のオペランドソースから与えられ、インストラク
ションと組み合わさって処理され、前記インストラクシ
ョンが前記オペランドを処理するための手順を決定する
一連のマイクロインストラクションを識別し、Ａ　（ｉ
）前記オペランドソースの内から前記オペランドのソー
スを選択し、−処理サイク中に前記選択されたソースか
ら前記指数オペランドを記憶するための指数オペランド
選択ステージと、（ｉｉ）指数オペランドを処理し、−
処理サイクル中にこの処理された指数オペランドを記憶
し、前記指数オペランド選択ステージに接続された指数
処理ステージとからなるデータバスおよびＢ　（ｉ）前記インストラクションの前記操作コードを
受信し、これに応答して一連のマイクロインストラクシ
ョンを識別し、そして前記識別された一連のマイクロイ
ンストラクションから一つのマイクロインストラクショ
ンを順次転送するマイクロコード選択転送手段と、（ｉ
ｉ　）前記マイクロインストラクション転送手段あるい
は上流側のマイクロインストラクション記憶手段から、
前記マイクロインストラクションを順次受は取り、前記
マイクロインストラクションを次の下流側の前記記１．
０手段へ各サイクルの終りに転送し、前記マイクロコー
ド記憶手段の各々が前記指数オペランド選択記４ｇある
いは前記指数処理ステージの一つに関連している直列に
接続された複数のマイクロインストラクション記憶手段
と、（ｉｉｉ　）前記マイクロインストラクションをデ
コードし制御信号を発生し゛Ｃ接続されているステージ
の前記操作を制御し、前記マイクロインストラクション
記１，０手段の一つと前記処理手段の前記ステージの一
つに各々接続されている複数のデコーディング手段とか
らなり、前記指数オペランド選択ステージと前記指数処
理装置ステージとに接続されており、前記対応するステ
ージが複数の連続する処理サイクル中の前記マイクロイ
ンストラクション実行中に所定の操作を実行することを
可能にするマイクロ制御手段を備えてなることを特徴と
する指数処理装置。
（１９）　前記オペランド指数選択ステージが複数の指
数オペランドソースと複数オペランド記憶手段と接続す
るマルチプレクサを有しており、前記指数オペランドソ
ースと前記指数オペランド記憶手段の各々が指数オペラ
ンドを受信し、前記指数オペランドソースの−っから前
記指数オペランドラッチへ前記関連するデコーディング
手段からの制御信号に応じて転送される指数オペランド
と前記マルチプライヤが結合することを特徴とする特許
請求の範囲第（１８）項記載の指数処理装置。
（２０）　前記指数選択ステージと関連する前記デコー
ディング手段が、前記指数オペランドソースの少なくと
も一つからこの指数オペランドソースに指数オペランド
の存在を示す条件信号を受ける手段を有しており、前記
デコーディング手段が、前記条件信号を使用し前記指数
オペランドのソースを選択する手段を有することを特徴
とする特許請求の範囲第（１９）項記載の指数処理装置
。
（２１）前記指数処理ステージが、前記関連するデコー
ディング手段からの制御信号に応答して前記記憶された
指数オペランドの算術処理を行い、前記指数オペランド
記憶手段に接続された算術論理ユニットを含むことを特
徴とする特許請求の範囲第（１９）項記載の指数処理装
置。
（２２）前記指数オペランド記憶手段の全てが、符号信
号を記憶する符号記憶手段を有しており、前記指数オペ
ランド処理手段が、前記関連するデコーディング手段か
らの制御信号に応答して処理符号信号を発生する符号処
理手段を有しており、前記指数オペランド処理手段が前
記符号処理手段の出力を記憶するだめの手段を有してい
ることを特徴とする特許請求の範囲第（２１）項記載の
指数処理装置。
（２３）　前記指数オペランド処理手段が、指数オペラ
ンドの処理中に選択された条件が存在する場合に条件信
号を発生する例外処理手段を有しており、前記例外処理
手段が、前記指数処理ステージにおいて処理ずみ指数オ
ペランドが記憶されるのと同時に前記条件信号を記憶す
る手段を有していることを特徴とする特許請求の範囲第
（２２）項記載の指数処理装置。