TWI798328B - 半導體結構與其製作方法 - Google Patents

半導體結構與其製作方法 Download PDF

Info

Publication number
TWI798328B
TWI798328B TW108100919A TW108100919A TWI798328B TW I798328 B TWI798328 B TW I798328B TW 108100919 A TW108100919 A TW 108100919A TW 108100919 A TW108100919 A TW 108100919A TW I798328 B TWI798328 B TW I798328B
Authority
TW
Taiwan
Prior art keywords
layer
titanium
source
silicide layer
drain region
Prior art date
Application number
TW108100919A
Other languages
English (en)
Other versions
TW202004872A (zh
Inventor
張正偉
林鈺庭
洪敏修
趙翊翔
林高峰
黃鴻儀
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202004872A publication Critical patent/TW202004872A/zh
Application granted granted Critical
Publication of TWI798328B publication Critical patent/TWI798328B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41791Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Photovoltaic Devices (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本發明實施例關於製作半導體結構的方法。方法包括提供具有閘極結構、閘極結構上的絕緣結構、以及源極/汲極區的基板。以第一化學氣相沉積製程沉積鈦矽化物層於源極/汲極區上。第一化學氣相沉積製程包括第一氫氣流。方法亦包括以第二化學氣相沉積製程沉積氮化鈦層於絕緣結構上。第二化學氣相沉積製程包括第二氫氣流。第一化學氣相沉積製程與第二化學氣相沉積製程在單一的反應腔室中進行,且第一氫氣流的流速大於第二氫氣流的流速。

Description

半導體結構與其製作方法
本發明實施例關於鈦矽化物層與氮化鈦層的沉積方法與相關參數。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展,使每一代的積體電路均比前一代的積體電路具有更小且更複雜的電路。在積體電路演進中,功能密度(如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(如製作製程所能產生的最小構件或線路)縮小而增加。製程的尺寸縮小一般有利於增加產能並降低相關成本。
本發明一實施例提供製作半導體結構的方法,其包括提供具有閘極結構、閘極結構上的絕緣結構、以及源極/汲極區的基板。以第一化學氣相沉積製程沉積鈦矽化物層於源極/汲極區上。第一化學氣相沉積製程包括第一氫氣流。方法亦包括以第二化學氣相沉積製程沉積氮化鈦層於絕緣結構上。第二化學氣相沉積製程包括第二氫氣流。第一化學氣相沉積製程與第二化學氣相沉積製程在單一的反應腔室中進行,且第一氫氣流的流速大於第二氫氣流的流速。
HF、HG、HL、913:高度
L:閘極長度
LS:長度
W、912:寬度
100:半導體結構
102、904:基板
104、902、902’:鰭狀物
106:隔離結構
108、117:閘極結構
110、901:源極/汲極區
110D:汲極區
110S:源極區
111:間隔物層
112:通道區
113:輕摻雜汲極區
114、118、910:上表面
115:閘極介電層
116:偏離間隔物
118:虛線
119、119’、122:鈦層
120:硬遮罩
121、907:鈦矽化物層
123、906:氮化鈦層
124、905:接點層
125:接點區
131:剖線
150:電晶體區
801、802:弧狀長度
803:最大長度
804:最小長度
900:合併的鰭狀結構
903:淺溝槽隔離層
908、909:側表面
911:角度
912:源極/汲極寬度
914鰭狀物間距
1000:方法
1001、1002、1003:步驟
圖1A係一些實施例中,例示性半導體結構的等角圖。
圖1B係圖1A所示之半導體結構中,例示性電晶體區的上視圖。
圖2至7係一些實施例中,每一系列製程步驟之後的部份製作之鰭狀場效電晶體的剖視圖。
圖8係一些實施例中,圖7中圈選的源極/汲極區之部份的放大剖視圖。
圖9係一些實施例中,合併之鰭狀結構的剖視圖。
圖10係一些實施例中,例示性製作方法的流程圖。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說,形成第一構件於第二構件上的敘述包含兩者直接或物理接觸,或兩者之間隔有其他額外構件而非直接接觸。此外,本揭露之多種例子中可重複標號。
此外,空間性的相對用語如「下方」、「其下」、「下側」、「上方」、「上側」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件,而非侷限於圖示方向。元件亦可轉動90°或其他角度,因此方向性用語僅用以說明圖示中的方向。
場效電晶體的一例為金氧半場效電晶體。舉例來說,金氧半場效電晶體可為(i)建立於基板如半導體晶圓之平面表面之中或之上的平面結構,或者(ii)垂直結構。
用語「鰭狀場效電晶體」指的是形成於鰭狀物上的場效電晶體,且鰭狀物的方向垂直於晶圓的平面表面。
「源極/汲極」指的是形成場效電晶體的端點之源極及/或汲極接面。
此處的用語「垂直」指的是約略垂直於基板表面。
「磊晶層」指的是摻雜或未摻雜的層狀物或結構。
用語「約略(nominal)」是指用於構件或製程步驟所欲的目標,特性數值或參數,在產品的設計階段時己設定好,連同設定所欲數值的上下限範圍。數值的範圍一般來自於製程中的輕微變動或公差(tolerances)。
金屬內連線(亦稱作內連線)可在積體電路的不同元件之間傳輸電子訊號。可在半導體裝置的源極/汲極區,形成內連線與半導體裝置(如鰭狀場效電晶體)之間的電子連線。內連線與半導體裝置之間的寄生電容,可與積體電路的電阻電容延遲相關,並影響積體電路的效能與速度。
為改善電性接點並降低寄生電容,可在內連線與源極/汲極區的界面形成鈦矽化物。可在與源極/汲極區相鄰之閘極結構的側壁上形成氮化鈦層以作為阻障層,可避免內連線材料擴散至閘極結構中。對積體電路製程中的材料功能而言,鈦矽化物與氮化鈦的厚度屬重要參數,因此需控制這兩種材料的厚度。
在形成鈦矽化物層與氮化鈦層之前形成鈦層,且鈦層的形成方法可為物理氣相沉積製程。之後自鈦層形成鈦矽化物與氮化鈦,其形成方法可為化學氣相沉積製程。由於可在兩個不同的反應腔室中進行物理氣相沉積製程與化學氣相沉積製程,製程在放置晶圓於反應腔室中以及在反應腔室之間移動晶圓時可能產生不想要的結果,比如污染晶圓或增加製作時間。
此外,隨著半導體裝置如鰭狀場效電晶體的尺寸縮小,相鄰的閘極結構之間的空間亦縮小,且接點區(如內連線與源極/汲極區形成電性連接的區域,包含源極/汲極區的上表面與兩個相鄰的閘極結構)可具有高深寬比。在此高 深寬比的設置中,接點區底部(如源極/汲極區)的寬度可視作小於側壁(如相鄰的閘極結構)的高度,導致沉積於接點區中的鈦矽化物膜與氮化鈦膜之順應性降低。
在本發明多種實施例中,採用沉積與原位處理製程形成鈦矽化物層與氮化鈦層於半導體結構中的方法,比其他方法優異的特點為(1)鈦矽化物層與氮化鈦層具有改良的順應性與一致性;(ii)增加源極/汲極區上的鈦矽化物覆蓋率;(iii)改良鈦矽化物層與氮化鈦層的成膜品質;以及(iv)改良鈦矽化物層與氮化鈦層的厚度控制。
如圖1至9所示,採用化學氣相沉積與原位處理法,形成多種半導體裝置中的鈦矽化物與氮化鈦。製程形成的鈦矽化物層與氮化鈦層具有順應性及受控的厚度。在製程時可控制鈦矽化物層與氮化鈦層之間的厚度比例。雖然圖式中的鰭狀場效電晶體具有高深寬比的接點區,此處所述的方法可用於其他裝置與結構。舉例來說,此處揭露的方法可用形成鈦矽化物層與氮化鈦層於平面裝置表面、高深寬比或低深寬比的溝槽及/或間隙、或具有多個鰭狀物的鰭狀場效電晶體中。此處提供的製程僅用以舉例,而本發明的其他實施例可進行其他製程(未圖示)。
圖1A係本發明一些實施例中,半導體結構100的等角圖。半導體結構100包含鰭狀場效電晶體。半導體結構100包含基板102、多個鰭狀物104、多個隔離結構106、與位於每一鰭狀物104之側壁與上表面上的閘極結構108。鰭狀物104與隔離結構106各自具有上表面114與118。閘極結構108包含閘極介電層115與閘極結構117。在其他實施例中,閘極結構108中可包含一或多個額外層狀物或結構。為了說明目的,圖1A只顯示單一閘極結構108。在後續說明中,超過一個閘極結構108用於說明本發明實施例。如圖1A所示,硬遮罩120位於閘極結構117的上表面上。硬遮罩120用於圖案化閘極結構108,其圖案化方法可為蝕刻。在一些實施例中,硬遮罩120包含介電材料如氮化矽。圖1A之等角圖係圖案化 (如蝕刻)閘極介電層與閘極層之後,形成閘極結構108的圖式。圖1A只顯示單一的閘極結構108。積體電路可包含多個閘極結構。
圖1A所示之每一鰭狀物104包含一對源極/汲極端點。為了易於說明,源極/汲極端點包含源極區110S與汲極區110D,且源極/汲極端點形成於鰭狀物104之中、形成於鰭狀物104之上、及/或圍繞鰭狀物104。鰭狀物104的通道區112位於閘極結構108下。閘極結構108具有閘極長度L與閘極寬度(2×HF+W),如圖1A所示。在一些實施例中,閘極長度L介於約10nm至約30nm之間。在一些實施例中,閘極長度L介於約3nm至約10nm之間。在一些實施例中,鰭狀物的寬度W介於約6nm至約12nm之間。在一些實施例中,鰭狀物的寬度W介於約4nm至約6nm之間。在一些實施例中,閘極結構108自鰭狀物114上表面至閘極結構108之頂部的高度HG,介於約50nm至約80nm之間。在一些實施例中,鰭狀物104自隔離結構的上表面118至鰭狀物的上表面114之高度HF,介於約25nm至約35nm之間。
基板102可為矽基板。另一方面,基板102可包含其他辦飽體元素如鍺;半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦;半導體合金如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦;或上述之組合。在一些實施例中,基板102為絕緣層上半導體。在一些實施例中,基板102可為磊晶材料。
隔離結構106包含介電材料如氧化矽、旋轉塗佈玻璃、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃、低介電常數的介電材料、任何其他合適的絕緣材料、或任何上述之組合。隔離結構106可為淺溝槽隔離結構。在一些實施例中,隔離結構106與淺溝槽隔離結構的形成方法為蝕刻溝槽於基板102中。接著可將絕緣材料填入溝槽,接著化學機械研磨與回蝕刻絕緣材料。此外亦可採用其他製作技術以形成隔離結構106及/或鰭狀物104。隔離結構106可包含多層結構, 比如具有一或多個襯墊層。
鰭狀物104為形成一或多個電晶體的主動區。鰭狀物104可包含矽或另一半導體元素如鍺、半導體化合物(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、或上述之組合。鰭狀物104的製作方法可採用合適製程,包括光微影與蝕刻製程。光微影製程可包含形成光阻層於基板上(如矽層上)、以圖案曝光光阻、進行曝光後烘烤製程、以及顯影光阻以形成含光阻的遮罩單元。接著可採用遮罩單元保護基板的一些區域,並進行蝕刻製程以形成凹陷至隔離結構106中,以保留凸起的鰭狀物。蝕刻凹陷的步驟可採用反應性離子蝕刻及/或其他合適製程。多種其他方法亦適於形成鰭狀物104於基板102上。在一些實施例中,鰭狀物104可包含磊晶材料。
閘極結構108可包含閘極介電層115、閘極結構117、間隔物層111、及/或一或多個額外層狀物。為了易於說明,圖1A未圖示間隔物層111。在一些實施例中,閘極結構108採用多晶矽作為閘極結構117。如圖1A所示,硬遮罩120位於閘極結構117的上表面上。硬遮罩120用於圖案化閘極結構108,且圖案化方法可為蝕刻。在一些實施例中,硬遮罩120與間隔物層111包含介電材料如氮化矽、氧化矽、任何其他合適的絕緣材料、或任何上述之組合。
雖然圖1A的等角圖顯示閘極結構108採用多晶矽作為閘極結構117,但一些實施例的閘極結構108可為犧牲閘極結構,其於置換閘極製程中將被取代為金屬閘極結構。置換閘極製程未顯示於圖式中。金屬閘極結構可包含阻障層、閘極介電層、功函數層、充填金屬層、用於金屬閘極結構的任何其他合適材料、或任何上述之組合。在一些實施例中,金屬閘極結構可更包含蓋層、蝕刻停止層、其他合適層狀物、或任何上述之組合。
金屬閘極結構中包含的例示性p型功函數金屬可包含氮化鈦、氮化 鉭、釕、鉬、鋁、氮化鎢、鋯矽化物、鉬矽化物、鉭矽化物、鎳矽化物、其他合適的p型功函數材料、或上述之組合。金屬閘極結構中包含的例示性n型功函數金屬包含鈦、銀、鉭鋁、碳化鉭鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、其他合適的n型功函數材料、或上述之組合。功函數與功函數層的材料組成相關,因此第一功函數層的材料可調整其功數,以達即將形成於個別區域中的裝置所需的臨界電壓。功函數層的沉積方法可為化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、任何其他合適製程、或任何上述之組合。充填金屬層可包含鋁、鎢、銅、任何其他合適材料、或任何上述之組合。充填金屬的形成方法可為化學氣相沉積、物理氣相沉積、電鍍、任何其他合適製程、或任何上述之組合。充填金屬可沉積於功函數金屬層上,以填入移除犧牲閘極結構所形成的溝槽或開口之保留部份中。
上述半導體結構包含鰭狀物104與閘極結構108。為簡化說明,圖1A未顯示其他結構如輕摻雜汲極區與摻雜源極/汲極結構。輕摻雜汲極區為位於電晶體通道區與至少一電晶體源極/汲極區之間的輕摻雜區。形成輕摻雜汲極區的摻雜製程之一例為離子佈植。
圖1B顯示圖1A中具有一或多個鰭狀物104的電晶體區150之上視圖,其與隔離結構106的上表面118齊平。電晶體區150包含源極/汲極區110S與110D。電晶體區150亦包含通道區112,其為鰭狀物104的部份,且閘極結構108圍繞通道區112的三側,如圖1A所示。通道區112位於閘極結構108的下方,並具有寬度(鰭狀物寬度)W。通道區112的長度可不同於閘極長度L,端視製程條件與裝置設計而定。為了易於說明,通道區112的長度標示為閘極長度L。電晶體區150亦包含閘極介電層115與閘極結構117。圖1B亦顯示間隔物層111形成於閘極結構108上。輕摻雜汲極區113形成於鰭狀物104的上表面與側壁中。輕摻雜汲極區113具有寬度W與長度LS。圖1B亦以虛線顯示另一閘極結構108。另一閘極 結構108已說明如上,其與閘極結構108類似且平行,且未圖示於圖1A中。在搭配圖2至7的下述說明中,圖1B所示的兩個閘極結構108用於說明本發明實施例。
圖2至7係本發明多種實施例中,部份製作的鰭狀場效電晶體於多種製作階段中的多種透視圖與剖視圖。圖2至7將詳述於下。
圖2沿著圖1A所示之剖線131,其顯示兩個相鄰的閘極結構108形成於鰭狀物104上。雖然圖1A顯示單一的閘極結構108,但本發明實施例之剖線131沿著兩個閘極結構(如圖1B中的兩個閘極結構108),以顯示本發明實施例的結構。每一閘極結構108包含閘極結構117與閘極介電層115。硬遮罩120位於閘極結構117上。在一些實施例中,硬遮罩120用於定義圖案化閘極結構117。硬遮罩120包含氮化矽、氮氧化矽、碳化矽、碳氧化矽、旋轉塗佈玻璃、低介電常數膜、氧化矽、任何其他合適材料、或任何上述之組合。在一些實施例中,硬遮罩120包含氧化矽,其形成方法可為任何合適方法,包含但不限於採用四乙氧基矽烷作為源氣體的化學氣相沉積、電漿增強化學氣相沉積、或高深寬比製程。通道區112位於閘極結構108下(比如直接位於閘極結構108下)。虛線118指的是隔離結構106之表面高度,比如上表面或邊界。
如圖2所示,偏離間隔物116露出兩個閘極結構108之間的源極/汲極區110的一部份與輕摻雜汲極區113。在一些實施例中,偏離間隔物116之厚度可提供自輕摻雜汲極區113的偏離距離,並避免摻質佈植至通道區112中。為了說明目的,圖2未圖示其他間隔物(如覆蓋偏離間隔物116與閘極結構108的主要間隔物)。
偏離間隔物116的形成方法可採用任何合適方法。舉例來說,為形成偏離間隔物,可先沉積順應性的偏離間隔物層於基板102上。可採用回蝕刻製程移除順應性的偏離間隔物層之部份,並露出通道區的一部份以用於離子佈植。保留的順應性偏離間隔物層,可形成偏離間隔物116於閘極結構117的側壁上 。偏離間隔物116可包含介電材料如氧化矽、氮氧化矽、氮化矽、或任何上述之組合。在一些實施例中,沉積偏離間隔物的製程可為電漿增強化學氣相沉積製程。亦可採用其他合適的沉積製程以形成偏離間隔物116。在一些實施例中,偏離間隔物116的厚度介於約2nm至約4nm之間。
可採用任何合適製程,形成輕摻雜汲極區113於相鄰的偏離間隔物116之間的鰭狀物104中。舉例來說,進行離子佈植製程以形成輕摻雜汲極區113,其可採用任何合適的摻質物種。雖然圖式中的輕摻雜汲極區113與鰭狀物104的上表面相鄰,但輕摻雜汲極區113可與鰭狀物104的上表面及側壁相鄰。可垂直進行輕摻雜汲極佈植,或朝鰭狀物104的側壁斜向進行輕摻雜汲極佈植。輕摻雜汲極區113可自鰭狀物104的表面向下延伸一定的深度。以圖2為例,輕摻雜汲極區113可自鰭狀物104的上表面向下延伸深度HL。輕摻雜汲極區113可自鰭狀物104的側壁表面延伸至鰭狀物104的內部中。基板102可包含p型裝置與n型裝置。可採用額外製程如微影圖案化製程,以分離p型裝置區與用於n型裝置的摻質離子。
在佈植摻質離子之後,可進行熱退火以驅入並活化摻質。熱退火可採用快速熱退火製程的退火、尖峰退火、毫秒退火、或雷射退火。尖峰退火在峰值退火溫度的時間級數可為秒。毫秒退火在峰值退火溫度的時間級數可為毫秒。雷射退火在峰值退火溫度的時間級數可介於奈秒至微秒之間。
此外,可採用任何合適製程形成源極/汲極區110於相鄰的偏離間隔物116之間的鰭狀物104中的輕摻雜汲極區113內。舉例來說,離子佈植採用任何合適的摻質物種,以形成源極/汲極區110。在另一例中,移除相鄰的偏離間隔物116之間的輕摻雜汲極區113的一部份,並進行磊晶製程以成長合適的源極/汲極材料於相鄰的偏離間隔物116之間。採用任何合適摻質的原位摻雜,可用於摻雜源極/汲極區110至任何合適的摻雜等級。依據不同應用或實施例,源極/汲極 區110自上表面114向下的深度可大於或小於輕摻雜汲極區113的深度HL。源極/汲極區110的橫向寬度可小於、等於、或大於輕摻雜汲極區113的橫向寬度,端視應用而定。源極/汲極區110的上表面可高於、實質上齊平於、或低於閘極介電層115的上表面。在一些實施例中,以磊晶製程形成源極/汲極區110,且源極/汲極區110的上表面高於閘極介電層115的上表面,如圖2所示。
在一些實施例中,可形成主要間隔物(未圖示於圖2中)於電晶體區150上。主要間隔物可覆蓋閘極結構108的上表面與偏離間隔物116。主要間隔物的厚度可介於約5nm至約10nm之間,此厚度範圍在後續對鰭狀物104進行製程時,足以保護閘極結構108與偏離間隔物116。主要間隔物的形成方法可採用回蝕刻技術。舉例來說,為形成主要間隔物,可先沉積順應性的主要間隔物層於基板102(包含具有硬遮罩120於結構上的閘極結構108)上。接著採用回蝕刻製程移除順應性的主要間隔物層之部份,以形成開口並露出輕摻雜汲極區113的一部份(用於後續形成源極/汲極區110)。保留的順應性主要間隔物層形成主要間隔物。主要間隔物可包含介電材料如氮氧化矽、氮化矽、摻雜碳的氮化矽(碳氮化矽)、或任何上述之組合。碳氮化矽與氮化矽或氮氧化矽相較,對蝕刻劑如磷酸或氫氟酸的蝕刻速率較低。在一些實施例中,形成主要間隔物的沉積製程為電漿增強化學氣相沉積。亦可採用其他可行的沉積製程。可進行材料移除製程,以移除硬遮罩120與基板102的表面之其他部份上的主要間隔物材料。舉例來說,材料移除製程可為反應性離子蝕刻製程及/或任何其他合適製程。
一些實施例在露出輕摻雜汲極區113之後,可形成源極/汲極區110。可視情況採用任何合適的摻雜製程如離子佈植,以增加源極/汲極區110的摻雜。在另一例中,可部份地蝕刻源極/汲極區110,接著磊晶成長半導體材料。半導體材料可與基板102相同或不同。舉例來說,半導體材料可包含鍺、矽、矽鍺、其他半導體合金、或任何上述之組合的一或多者。此外,鈦矽化物層可形成於 源極/汲極區110上(或源極/汲極區110與後續形成的金屬內連線之界面),以降低接點電阻。可進一步形成氮化鈦層於鈦矽化物層上作為阻障層,以避免內連線的金屬原子擴散至閘極結構108中。鈦矽化物層與氮化鈦層的形成方法如圖3至7所示。在一些實施例中,在形成氮化鈦層之前形成鈦矽化物層。在一些實施例中,鈦矽化物層與氮化鈦層均可由鈦層形成,且形成方法為化學氣相沉積。在下述內容中,先說明鈦矽化物層的形成方法,之後說明氮化鈦層的形成方法。
圖3至5係本發明一些實施例中,形成鈦矽化物層的製程。為了易於說明,將分開說明鈦與鈦矽化物的形成步驟。在一些實施例中,可同時或依序形成鈦與鈦矽化物。舉例來說,在形成鈦於源極/汲極區110上時,接觸源極/汲極區110之鈦的一部份將轉換為鈦矽化物,而鈦的其他部份被回蝕刻。在一些實施例中,反應(1)至(4)並未限定化學反應的順序。形成製程將詳述於下。接點區125指的是填入金屬內連線並接觸源極/汲極區110的區域。為了易於說明,只說明接點區125中發生的反應與製程。
圖3顯示初始的鈦層119形成於相鄰的閘極結構108之上與之間。初始的鈦層119可形成於源極/汲極區110上。在一些實施例中,鰭狀物104包含矽。鈦層119與後續形成的鈦矽化物層的形成方法可採用任何合適方法,比如電漿增強化學氣相沉積。在一些實施例中,亦可採用其他沉積法如化學氣相沉積及/或原子層沉積。形成初始的鈦層119之例示性電漿增強化學氣相沉積製程,可包含反應(1)與(2)如下。
2TiCl4+H2 → 2TiClx(x=2-3)+2HCl+Cl2 (1)
TiClx(x=2-3)+H2 → Ti+2HCl+Clx (2)
在一些實施例中,前驅物氣體如四氯化鈦可流入電漿增強化學氣相沉積腔室中,並與氫氣反應以形成初始的鈦層。在射頻功率下,氬氣可用於產生與穩定電漿於電漿增強化學氣相沉積製程,以形成鈦矽化物層。產生的電 漿可增進電漿增強化學氣相沉積腔室中的化學反應。在一些實施例的反應(1)與(2)中,四氯化鈦的流速可介於約1每分鐘標準立方公分(sccm)至20sccm之間,氫氣流速可介於約500sccm至約1500sccm之間,氫氣流速與四氯化鈦流速的比例可介於約25至約1500之間,且氬氣流速可介於約500sccm至約2500sccm之間。在一些實施例中,電漿增強化學氣相沉積製程所用的射頻功率介於約200瓦至約750瓦之間。在一些實施例中,氬氣流速介於約40sccm至約1200sccm之間。電漿增強化學氣相沉積製程的站點溫度可介於約400℃至約450℃之間。沉積時間可取決於後續製程中鈦矽化物層所需的厚度。在一些實施例中,鈦矽化物的所需厚度介於約7nm至約10nm之間,而沉積時間介於約110秒至約190秒之間。
在一些實施例中,氫氣流速較高、四氯化鈦流速較低、及/或氫氣流速與四氯化鈦流速之間的比例較高,可用於選擇性地形成鈦矽化物。在一些實施例中,四氯化鈦流速為約3.5sccm,氫氣流速為約1000sccm,射頻功率為約300瓦,腔室壓力為約2Torr,站點溫度為約420℃,沉積時間為約10秒,且氬氣流速為約800sccm。氫氣流速與四氯化鈦流速之間的比例可為約286。
在一些實施例中,形成初始的鈦層119之方法由反應(1)開始。四氯化鈦可與氫氣反應形成TiClx(x=2-3),其進一步與氫氣反應以形成鈦如反應(2)所示。反應(1)與(2)中的氫氣流速會影響鈦的形成速率與量。在一些實施例中,初始的鈦層119較厚時,可實質上形成較厚的鈦矽化物層於源極/汲極區110中。較厚的鈦矽化物層可進一步減少源極/汲極區110的接點電阻。
在形成初始的鈦層119時,初始的鈦層119也同時被回蝕刻,並與源極/汲極區110反應形成鈦矽化物。反應(1)與(2)所示的沉積製程,以及反應(3)所示的回蝕刻製程,可導致鈦層119’形成於閘極結構108上。圖4顯示鈦層119’。在一些實施例中,由於前驅物氣體四氯化鈦與初始的鈦層119’之間的反應,回蝕刻可與形成鈦層的步驟同時發生。在一些實施例中,鈦的沉積速率高於鈦的 回蝕刻速率,因此形成鈦層119’。與此同時,在消耗初始的鈦層119以形成TiClx(x=2-3)時,TiClx(x=2-3)在氫氣存在下可與源極/汲極區110中的矽反應形成鈦矽化物於源極/汲極區110之中及/或之上。在一些實施例中,源極/汲極區110上的鈦層119’之厚度,小於接點區125之其他位置(如閘極結構108之側壁)上的鈦層119’之厚度。在一些實施例中,完全消耗源極/汲極區上之初始的鈦層119,並保留一點鈦於源極/汲極區110上。為了說明目的,圖4中的鈦層119’位於源極/汲極區110上。
現在詳述形成鈦層119’的反應。在一些實施例中,在形成鈦且四氯化鈦持續流入腔室時,初始的鈦層119的至少一部份與四氯化鈦反應形成TiClx(x=2-3)。形成於源極/汲極區110上的TiClx(x=2-3)可與源極/汲極區110中的基板材料(如矽)反應,以形成鈦矽化物(TiSix(x=2-3))於鰭狀物104上(比如作為源極/汲極區的一部份)。與此同時,可部份或完全蝕刻接點區125的其他部份(如閘極結構108之側壁)上之初始的鈦層119之部份。回蝕刻初始的鈦層119並形成鈦矽化物層121的化學反應如反應(3)與(4)所示,其可與反應(1)與(2)同時發生,或在反應(1)與(2)之後發生。
Ti+TiCl4 → TiClx(x=2-3) (3)
TiClx(x=2-3)+2Si+H2 → TiSix(x=2-3)+Clx+2HCl (4)
依據反應(3)與(4),接觸源極/汲極區110之初始的鈦層119的部份,可在矽與氫的存在下轉換成鈦矽化物。在反應(3)中,初始的鈦層119與四氯化鈦反應形成TiClx(x=2-3),以回蝕刻初始的鈦層119。在反應(4)中,TiClx(x=2-3)與氫氣及源極/汲極區110中的矽反應,以形成鈦矽化物於源極/汲極區110上。反應(4)可稱作「氮化」製程。在一些實施例中,可部份地完全回蝕刻閘極結構108之側壁與源極/汲極區110上之初始的鈦層119,以形成TiClx(x=2-3)。在一些實施例中,反應(3)與(4)的結果只保留少量甚至沒有鈦層119’。在一些實施例中,反 應(1)及/或反應(3)中產生的TiClx(x=2-3)可與源極/汲極區110中初始的鈦層119之部份反應,以形成所需厚度(比如介於約7nm至約10nm之間)的鈦矽化物層121於源極/汲極區110之上及/或之中。
在一些實施例中,反應(3)與(4)中的氫氣流速為約1000sccm,四氯化鈦流速為約3.5sccm,射頻功率為約300瓦,氬氣流速為約800sccm,且腔室壓力為約2Torr。在一些實施例中,反應(3)與(4)的時間取決於或關於氫氣流速、氫氣流速與四氯化鈦流速之間的比例、鈦層119的沉積速率、鈦層119的蝕刻速率、及/或射頻功率。可改變反應(4)的時間,以形成所需厚度的鈦矽化物層121於源極/汲極區110中。在一些實施例中,鈦矽化物的厚度介於約7nm至約10nm之間。
在一些實施例中,鈦矽化物層121的厚度取決於或關於反應(1)與(3)中,氫氣流速以及氫氣流速與四氯化鈦流速的比例。在一些實施例中,在反應(1)與(3)中,相對高的氫氣流速(如1000sccm)可導致鈦的高沉積速率(比如介於約0.1Å/秒至約3Å/秒之間)。綜上所述,富鈦矽化物的織構可形成於源極/汲極區110中。在一些實施例中,高氫氣流速可用於形成所需的厚鈦矽化物層121。在一些實施例中,相對高的氫氣流速(比如介於約500sccm至約1500sccm之間)與相對低的四氯化鈦流速(比如介於約1sccm至約20sccm之間),可用於選擇性地形成鈦矽化物於源極/汲極區110之上及/或之中。在一些實施例中,可調整氫氣流速,使形成於源極/汲極區110中的鈦矽化物層121具有所需厚度。在一些實施例中,鈦矽化物層121的上表面可高於閘極介電層115的上表面。鈦矽化物層121的下表面可高於、實質上齊平、或低於閘極介電層115,端視鈦矽化物層121的厚度而定。鈦矽化物121的下表面可高於、實質上齊平、或低於閘極介電層115,端視鈦矽化物層121的厚度而定。
如圖5所示,形成另一鈦層122於相鄰的閘極結構108之間與之上。可沉積鈦層122,用於之後形成氮化鈦。為了說明目的,圖5顯示的鈦層119’來自 於形成鈦矽化物層121,而鈦層122形成於鈦層119’上。在一些實施例中,保留於接點區125上的鈦(如鈦層122與鈦層119’)用於形成氮化鈦。可經由反應(1)與(2)形成鈦層122,其與圖3中形成初始的鈦層119之反應類似。
在一些實施例中,為了在四氯化鈦、鈦、與氫氣的存在下減少形成鈦矽化物並增加形成氮化鈦,需在形成氮化鈦時減少氫氣流速並增加四氯化鈦流速。較低的氫氣流速與較高的四氯化鈦流速,可抑制形成鈦矽化物並促進形成氮化鈦。在一些實施例中,相對低的氫氣流速(比如介於約5sccm至約50sccm之間)、相對高的四氯化鈦流速(比如介於約1sccm至約20sccm之間)、以及氫氣流速與四氯化鈦流速之間的比例介於約0.25至約50之間,可用於選擇性地形成氮化鈦於鈦矽化物上。在「氮化」製程中選擇性地形成氮化鈦,將搭配圖6說明如下。在一些實施例中,形成鈦層122的沉積時間介於約150秒至約5000秒之間。在一些實施例中,沉積鈦層122的時間為約150秒,腔室壓力為約1Torr,四氯化鈦的流速為約10sccm,氫氣流速為約10sccm,氫氣流速與四氯化鈦流速的比例為約1,且氬氣流速為約600sccm。
圖6顯示氮化鈦層123形成於相鄰的閘極結構108之上與之間。在一些實施例中,氮化鈦層123形成於源極/汲極區110上與相鄰的閘極結構108之偏離間隔物116上。在一些實施例中,由化學式(1)至(4)自保留的鈦(如鈦層122與119’)形成氮化鈦層123。在一些實施例中,形成氮化鈦層123的化學反應包括下述的反應(5)。
2Ti+2NH3 → 2TiN+3H2 (5)
在一些實施例中,反應(5)稱作「氮化」製程。氬氣用於產生並穩定化氮化製程。反應(5)的反應時間(又稱作「氮化時間」)可取決於鈦的沉積量與反應氣體(如氨氣)的流速,或與鈦的沉積量與反應氣體(如氨氣)的流速相關。在一些實施例中,較厚的鈦層(如鈦層122與119’的總厚度較厚),可能導致形成氮 化鈦層123的氮化時間較長。在一些實施例中,在反應(5)之前與反應(5)時將氮氣流入電漿增強化學氣相沉積腔室,以作為氮化製程的一部份。在氮氣存在下,氨氣與鈦可形成氮鈍化的氮化鈦,其可改善接點區125與後續形成的接點層之間的阻障功能。氨氣流速可介於約500sccm至約5000sccm之間,氬氣流速可介於約500sccm至約2500sccm之間,且射頻功率可介於約200瓦至750瓦之間。在一些實施例中,氨氣流速為約4000sccm,氬氣流速可為約1000sccm,且射頻功率可為約500瓦。氮化時間可為約64秒。在一些實施例中,閘極結構108之偏離間隔物116上的氮化鈦層123其厚度可介於約1nm至約4nm之間。
與用以形成鈦矽化物層121之氫氣流速及四氯化鈦流速相較,採用相對低的氫氣流速與相對高的四氯化鈦流速,可經由反應(5)選擇性地形成富氮的鈦織構於閘極結構108之偏離間隔物116上。在一些實施例中,藉由提供前述的氫氣流速與四氯化鈦流速,在形成氮化鈦層123時較傾向發生氮化製程(如反應(5))而非矽化製程(如反應(4))。因此可控制氫氣與四氯化鈦的流速,使形成的氮化鈦層123具有所需厚度。形成的氮化鈦層123可作為阻障層,並避免後續形成的接點層擴散至偏離間隔物116與閘極結構117中。
在一些實施例中,鈦矽化物與氮化鈦之間的選擇性,係由源極/汲極區110上的鈦矽化物層121之總厚度,與偏離間隔物116上的氮化鈦層123之總厚度之間的比例所定義。在一些實施例中,選擇性介於約3至約7之間。
圖7沿著圖1A所示之剖線131,顯示反應(1)至(5)所形成的鈦矽化物層121與氮化鈦層123,以及形成於接點區125中的接點層124(比如內連線的一部份)。接點層124可與氮化鈦層123形成接點,而氮化鈦層123可避免接點層124中的金屬原子擴散至偏移間隔物116、閘極結構108、及/或源極/汲極區110中。鈦矽化物層121可降低接點層124與源極/汲極區110之間的寄生電容。在一些實施例中,接點層124包含鈷。在其他實施例中,接點層124包含其他金屬或金屬合金 如鋁、銅、或類似物。接點層124的形成方法可採用合適的沉積方法如化學氣相沉積。為簡化說明,圖7省略其他副產物如殘留的鈦與Clx。源極/汲極區110的部份被圈住,並搭配圖8詳述。
圖8顯示圖7的虛線圈中源極/汲極區110的放大剖視圖。如圖8所示,鈦矽化物層121覆蓋源極/汲極區110,而氮化鈦層123覆蓋鈦矽化物層121。接點層124更覆蓋氮化鈦層123與鈦矽化物層121。
沿著剖視圖中的水平方向(或x軸),鈦矽化物層121覆蓋源極/汲極區110其弧狀長度801,而鈦矽化物層121未覆蓋源極/汲極區110其弧狀長度802。沿著x軸的剖面之總弧狀長度,即弧狀長度801與802的總合。源極/汲極區上的鈦矽化物層121之襯墊覆蓋率,可由弧狀長度801與總合的弧狀長度801與802之間的比例所定義。本發明實施例的襯墊覆蓋率可介於約65%至約81%之間。在一些實施例中,本發明實施例的襯墊覆蓋率為約72%。
此外,鈦矽化物層121沿著垂直方向(或y軸)的長度(或厚度)可介於約1.3nm至約19nm之間。在一些實施例中,鈦矽化物層121的長度介於約7nm至約10nm之間。鈦矽化物層121具有最大長度803與最小長度804。在本發明一些實施例中,鈦矽化物層121沿著y軸的最小長度與鈦矽化物層121延著y軸的最大長度之間的比例可介於約35%至約59%之間。在本發明一些實施例中,鈦矽化物層121沿著y軸的最小長度與鈦矽化物層121延著y軸的最大長度之間的比例為約47%。
藉由電漿增強化學氣相沉積,本發明實施例可形成覆蓋率與一致性改善的鈦矽化物層121於源極/汲極區110上。鈦矽化物層121的覆蓋率改善且厚度受控,可降低源極/汲極區110與接點層124之間的寄生電容。與此同時,鈦矽化物層121的一致性改善,可進一步避免接點層124擴散至源極/汲極區110中。
在本發明實施例所形成的n型鰭狀場效電晶體中,源極/汲極區110 的寄生電容之一般分佈可介於約3795Ω/鰭狀物至3980Ω/鰭狀物。在一些實施例中,寄生電容為約3823Ω/鰭狀物,其低於物理氣相沉積法所形成之界面的寄生電容(比如約3991Ω/鰭狀物)。在本發明實施例所形成的p型鰭狀場效電晶體中,源極/汲極區110的寄生電容之一般分佈可介於約3794Ω/鰭狀物至3990Ω/鰭狀物。在一些實施例中,p型鰭狀場效電晶體中的寄生電容為約3830Ω/鰭狀物,其低於物理氣相沉積法所形成之界面的寄生電容(比如約3987Ω/鰭狀物)。
圖9係一些實施例中,合併的鰭狀結構900之例示性剖視圖。合併的鰭狀結構900可包含鈦矽化物層907、鈦矽化物層907上的氮化鈦層906、與氮化鈦層906上的接點層905。
如圖9所示,鰭狀物902與902’共用源極/汲極區901。源極/汲極區901可為n型區或p型區。在一些實施例中,源極/汲極區901合併兩個源極/汲極區,其中每一源極/汲極區各自成長於鰭狀物902與902’上。在一些實施例中,源極/汲極區901可具有圖9的六邊形或部份六邊形。在一些實施例中,鰭狀物間距914可介於10nm至40nm之間。在一些實施例中,源極/汲極區901具有部份六邊形,其具有上表面910與多個側表面908與909。在一些實施例中,側表面908與909的角度911可介於近似45°至65°之間。源極/汲極區901具有寬度912與高度913,其可最佳化以改善裝置效能。在一些實施例中,寬度912可介於約50nm至90nm之間,而高度913可介於40nm至80nm之間。本技術領域中具有通常知識者應理解這些尺寸並非用於侷限本發明實施例。
此外,合併的鰭狀結構900包含基板904。在一些實施例中,基板904可為半導體晶圓,或絕緣層上半導體晶圓的頂層。舉例來說(但不限於此),半導體基板的組成可為矽或另一半導體元素。舉例來說,基板904可為(i)半導體元素可為鍺;(ii)半導體化合包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦;(iii)半導體合金包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化 鎵銦、磷化鎵銦、及/或磷砷化鎵銦;或(iv)上述之任何組合。此外,鰭狀物902與902’之組成與基板904之組成可為相同材料或不同材料。舉例來說(但不限於此),鰭狀物902與902’之組成可為矽。
合併的鰭狀結構900之鰭狀物902與902’彼此之間,以淺溝槽隔離層903電性隔離。淺溝槽隔離層903可為氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃、低介電常數的介電材料、及/或具有適當填隙性質的其他合適介電材料。可在形成鰭狀物於基板904上之後,但在形成源極/汲極區901之前形成淺溝槽隔離層903。舉例來說,鰭狀物之間的空間可填有介電材料,之後可部份地化學機械研磨與回蝕刻介電材料,以露出鰭狀物902與902’。可採用其他製作方法形成淺溝槽隔離層903。此外,淺溝槽隔離層903可為多層結構,其可包含超過一層的前述材料。
在一些實施例中,源極/汲極區901可為磊晶堆疊,其具有兩個或更多連續成長且具有相同或不同的摻質種類及/或濃度的磊晶層。這些層狀物的變化可取決於裝置效能的需求。在一些實施例中,合併的鰭狀結構900包含第三磊晶層(如蓋層)。舉例來說,第一磊晶層的厚度可介於10nm至20nm之間。第二磊晶層的厚度可介於30nm至60nm之間,且第三磊晶層(如蓋層)的厚度可小於10nm。在一些實施例中,源極/汲極區901可具有圖9所示的部份六邊形,其為兩個鑽石形源極/汲極區合併的結果,且每一源極/汲極區成長於鰭狀物902與902’上。可由線上量測監控源極/汲極寬度912。
在一些實施例中,磊晶層的磊晶成長製程可在高晶圓溫度(比如介於450℃至740℃之間)下進行。在磊晶成長時,製程壓力可介於1Torr至100Torr之間,且反應物氣體可包含矽烷、乙矽烷、鍺烷、乙硼烷、氯化氫、氫氣、氮氣、及/或氬氣。上述範圍與氣體種類僅用以舉例說明而非侷限本發明實施例。源極/汲極區901的尺寸與形狀,可取決於每一個別磊晶層的成長條件如氣流、晶 圓溫度、及/或製程壓力。
此處所述的鈦矽化物層與氮化鈦層可形成於合併的鰭狀結構900之源極/汲極區901上,其形成方法可採用相同或類似的製程。在圖9所示的一些實施例中,合併的鰭狀結構900具有部份六邊形,且上表面910形成於源極/汲極區901的一側上。鈦矽化物層907可形成於上表面910上,氮化鈦層906可形成於鈦矽化物層907上,且接點層905可形成於氮化鈦層906上。在一些實施例中,圖9中的層狀物(包含沿著y軸的長度與覆蓋率)及層狀物之間的界面,可與圖8所示之層狀物與界面類似。舉例來說,接點層905可與接點層124類似,氮化鈦層906可與氮化鈦層123類似,鈦矽化物層907可與鈦矽化物層121類似,且源極/汲極區901可與源極/汲極區110類似。在另一例中,鈦矽化物層907沿著合併的鰭狀結構900之y軸的最小長度與最大長度之間的比例,其計算方式與圖8所示的計算方式類似。在一些實施例中,合併的鰭狀結構900具有六邊形,且合併的鰭狀結構900之上表面可實質上水平。此處所述的鈦矽化物層與氮化鈦層可形成於上表面上,其設置與圖8與9所示者類似。
圖10係形成寄生電容改善的接點區125之方法1000的流程圖。在方法1000的多種步驟之間亦可進行其他製程,但為清楚說明而省略相關說明。為了說明目的,採用電漿增強化學氣相沉積製程說明步驟1001至1003。
在步驟1001中,提供基板。基板可為任何合適的半導體基板如矽。基板可包含鰭狀場效電晶體,其包含閘極結構形成於鰭狀物上。鰭狀物垂直或約略垂直於基板表面,且可為矩形或梯形。在一些實施例中,鰭狀物的上表面及側壁交界可為圓潤的角落。鰭狀物的形成方法可採用多種乾蝕刻技術,比如反應性離子蝕刻或感應耦合電漿蝕刻。鰭狀物可包含鰭狀場效電晶體的源極/汲極區。源極/汲極區位於閘極結構的兩側上。如圖1A與1B所示,步驟1001提供例示性的基板。
可在基板上進行預清潔製程。預清潔製程可包含任何合適的清潔製程如蝕刻,以移除基板上的污染及/或雜質。舉例來說,預清潔製程移除基板上的氧化物。在一些實施例中,預清潔製程包含移除基板表面上的氧化矽與其他粒子的乾蝕刻製程。
在步驟1002中,採用相對高流速的氫氣與相對低流速的四氯化鈦,以選擇性地形成鈦矽化物層。
在一些實施例中,鈦矽化物層的形成方法一開始為預加熱-預流製程。預加熱-預流製程可讓用於反應的氣體流入腔室中,穩定腔室壓力,並加熱站點至所需反應溫度。用於反應的氣體可包含四氯化鈦與氫氣。在一些實施例中,氬氣流入腔室中,以產生並穩定電漿於後續的沉積製程中。在一些實施例中,預加熱-預流製程持續約31秒,其包含預流前驅物氣體如四氯化鈦約3秒。在一些實施例中,氣體流速可與後續沉積製程中的流速相同。在一些實施例中,氫氣流速與四氯化鈦流速之間的比例高(比如介於約25至約1500),可用於形成鈦矽化物層。在一些實施例中,四氯化鈦流速為約3.5sccm,而氫氣流速為約1000sccm,造成兩者的流速比例為約286。在一些實施例中,氬氣流速為約800sccm,腔室壓力為約2Torr,且承載基板的站點加熱至約420℃。在一些實施例中,預熱-預流製程的時間可不同於穩定腔室條件的時間。舉例來說,氣體流入腔室以達穩定壓力的時間,可不同於加熱站點至所需溫度的時間。預熱-預流製程的特定參數不限於此處所述的實施例。
在一些實施例中,步驟1002包括預熱-預流製程之後的沉積製程。經由上述的反應(1)與(2),在沉積製程時可形成鈦層。與此同時,經由上述的反應(4)可使鈦層與源極/汲極區中的矽反應,以形成鈦矽化物層於源極/汲極區上。在一些實施例中,經由上述的反應(3)部份地或完全地蝕刻閘極結構上之鈦層的部份。反應(1)至(4)可同時或連續地發生,即形成鈦矽化物層於源極/汲極區中。 在一些實施例中,亦形成副產物如鈦及/或Clx於接點區中。沉積製程的參數搭配圖3與4說明於上。在一些實施例中,氫氣流速為約1000sccm,可用於達到源極/汲極區中鈦層與富鈦矽化物的織構之高沉積速率。藉由控制沉積時間,可形成所需厚度的鈦矽化物層於源極/汲極區中。
在一些實施例中,步驟1002更包括沉積製程之後的淨化製程。淨化製程可抽真空反應腔室,以移除不想要或未使用的粒子/氣體。在一些實施例中,淨化製程中採用氬氣。在一些實施例中,淨化製程的時間為約60秒,且氬氣流速為約2000sccm。
在一些實施例中,步驟1002更包含淨化製程之後的氫氣處理製程。氫氣處理製程使氫流入腔室,可進一步移除殘留氣體(如四氯化鈦與TiClx,x介於2至3),以移除基板表面上的懸吊鍵與不需要的殘留物。一些實施例在氫氣處理製程時,先在第一時段使氫氣流入腔室,接著在第二時段開啟射頻功率。在一些實施例中,氫氣處理製程中的氫氣流速為約1000sccm,且腔室壓力為約2Torr。在一些實施例中,氫氣處理製程的總時間為約50秒,其包含使氫氣流入的約30秒及電漿處理的約20秒。在一些實施例中,電漿處理所用的射頻功率為約300瓦。
在一些實施例中,在形成氮化矽的後續步驟之前,可重複沉積製程、淨化製程、與氫氣處理製程的循環多次。「循環次數」指的是重複的次數。一些實施例對給定的腔室參數而言,較高的循環次數導致鈦矽化物層更順應性且更一致。舉例來說,循環次數為4時所形成的鈦矽化物層,比循環次數為2時所形成的鈦矽化物層更順應性且更一致。一些實施例對給定的腔室參數而言,較高的循環次數導致鈦矽化物與氮化鈦層(在後續製程中形成)之間的選擇性降低。舉例來說,循環次數為3時的選擇性,低於循環次數為1時的選擇性。舉例來說,較低的循環次數可對應較長的沉積時間,以形成較高循環次數所形成的 鈦矽化物層。在一些實施例中,循環次數介於約1至5次之間,而選擇性介於約3至7之間。
在步驟1003中,採用相對低流速的氫氣與相對高流速的四氯化鈦,以選擇性地形成氮化鈦層。在一些實施例中,在形成鈦矽化物層之後進行轉換步驟(如氫氣處理製程),以設定形成氮化鈦所用的腔室環境。舉例來說,轉換步驟可包含淨化製程以移除腔室中的氫氣,以及再流製程以使反應氣體流入。在一些實施例中,溫度可維持於約420℃。在一些實施例中,淨化製程包括流入氬氣以移除氫氣。在一些實施例中,氬氣流速為約1200sccm,且淨化時間為約2秒。在一些實施例中,預流製程流入四氯化鈦氣體與氫氣。在一些實施例中,預流時間為約6秒,腔室壓力為約1Torr,四氯化鈦流速為約10sccm,氬氣流速為約1200sccm,且氫氣流速為約10sccm。在一些實施例中,轉換步驟可包含其他數目的製程,以斜向增加腔室中的氣體流並穩定腔室環境。
在一些實施例中,步驟1003包含轉換步驟之後的沉積製程。經由反應(1)與(2),沉積製程時可形成鈦層。在一些實施例中,經由反應(3)以部份或完全蝕刻閘極結構上的鈦層的部份。反應(1)至(3)可同時或連續發生,以形成鈦層於接點區中。在一些實施例中,亦形成副產物(如Clx)於接點區中。在一些實施例中,接點區的副產物(如Clx)濃度可介於約1×1016amu至約1×1021amu之間。沉積製程的參數搭配圖5說明如上。在一些實施例中,氫氣流速與四氯化鈦流似的比例低(如介於約0.25至約50之間),可用於形成鈦矽化物層。在一些實施例中,氫氣流速為約10sccm,且四氯化鈦流速為約10sccm(即兩者的流速比例為約1),以高選擇性地形成氮化鈦層。舉例來說,較低的氫氣流速與較高的四氯化鈦流速可抑制鈦矽化物的形成,且能控制即將形成的鈦層厚度以用於之後形成氮化鈦層。藉由控制沉積時間,可形成所虛厚度的鈦層於接點區之上及/或之中。
在一些實施例中,步驟1003更包含沉積製程之後的氫氣處理製程 。在一些實施例中,氫氣用於驅離任何未反應的氣體(如四氯化鈦與TiClx(x=2至3)),即移除基板上的懸吊鍵與殘留物。在一些實施例中,腔室壓力為約1Torr,處理時間為約3秒,且氫氣流速為約10sccm。在一些實施例中,採用氬氣以產生並穩定化電漿,其可用於移除懸吊鍵。在一些實施例中,氬氣流速為約600sccm,且射頻功率為約300瓦。
在一些實施例中,步驟1003更包含在氫氣處理製程之後的氮化製程。氮化製程一開始可進行轉換步驟,以移除氫氣並穩定腔室條件。在一些實施例中,轉換步驟包括淨化子步驟與抽真空子步驟。在一些實施例中,淨化子步驟在氫氣處理製程之後開始,以流入氬氣與氫氣。在一些實施例中,氬氣流速為約1800sccm,氫氣流速為約10sccm,腔室壓力為約0Torr,且淨化子步驟的時間為約10秒。在一些實施例中,在淨化子製程之後進行抽真空子步驟,其歷時約2秒。在一些實施例中,轉換步驟中的腔室壓力為約0Torr。在一些實施例中,轉換步驟移除氮化製程的後續反應中未使用的氫氣。在一些實施例中,用於步驟1002的氫氣與用於步驟1003的氫氣經由不同的氣體入口流入反應腔室。因此可分開控制兩個步驟的流速,以達較高的控制精準度。綜上所述,每一步驟的流速精準度改良。
在一些實施例中,氮化製程包括氮氣預流子製程。氮氣預流子製程可讓氮氣流入腔室,以產生後續氮氣處理子製程所用的富氮氛圍。氮氣可與氨氣(比如之後流入腔室的氨氣)作用,以形成氮鈍化氮化鈦層。氮鈍化氮化層可改善接點層與閘極結構之間的阻障。與此同時,氬氣流入腔室以在後續的子製程中產生並穩定化電漿。在一些實施例中,氬氣流速為約2000sccm,氨氣流速為約4000sccm,腔室壓力為約3Torr,且預流時間為約12秒。
在一些實施例中,氮化製程更包括在氮氣預流子步驟之後的氮氣處理子步驟(或氮氣預處理)。在氮氣處理子步驟中,流入腔室中的氮氣可離子化 以產生富氮氛圍與氮電漿。在一些實施例中,離子化製程與後續的氨氣流及/或氨氣處理結合,以形成氮鈍化氮化鈦層。在一些實施例中,射頻功率為約500瓦,氮氣流速為約4000sccm,氮氣處理時間為約20秒,氬氣流速為約2000sccm,腔室壓力為約3Torr,且氨氣流速為約4000sccm。
在一些實施例中,氮化製程更包含氮氣預流子步驟之後的氨氣流子步驟。氨氣流子步驟可採用氫氣作為載氣使氨氣流入腔室,並建立後續氨氣與鈦之間反應的腔室條件。在一些實施例中,氨氣流時間為約12秒,氬氣流速為約2000sccm,腔室壓力為約3Torr,氫氣流速為約4500sccm,且氨氣流速為約4000sccm。
在一些實施例中,氮化製程更包含氨氣流子步驟之後的氨氣處理子步驟。在一些實施例中,氨氣處理子步驟可使氨氣(採用氫氣作為載氣)與形成於接點區上的鈦層(如步驟1002與步驟1003的沉積製程所形成的鈦層)反應,以形成氮化鈦層於接點區上。在一些實施例中,圖6所述之反應(5)在氮電漿的存在下發生,以形成氮鈍化氮化鈦層於接點層上。在一些實施例中,氨氣流時間為約20秒,氬氣流速為約2000sccm,腔室壓力為約3Torr,氫氣流速為約4500sccm,射頻功率為約500瓦,且氨氣流速為約4000sccm。
在一些實施例中,在形成氮化鈦層之後與沉積接點層於接點區之前,進行回拉製程。回拉製程可移除氮化鈦的多餘厚度,並使氮化鈦層具有所需的厚度與平滑度。在一些實施例中,回拉製程包含以過氧化氫沖洗基板。
在一些實施例中,在形成氮化鈦層及/或回拉製程之後,形成接點層於接點區中。接點層可與氮化鈦形成接點。接點層可包含任何合適金屬或金屬合金,其形成方法可為任何合適的沉積法。舉例來說,接點層可包含鋁、銅、鈷、任何其他合適金屬、或任何上述之組合。在一些實施例中,接點層包含鈷。
在相同的反應腔室中依序進行化學氣相沉積,形成鈦矽化物層與氮化鈦層,可經由調整氫氣與前驅物四氯化鈦的流速,以控制鈦矽化物層與氮化鈦層的厚度。換言之,可選擇氫氣與四氯化鈦的合適流速(或氫氣流速與四氯化鈦流速之間的比例),以選擇性地形成或沉積鈦矽化物層或氮化鈦層。上述作法可同時控制鈦矽化物層與氮化鈦層之間的厚度比例。在形成上述兩層之前,可驅離反應腔室中的氣體以移除潛在污染並建立反應腔室的條件以用於後續化學氣相沉積。此外,不必切換反應腔室的好處在於改善鈦矽化物層與氮化鈦層的成膜品質與順應性,並可減少製作時間。因此形成的結構在接點層與源極/汲極區之間的寄生電容降低,並改善接點層與閘極結構之間的阻障。
在一些實施例中,製作半導體結構的方法包括提供具有閘極結構、閘極結構上的絕緣結構、以及源極/汲極區的基板,並以第一化學氣相沉積製程沉積鈦矽化物層於源極/汲極區上。第一化學氣相沉積製程包括第一氫氣流。方法亦包括以第二化學氣相沉積製程沉積氮化鈦層於絕緣結構上。第二化學氣相沉積製程包括第二氫氣流。第一化學氣相沉積製程與第二化學氣相沉積製程在單一的反應腔室中進行,且第一氫氣流的流速大於第二氫氣流的流速。
在一些實施例中,形成鈦矽化物層的步驟包括:基於第一氫氣流,沉積第一鈦層於源極/汲極區上;以及基於第一氫氣流,將源極/汲極區上的第一鈦層之至少一部份轉換為鈦矽化物層。
在一些實施例中,形成氮化鈦層的步驟包括:基於第二氫氣流,沉積第二鈦層於絕緣結構的側壁上;以及將絕緣結構的側壁上的第二鈦層之至少一部份轉換為氮化鈦層。
在一些實施例中,第一化學氣相沉積製程與第二化學氣相沉積製程各自包含電漿增強化學氣相沉積製程。
在一些實施例中,第一氫氣流的流速介於約500sccm至約1500sccm 之間,而第二氫氣流的流速介於約5sccm至約50sccm之間;第一化學氣相沉積製程與第二化學氣相沉積製程的功率介於約200瓦至約750瓦之間;第一化學氣相沉積製程中的氬氣流速介於約40sccm至約2500sccm之間,而第二化學氣相沉積製程中的氬氣流速介於約500sccm至約2200sccm之間;以及用於第一化學氣相沉積製程與第二化學氣相沉積製程的四氯化鈦氣體的流速介於約1sccm至約20sccm之間。
在一些實施例中,第一氫氣流的流速為約1000sccm,且第二氫氣流的流速為約10sccm;以及用於第一化學氣相沉積製程的四氯化鈦氣體的流速為約3.5sccm,而用於第二化學氣相沉積製程的四氯化鈦氣體的流速為約10sccm。
在一些實施例中,源極/汲極區上的鈦矽化物層之厚度介於約7nm至約10nm之間;絕緣結構的側壁上之氮化鈦層之厚度介於約1nm至約4nm之間;以及源極/汲極區上的鈦矽化物層的厚度與絕緣結構的側壁上之氮化鈦層的厚度之間的比例介於約3至約7之間。
在一些實施例中,絕緣結構的側壁上的第二鈦層的至少部份轉換為氮化鈦層的步驟包括採用氨氣氮化第二鈦層,其中氨氣的流速介於約500sccm至約5000sccm之間。
在一些實施例中,第一化學氣相沉積製程包括至少一循環,且每一循環包括形成鈦矽化物層的至少一部份之第一沉積子製程、移除殘留氣體的淨化子製程、以及清潔基板的第一氫氣處理子製程。
在一些實施例中,第一化學氣相沉積製程包括1至5個循環。
在一些實施例中,第二化學氣相沉積製程包括形成第二鈦層的至少一部份之第二沉積子製程,以及形成氮化鈦層之氮化子製程,以及其中第二沉積子製程的沉積時間介於約150秒至約5000秒之間。
在一些實施例中,製作半導體結構的方法包括提供具有源極/汲極區的基板;以第一沉積製程沉積鈦矽化物層於源極/汲極區,其具有第一氫氣與前驅物的流速比例;以及以第二沉積製程沉積氮化鈦層於鈦矽化物層上,其具有第二氫氣與前驅物的流速比例,其中第一氫氣與前驅物的流速比例大於第二氫氣與前驅物的流速比例。
在一些實施例中,第一沉積製程的氫氣的流速介於約500sccm至約1500sccm之間,前驅物流速介於約1sccm至約20sccm之間,且第一氫氣與前驅物的流速比例介於約25至約1500之間;以及第二沉積製程的氫氣的流速介於約5sccm至約50sccm之間,前驅物的流速介於約1sccm至約20sccm之間,且第二氫氣與前驅物的流速比例介於約0.25至約50之間。
在一些實施例中,前驅物包括四氯化鈦。
在一些實施例中,半導體結構包括基板,且基板包括第一閘極結構、第一閘極結構上的第一絕緣結構、第二閘極結構、第二閘極結構上的第二絕緣結構、以及第一閘極結構與第二閘極結構之間的源極/汲極區。半導體結構亦包括氮化鈦層,位於第一絕緣結構與第二絕緣結構之側壁上;鈦矽化物層,位於源極/汲極區上;以及接點層,位於鈦矽化物層之上以及第一絕緣結構與第二絕緣結構之間。鈦矽化物層的厚度與氮化鈦層的厚度之間的比例介於約3至約7之間。
在一些實施例中,接點層包括鈷,源極/汲極區包括n型摻質,且接點層與源極/汲極區之間的寄生電容介於約3795Ω/鰭狀物至約3980Ω/鰭狀物之間。
在一些實施例中,接點層包括鈷,源極/汲極區包含p型摻質,且接點層與源極/汲極區之間的寄生電容介於約3794Ω/鰭狀物至約3990Ω/鰭狀物之間。
在一些實施例中,鈦矽化物的剖面長度與源極/汲極區的剖面長度之間的襯墊覆蓋率介於約65%至約81%之間。
在一些實施例中,鈦矽化物層的最小厚度與最大厚度之間的比例介於約35%至約59%之間。
在一些實施例中,氮化鈦層的厚度介於約1nm至約4nm之間;以及鈦矽化物層的厚度介於約7nm至約10nm之間。
應理解的是,實施方式(非摘要)的目的在於說明申請專利範圍。摘要可為一或多個(但非所有)的例示性實施例,因此其目的不在於侷限申請專利範圍。
上述實施例或例子之特徵有利於本技術領域中具有通常知識者理解本發明實施例。本技術領域中具有通常知識者應理解可採用本發明實施例作基礎,設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解,這些等效置換並未脫離本發明精神與範疇,並可在未脫離本發明精神與範疇的前提下進行改變、替換、或更動。
1000:方法
1001、1002、1003:步驟

Claims (10)

  1. 一種製作半導體結構的方法,包括:形成具有一源極/汲極區的一鰭狀物於一基板上;形成一閘極結構於該鰭狀物上;形成一絕緣結構於該閘極結構上;形成一間隔物於該閘極結構的側壁與該鰭狀物的上表面上;其中該源極/汲極區的上表面垂直地高於該鰭狀物的上表面;以一第一化學氣相沉積製程沉積一鈦矽化物層於該源極/汲極區上,且該第一化學氣相沉積製程包括一第一氫氣流,其中該鈦矽化物層的上表面形成於垂直地高於該鰭狀物的上表面的一第一表面平面上,而該鈦矽化物層的下表面形成於垂直地低於該鰭狀物的上表面的一第二表面平面上;以及以一第二化學氣相沉積製程沉積一氮化鈦層於該絕緣結構上,且該第二化學氣相沉積製程包括一第二氫氣流,其中該源極/汲極區的側壁、該鈦矽化物層的側壁以及該氮化鈦層的側壁相對於彼此共平面,其中該第一化學氣相沉積製程與該第二化學氣相沉積製程在單一的反應腔室中進行,且該第一氫氣流的流速大於該第二氫氣流的流速。
  2. 如請求項1之製作半導體結構的方法,其中形成該鈦矽化物層的步驟包括:採用該第一氫氣流,沉積一第一鈦層於該源極/汲極區上;以及採用該第一氫氣流,將該第一鈦層之一部分轉換為該鈦矽化物層。
  3. 一種製作半導體結構的方法,包括:形成一源極/汲極區於一基板上的一鰭狀物上;形成一間隔物於該鰭狀物的上表面上以與該源極/汲極區相鄰;以一第一沉積製程沉積一鈦矽化物層於該源極/汲極區上,其具有一第一氫 氣與前驅物的流速比例,其中該鈦矽化物層的上表面形成於垂直地高於該鰭狀物的上表面的一第一水平平面上,而該鈦矽化物層的下表面形成於垂直地低於該鰭狀物的上表面的一第二水平平面上;以及以一第二沉積製程沉積一氮化鈦層於該鈦矽化物層上,其具有一第二氫氣與前驅物的流速比例,其中該源極/汲極區的側壁、該鈦矽化物層的側壁以及該氮化鈦層的側壁相對於彼此共平面,其中該第一氫氣與前驅物的流速比例大於該第二氫氣與前驅物的流速比例。
  4. 如請求項3之製作半導體結構的方法,其中該第一氫氣與前驅物的流速比例的氫氣的流速介於約500sccm至約1500sccm之間,該第一氫氣與前驅物的流速比例的前驅物的流速介於約1sccm至約20sccm之間,且該第一氫氣與前驅物的流速比例介於約25至約1500之間;以及該第二氫氣與前驅物的流速比例的氫氣的流速介於約5sccm至約50sccm之間,該第二氫氣與前驅物的流速比例的前驅物的流速介於約1sccm至約20sccm之間,且該第二氫氣與前驅物的流速比例介於約0.25至約50之間。
  5. 一種製作半導體結構的方法,包括:形成一鰭狀物於一基板上;形成一閘極結構於該鰭狀物上;形成一間隔物於該閘極結構的側壁與該鰭狀物的第一部分的上表面上;形成一源極/汲極區於該鰭狀物的第二部分上,其中該源極/汲極區的上表面垂直地高於該鰭狀物的第一部分的上表面;以一第一沉積製程沉積一矽化物層於該源極/汲極區與該間隔物的第一部分上,其包括一第一前驅物氣流,其中該矽化物層的上表面形成於垂直地高於該鰭狀物的第一部分的上表面的一第一表面平面上,而該矽化物層的下表面形成 於垂直地低於該鰭狀物的第一部分的上表面的一第二表面平面上;以及以一第二沉積製程沉積一氮化物層於該間隔物的第二部分上,其包括一第二前驅物氣流,其中該源極/汲極區的側壁、該矽化物層的側壁以及該氮化物層的側壁相對於彼此共平面,其中該第一沉積製程與該第二沉積製程在單一的反應腔室中進行,且該第二前驅物氣流的流速大於該第一前驅物氣流的流速。
  6. 如請求項5之製作半導體結構的方法,其中沉積該矽化物層的步驟包括:採用該第一前驅物氣流與一第一氫氣流沉積一第一金屬層於該源極/汲極區與該間隔物上;以及採用該第一氫氣流使該第一金屬層的一部分轉換成該矽化物層。
  7. 一種半導體結構,包括:一基板;一第一閘極結構與一第二閘極結構,位於該基板上;第一絕緣結構與第二絕緣結構,分別位於第一閘極結構與第二閘極結構上;一源極/汲極區,位於該第一閘極結構與第二閘極結構之間;一鈦矽化物層,位於該源極/汲極區上,其中該鈦矽化物層的上表面位於垂直地高於該第一閘極結構之下的一通道區的上表面的一第一表面平面,而該鈦矽化物層的下表面位於垂直地低於該通道區的上表面的一第二表面平面;一氮化鈦層,位於該鈦矽化物層上以及該第一絕緣結構與第二絕緣結構的側壁上,其中該源極/汲極區的側壁、該鈦矽化物層的側壁以及該氮化鈦層的側壁相對於彼此共平面;以及 一接點層,位於該鈦矽化物層之上以及該第一絕緣結構與該第二絕緣結構之間。
  8. 如請求項7之半導體結構,其中該鈦矽化物層的厚度與該氮化鈦層的厚度的比例為約3至約7。
  9. 一種半導體結構,包括:一基板;一鰭狀結構,位於該基板上;一源極/汲極區,位於該鰭狀結構的第一部分上;具有一閘極介電層的一閘極結構,位於該鰭狀結構的第二部分上;一鈦矽化物層,位於該源極/汲極區上,其中該鈦矽化物層的上表面位於垂直地高於該閘極介電層的上表面的一第一表面平面,而該鈦矽化物層的下表面位於垂直地低於該閘極介電層的上表面的一第二表面平面;以及一氮化鈦層,位於該鈦矽化物層上,其中該源極/汲極區的側壁、該鈦矽化物層的側壁以及該氮化鈦層的側壁相對於彼此共平面。
  10. 一種半導體結構,包括:一基板;一源極/汲極區,位於該基板上;具有一閘極介電層的一閘極結構,位於該基板上;一鈦矽化物層,位於該源極/汲極區上,其中該鈦矽化物層的上表面位於垂直地高於該閘極介電層的上表面的一第一水平平面,而該鈦矽化物層的下表面位於垂直地低於該閘極介電層的上表面的一第二水平平面;以及一氮化鈦層,位於該鈦矽化物層上,其中該源極/汲極區的側壁、該鈦矽化物層的側壁以及該氮化鈦層的側壁相 對於彼此共平面。
TW108100919A 2018-05-18 2019-01-10 半導體結構與其製作方法 TWI798328B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/983,216 US10685842B2 (en) 2018-05-18 2018-05-18 Selective formation of titanium silicide and titanium nitride by hydrogen gas control
US15/983,216 2018-05-18

Publications (2)

Publication Number Publication Date
TW202004872A TW202004872A (zh) 2020-01-16
TWI798328B true TWI798328B (zh) 2023-04-11

Family

ID=68533393

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108100919A TWI798328B (zh) 2018-05-18 2019-01-10 半導體結構與其製作方法

Country Status (3)

Country Link
US (3) US10685842B2 (zh)
CN (1) CN110504170A (zh)
TW (1) TWI798328B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10964590B2 (en) * 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process
US10685842B2 (en) 2018-05-18 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Selective formation of titanium silicide and titanium nitride by hydrogen gas control
US10672652B2 (en) * 2018-06-29 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gradient atomic layer deposition
JP2021150526A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体装置、半導体記憶装置、及び、半導体装置の製造方法
KR20210145585A (ko) * 2020-05-25 2021-12-02 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
KR20240052480A (ko) * 2022-10-14 2024-04-23 삼성전자주식회사 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140306291A1 (en) * 2013-04-11 2014-10-16 International Business Machines Corporation Dual Silicide Process Compatible with Replacement-Metal-Gate

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08176823A (ja) * 1994-12-26 1996-07-09 Sony Corp 高融点金属薄膜の成膜方法
US5595784A (en) * 1995-08-01 1997-01-21 Kaim; Robert Titanium nitride and multilayers formed by chemical vapor deposition of titanium halides
US6093645A (en) * 1997-02-10 2000-07-25 Tokyo Electron Limited Elimination of titanium nitride film deposition in tungsten plug technology using PE-CVD-TI and in-situ plasma nitridation
JP3614782B2 (ja) * 2001-01-19 2005-01-26 シャープ株式会社 半導体装置の製造方法及びその方法により製造される半導体装置
JP3574651B2 (ja) * 2002-12-05 2004-10-06 東京エレクトロン株式会社 成膜方法および成膜装置
JP2009026864A (ja) * 2007-07-18 2009-02-05 Toshiba Corp 半導体装置の製造方法及び半導体装置
TWI620234B (zh) * 2014-07-08 2018-04-01 聯華電子股份有限公司 一種製作半導體元件的方法
US9634141B1 (en) * 2015-10-14 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interlayer dielectric film in semiconductor devices
US10002789B2 (en) * 2016-03-24 2018-06-19 International Business Machines Corporation High performance middle of line interconnects
KR102600998B1 (ko) * 2016-09-28 2023-11-13 삼성전자주식회사 반도체 장치
WO2019066857A1 (en) * 2017-09-28 2019-04-04 Intel Corporation TRANSISTORS COMPRISING CHANNEL AND SUB-CHANNEL REGIONS COMPRISING SEPARATE COMPOSITIONS AND DIMENSIONS
US10685842B2 (en) 2018-05-18 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Selective formation of titanium silicide and titanium nitride by hydrogen gas control

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140306291A1 (en) * 2013-04-11 2014-10-16 International Business Machines Corporation Dual Silicide Process Compatible with Replacement-Metal-Gate

Also Published As

Publication number Publication date
US11972951B2 (en) 2024-04-30
US20200294807A1 (en) 2020-09-17
CN110504170A (zh) 2019-11-26
TW202004872A (zh) 2020-01-16
US20190355585A1 (en) 2019-11-21
US11295956B2 (en) 2022-04-05
US20220230884A1 (en) 2022-07-21
US10685842B2 (en) 2020-06-16

Similar Documents

Publication Publication Date Title
TWI798328B (zh) 半導體結構與其製作方法
TWI685035B (zh) 場效電晶體的製造方法及積體電路結構
TWI755596B (zh) 半導體製程與半導體結構
JP4653949B2 (ja) 半導体装置の製造方法および半導体装置
TWI724508B (zh) 半導體結構及其製造方法
US10510851B2 (en) Low resistance contact method and structure
US11830934B2 (en) Increasing source/drain dopant concentration to reduced resistance
US7687398B2 (en) Technique for forming nickel silicide by depositing nickel from a gaseous precursor
TWI827712B (zh) 半導體裝置與其形成方法
TWI707477B (zh) 半導體裝置及其製造方法
US11557484B2 (en) Contact structures with deposited silicide layers
TWI740459B (zh) 半導體裝置的製造方法
TWI728609B (zh) 用於形成觸點之處理系統及方法
TW202238834A (zh) 半導體裝置的形成方法
TW202139269A (zh) 半導體裝置的形成方法
TWI834038B (zh) 具有均勻階梯高度之淺溝槽隔離結構
US20230268223A1 (en) Semiconductor devices and methods of manufacture
TWI819305B (zh) 積體晶片及其形成方法
TWI792293B (zh) 半導體裝置及其製造方法
US11699620B2 (en) Shallow trench isolation structures having uniform step heights
US20230298944A1 (en) Shallow trench isolation structures having uniform step heights
JP2000269500A (ja) 半導体装置の製造方法