TWI793691B - 電容結構及其製造方法 - Google Patents

電容結構及其製造方法 Download PDF

Info

Publication number
TWI793691B
TWI793691B TW110128206A TW110128206A TWI793691B TW I793691 B TWI793691 B TW I793691B TW 110128206 A TW110128206 A TW 110128206A TW 110128206 A TW110128206 A TW 110128206A TW I793691 B TWI793691 B TW I793691B
Authority
TW
Taiwan
Prior art keywords
layer
substrate
insulating
capacitor
support layer
Prior art date
Application number
TW110128206A
Other languages
English (en)
Other versions
TW202209689A (zh
Inventor
田來成
方偉權
林育廷
王茂盈
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202209689A publication Critical patent/TW202209689A/zh
Application granted granted Critical
Publication of TWI793691B publication Critical patent/TWI793691B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H01G4/385—Single unit multiple capacitors, e.g. dual capacitor in one coil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種電容結構包括基板、複數個柱電容以及氧化層。柱電容位於基板的頂表面上並形成電容陣列。氧化層覆蓋電容陣列的頂部與側部以及基板的部分。柱電容沿第一方向延伸，基板的頂表面沿第二方向延伸，其中第一方向垂直於第二方向。氧化層從電容陣列的頂部沿第三方向延伸至基板，並且第一方向與第三方向之間夾一角度。

Description

電容結構及其製造方法
本揭露有關於電容結構以及製造電容結構的方法。
對於電容陣列，發現由於不對稱容器輪廓引起的局部應力(localized stress)，容易產生接觸短路。對於具有電容陣列形成在內部的半導體結構來說，局部應力會損壞半導體結構與其內部的電容陣列。
因此，需要一種包括電容陣列並且是低應力的電容結構，來改善這樣的現象。
本揭露之一態樣有關於電容結構。一種電容結構包括基板、複數個柱電容以及氧化層。複數個柱電容位於基板的頂表面並形成電容陣列。柱電容沿第一方向延伸，基板的頂表面沿第二方向延伸，第一方向垂直於第二方向。氧化層覆蓋電容陣列的頂部與側部。氧化層從電容陣列的頂部沿第三方向延伸至基板，並且第一方向與第三方向之間夾角度。
在一或多個實施方式中，電容結構進一步包括第一支撐層以及第二支撐層。第一支撐層與第二支撐層連接柱電容的側部並為氧化層覆蓋。每一第一支撐層與第二支撐層在第二方向上從電容陣列的側部凸出。第一支撐層位於第二支撐層與基板的頂表面之間，並且第一支撐層在第二方向上相對第二支撐層具有一額外長度，使得第一支撐層的一長度大於第二支撐層的一長度，並且氧化層沿第三方向延伸。
在一些實施方式中，第二支撐層位於電容陣列的頂部。
在一或多個實施方式中，每一柱電容包括充滿導電材料的絕緣管。
在一些實施方式中，柱電容的導電材料是覆蓋並連接絕緣管的薄膜。
在一些實施方式中，電容結構進一步包括複數個第三支撐層。第三支撐層連接絕緣管的側部。薄膜進一步覆蓋第三支撐層。
在一或多個實施方式中，複數個電晶體形成在基板內。每一電晶體具有從基板的該頂表面裸露的接點，並且每一柱電容連接電晶體中相應的一個的接點。
在一或多個實施方式中，電容結構進一步包括導電層。導電層位於電容陣列與氧化層之間，並電性連接至柱電容。
在一些實施方式中，電容結構進一步包括第三絕緣材料以及導線。第三絕緣材料覆蓋氧化層與電容陣列。導線沿第一方向穿過第三絕緣材料延伸至導電層。
本揭露之一態樣有關於製造電容結構的方法。一種製造電容結構的方法包括以下流程。提供基板與形成於基板上的容器結構，其中容器結構包括自下而上依次堆疊的第一絕緣材料、第一支撐材料、第二絕緣材料與第二支撐材料，複數個絕緣管形成於容器結構內並沿第一方向延伸，第一方向垂直於基板延伸的第二方向。蝕刻第二支撐材料以形成連接絕緣管的第二支撐層。非等向性蝕刻第二絕緣材料以形成沿第二方向凸出於第二支撐層的第二絕緣層。沿著第二絕緣層蝕刻第一支撐材料以形成第一支撐層，第一支撐層沿第二方向凸出於第二支撐層並連接絕緣管。移除第二絕緣層與第一絕緣材料以暴露基板。在絕緣管中填充導電材料以形成複數個柱電容以形成電容陣列，並且從電容陣列的頂部到基板覆蓋氧化層，其中氧化層沿第一支撐層和第二支撐層形成，使得氧化層沿著第三方向延伸，第三方向相對第一方向夾角度。
在一或多個實施方式中，複數個電晶體形成於基板內並具有複數個從基板之頂表面裸露的複數個接點，並且裸露的每一個連接至柱電容中對應的一個。
在一或多個實施方式中，製造電容結構的方法進一步包括以下流程。氧化層形成之前，形成電性連接至電容陣列的導電層，並且氧化層進一步覆蓋導電層。
在一些實施方式中，製造電容結構的方法進一步包括以下流程。形成覆蓋氧化層的第三絕緣材料。
在一些實施方式中，製造電容結構的方法進一步包括以下流程。通過化學機械平坦化工藝來平坦化第三絕緣材料的頂側。
在一些實施方式中，製造電容結構的方法進一步包括以下流程。形成從第三絕緣材料的頂側穿過氧化層延伸至導電層的導線。
綜上所述，本揭露的電容結構具有覆蓋電容陣列的傾斜氧化層，從而通過減少局部應力，避免掉非預期的損害。
以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。
下文係舉實施例配合所附圖式進行詳細說明，但所提供之實施例並非用以限制本揭露所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭露所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。
另外，在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞，將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。
在本文中，「第一」、「第二」等等用語僅是用於區隔具有相同技術術語的元件或操作方法，而非旨在表示順序或限制本揭露。
此外，「包含」、「包括」、「提供」等相似的用語，在本文中都是開放式的限制，意指包含但不限於。
進一步地，在本文中，除非內文中對於冠詞有所特別限定，否則「一」與「該』可泛指單一個或多個。將進一步理解的是，本文中所使用之「包含」、「包括」、「具有」及相似詞彙，指明其所記載的特徵、區域、整數、步驟、操作、元件與/或組件，但不排除其所述或額外的其一個或多個其它特徵、區域、整數、步驟、操作、元件、組件，與/或其中之群組。
請參照第1圖。第1圖根據本揭露之一實施方式繪示電容結構100的局部剖面視圖。在本實施方式中，局部剖面視圖繪示電容結構100的右半部分，並且電容結構100可以是對稱的矩形形狀。
電容結構100包含基板110、由多個柱電容(rod capacitors,或稱柱狀電容器)132平行排列所組成的電容陣列130、連接多個柱電容132的支撐層140與支撐層143以及覆蓋電容陣列130的氧化層170。
如第1圖所示，基板110包括裸露的多個接點120和接點125。接點120和接點125暴露於基板110的頂面。在本實施方式中，裸露的接點120分別連接到形成在基板110內的電晶體，裸露的接點125則是連接到形成在基板110內的其他電路，並且不導電的氮化物膜149覆蓋裸露的接點120和接點125。
多個柱電容132是形成於基板110之上，並分別連接至裸露的接點120，其中這些接點120是分別連接至形成於基板110內部的電晶體。在本實施方式中，每一個柱電容132分別是由一個絕緣管135及填充於絕緣管135內的導電材料137所形成。
柱電容132是由氮化鈦(Titanium nitride)層150所覆蓋，以增加結構強度，並且多晶矽(poly-silicon)層155與鎢(tungsten)層160進一步覆蓋在氮化鈦層150上。氮化鈦層150、多晶矽層155與鎢層160是位於由柱電容132所形成之電容陣列130與氧化層170之間。絕緣氧化材料173與絕緣氧化材料176是進一步覆蓋在氧化層170之上，並且導線190與導線195是穿過絕緣氧化材料173與絕緣氧化材料176分別連接至由柱電容132所形成的電容陣列130。
如第1圖所繪示，在本實施方式中，第一方向D1是柱電容132從基板110延伸的方向，第二方向D2是基板110的頂表面所延伸的方向，並且第二方向D2垂直於第一方向D1。在本實施方式中，覆蓋電容陣列130之頂部130T與側部130S的氧化層170是沿著第一方向D1延伸，使得對稱的電容結構100可以是矩形。
然而，每一個連接柱電容132的支撐層140與支撐層143使氧化層170沿第二方向D2具有凸出的部分。氧化層170凸出的部分造成不對稱輪廓，這在氧化材料173與氧化材料176內產生局部應力，而產生的局部應力在氧化材料173和氧化材料176中引起意外損壞，並且意外損壞導致導線195可以彼此電性連接。導線195這樣的電性連接，可視為電容結構100的意外短路。
請參照第2圖。第2圖根據本揭露之一實施方式繪示電容結構200的局部剖面視圖。在本實施方式中，第2圖的局部剖面視圖繪示電容結構200的右半部分，並且電容結構200可以是對稱的梯形。
相似地，改善的電容結構200包含基板210、平行排列的多個柱電容232以及氧化層270。多個柱電容232是位在基板210的頂表面上並組成電容陣列230。支撐層240、支撐層243與支撐層246連接多個柱電容232在一起，以形成電容陣列230。氧化層270覆蓋電容陣列230的頂部230T與側部230S。柱電容232沿第一方向D1延伸，基板210的頂表面沿第二方向D2延伸，第一方向D1垂直於第二方向D2。氧化層270覆蓋由柱電容232形成的電容陣列230以及基板210頂表面的部分。
如第2圖所示，多個電晶體形成在基板210內。每一個電晶體具有從基板210的頂表面裸露的接點220。每一個柱電容232連接至相應的一個接點220。至於其他的裸露接點225，則是連接至其他位於基板210內部的電路。裸露的接點220與接點225為不導電的氮化物膜249所覆蓋。
在電容結構200中，每個柱電容232也由填充有導電材料237的絕緣管235形成。如第2圖所示，導電材料237是覆蓋並連接多個絕緣管235的薄膜。導電材料237覆蓋支撐層240、支撐層243與支撐層246。氮化鈦層250、多晶矽層255、鎢層260是導電層，並依序覆蓋由柱電容232形成的電容陣列230。氧化層270更覆蓋氮化鈦層250、多晶矽層255及鎢層260。氧化材料273與氧化材料276覆蓋氧化層270及接點225，導線290與導線295分別連接至電容陣列230和接點225。如第2圖所示，導線295分別穿過絕緣氧化材料173、絕緣氧化材料176與氮化物膜249延伸至接點225。導線290穿過氧化材料273、276與氧化層270連接至鎢層260。鎢層260是穿過多晶矽層255與氮化鈦層250電性連接電容陣列230的導電層。
第1圖的電容結構100與第2圖的電容結構200的區別在於，氧化層270從電容陣列230的頂部是沿第三方向D3而非第一方向D1延伸至基板210。如第2圖所示，第一方向D1與第三方向D3之間形成大於零的角度ɵ。
支撐層240、支撐層243與支撐層246連接柱電容232的側面，並且支撐層240、支撐層243與支撐層246從電容陣列230的側部230S突出。換言之，支撐層240、支撐層243與支撐層246中的每一個，具有從電容陣列230的側部230S凸出的邊緣。在本實施方式中，連接柱電容232以形成電容陣列230的支撐層240、支撐層243與支撐層246在第二方向D2上具有不同的長度。支撐層243與支撐層246均位於支撐層240與基板210的頂面之間。如第2圖所示，支撐層240位於電容陣列230的頂部230T。支撐層243位於支撐層240下方且沿第二方向D2相對於支撐層240具有額外長度L12。支撐層246位於支撐層243下方且在第二方向D2上相對於支撐層243具有額外長度L23。換言之，如前所述，由於電容結構200為對稱梯形，因此在第二方向D2上，支撐層243的長度大於支撐層240的長度，並且支撐層246的長度大於支撐層243的長度。
由於氧化層270沿著支撐層240、支撐層243與支撐層246形成，所以氧化層270可以沿著第三方向D3延伸。夾角度ɵ大於零，夾角度ɵ形成於第一方向D1與第三方向D3之間，並且因為支撐層240、支撐層243與支撐層246所產生的凸出部分能夠彼此連接以為了覆蓋電容陣列230之側部230S的氧化層270形成平滑的斜面，使用氧化層270能夠具有平滑的延伸。氧化層270這樣的平滑延伸，減少了局部應力的產生，進而避免了局部應力引起的意外短路。
第3圖根據本揭露之一實施方式繪示製造電容結構的方法300的流程圖。方法300包括流程310至流程345。第4A圖至第4H圖分別繪示在第3圖繪示之方法300在不同流程下的剖面視圖。
應理解到，第4A圖至第4H圖僅僅是局部的剖面視圖。在本實施方式中，若從一俯視圖來看，絕緣管235在俯視圖中是排列成具有多個行與列所形成的二維陣列。第4A圖至第4H圖只是二維陣列中一行的局部剖面視圖。換言之，絕緣管235之間存在間隔。
請參照第3圖與第4A圖。在流程310中，提供具有容器結構的基板210。容器結構位於基板210上，並具有形成其內部的多個絕緣管235，絕緣管235是用於形成多個柱電容232。如第4A圖所示，基板210上的容器結構包括從下到上依序堆疊的絕緣材料247M、支撐材料246M、絕緣材料244M、支撐材料243M、絕緣材料241M與支撐材料240M。支撐材料240M、支撐材料243M與支撐材料246M支撐容器結構的多個絕緣管235。基板210包括氮化物膜249，氮化物膜249用以絕緣裸露的接點220。多個絕緣管235形成於容器結構內並沿垂直於第二方向D2的第一方向D1延伸，其中第一方向D1為基板210的頂表面延伸的方向。
在本實施方式中，支撐材料240M、支撐材料243M與支撐材料246M是氮化物，絕緣材料241M、絕緣材料244M與絕緣材料247M是氧化物。如第4A圖所示，於容器結構上進一步形成氮化層284、兩層氧化層282與氧化層283。下面的硬掩模280與底層281形成於氧化層282上，以用於進行蝕刻。
請參照第3圖與第4B圖。在流程315，蝕刻支撐材料240M，以形成連接多個絕緣管235的支撐層240。支撐層240是位在多個絕緣管235的頂部，並且從絕緣管235群的側部凸出。
在流程315中，通過蝕刻工藝去除硬掩模(hard mask)280與底層(underlayer)281。硬掩模280部分地保護氧化層283和氮化層284。硬掩模280下方的容器結構被大致保留。然而，如第4B圖所示，在一些實施方式中，仍然可以去除硬掩模280下方氧化層283和氮化層284的一些部分。
請參照第3圖與第4C圖。在流程320，非等向性(anisotropically)蝕刻絕緣材料241M，以形成從支撐層240凸出的絕緣層241。氧化層283和大量絕緣材料241m被去除。通過非等向性蝕刻工藝，由絕緣材料241M形成的絕緣層241可以具有從支撐層240的邊緣到支撐材料243M之頂部的斜面。
請參照第3圖與第4D圖。在流程325中，沿著凸出絕緣層241蝕刻支撐材料243M，以形成在第二方向D2上從支撐層240凸出的支撐層243。支撐層243連接多個絕緣管235。絕緣層241的斜面保護預留的支撐層243。如第4D圖所示，在一些實施方式中，第一支撐層240的一部分可以被去除。然而，第一支撐層240仍然具有從邊緣絕緣管235的側面凸出的部分。
請參照第3圖與第4E圖。類似於流程320，在流程330中，非等向性地蝕刻絕緣材料244M，以形成從支撐層243凸出的絕緣層244。一些絕緣層241可以進一步被去除。所形成的絕緣層244具有從支撐層243的邊緣到支撐材料246M之頂部的斜面。
請參照第3圖與第4F圖。類似於流程325，在流程335中，沿著凸出絕緣層244蝕刻支撐材料246M，以形成在第二方向D2上從支撐層246進一步凸出的支撐層246。氮化層284被去除，並且部分的絕緣層244也可以被去除。
請參照第3圖與第4G圖。在流程340中，移除所有殘留的絕緣層241、244與絕緣材料247M，以暴露基板210。如第4G圖所示，支撐層240與支撐層243之間具有長度差為額外長度L12，支撐層243和246之間具有長度差為額外長度L23。換言之，支撐層243凸出支撐層240，而支撐層246進一步凸出支撐層243。支撐層240、支撐層243與支撐層246呈梯形排列，並且支撐層240、支撐層243與支撐層246的邊緣沿第三方向D3佈置。第一方向D1與第三方向D3之間夾角度ɵ。
請參照第3圖與第4H圖。在流程345中，在多個絕緣管235中分別填充導電材料237以形成多個柱電容232，並且沿著剩餘的支撐層240、支撐層243與支撐層246從多個柱電容232的頂部到基板210覆蓋氧化層270。換句話說，多個柱電容232形成電容陣列230，氧化層270覆蓋電容陣列230的頂部230T和側部230S。
在本實施方式中，在填充導電材料237以形成多個柱電容232之後，多個柱電容232形成電容陣列230，並且依序形成氮化鈦層250、多晶矽層255、鎢層260與氧化層270覆蓋電容陣列230。多晶矽層255與氮化鈦層250是用來增強結構強度的導電材料。此外，氮化鈦層250、多晶矽層255與氧化層270是沿著支撐層240、支撐層243與支撐層246形成的。因此，氧化層270是沿著第三方向D3延伸，第三方向D3相對於柱電容232延伸的第一方向D1夾角度ɵ。如前所述，氧化層270具有平滑的斜面覆蓋電容陣列230的側部230S，從而可以減少局部應力。
通過流程310至流程345，提供了如第4H圖中所繪示的電容結構200。在本實施方式中，電容結構200為對稱梯形。在第二方向D2上，支撐層243的長度大於支撐層240的長度，支撐層246的長度大於支撐層243的長度。氧化層270從電容陣列230的頂部230T沿著支撐層240、支撐層243與支撐層246(例如沿著第三方向D3)平滑地延伸至基板210。
在第4H圖中，進一步形成覆蓋氧化層270的氧化材料276。氧化材料276是用於絕緣電容陣列230的絕緣材料。由於氧化層270具有平滑的斜面，覆蓋氧化層270之氧化材料276的內部的局部應力也減小。
第5圖繪示電容結構200連接導線290與導線295的另一剖面視圖。第5圖為電容結構200的另一剖面視圖，電容結構200進一步連接導線290。此外，第5圖為第2圖的局部剖面視圖。多個電晶體形成於基板210內，並且基板210的頂表面具有多個外露的接點220。每一個外露的接點220連接電容陣列230中對應的一個柱電容232。
在第5圖中，氧化材料273進一步形成於氧化材料276上。氧化材料273與氧化材料276均覆蓋氧化層270，以絕緣電容陣列230和暴露的接點225。導線290從氧化材料273的頂側穿過氧化層270與氧化材料276延伸至導電鎢層260。導線295從氧化材料273的頂側穿過氧化材料276和氮化物膜249延伸至暴露的接點225。由於氧化材料276內的局部應力減少，在導線295之間不會出現非預期的短路。
如第5圖所示，氧化材料273的頂側被平坦化。在本實施方式中，氧化材料273的頂側係通過化學機械平坦化工藝來平坦化。
綜上所述，本揭露提供一種電容結構及其製造方法。電容結構包括由多個柱電容形成的電容陣列，氧化層覆蓋電容陣列。氧化層可以沿著連接多個柱電容的支撐層形成，其中支撐層呈梯形排列。形成的氧化層可以平滑延伸，從而能夠降低總應力。因此，可以避免由應力壓力引起的非預期短路。
雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何本領域具通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100:電容結構 110:基板 120,125:接點 130:電容陣列 130T:頂部 130S:側部 132:柱電容 135:絕緣管 137:導電材料 140,143:支撐層 149:氮化物膜 150:氮化鈦層 155:多晶矽層 160:鎢層 170:氧化層 173,176:氧化材料 190,195:導線 200:電容結構 210:基板 220,225:接點 230:電容陣列 230T:頂部 230S:側部 232:柱電容 235:絕緣管 237:導電材料 240,243,246:支撐層 240M,243M,246M:支撐材料 241,244:絕緣層 241M,244M,247M:絕緣材料 249:氮化物膜 250:氮化鈦層 255:多晶矽層 260:鎢層 270:氧化層 273,276:氧化材料 280:硬掩模 281:底層 282,283:氧化層 284:氮化層 290,295:導線 300:方法 310~345:流程 D1,D2,D3:方向 L12,L23:額外長度 ɵ:角度
以下圖式公開了本揭露的一個或多個實施方式，並且與說明書中的解釋一起用於解釋本揭露的原理。在可能的情況下，在整個圖式中，將使用相同的圖式標記來指代實施例中的相同或相似的元件。這些圖式包括： 第1圖根據本揭露之一實施方式繪示電容結構的局部剖面視圖； 第2圖根據本揭露之一實施方式繪示電容結構的局部剖面視圖； 第3圖根據本揭露之一實施方式繪示製造電容結構的方法 的流程圖； 第4A圖至第4H圖分別繪示在第3圖繪示之方法的不同流程下的剖面視圖；以及 第5圖繪示電容結構連接導線的另一剖面視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:電容結構
210:基板
220,225:接點
230:電容陣列
230T:頂部
230S:側部
232:柱電容
235:絕緣管
237:導電材料
240,243,246:支撐層
249:氮化物膜
250:氮化鈦層
255:多晶矽層
260:鎢層
270:氧化層
273,276:氧化材料
290,295:導線
D1,D2,D3:方向
L12,L23:額外長度
θ:角度

Claims (14)

  1. 一種電容結構，包括：一基板；複數個柱電容，位於該基板的一頂表面並形成一電容陣列，其中該些柱電容沿一第一方向延伸，該基板的該頂表面沿一第二方向延伸，該第一方向垂直於該第二方向；一氧化層，覆蓋該電容陣列的一頂部與一側部，其中該氧化層從該電容陣列的該頂部沿一第三方向延伸至該基板，並且該第一方向與該第三方向之間夾一角度；以及一第一支撐層以及一第二支撐層，其中該第一支撐層與該第二支撐層連接該些柱電容的側部並為該氧化層覆蓋，每一該第一支撐層與該第二支撐層在該第二方向上從該電容陣列的該側部凸出，該第一支撐層位於該第二支撐層與該基板的該頂表面之間，並且該第一支撐層在該第二方向上相對該第二支撐層具有一額外長度，使得該第一支撐層的一長度大於該第二支撐層的一長度，並且該氧化層沿該第三方向延伸。
  2. 如請求項1所述之電容結構，其中該第二支撐層位於該電容陣列的該頂部。
  3. 如請求項1所述之電容結構，其中每一該柱電容包括充滿導電材料的一絕緣管。
  4. 如請求項3所述之電容結構，其中該些柱電容的該導電材料是覆蓋並連接該些絕緣管的薄膜。
  5. 如請求項4所述之電容結構，進一步包括複數個第三支撐層，該些第三支撐層連接該些絕緣管的側部，其中該些薄膜進一步覆蓋該些第三支撐層。
  6. 如請求項1所述之電容結構，其中複數個電晶體形成在該基板內，每一該電晶體具有從該基板的該頂表面裸露的一接點，並且每一該柱電容連接該些電晶體中相應的一個的該接點。
  7. 如請求項1所述之電容結構，進一步包括：一導電層，位於該電容陣列與該氧化層之間，並電性連接至該些柱電容。
  8. 如請求項7所述之電容結構，進一步包括：一第三絕緣材料，覆蓋該氧化層與該電容陣列；以及一導線，沿該第一方向穿過該第三絕緣材料延伸至該導電層。
  9. 一種製造電容結構的方法，包括：提供一基板與形成於該基板上的一容器結構，其中該容器結構包括自下而上依次堆疊的一第一絕緣材料、一第一 支撐材料、一第二絕緣材料與一第二支撐材料，複數個絕緣管形成於該容器結構內並沿一第一方向延伸，該第一方向垂直於該基板延伸的一第二方向；蝕刻該第二支撐材料以形成連接該些絕緣管的一第二支撐層；非等向性蝕刻該第二絕緣材料以形成沿該第二方向凸出於該第二支撐層的一第二絕緣層；沿著該第二絕緣層蝕刻該第一支撐材料以形成一第一支撐層，該第一支撐層沿該第二方向凸出於該第二支撐層並連接該些絕緣管；移除該第二絕緣層與該第一絕緣材料以暴露該基板；以及在該些絕緣管中填充導電材料以形成複數個柱電容以形成一電容陣列，並且從該電容陣列的一頂部到該基板覆蓋一氧化層，其中該氧化層沿該第一支撐層和該第二支撐層形成，使得該氧化層沿著一第三方向延伸，該第三方向相對該第一方向夾一角度。
  10. 如請求項9所述之方法，其中複數個電晶體形成於該基板內並具有複數個從該基板之一頂表面裸露的複數個接點，並且裸露的每一個該接點連接至該些柱電容中對應的一個。
  11. 如請求項9所述之方法，進一步包括： 在該氧化層形成之前，形成電性連接至該電容陣列的一導電層，並且該氧化層進一步覆蓋該導電層。
  12. 如請求項11所述之方法，進一步包括：形成覆蓋該氧化層的一第三絕緣材料。
  13. 如請求項12所述之方法，進一步包括：通過一化學機械平坦化工藝來平坦化該第三絕緣材料的一頂側。
  14. 如請求項12所述之方法，進一步包括：形成從該第三絕緣材料的一頂側穿過該氧化層延伸至該導電層的一導線。
TW110128206A 2020-08-18 2021-07-30 電容結構及其製造方法 TWI793691B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/995,843 2020-08-18
US16/995,843 US11404533B2 (en) 2020-08-18 2020-08-18 Capacitance structure and manufacturing method thereof

Publications (2)

Publication Number Publication Date
TW202209689A TW202209689A (zh) 2022-03-01
TWI793691B true TWI793691B (zh) 2023-02-21

Family

ID=80269847

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110128206A TWI793691B (zh) 2020-08-18 2021-07-30 電容結構及其製造方法

Country Status (3)

Country Link
US (2) US11404533B2 (zh)
CN (1) CN114078809A (zh)
TW (1) TWI793691B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201842649A (zh) * 2017-01-06 2018-12-01 美商美光科技公司 集成記憶體、集成總成及形成記憶體陣列之方法
US20190067412A1 (en) * 2017-08-29 2019-02-28 Paolo Tessariol Capacitors having vertical contacts extending through conductive tiers

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898982A (en) * 1997-05-30 1999-05-04 Luminous Intent, Inc. Thin film capacitors
KR100475272B1 (ko) * 2002-06-29 2005-03-10 주식회사 하이닉스반도체 반도체소자 제조방법
US8424177B2 (en) * 2006-10-04 2013-04-23 Stmicroelectronics (Crolles 2) Sas MIM capacitor with enhanced capacitance
WO2018198330A1 (ja) * 2017-04-28 2018-11-01 ゼンテルジャパン株式会社 キャパシタ装置とその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201842649A (zh) * 2017-01-06 2018-12-01 美商美光科技公司 集成記憶體、集成總成及形成記憶體陣列之方法
US20190067412A1 (en) * 2017-08-29 2019-02-28 Paolo Tessariol Capacitors having vertical contacts extending through conductive tiers

Also Published As

Publication number Publication date
US11404533B2 (en) 2022-08-02
US11588011B2 (en) 2023-02-21
CN114078809A (zh) 2022-02-22
US20220059648A1 (en) 2022-02-24
TW202209689A (zh) 2022-03-01
US20220320266A1 (en) 2022-10-06

Similar Documents

Publication Publication Date Title
US8507980B2 (en) Semiconductor devices having bit line interconnections with increased width and reduced distance from corresponding bit line contacts and methods of fabricating such devices
US8274112B2 (en) Semiconductor memory device having pillar structures
JP4794118B2 (ja) 半導体メモリ素子及びその製造方法
US9613967B1 (en) Memory device and method of fabricating the same
KR20080062033A (ko) 나선형 인덕터
TW202025462A (zh) 一種具有接面的三維半導體記憶體元件及其製造方法
US20210335801A1 (en) Memory device and method of manufacturing the same
JP2020181977A (ja) ダイナミックランダムアクセスメモリデバイスおよびその製造方法
CN112466880A (zh) 三维存储器及其制备方法
TW201322255A (zh) 動態隨機存取記憶體結構及其製作方法
TWI793691B (zh) 電容結構及其製造方法
US7465631B2 (en) Method of fabricating a non-volatile memory device
TWI483385B (zh) 半導體結構製造方法及製成之結構
US20210398984A1 (en) Method for forming memory and memory
JP2018160532A (ja) 半導体記憶装置及びその製造方法
JP2013008768A (ja) 半導体装置及びその製造方法
TWI626732B (zh) 具隔離擬置圖案之三維半導體元件
JP3987703B2 (ja) 容量素子及びその製造方法
TWI730769B (zh) 半導體元件的製造方法
WO2023151133A1 (zh) 存储单元结构、存储阵列结构、半导体结构及其制备方法
US20230262964A1 (en) Memory cell structure, memory array structure, semiconductor structure and manufacturing method thereof
TWI701815B (zh) 記憶體裝置
US20230290813A1 (en) Capacitor including lateral plates and method for forming a capacitor
WO2021258560A1 (zh) 存储器的形成方法及存储器
JP3288371B2 (ja) ランダム・アクセス・メモリまたは電子装置及び、その製造方法