TWI784208B - 相變化隨機存取記憶體元件及其形成方法 - Google Patents

相變化隨機存取記憶體元件及其形成方法 Download PDF

Info

Publication number
TWI784208B
TWI784208B TW108140315A TW108140315A TWI784208B TW I784208 B TWI784208 B TW I784208B TW 108140315 A TW108140315 A TW 108140315A TW 108140315 A TW108140315 A TW 108140315A TW I784208 B TWI784208 B TW I784208B
Authority
TW
Taiwan
Prior art keywords
layer
phase change
pce
forming
protective coating
Prior art date
Application number
TW108140315A
Other languages
English (en)
Other versions
TW202018820A (zh
Inventor
林毓超
涂元添
余紹銘
李東穎
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202018820A publication Critical patent/TW202018820A/zh
Application granted granted Critical
Publication of TWI784208B publication Critical patent/TWI784208B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Holo Graphy (AREA)

Abstract

一種形成相變化隨機存取記憶體(PCRAM)元件的方法包括：在底部電極上形成相變化元件並且在該相變化元件上形成頂部電極；在該相變化元件周圍形成保護層；以及在形成該保護層之後，在該保護層周圍形成含氮側壁間隔物層。

Description

相變化隨機存取記憶體元件及其形成方 法
本申請係關於相變化隨機存取記憶體。
快閃記憶體是一種廣泛使用的非揮發性記憶體。然而，快閃記憶體卻預期會遇到尺寸微縮的困難。因此，正在探索替代類型的非揮發性記憶體。在該等替代類型的非揮發性記憶體中有相變化記憶體(phase change memory；PCM)。PCM是一種非揮發性記憶體，在該非揮發性記憶體中採用相變化元件的相位來表示資料的狀態。PCM具有快速讀寫時間、非破壞性讀取和高可微縮性等好處。
在一些實施例中，一種相變化隨機存取記憶體元件的形成方法，包括：在底部電極上形成相變化元件以及在該相變化元件上形成頂部電極；在該相變化元件周圍形成保護層，其中該保護層係由二元碳-氫化合物所組成，該保 護層接觸該相變化元件；以及在形成該保護層之後，在該保護層周圍形成含氮側壁間隔物層。
在一些實施例中，一種相變化隨機存取記憶體元件的形成方法，包括：在一底部電極上形成一相變化材料層以及在該相變化材料層上形成一頂部電極；在一電漿腔室中蝕刻該相變化材料層以形成一相變化元件；在該電漿腔室中執行一沉積製程以在該相變化元件的一外側壁上沉積一保護塗層，其中該沉積製程不使用含氮前驅物，且該保護塗層包含二元碳-氫化合物；以及在進行該沉積製程之後，在該保護塗層上形成一第一側壁間隔物層。
在一些實施例中，一種相變化隨機存取記憶體元件包括一記憶體單元、一保護塗層、以及一第一側壁間隔物。記憶體單元位於一金屬間介電質(IMD)層上，並且包括一底部電極、一頂部電極和位於該頂部電極和該底部電極之間的一相變化元件。保護塗層在該相變化元件的一外側壁上。第一側壁間隔物在該保護塗層的一外側壁上，其中該第一側壁間隔物具有比該保護塗層更大的氮原子濃度。
100a:記憶體元件
100b:記憶體元件
102:基板
104:電晶體
106:底部內連接中介窗
108:底部導電線
110:IMD層
112:介電層
114:底部電極
116:PCM單元
120:PCE
120':PCE
120s:外側壁
120s':側壁
122:頂部電極
122':頂部電極
122s:外側壁
122s':側壁
124:硬遮罩
124':硬遮罩
124s:外側壁
124s':側壁
125:保護塗層
126:第一側壁間隔物
128:第二側壁間隔物
130:IMD層
132:導電中介窗
134:上部導電線
202:閘電極
204:閘極介電質
206:電晶體側壁間隔物
208:源極/汲極區
300:積體電路
304:內連接結構
306:基板
308:淺溝槽隔離(STI)區
312:存取電晶體
320:存取閘極介電質
322:存取側壁間隔物
324:源極/汲極區
402:相變化材料層
404:頂部電極層
406:硬遮罩層
408:有機遮罩層
408':有機遮罩
410:上覆光阻劑
412:保護塗層
414:側壁間隔物層
900:TCP反應器
910:處理腔室
911:氣體入口孔
920:含電漿區域
930:晶圓吸盤
940:晶圓
945:RF電源
950:微致動器
960:電源
965:扁平螺旋線圈
970:RF電源
980:介電板
991:x軸
992:y軸
993:z軸
A:散熱路徑
C:角度
CO:觸點
D:角度
E:角度
ESL1:蝕刻終止層
ESL2:蝕刻終止層
ESL3:蝕刻終止層
IMD1:IMD層
IMD2:IMD層
IMD3:IMD層
IMD4:IMD層
IMD5:IMD層
M:方法
M1:金屬化層
M2:金屬化層
M3:金屬化層
S11:方塊
S12:方塊
S13:方塊
S14:方塊
S15:方塊
S16:方塊
S17:方塊
S18:方塊
S19:方塊
S20:方塊
S21:方塊
V1:中介窗
V2:中介窗
V3:中介窗
WT1:寬度
WT2:寬度
WB1:寬度
當結合附圖閱讀時，從以下詳細描述可以最好地理解本揭露的各態樣。應注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了論述的清楚性，可以任意地增大或縮小各種特徵的尺寸。
第1圖圖示根據本揭示的記憶體元件的一些實施例的剖視圖。
第2圖圖示了根據本揭示的一些實施例的如第1圖中的剖切線所示的第1圖的記憶體元件的俯視圖。
第3圖圖示了根據本揭示的第1圖的記憶體元件的一些替代實施例的剖視圖。
第4圖圖示了根據本揭示的包括第1圖的記憶體元件的積體電路(IC)的一些實施例的剖視圖。
第5圖至第14圖圖示了根據本揭示的形成記憶體元件的方法的一些實施例的剖視圖。
第15A圖和第15B圖圖示了根據一些實施例的形成記憶體元件的方法。
第16圖圖示了根據本揭示的可用於製造記憶體元件的變壓器耦合電漿(TCP)反應器的一些實施例。
以下揭露內容提供了用於實施所提供標的的不同特徵的許多不同實施例或實例。以下描述了部件和佈置的特定實例以簡化本揭露內容。當然，該等僅僅是實例，而並且旨在為限制性的。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複參考數字 及/或字母。該重複是為了簡單和清楚的目的，並且本身並不表示所論述的各種實施例及/或配置之間的關係。
此外，在此可以使用空間相對術語，諸如「下方」、「以下」、「下部」、「上方」、「上部」等來簡化描述，以描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置/元件的不同取向。设备可以以其他方式取向(旋轉90度或在其他方向上)，並且可以類似地相應解釋在此使用的空間相對描述詞。
相變化記憶體(PCM)單元包括夾設在底部電極與頂部電極之間的相變化元件(phase change element；PCE)。在一些實施例中，PCE由硫屬玻璃(chalcogenide glass)製成。硫屬玻璃具有結晶態和非晶態，該結晶態和該非晶態具有截然不同的電阻值，使得PCE可以在結晶態與非晶態之間切換以對應於不同的資料狀態。更具體地，在一些PCM單元的操作過程中，可以將PCE加熱到比其熔點更高的溫度(例如，高於攝氏600度)，這樣的溫度會導致硫屬玻璃失去其結晶性。隨後可以將PCE快速冷卻或「淬火」以使PCE「冷凍」於非晶的高電阻狀態，該非晶高電阻狀態可以例如對應於「0」資料狀態。該操作可以稱為PCM單元的「重置(reset)」操作。另一方面，藉由將PCE加熱至較低溫度(例如，約攝氏100-150度)，其中該較低溫度高於PCE的結晶點但低於PCE的熔點，PCE將轉變為低電阻結晶狀態，該低 電阻結晶狀態可以例如對應於「1」狀態。該操作可以稱為PCM單元的「設置(set)」操作。
在製造該PCM單元的方法期間，在圖案化的PCM上形成基於氮化物(nitride-based)的間隔物層(例如，SiN層或SiON層)，接著將該基於氮化物的間隔物層圖案化成會留在PCE單元的側壁上的基於氮化物的側壁間隔物。本揭示的各態樣是啟發自使用電漿沉積製程來沉積基於氮化物的間隔物層，此反應性電漿將在沉積期間與PCE的最外側壁反應，從而導致PCE側壁上的損傷(例如，空隙)。本揭示的各態樣亦啟發自使用電漿蝕刻製程來圖案化基於氮化物的間隔物層，此蝕刻劑可攻擊PCE的受損側壁，繼而會加劇PCE側壁上的損傷(例如，擴大PCE側壁上的空隙)。
因此，在本揭示的一些實施例中，在形成基於氮化物的間隔物層之前，在PCE的外側壁上形成側壁保護塗層。使用對PCE呈化學惰性的電漿來沉積保護塗層。在本文中使用的術語「化學惰性的」是指在電漿與暴露於電漿的材料之間不產生化學反應。因此，該沉積製程不會引起與PCE的化學反應，因此防止PCE的側壁受損傷(例如，空隙)。此外，側壁保護塗層可以在基於氮化物的間隔物層沉積期間阻擋PCE的側壁與反應性電漿接觸及/或在間隔物圖案化製程期間阻擋PCE的側壁與蝕刻劑接觸。因此，可以減少PCE側壁的損傷。
參考第1圖，提供了根據一些實施例的記憶體元件100a的剖視圖。參考第2圖，提供了根據一些實施例的如 第1圖中所示的剖視線所示的第1圖的記憶體元件100a的俯視圖。
記憶體元件100a包括相變化記憶體(PCM)單元116。PCM單元116包括底部電極114、頂部電極122，以及在底部電極114與頂部電極122之間的相變化元件(PCE)120。底部電極114設置在介電層112內。PCE 120覆蓋底部電極114。頂部電極122覆蓋PCE 120。記憶體元件100a亦包括硬遮罩124、保護塗層(可互換地稱為保護層)125、第一側壁間隔物126和第二側壁間隔物128。硬遮罩124覆蓋頂部電極122。保護塗層125直接接觸PCE 120的外側壁120s、頂部電極122的外側壁122s，以及硬遮罩124的外側壁124s，但是與底部電極114分離。第一側壁間隔物126直接接觸保護塗層125的外側壁。第二側壁間隔物128具有：第一部分，該第一部分直接接觸第一側壁間隔物126的外側壁並且從硬遮罩124的上表面連續延伸到介電層112的上表面；以及第二部分，該第二部分沿著介電層112的頂表面在遠離底電極114的方向上從第一部分的底部延伸。在一些實施例中，保護塗層125由不同於第一側壁間隔物126和第二側壁間隔物128的材料構成。在一些實施例中，第一側壁間隔物126由與第二側壁間隔物128不同的材料構成。
PCM單元116設置在基板102上，金屬間介電(inter-metal dielectric；IMD)層110設置在基板102上。覆蓋底部內連接中介窗(via)106的底部導電線108將PCM單元116電耦合到電晶體104。在一些實施例中，底部導電 線108和底部內連接中介窗106將PCM單元116電耦合到下面的金屬層和/或電氣部件，諸如電阻器、電容器和/或二極體。另一個IMD層130設置在PCM單元116上。導電中介窗132設置在頂部電極122上方，並且將頂部電極122連接到包括上部導電線134的上部金屬層。導電中介窗132和上部導電線134位於IMD層130內，並且可以例如將頂部電極122電耦合到位元線(未圖示)。
在一些實施例中，在PCM單元116的操作期間，PCM單元116根據從上部導電線134施加到底部導電線108的電壓而在各狀態之間變化。PCM單元116可以例如處於低電阻狀態，在該低電阻狀態下PCE 120處於結晶相。將PCE 120改變為結晶相(亦即，設定操作)可以例如藉由使用通過PCE 120的電流產生的焦耳熱將PCE 120加熱到相對較低的溫度(例如，高於PCE 120的結晶點但低於PCE 120的熔點)來執行。在設定操作中流過PCE 120的電流被稱為設定電流Iset。另一方面，PCM單元116可以例如處於高電阻狀態，在該高電阻狀態下PCE 120處於非晶相。將PCE 120改變為非晶相(亦即，重置操作)可以例如藉由使用通過PCE 120的另一電流產生的焦耳熱將PCE 120加熱到相對較高的溫度(例如，高於PCE 120的熔點)來執行。在重置操作中流過PCE 120的電流被稱為重置電流Ireset。
在一些實施例中，PCE 120的外側壁120s不存在任何空隙。在一些實施例中，PCE 120是從頂部電極122的下表面延伸到介電層112的上表面和底部電極114的上表 面的連續層。PCE 120的外側壁120s可以基本上與頂部電極122的外側壁122s和硬遮罩124的外側壁124s對準。保護塗層125被配置和/或形成以防止PCE 120與用於形成第一側壁間隔物126的電漿反應。因此，第一側壁間隔物126的形成不會在PCE 120的外側壁120s上導致可觀察到的損傷(例如，不會導致PCE 120的外側壁120s上產生空隙)。在一些實施例中，保護塗層125亦被用以抑制從PCE 120到周圍環境和/或從IMD層130到PCE 120的排氣(outgassing)，因為PCE 120的外側壁120s與IMD層130由三層(例如，層125、126和128)而不是雙層(例如，沒有塗層125的雙間隔物層126和128)分開。因此，可以減少由PCE 120的材料的排氣產生的有毒氣體，並且亦可以減少由來自IMD層130的氧化物材料的排氣導致的不期望的對PCE 120的氧化。
第2圖的頂部視圖對應於沿著第1圖中所示的剖視線使用成像工具(例如，SEM、TEM等)獲得的圖像。在一些實施例中，若當從上方觀察時，PCM單元116是圓形/橢圓形的，則當從上方觀察時保護塗層125是單個連續環狀(亦即，環形)塗層(參見例如第2圖)，因此當以剖視圖描繪時，該單個連續環狀塗層自然會在PCE 120的相對側壁上。另外，若當從上方觀察PCM單元116是圓形或橢圓形的，則與包括PCM單元116的層的剖視圖相關聯的任何長度和/或寬度分別對應於圓的直徑或在橢圓的主軸上的兩個頂點之間的長度。
在一些實施例中，PCE 120包含硫族化物材料，該硫族化物材料是包含VI族元素與IV族和/或V族元素的組合的合金。PCM層118可包含例如Ge2Sb2Te5(GST)、ScSbTe、GeTe、InSb、Sb2Te3、Sb70Te30、GaSb、InSbTe、GaSeTe、SnSbTe4、InSbGe、AgInSbTe、Te81Ge15Sb2S2、GeSbTe、SnSbTe、GeSbSe、GeSbTe等。
在一些實施例中，保護塗層125是基於碳的材料或基於碳氫的材料。此外，保護塗層125是不含氮的，因此可以在不使用含氮前驅物的情況下形成保護塗層125，從而防止在保護塗層125形成期間與PCE 120發生化學反應，如下所述。此外，保護塗層125是二元碳-氫化合物，其與三元碳-氫化合物相比，提供更高的與基於氮化物的間隔物126的黏附性。例如，保護塗層125可以是CHx二元化合物，其中x在2與4之間。在一些實施例中，保護塗層125的厚度可以在約10埃至約20埃的範圍內。若保護塗層125的厚度大於約20埃，則它可能遭受膜與膜的黏附問題(例如，保護塗層125與基於氮化物的間隔物126之間的黏附性會降低)，並且亦可能具有不令人滿意的表面粗糙度。若保護塗層125的厚度小於約10埃，則對PCE 120的側壁保護可能不令人滿意。
在一些實施例中，第一側壁間隔物126是不含氧的，由此防止由含氧材料的排氣(或脫氣)引起的PCE 120的不期望的氧化。例如，第一側壁間隔物126可以是或包含氮化矽(SiN或Si3N4)、碳化矽(SiC)，或以低溫(小於約攝 氏250度)形成的其他合適的不含氧介電材料。在一些實施例中，第二側壁間隔物128可以例如是或包含SiC、碳氧化矽(SiOC)等，或其組合。
在一些實施例中，頂部電極122可以例如是或包含銅(Cu)、鋁銅合金(AlCu)、氮化鈦(TiN)、氮化鉭(TaN)、鈦鎢合金(TiW)、氮化鈦鎢(TiWN)、氮化鈦鉭(TITAN)、鎢(W)等，或其組合。在一些實施例中，底部電極114可以例如是或者包含Cu、TiN、TiW、TiWN、TiTaN、TaN、W等，或其組合。在一些實施例中，硬遮罩124可以例如是或包含矽、氧化矽(SiO2)、氧氮化矽(SiON)，氮化矽(SiN)、矽摻雜碳、碳等，或其組合。
在一些實施例中，導電中介窗132和上部導電線134可以例如分別是或包含Cu、AlCu、Al、TiN、TaN等，或其組合。在一些實施例中，介電層112可以是例如或包含SiN、SiC、SiON、SiOC等。在一些實施例中，IMD層130可以是例如或包含四乙基原矽酸鹽(TEOS)(例如，電漿增強TEOS、低粒子TEOS等)、極低介電常數介電質等。
在一些實施例中，PCE 120具有梯形樣形狀，其中PCE 120的頂表面比PCE 120的底表面窄。更詳細地，PCE 120的寬度隨著距底部電極114的距離的增加而減小。以此方式，PCE 120的頂表面的寬度WT1小於PCE 120的底表面的寬度WB1。PCE 120的頂表面和底表面可以由成角度的外側壁120s連接。另外，頂部電極122和硬遮罩124可以呈現類似的梯形樣形狀。
梯形樣的PCE 120可以減少熱耗散路徑，由此增大PCE 120中的熱約束。熱耗散路徑是指底部電極114與PCE 120的外側壁120s之間的距離。許多熱耗散路徑中的一個熱耗散路徑的實例由箭頭A圖示。藉由減少熱耗散路徑和增大PCE 120中的熱約束，PCRAM元件100a的重置電流Ireset和/或設定電流Iset下降。
在一些實施例中，PCE 120的底表面以角度C與PCE 120的外側壁120s交接。為了達到足夠的熱約束以降低PCRAM元件100a的重置電流Ireset和/或設定電流設定電流Iset，角度C可為銳角。例如，在一些實施例中，為了實現足夠的熱約束以降低PCRAM元件100a的重置電流Ireset和/或設定電流Iset，角度C可以在約45度至約85度之間的範圍內。
由於梯形樣形狀的天性，PCE 120的底表面的寬度WB1大於PCE 120的頂表面的寬度WT1。類似地，PCE 120的頂表面的寬度WT1大於頂部電極122的頂表面的寬度，並且頂部電極122的頂表面的寬度大於硬遮罩124的頂表面的寬度。在一些實施例中，PCE 120的底表面的寬度WB1、PCE 120的頂表面的寬度WT1和頂部電極122的頂表面的寬度在從約20奈米到約300奈米的範圍內。
電晶體104包括閘電極202、閘極介電質204、電晶體側壁間隔物206，以及源極/汲極區208。底部內連接中介窗106電耦合到電晶體104的源極/汲極區208。源極/汲極區208設置在閘電極202的任一側的基板102內。此 外，源極/汲極區208被摻雜以具有第一導電類型，該第一導電類型與基板102中和閘極介電質204下方的通道區的第二導電類型相反。閘電極202可以是例如摻雜的多晶矽或金屬，諸如TaN、TiN、鎢，或其組合。閘極介電質204可以是例如氧化物(例如，二氧化矽)，或高介電常數(high-k)介電材料。電晶體側壁間隔物206可以例如由氮化矽(例如，SiN或Si3N4)製成。
參照第3圖，提供了第1圖的記憶體元件100b的一些替代實施例的剖視圖，其中PCE 120'在剖視圖中具有矩形形狀。換言之，PCE 120'的寬度隨著距底部電極114的距離增加而保持實質上恆定。以此方式，PCE 120'的頂表面的寬度WT2實質上等於PCE 120'的底表面的寬度WB2。PCE 120'的頂表面和底表面可以由實質上豎直的外側壁120s'連接。另外，在剖視圖中，頂部電極122'和硬遮罩124'可以表現出類似的矩形形狀並且分別具有實質上豎直的側壁122s'和124s'。
第4圖圖示了積體電路300的一些實施例的剖視圖，該積體電路300包括設置在積體電路300的內連接結構304中的記憶體單元116。在一些實施例中，圖示並描述了與第1圖的PCM單元116相同的記憶體單元116。
積體電路300包括基板306。基板306可以是例如塊材(bulk)基板(例如，塊材矽基板)或絕緣體上矽(SOI)基板。圖示的實施例描繪了一個或多個淺溝槽隔離(STI)區 308，該一個或多個淺溝槽隔離(STI)區308可以包括基板306內的介電質填充溝槽。
存取電晶體312設置在多個STI區308之間。存取電晶體312包括存取閘電極316、存取閘極介電質320、存取側壁間隔物322，以及源極/汲極區324。源極/汲極區324設置在存取閘電極316與STI區308之間的基板306內，並且被摻雜以具有第一導電類型，該第一導電類型與閘極介電質320下方的通道區的第二導電類型相反。存取閘電極316可以是例如摻雜的多晶矽或金屬，諸如鋁、銅或其組合。存取閘極介電質320可以是例如氧化物(例如，二氧化矽)，或高介電常數介電材料。例如，存取側壁間隔物322可以由例如氮化矽(例如，SiN或Si3N4)製成。在一些實施例中，存取電晶體312可以例如電耦合到字元線(word line；WL)，使得可以將適當的WL電壓施加到存取閘電極316。
內連接結構304佈置在基板306上並且將元件(例如，電晶體312)彼此耦合。內連接結構304包括複數個IMD層IMD1、IMD2、IMD3、IMD4和IMD5和複數個金屬化層M1、M2、M3、M4和M5，該複數個IMD層和該複數個金屬化層以交替方式彼此層疊。IMD層IMD1-IMD5可以由例如低介電常數(low-k)介電質(諸如未摻雜的矽酸鹽玻璃)或氧化物(諸如二氧化矽)或極低介電常數(extreme low-k)介電層製成。金屬化層M1-M5各自包括金屬線或導線，該等金屬線或導線在相應的IMD層IMD1-IMD5中的溝 槽內形成，並且可以由一種或多種金屬(諸如TiN、TaN、銅、鋁、鎢等，或其組合)製成。接觸CO從底部金屬化層M1延伸到源極/汲極區324和/或閘電極316；中介窗V1在金屬化層M1和M2之間延伸；中介窗V2在金屬化層M2和M3之間延伸；中介窗V3在金屬化層M3和M4之間延伸；並且中介窗V4在金屬化層M5與PCM單元116的頂部電極122之間延伸。中介窗V1-V3延伸穿過蝕刻終止層ESL1、ESL2和ESL3。中介窗V4延伸穿過第二側壁間隔物128和硬遮罩124。蝕刻終止層ESL1-ESL3可以由例如SiC或SiN製成。觸點CO和中介窗V1-V4可以由一種或多種金屬(諸如TiN、TaN、銅、鋁、鎢等，或其組合)製成。
被用以儲存資料狀態的記憶體單元116佈置在金屬層M4和M5之間的內連接結構304內。例如，記憶體單元116的底部電極114從金屬層M4的頂表面延伸到PCE 120，並且中介窗V4從頂部電極122的頂表面穿過硬遮罩124、第二側壁間隔物128和IMD層IMD5延伸到金屬層M5。記憶體單元116經由金屬層M5連接到位元線(BL)，經由金屬層M2連接到源極線(SL)，並且經由閘電極316連接到字元線(WL)，其中字元線WL可以形成在金屬層M3中。
第5圖至第14圖圖示了根據本揭示的形成記憶體元件的方法的一些實施例的剖視圖。儘管第5圖至第14圖中參照方法圖示了剖視圖，但是應當理解，第5圖至第14圖中所示的結構不限於該方法，而是可以與該方法分開地單獨存在。儘管第5圖至第14圖被描述為一系列動作，但是應當 理解，該等動作不是限制性的，在其他實施例中該等動作的順序可以改變，並且所揭示的方法亦適用於其他結構。在其他實施例中，可以全部或部分地省略所圖示和/或描述的一些動作。
如第5圖的剖視圖所示，初始結構包括：底部導線108，該底部導線108在IMD層110內；介電層112，該介電層112在底部導線108和IMD層110上；底部電極114，該底部電極114在覆蓋底部導線108的介電層112內；相變化材料層402，該相變化材料層402在介電層112和底部電極114上；頂部電極層404，該頂部電極層404在相變化材料層402上；以及硬遮罩層406，該硬遮罩層406在頂部電極層404上。在一些實施例中，相變化材料層402可以例如是或包含諸如GST等相變化材料。
底部導線108的形成包括使用合適的蝕刻技術在IMD層110中形成溝槽，將一個或多個金屬層沉積到IMD層110中的該溝槽內，以及去除IMD層110中的該溝槽外的一個或多個金屬層的過量材料。可使用合適的沉積技術(例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺射等)來形成相變化材料層402、頂部電極層404和硬遮罩層406。
如第6圖的剖視圖所示，有機遮罩層408和上覆光阻劑410沉積在硬遮罩層406上。在一些實施例中，使用旋塗製程、沉積製程等來沉積光阻劑410和有機遮罩層408。有機遮罩層408可以是底部抗反射塗層(bottom anti-reflective coating；BARC)、抗反射塗層 (anti-reflective coating；ARC)，底部光阻劑塗層等。光阻劑410包含光敏材料。使用光微影法，將光阻劑410圖案化以覆蓋硬遮罩層406和頂部電極層404的部分。在圖案化之後，光阻劑410位在底部電極114的正上方，如第6圖的剖視圖所示。在一些實施例中，光阻劑410被圖案化為比底部電極114更寬。
如第7圖的剖視圖所示，根據光阻劑410在有機遮罩層(第6圖的408)、硬遮罩層(第6圖的406)和頂部電極層(第6圖的404)上進行包括三個步驟的蝕刻製程，以分別形成圖案化的有機遮罩408'，接著是圖案化的硬遮罩124，接著是圖案化的頂部電極122。蝕刻製程在處理腔室內執行，並且可以使用電漿蝕刻劑。在一些實施例中，電漿蝕刻劑可以藉由TCP源而形成為變壓器耦合電漿(TCP)。在其他實施例中，電漿蝕刻劑可以形成為電容耦合電漿(CCP)、電感耦合電漿(ICP)等。
蝕刻製程中的第一步驟的目標是有機遮罩層(第6圖的408)，以根據光阻劑410形成圖案化的有機遮罩408'。在一些實施例中，蝕刻製程的第一步驟在處理腔室內在約1毫托與約100毫托之間的範圍內的壓力下進行。在一些實施例中，蝕刻製程的第一步驟可以在約200瓦特與約800瓦特之間的範圍內的功率下使用由TCP源形成的電漿蝕刻劑。在一些實施例中，將偏置電壓施加到晶圓吸盤上，該晶圓吸盤用以保持第6圖中所示的結構。在一些實施例中，在蝕刻製程的第一步驟中使用的偏壓(bias voltage)在 約100伏與約500伏的範圍內。在一些實施例中，在蝕刻製程的第一步驟中使用的蝕刻氣體可包括以下：氧(O2)氣，該氧氣的流量在約1標準立方公分/分鐘與約20標準立方公分/分鐘之間的範圍內；氯(Cl2)氣，該氯氣的流量在約5標準立方公分/分鐘至約50標準立方公分/分鐘的範圍內；氦(He)氣，該氦氣的流量在約100標準立方公分/分鐘與約300標準立方公分/分鐘之間的範圍內；和/或CH2F2氣體，該CH2F2氣體的流量在約10標準立方公分/分鐘與約50標準立方公分/分鐘之間的範圍內。
蝕刻製程中的第二步驟的目標是硬遮罩層(第6圖的406)，以根據光阻劑410形成圖案化的硬遮罩124。在一些實施例中，蝕刻製程的第二步驟在約1毫托與約100毫托之間範圍內的壓力下進行。在一些實施例中，TCP源的功率被設定為在約200瓦特與約1000瓦特之間範圍內的功率。在一些實施例中，偏壓被設定為在約100伏特與約700伏特之間範圍內的電壓。在一些實施例中，在蝕刻製程的第二步驟中使用的蝕刻氣體可包括以下：SF6，該SF6的流量在約10標準立方公分/分鐘與約80標準立方公分/分鐘之間的範圍內；CF4，該CF4的流量在約10標準立方公分/分鐘與約50標準立方公分/分鐘之間的範圍內；氦氣，該氦氣的流量在約100標準立方公分/分鐘與約300標準立方公分/分鐘之間的範圍內；和/或CH2F2氣體，該CH2F2氣體的流量在約10標準立方公分/分鐘與約100標準立方公分/分鐘之間的範圍內。
蝕刻製程中的第三步驟，亦即最終步驟，的目標是頂部電極層(第6圖的404)，以形成圖案化的頂部電極122。在一些實施例中，蝕刻製程的第三步驟在約1毫托與約100毫托之間範圍內的壓力下進行。在一些實施例中，TCP源功率被設置為在約200瓦特和約1000瓦特之間的功率範圍內的功率。在一些實施例中，偏壓被設定為在約100伏特與約900伏特之間範圍內的電壓。在一些實施例中，在蝕刻製程的第三步驟中使用的蝕刻氣體可包括以下：氯(Cl2)氣，該氯氣的流量在約10標準立方公分/分鐘與約200標準立方公分/分鐘之間的範圍內；CF4，該CF4的流量在約10標準立方公分/分鐘至約100標準立方公分/分鐘的範圍內；氬(Ar)氣，該氬氣的流量在約50標準立方公分/分鐘與約500標準立方公分/分鐘之間的範圍內；和/或HBr氣體，該HBr氣體的流量在約10標準立方公分/分鐘與約100標準立方公分/分鐘之間的範圍內。
如第8圖的剖視圖中所示，剝離光阻劑(第7圖的410)和圖案化的有機遮罩(第7圖的408')，從而留下圖案化的頂部電極122和在圖案化的頂部電極122上的圖案化的硬遮罩124。沉積的相變化材料層402比圖案化的頂部電極122和圖案化的硬遮罩124更寬。
如第9圖的剖視圖中所示，在沉積的相變化材料層(第8圖的402)上進行電漿蝕刻製程P1以形成圖案化的PCE 120。電漿蝕刻製程P1在處理腔室內執行，並且可以使用電漿蝕刻劑。在一些實施例中，電漿蝕刻劑可以藉由 TCP源而形成為變壓器耦合電漿(TCP)。在其他實施例中，電漿蝕刻劑可以形成為電容耦合電漿(CCP)、電感耦合電漿(ICP)、電子迴旋共振(ECR)等。
例如，圖案化的PCE 120可以使用如第16圖所示的示例性TCP反應器900形成。TCP反應器900包括具有含電漿區域920的處理腔室910。反應器900包括晶圓吸盤930，該晶圓吸盤930設置在含電漿區域920下方。晶圓吸盤930包括用於固定半導體晶圓940的靜電吸盤(electrostatic chuck；ESC)，該半導體晶圓940包括如第8圖所示的結構。晶圓吸盤930耦合到射頻(RF)電源945以提供偏壓給晶圓940，此有助於在處理期間將帶電的電漿根或離子朝向晶圓940引導。或者，匹配網路(未圖示)可以選擇性地耦合在晶圓吸盤930與RF電源945之間。複數個微致動器950耦合在晶圓吸盤930下方並且圍繞晶圓吸盤930的周邊定位。
T CP反應器900亦包括電源960，該電源960位於處理腔室910的頂部部分上。電源960包括扁平螺旋線圈965，該扁平螺旋線圈965耦合到RF電源970。或者，匹配網路(未圖示)可以耦合在線圈965與RF電源970之間，以匹配阻抗和提高效率。扁平螺旋線圈965藉由介電板980與含電漿區域920分開。介電板980包含石英材料或其他合適的材料。TCP反應器900亦包括：一個或多個氣體入口孔911，以允許將製程氣體泵入處理腔室910中；以及一個或多個氣 體出口孔(未圖示)，以允許抽真空以維持處理腔室910中的操作壓力。
在操作期間，半導體晶圓940緊固在靜電吸盤930上。晶圓940包括相變化材料層402(如第8圖所示)，該相變化材料層402被準備好用於電漿處理，諸如高密度電漿蝕刻處理。最初，吸盤930定位在平面(例如，xy平面)中，該平面平行於x軸991和y軸992並且垂直於z軸993。y軸992直接指向第16圖外。應當理解，x軸991、y軸992和z軸993是參考軸，並且僅被提供以幫助理解隨後的描述。TCP反應器900包括控制器，該控制器用於控制各種製程條件，諸如氣體流速、壓力、腔室溫度、功率和射頻，以在含電漿區域920中產生電漿。該等製程條件可以取決於用於特定應用的電漿製程的類型而變化。
扁平螺旋線圈965由RF電源970提供能量並產生電場(未圖示)。電場導致處理腔室910中的處理氣體離解成離子、自由基和電子。經激發的電子被電場加速並撞擊氣體分子，此導致氣體分子被電離(例如，自由電子)。這樣的程序會繼續，並最終使得電漿可獨立地自維持(self-sustaining)於處理腔室910內。晶圓940經由吸盤930而被施加偏壓，該吸盤930耦合到RF電源945。因此，將電漿中的離子以受控角度朝向晶圓940引導，使得可以實現具有受控蝕刻輪廓的非等向性蝕刻。
在一些實施例中，在約1毫托與約100毫托之間範圍內的壓力(例如，第16圖中的處理腔室910中的壓力)下 進行如第9圖中所示的電漿蝕刻製程P1。在一些實施例中，電漿蝕刻製程P1的TCP源功率(例如，第16圖中的RF電源970的功率)被設定為在約100瓦特與約500瓦特之間的功率範圍內的功率。在一些實施例中，電漿蝕刻製程P1的偏壓(例如，第16圖中的RF電源945的最大電壓)被設定為約100伏特與約500伏特之間範圍內的電壓。在一些實施例中，當靜電吸盤930的溫度在約攝氏40度與約攝氏120度之間的範圍內時，當處理腔室910的側壁的溫度在約攝氏40度與約攝氏70度之間的範圍內時，和/或當頂部電極122的溫度在約攝氏100度與約攝氏150度之間的範圍內時，執行電漿蝕刻製程P1。
在一些實施例中，電漿蝕刻製程P1中使用的蝕刻氣體(例如，經由如第16圖中所示的一個或多個氣體入口孔911泵入處理腔室910中的氣體)可包括以下：氯氣(Cl2)，該氯氣的流量在約10標準立方公分/分鐘與約100標準立方公分/分鐘之間的範圍內；氬氣(Ar)，該氬氣的流量在約50標準立方公分/分鐘與約500標準立方公分/分鐘之間的範圍內；HBr，該HBr的流量在約10標準立方公分/分鐘與約100標準立方公分/分鐘之間的範圍內；CH2F2，該CH2F2的流量在約10標準立方公分/分鐘與約50標準立方公分/分鐘之間的範圍內；SF6，該SF6的流量在約5標準立方公分/分鐘與約20標準立方公分/分鐘之間的範圍內；H2，該H2的流量在約2標準立方公分/分鐘與約50標準立方公分/分鐘之間的範圍內；和/或BCl3，該BCl3的流量在約10標準 立方公分/分鐘與約100標準立方公分/分鐘之間的範圍內。其中注意到在電漿蝕刻製程P1中使用的氣體不含氨氣(NH3氣體)。換言之，執行電漿蝕刻製程P1的處理腔室(例如，如第16圖所示的腔室910)不含在執行蝕刻製程P1期間由氨氣質子化產生的銨電漿(NH4 +)。以此方式，可以防止銨電漿與層402中的硫族化物材料之間的不想要的化學反應。
如第9圖的剖視圖中所示，示出了一些實施例的在完成電漿蝕刻製程P1之後的PCE 120、頂部電極122和硬遮罩124。PCE 120具有如第9圖所示的梯形樣形狀，並且具有的頂表面與頂部電極122的底表面基本上齊平。在一些實施例中，在電漿蝕刻製程P1之後，PCE 120的頂表面的大小基本上等於頂部電極12的底表面的大小。在一些其他實施例中，在電漿蝕刻製程P1之後，PCE 120的頂表面比頂部電極122的底表面更寬。根據剖視圖，如在第9圖的剖視圖中，梯形樣的PCE 120可以具有非線性的外側壁120s。例如，外側壁120s的上部部分的斜率的絕對值大於外側壁120s的下部部分的斜率的絕對值。換言之，外側壁120s的上部部分比外側壁120s的下部部分更陡峭。
PCE 120的底表面大致以角度C與PCE 120的外側壁120s相交。在一些實施例中，角度C可以在約45度與約85度之間的範圍內。頂部電極122可以具有外側壁122s，該外側壁122s以角度D與頂部電極122的底表面交匯。硬遮罩124的外側壁124s可以以角度E與硬遮罩124的底表面相交。在一些實施例中，角度C、D和E為基本上相同的。在一 些其他實施例中，角D和E可各自小於角度C。在此類實施例中，PCE 120的外側壁120s比頂部電極122的外側壁122s和硬遮罩124的外側壁124s更陡峭。
如第10圖的剖視圖中所示，緊接在電漿蝕刻製程P1之後，原位(in-situ)執行電漿沉積製程P2以在硬遮罩124、頂部電極122和PCE 120上共形地毯覆沉積保護塗層412。如本文所使用的，術語「原位」用於描述當晶圓(例如，第16圖中的晶圓940)保持在同一處理腔室(例如，第16圖中的處理腔室910)內時在該晶圓上執行的製程(例如，電漿蝕刻製程P1和電漿沉積製程P2)，並且其中例如處理腔室(例如，第16圖中的處理腔室910)允許晶圓保持在真空條件下(亦即，沒有破壞真空)。如此，術語「原位」通常亦可以用於指此類製程，在該等製程中正在被處理的晶圓不暴露於外部環境(例如，在第16圖中的處理腔室910外部)。以此方式，儘管PCE 120對濕氣敏感，但是保護塗層412可以阻擋PCE 120不與濕氣接觸，因為在不破壞真空的情況下，在蝕刻PCE 120之後立即使用例如第16圖中的TCP反應器900在PCE 120上原位沉積保護塗層412。
在一些實施例中，在電漿沉積製程P2中使用的氣體經選擇，以使得所得電漿對PCE 120是化學惰性的(亦即，PCE 120的硫族化物材料在沉積製程P2中對電漿是化學惰性的)。因此，PCE 120在電漿沉積製程P2中不與電漿發生化學反應，此繼而將降低由不想要的化學反應引起的損傷(例如，在PCE 120的外側壁120s上形成的空隙)的風險。 以此方式，在執行電漿沉積製程P2之後，PCE 120的外側壁120s具有與執行電漿沉積製程P2之前基本上相同的輪廓。
在PCE 120由硫族化物材料(例如，GST)製成的一些實施例中，在電漿沉積製程P2中使用的氣體不含氨(NH3)氣，因為從氨氣產生的銨電漿會與該硫族化物材料反應，繼而損傷PCE 120的外側壁120s(例如，在PCE 120的外側壁120s上產生空隙)。換言之，在無氨(亦即，無銨)環境中執行電漿沉積製程P2，以防止對PCE 120的外側壁120s的損傷。例如，處理腔室910在執行電漿沉積製程P2期間保持無氨。此外，在電漿沉積製程P2中使用的氣體亦不含含氧氣體(例如，O2)，由此防止PCE 120的外側壁120s發生不想要的氧化。換言之，電漿沉積製程P2在無氧環境中進行。
在一些實施例中，在電漿沉積製程P2中使用的氣體(例如，經由如第16圖所示的一個或多個氣體入口孔911泵入處理腔室910的氣體)可以是甲烷(CH4)和氬(Ar)的氣體混合物，該氣體混合物的流量在約50標準立方公分/分鐘與約500標準立方公分/分鐘之間的範圍內。該氣體混合物不含含氮氣體(例如，氨氣)和含氧氣體(例如，氧氣)，以防止與PCE 120發生不想要的化學反應。
在一些實施例中，在約1毫托與約100毫托之間範圍內的壓力(例如，第16圖中的處理腔室910中的壓力)下進行電漿沉積製程P2。在一些實施例中，電漿沉積製程P2 的TCP源功率(例如，第16圖中的RF電源970的功率)被設定為在約300瓦特與約1200瓦特之間的功率範圍內的功率。在一些實施例中，電漿沉積製程P2的偏壓(例如，第16圖中的RF電源945的最大電壓)被設定為約30伏特與約100伏特之間範圍內的電壓。在一些實施例中，當靜電吸盤930的溫度在約攝氏40度與約攝氏120度之間的範圍內時，當處理腔室910的側壁的溫度在約攝氏40度與約攝氏70度之間的範圍內時，和/或當頂部電極122的溫度在約攝氏100度與約攝氏150度之間的範圍內時，執行電漿沉積製程P2。
作為上面所述的電漿沉積製程P2的所選氣體和相關條件的結果，所得到的保護塗層412是二元碳-氫化合物層(亦即，不含氮和氧的化合物)。例如，保護塗層412可以是CHx二元化合物，其中x在2與4之間。在一些實施例中，保護塗層412的厚度可以在約10埃至約20埃的範圍內。若保護塗層412的厚度大於約20埃，則其可能遭受膜與膜的黏附問題(例如，保護塗層412與隨後形成的側壁間隔物層414(如第11圖所示)之間的黏附性差)，並且亦可能具有不令人滿意的表面粗糙度。若保護塗層412的厚度小於約10埃，則PCE 120的側壁保護可為不令人滿意的。
如第11圖的剖視圖中所示，執行沉積製程以在保護塗層412上形成第一側壁間隔物層414。在一些實施例中，第一側壁間隔物層414可以是例如或包含諸如氮化矽(SiN或Si3N4)、碳化矽(SiC)等材料，或其他合適的介電材料。在一些實施例中，第一側壁間隔物層414可以是使用例 如CVD、ALD、PVD或其他合適的沉積製程沉積的含氮層，諸如氮化矽層。因為第一側壁間隔物層414是含氮層並且保護塗層412不含氮，所以第一側壁間隔物層414具有比保護塗層412更大的氮原子濃度。例如，保護塗層412具有為零值的氮原子濃度，並且第一側壁間隔物層414具有為非零值(亦即，正值)的氮原子濃度。應注意的是，保護塗層412理想地具有為零值的氮原子濃度，但是最終IC產品(如第4圖所示)中的所得保護塗層125由於後段製程(BEOL)中的後續製程步驟中的無意熱擴散而可能具有為非零值的氮原子濃度。然而，在最終的IC產品中，所得保護塗層125仍可具有比所得第一側壁間隔物126更低的氮原子濃度。
可以在無氧環境中(例如，在諸如第16圖的910等無氧腔室中)沉積含氮層414，從而產生含氮但不含氧的層414。因為第一側壁間隔物層414包含氮化物但不含氧，所以它可以防止PCE 120因氧化物材料的脫氣而引起的不期望的氧化，和/或對PCE 120提供在後續使用鹵素蝕刻劑(例如，氟、氯和溴)的蝕刻製程(例如，如第12圖中所示的非等向性蝕刻)中更多的保護。
在第一側壁間隔物層414是不含氧的氮化矽層的一些實施例中，第一側壁間隔物層414可以藉由在沒有含氧前驅物(例如，氧)的情況下，使用含矽前驅物(例如，矽烷、乙矽烷或丙矽烷或線)和含氮前驅物(例如氨)的電漿沉積製程形成。若該氮化矽層直接形成在PCE 120上(亦即，與PCE 120接觸)而沒有中介的保護塗層412，則PCE 120 的硫族化物材料將暴露於由氨氣產生的銨電漿，從而與該銨電漿反應。此類化學反應可能會在PCE 120的外側壁120s上產生空隙。然而，因為在本揭示的一些實施例中PCE 120完全被保護塗層412覆蓋或塗覆，所以保護塗層142可以阻擋PCE 120不與銨電漿接觸，此繼而將防止在第一側壁間隔物層414形成期間在PCE 120的側壁120s上形成空隙。
此外，保護塗層125的CHx二元化合物對由含矽前驅物(例如，矽烷、乙矽烷或丙矽烷或相似物)和含氮前驅物(例如，氨)產生的電漿是化學惰性的，因此第一側壁間隔物層414的沉積不會引起與保護塗層125的化學反應，此繼而將防止損傷保護塗層125。此外，CHx二元化合物可以提供比三元碳-氫化合物更高的與氮化矽的黏附性，因此由於保護塗層125中的CHx二元化合物，可以實現第一側壁間隔物層414與保護塗層125之間的改善的黏附性。在一些實施例中，第一側壁間隔物層414的沉積達到小於約攝氏250度的最大溫度，此繼而將降低PCE 120的熔化、沸騰和/或升華的風險。
如第12圖的剖視圖中所示，執行一個或多個非等向性蝕刻製程以從硬遮罩124和介電層112去除第一側壁間隔物層(第11圖的414)和保護塗層(第11圖的412)的水平部分，同時留下第一側壁間隔物層414的傾斜部分(或豎直部分)作為第一側壁間隔物126，以及留下保護塗層412的由第一側壁間隔物126圍繞的部分作為保護塗層125。在一些實施例中，非等向性蝕刻製程是電漿蝕刻製程。更詳細地，藉 由將第一側壁間隔物層414暴露於電漿蝕刻劑(例如，氟、氯和/或溴電漿)來執行非等向性蝕刻製程。
若PCE 120的外側壁120s已經具有由先前製程步驟引起的損傷(例如，由側壁間隔物層414的電漿沉積產生的空隙)，則電漿蝕刻劑(例如，氟、氯和/或溴電漿)可加劇PCE 120的外側壁120s上的損傷(例如，擴大PCE 120的外側壁120s上的空隙)。然而，因為保護塗層412可以防止PCE 120的外側壁120s被損傷(例如，防止形成空隙)，所以PCE 120的外側壁120s在電漿蝕刻過程中仍然可以保持基本完整。此外，因為第一側壁間隔物層414不含氧，所以它可以提供抗電漿蝕刻劑的增強的抗蝕刻性，以及因此在非等向性蝕刻製程期間改善的對保護塗層125和/或PCE 120的保護。
如第13圖的剖視圖中所示，執行沉積製程以在硬遮罩124、介電層112和第一側壁間隔物126上形成第二側壁間隔物128毯覆物。在一些實施例中，第二側壁間隔物128可以例如是或包含不含氧的材料，諸如SiC。因為第二側壁間隔物128不含氧，所以它可以防止PCE 120發生因氧化物材料的脫氣而引起的不期望的氧化。沉積製程可以例如藉由CVD、PVD、一些其他合適的沉積製程，或上述的任意組合來執行。在一些實施例中，沉積過程達到小於約攝氏350度的最高溫度。
如第14圖的剖視圖中所示，執行沉積製程以在第二側壁間隔物128上方形成IMD層130。在一些實施例 中，IMD層130可以是例如或包含氧化物(諸如二氧化矽)、極低介電常數介電質等。形成IMD層130的沉積製程可以例如藉由CVD、PVD、旋塗製程、一些其他合適的沉積製程或前述的任何組合來執行。在一些實施例中，沉積過程達到小於約400攝氏度的最高溫度。
IMD層130是含氧層(例如，氧化物層或多孔氧化物層)，用於降低IMD層130的介電常數，以及繼而減小電阻-電容(resistance-capacitance；RC)延遲。因為IMD層130是含氧層，並且保護塗層125、第一側壁間隔物126和第二側壁間隔物128是不含氧的，所以IMD層130具有比保護塗層125、第一側壁間隔物126和第二側壁間隔物128更大的氧原子濃度。例如，保護塗層125、第一側壁間隔物126和第二側壁間隔物128可以具有為零值的氧原子濃度，並且IMD層130具有為非零值(亦即，正值)的氧原子濃度。應注意的是，保護塗層125、第一側壁間隔物126和第二側壁間隔物128理想地具有為零值的氧原子濃度，但是在最終的IC產品(如第4圖所示)中保護塗層125、第一側壁間隔物126和第二側壁間隔物128由於BEOL中的後續製程步驟中的無意熱擴散而可能具有為非零值的氧原子濃度。然而，在最終IC產品中，保護塗層125、第一側壁間隔物126和第二側壁間隔物128仍然可以具有比IMD層130更低的氧原子濃度。
在一些實施例中，氧可能在IMD層130的形成期間和/或在BEOL中的一個或多個後續製程步驟中脫氣。 若脫氣氧氣到達PCE 120的外側壁120s，則可能發生PCE 120的不想要的氧化。然而，因為PCE 120的外側壁120s藉由不含氧的三層(例如，層125、126和128)而與IMD層130分開，而不是藉由不含氧的雙層(例如，雙間隔物層126和128，而沒有塗層125)或不含氧的單層(單個間隔物層126，而沒有塗層125和間隔物層128)，所以從IMD層130到PCE 120的外側壁120s的脫氣可以被抑制，此繼而將防止對PCE 120的不期望氧化。
此外，若在IMD層130形成期間和/或在BEOL中的一個或多個後續製程步驟中PCE 120的硫族化物材料脫氣至周圍環境中，則硫族化物材料的氣體可能與周圍環境中的濕氣發生反應，繼而產生有毒氣體。然而，因為PCE 120的外側壁120s藉由三層(例如，層125、126和128)而與IMD層130分離，而不是藉由雙層(例如，雙間隔物層126和128，而沒有塗層125)或單層(單個間隔物層126，而沒有塗層125和間隔物層128)，故從PCE 120的外側壁120s到周圍環境的脫氣可以被抑制，此繼而將防止在IMD層130形成期間和/或在BEOL中的一個或多個後續製程步驟期間產生毒性氣體。
在形成IMD層130之後，在IMD層130中和頂部電極122上形成導電中介窗132，並且在IMD層130中和導電中介窗132上形成上部導電線134。導電中介窗132和上部導電線134可以例如藉由以下方式形成：使用雙鑲嵌製程圖案化IMD層130以形成具有導電中介窗132和上部導電 線134的圖案的介層洞和溝槽；沉積一個或多個導電層(例如，金屬層)以填充介層洞和溝槽並覆蓋IMD層130；以及在該一個或多個導電層上執行平坦化(例如，化學機械平坦化)，直到到達IMD層130。圖案化可以例如藉由光微影/蝕刻製程和/或一些其他合適的圖案化製程來執行。在一些實施例中，若導電中介窗132和上部導電線134是使用與上述相同的沉積製程沉積的，則它們之間可以沒有可區分的界面。
第15A圖和第15B圖圖示了根據一些實施例的形成記憶體元件的方法M。儘管方法M被圖示和/或描述為一系列動作或事件，但是應當理解，該方法不限於所圖示的順序或動作。因此，在一些實施例中，動作可以以不同於所示的順序執行，和/或可以同時執行。此外，在一些實施例中，所圖示的動作或事件可以被細分為多個動作或事件，該多個動作或事件可以在不同的時間執行或者與其他動作或子動作同時執行。在一些實施例中，可以省略一些圖示的動作或事件，並且可以包括其他未圖示的動作或事件。
在方塊S11，在介電層中的底部電極上沉積相變化材料層。
在方塊S12，在該相變化材料層上沉積頂部電極層。
在方塊S13，在該頂部電極層上沉積硬遮罩層。第5圖圖示了對應於方塊S11-S13中的動作的一些實施例的剖視圖。
在方塊S14，圖案化該頂部電極層和該硬遮罩層以暴露相變化材料層的一部分。第7圖圖示了對應於方塊S14中的動作的一些實施例的剖視圖。
在方塊S15，對相變化材料層的暴露部分執行電漿蝕刻製程，從而形成PCE，該PCE覆蓋底部電極並暴露介電層的一部分。第9圖圖示了對應於方塊S15中的動作的一些實施例的剖視圖。
在方塊S16，使用與方塊S15的電漿蝕刻製程原位執行的電漿沉積製程來沉積保護塗層，以覆蓋PCE、頂部電極和硬遮罩的堆疊。第10圖圖示了對應於方塊S16中的動作的一些實施例的剖視圖。
在方塊S17，在保護塗層上形成第一側壁間隔物層。第11圖圖示了對應於方塊S17中的動作的一些實施例的剖視圖。
在方塊S18，在第一側壁間隔物層和保護塗層上執行非等向性蝕刻製程，以定義第一側壁間隔物和保護塗層。第12圖圖示了對應於方塊S18中的動作的一些實施例的剖視圖。
在方塊S19，在第一側壁間隔物上形成第二側壁間隔物。第13圖圖示了對應於方塊S19中的動作的一些實施例的剖視圖。
在方塊S20，在第二側壁間隔物上形成IMD層。
在方塊S21，在IMD層中和頂部電極上形成導電中介窗和導電線。第14圖圖示了對應於方塊S20和S21中的動作的一些實施例的剖視圖。
基於上面的論述，可以看出本揭示提供了以下優點。然而，應當理解，其他實施例可以提供額外的優點，並且並非所有優點都必須在此揭示，並且並非所有實施例都需要特別的優點。
一個優點是在不使用含氮前驅物的情況下將保護塗層沉積在PCE上。由於含氮前驅物與PCE中的硫族化物材料之間的化學反應而導致PCE的外側壁上的空隙。因此，本揭露可以減少PCE外側壁上的空隙。
另一個優點是使用對PCE呈化學惰性的電漿在PCE上形成保護塗層，由此防止損傷PCE的外側壁(例如，在PCE的外側壁上形成空隙)。因此，可以減少PCE外側壁上的空隙。
另一個優點是保護塗層可在形成基於氮化物的間隔物層的過程中阻擋PCE的外側壁免於受到反應性電漿(例如，銨電漿)所影響，和/或在圖案化基於氮化物的間隔物層期間阻擋PCE的外側壁免於受到蝕刻劑(例如，氟、氯和/或溴)的影響。因此，可以減少PCE外側壁上的空隙。
另一個優點是保護塗層提升了從PCE到周圍環境的脫氣抑制，從而減少了由硫族化物材料的氣體與周圍環境中的濕氣之間的化學反應造成的有毒氣體。
另一個優點是保護塗層改善了從IMD層到P CE的脫氣抑制，由此減少了由IMD層中的氧化物材料的脫氣引起的對PCE的不期望氧化。
在一些實施例中，本揭示涉及一種方法，包括：在底部電極上形成相變化元件以及在該相變化元件上形成頂部電極；在該相變化元件周圍形成保護層；以及在形成該保護層之後，在該保護層周圍形成含氮側壁間隔物層。
在一些實施例中，形成相變化元件包括在該底部電極上形成一相變化材料層；以及將該相變化材料層圖案化為該相變化元件，其中形成該保護層是藉由圖案化該相變化材料層而原位執行的。
在一些實施例中，使用一電漿沉積製程來形成該保護層。
在一些實施例中，該相變化元件不與在該電漿沉積製程中使用的電漿發生一化學反應。
在一些實施例中，形成該保護層包括將該相變化元件暴露於由甲烷和氬產生的電漿。
在一些實施例中，形成該含氮側壁間隔物層包括將該保護層暴露於一銨電漿，其中該保護層不與該銨電漿發生一化學反應。
在一些實施例中，含氮側壁間隔物層是在不使用一含氧氣體的情況下藉由一沉積製程而形成的。
在一些實施例中，保護層是在不使用一含氧氣體的情況下藉由一沉積製程而形成的。
在一些實施例中，更包括從該頂部電極上方移除該保護層的一第一部分，其中在從該頂部電極上方移除該保護層的該第一部分之後，該相變化元件的一外側壁被該保護層的一第二部分覆蓋。
在一些實施例中，更包括在從該頂部電極上方移除該保護層的該第一部分之後，在該頂部電極上形成一導電中介窗。
在一些實施例中，本揭示涉及一種方法，包括：在底部電極上形成相變化元件以及在該相變化元件上形成頂部電極；在處理腔室中執行沉積製程以在該相變化元件的外側壁上沉積保護塗層，其中該處理腔室在執行該沉積製程期間不含銨電漿；以及在進行該沉積製程之後，在該保護塗層上形成第一側壁間隔物層。
在一些實施例中，形成該相變化元件包括在該底部電極上形成一相變化材料層；以及在該相變化材料層上執行一蝕刻製程，其中該蝕刻製程在執行該沉積製程的該處理腔室中執行。
在一些實施例中，該蝕刻製程在不使用一銨電漿的情況下執行。
在一些實施例中，更包括去除該保護塗層的一第一部分以暴露圍繞該底部電極的一介電層並暴露該頂部電極上的一硬遮罩，其中該保護塗層的一第二部分在移除該保護塗層的該第一部分期間保留在該相變化元件的該外側壁上。
在一些實施例中，在去除該保護塗層的該第一部分之後，在該暴露的介電層上形成一第二側壁間隔物：以及形成穿過該第二側壁間隔物和在該頂部電極上的一導電中介窗。
在一些實施例中，本揭示涉及一種PCRAM元件，包括：記憶體單元，該記憶體單元位於金屬間介電質(IMD)層上，並且包括底部電極、頂部電極和位於該頂部電極和該底部電極之間的相變化元件；保護塗層，該保護塗層在該相變化元件的外側壁上；以及第一側壁間隔物，該第一側壁間隔物在該保護塗層的外側壁上，其中該第一側壁間隔物具有比該保護塗層更大的氮原子濃度。
在一些實施例中，保護塗層是不含氮的。
在一些實施例中，保護塗層是一含碳膜。
在一些實施例中，保護塗層更位於該頂部電極的一外側壁上。
在一些實施例中，更包括一第二側壁間隔物，該第二側壁間隔物具有一第一部分和一第二部分，該第一部分沿著該第一側壁間隔物的一外側壁延伸，該第二部分在遠離該底部電極的一方向上沿著該IMD層的一頂表面從該第一部分的一底部延伸。
先前概述了若干實施例的特徵，使得本領域技藝人士可以更好地理解本揭露的各態樣。本領域技藝人士應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及 /或實現與本文介紹的實施例相同的優點。本領域技藝人士亦應當認識到，此類等同構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以在本文中進行各種改變、替換和變更。
100a:記憶體元件
102:基板
104:電晶體
106:底部內連接導孔
108:底部導電線
110:IMD層
112:介電層
114:底部電極
116:PCM單元
120:PCE
120s:外側壁
122:頂部電極
122s:外側壁
124:硬遮罩
124s:外側壁
125:保護塗層
126:第一側壁間隔物
128:第二側壁間隔物
130:IMD層
132:導電中介窗
134上:部導電線
202:閘電極
204:閘極介電質
206:電晶體側壁間隔物
208:源極/汲極區
A:散熱路徑
C:角度
WT1:寬度
WB1:寬度

Claims (10)

  1. 一種相變化隨機存取記憶體元件的形成方法，包括：在一底部電極上形成一相變化元件並且在該相變化元件上形成一頂部電極；在該相變化元件周圍形成一保護層，其中該保護層係由二元碳-氫化合物所組成，該保護層接觸該相變化元件；以及在該相變化元件周圍形成該保護層之後，在該保護層周圍形成一含氮側壁間隔物層。
  2. 如請求項1所述之方法，其中形成該相變化元件包括：在該底部電極上形成一相變化材料層；以及將該相變化材料層圖案化為該相變化元件，其中形成該保護層是藉由圖案化該相變化材料層而原位執行的。
  3. 如請求項1所述之方法，其中形成該含氮側壁間隔物層包括：將該保護層暴露於一銨電漿，其中該保護層不與該銨電漿發生一化學反應。
  4. 如請求項1所述之方法，更包括： 從該頂部電極上方移除該保護層的一第一部分，其中在從該頂部電極上方移除該保護層的該第一部分之後，該相變化元件的一外側壁被該保護層的一第二部分覆蓋。
  5. 如請求項4所述之方法，更包括：在從該頂部電極上方移除該保護層的該第一部分之後，在該頂部電極上形成一導電中介窗。
  6. 一種相變化隨機存取記憶體元件的形成方法，包括：在一底部電極上形成一相變化材料層以及在該相變化材料層上形成一頂部電極；在一電漿腔室中蝕刻該相變化材料層以形成一相變化元件；在該電漿腔室中執行一沉積製程以在該相變化元件的一外側壁上沉積一保護塗層，其中該沉積製程不使用含氮前驅物，且該保護塗層包含二元碳-氫化合物；以及在進行該沉積製程之後，在該保護塗層上形成一第一側壁間隔物層。
  7. 如請求項6所述之方法，更包含：去除該保護塗層的一第一部分以暴露圍繞該底部電極的一介電層並暴露該頂部電極上的一硬遮罩，其中該保護塗層的一第二部分在移除該保護塗層的該第一部分期間保留在該相變化元件的該外側壁上。
  8. 一種相變化隨機存取記憶體元件，包含：一記憶體單元，位於一金屬間介電質(IMD)層上，並且包括一底部電極、一頂部電極和位於該頂部電極和該底部電極之間的一相變化元件；一保護塗層，在該相變化元件的一外側壁上，其中該保護塗層包含二元碳-氫化合物；以及一第一側壁間隔物，在該保護塗層的一外側壁上，其中該第一側壁間隔物具有比該保護塗層更大的氮原子濃度。
  9. 如請求項8所述之相變化隨機存取記憶體元件，其中該保護塗層是不含氮的。
  10. 如請求項8所述之相變化隨機存取記憶體元件，其中該保護塗層更位於該頂部電極的一外側壁上。
TW108140315A 2018-11-14 2019-11-06 相變化隨機存取記憶體元件及其形成方法 TWI784208B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862767372P 2018-11-14 2018-11-14
US62/767,372 2018-11-14
US16/509,105 2019-07-11
US16/509,105 US11362277B2 (en) 2018-11-14 2019-07-11 Sidewall protection for PCRAM device

Publications (2)

Publication Number Publication Date
TW202018820A TW202018820A (zh) 2020-05-16
TWI784208B true TWI784208B (zh) 2022-11-21

Family

ID=70550794

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108140315A TWI784208B (zh) 2018-11-14 2019-11-06 相變化隨機存取記憶體元件及其形成方法

Country Status (3)

Country Link
US (3) US11362277B2 (zh)
CN (1) CN111192956A (zh)
TW (1) TWI784208B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362277B2 (en) * 2018-11-14 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall protection for PCRAM device
CN113169056A (zh) * 2018-11-19 2021-07-23 朗姆研究公司 用于钨的钼模板
US11970776B2 (en) 2019-01-28 2024-04-30 Lam Research Corporation Atomic layer deposition of metal films
SG11202109666TA (en) * 2019-03-05 2021-10-28 Kokusai Electric Corp Method of manufacturing semiconductor device, method of processing substrate, substrate processing apparatus, and program
KR20210001090A (ko) * 2019-06-26 2021-01-06 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
US11239418B2 (en) * 2020-01-06 2022-02-01 International Business Machines Corporation Memory device having a ring heater
FR3115932A1 (fr) * 2020-10-29 2022-05-06 Stmicroelectronics (Crolles 2) Sas Mémoire à changement de phase
JP2022120263A (ja) * 2021-02-05 2022-08-18 富士電機株式会社 炭化珪素半導体装置
US20220359287A1 (en) * 2021-05-05 2022-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed contacts at line end and methods forming same
US20230263079A1 (en) * 2022-02-17 2023-08-17 Taiwan Semiconductor Manufacturing Company Limited In-situ formation of a spacer layer for protecting sidewalls of a phase change memory element and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080044632A1 (en) * 2006-08-15 2008-02-21 Micron Technology, Inc. Phase change memory elements using energy conversion layers, memory arrays and systems including same, and methods of making and using
US20160163594A1 (en) * 2012-12-26 2016-06-09 SK Hynix Inc. Method for forming void-free polysilicon and method for fabricating semiconductor device using the same
US20170117467A1 (en) * 2015-10-27 2017-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of rram

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945790B1 (ko) * 2008-02-15 2010-03-08 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조 방법
KR100962019B1 (ko) * 2008-06-30 2010-06-08 주식회사 하이닉스반도체 보호막을 포함하는 상변화 메모리 소자 및 그 제조방법
JP2010278275A (ja) * 2009-05-29 2010-12-09 Sony Corp 半導体記憶装置
KR20130033019A (ko) * 2011-09-26 2013-04-03 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법
US8906760B2 (en) * 2012-03-22 2014-12-09 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for FinFET scheme
US8963114B2 (en) * 2013-03-06 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive (1T1R) random access memory (RRAM) structure with dual spacers
US9484196B2 (en) * 2014-02-25 2016-11-01 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
SG11201805020QA (en) * 2015-12-18 2018-07-30 Univ Nanyang Tech Synthesis of inorganic sio2 microcapsules containing phase change materials and applications therein
US10879370B2 (en) * 2016-12-15 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Etching back and selective deposition of metal gate
US10833271B2 (en) * 2018-03-23 2020-11-10 Arm Ltd. Method for fabrication of a CEM device
US20190296232A1 (en) * 2018-03-23 2019-09-26 Arm Ltd. Method for fabrication of a cem device
US11362277B2 (en) * 2018-11-14 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall protection for PCRAM device
US10862031B2 (en) * 2019-03-01 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method to effectively suppress heat dissipation in PCRAM devices
US10847716B1 (en) * 2019-05-16 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a phase change memory device having a second opening above a first opening in the dielectric layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080044632A1 (en) * 2006-08-15 2008-02-21 Micron Technology, Inc. Phase change memory elements using energy conversion layers, memory arrays and systems including same, and methods of making and using
US20160163594A1 (en) * 2012-12-26 2016-06-09 SK Hynix Inc. Method for forming void-free polysilicon and method for fabricating semiconductor device using the same
US20170117467A1 (en) * 2015-10-27 2017-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of rram

Also Published As

Publication number Publication date
CN111192956A (zh) 2020-05-22
US20240023462A1 (en) 2024-01-18
TW202018820A (zh) 2020-05-16
US20220310919A1 (en) 2022-09-29
US20200152870A1 (en) 2020-05-14
US11362277B2 (en) 2022-06-14
US11818967B2 (en) 2023-11-14

Similar Documents

Publication Publication Date Title
TWI784208B (zh) 相變化隨機存取記憶體元件及其形成方法
TWI746900B (zh) 製造半導體裝置的方法及其結構
US10867921B2 (en) Semiconductor structure with tapered conductor
US6821884B2 (en) Method of fabricating a semiconductor device
US7223693B2 (en) Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same
US20090032963A1 (en) Semiconductor structures including tight pitch contacts and methods to form same
US11588106B2 (en) Method to effectively suppress heat dissipation in PCRAM devices
TW202114148A (zh) 記憶體元件
TW202131406A (zh) 使用電漿處理的金屬膜蝕刻方法
TW202129844A (zh) 形成用於半導體裝置之互連的方法
US20070128553A1 (en) Method for forming feature definitions
JP2005005697A (ja) 半導体装置の製造方法
US10541365B1 (en) Phase change memory and method of fabricating same
US20230369064A1 (en) Pre-etch treatment for metal etch
TW202145338A (zh) 用於反應性離子蝕刻(rie)延遲縮減及腔室角隅保護之介電蝕刻停止層
JP2024521903A (ja) 繰り返しプラズマ処理
TW202414590A (zh) 非揮發性金屬的無氧蝕刻
TW202314850A (zh) 半導體結構之處理期間的金屬蝕刻
JPH09275141A (ja) 半導体基板に形成された空洞の中にチタン元素フリーのライナを沈着する方法