TWI740736B

TWI740736B - 電子裝置

Info

Publication number: TWI740736B
Application number: TW109141744A
Authority: TW
Inventors: 李家圻; 陳政德
Original assignee: 友達光電股份有限公司
Priority date: 2020-08-21
Filing date: 2020-11-27
Publication date: 2021-09-21
Also published as: TWI753790B; TW202209072A; TWI750895B; TWI768903B; TWI754554B; TW202209290A; TW202208955A; TW202209294A; TW202209728A; TWI755980B; TWI759127B; TW202208951A; TWI766564B; TW202208956A; TW202208962A; TWI755957B; TWI756054B; TW202209071A; TWI756952B; TW202209289A

Abstract

一種電子裝置包括基板、橫向訊號線、第一縱向訊號線、第二縱向訊號線、畫素結構、觸控墊以及屏蔽縱線。橫向訊號線、第一縱向訊號線、第二縱向訊號線、畫素結構、觸控墊及屏蔽縱線配置於基板上。第一縱向訊號線及第二縱向訊號線與橫向訊號線相交，且第二縱向訊號線各自連接橫向訊號線的其中一條。畫素結構各自連接橫向訊號線的其中一者及第一縱向訊號線的其中一者且包括畫素電極。屏蔽縱線各自與觸控墊的其中一者電性連接，屏蔽縱線、第一縱向訊號與第二縱向訊號為相同膜層，屏蔽縱線位於兩相鄰畫素電極之間的選自第一縱向訊號線與第二縱向訊號線群組中的至少兩條之間。

Description

電子裝置

本發明是有關於一種電子裝置。

隨著電子產品的普及化，各種電子裝置中的線路佈局月亦複雜。因此，許多相鄰的線路可能用於傳遞不同類型的訊號。然而，相鄰線路之間的耦合作用往往影響訊號傳遞的品質，而導致最終呈現的功能不符預期。因此，線路佈局的規劃，往往是電子產品中的設計重點之一。

本發明提供一種電子裝置，其設計可有助於降低線路之間的耦合而提供改進的品質。

本發明提供另一種電子裝置，其設計也可助於降低線路之間的耦合，且具有較大且均勻的開口率(aperture ratio)，而提供改進的品質。

本發明的電子裝置包括基板、多條橫向訊號線、多條第一縱向訊號線、多條第二縱向訊號線、多個畫素結構、多個觸控墊以及多條屏蔽縱線，其中所述多條橫向訊號線、所述多條第一縱向訊號線、所述多條第二縱向訊號線、所述多個畫素結構、所述多個觸控墊以及所述多條屏蔽縱線配置於所述基板上。所述多條第一縱向訊號線及所述多條第二縱向訊號線與所述多條橫向訊號線相交，且所述多條第二縱向訊號線各自連接所述多條橫向訊號線的其中一條。所述多個畫素結構各自連接所述多條橫向訊號線的其中一者，並與所述多條第一縱向訊號線的其中一者電性連接且包括畫素電極。所述屏蔽縱線的其中一者與所述多個觸控墊的其中一者電性連接，所述多條屏蔽縱線、所述多條第一縱向訊號與所述多條第二縱向訊號為相同膜層，所述多條屏蔽縱線各自位於兩相鄰畫素電極之間的選自所述多條第一縱向訊號線與所述多條第二縱向訊號線群組中的至少兩條之間。

在本發明的一實施例中，上述的多條屏蔽縱線各自位於相鄰兩畫素電極之間的所述第一縱向訊號線與所述第二縱向訊號線之間。

在本發明的一實施例中，在上述的多個畫素結構的每相鄰兩行之間設置所述第一縱向訊號線的其中一者與所述多條第二縱向訊號線的其中一者，且所述屏蔽縱線位於所述第一縱向訊號線與所述第二縱向訊號線之間。

在本發明的一實施例中，在上述的電子裝置的俯視圖中，所述觸控墊與所述第一縱向訊號線及所述第二縱向訊號線重疊，所述觸控墊與所述屏蔽縱線不重疊。

在本發明的一實施例中，上述的各畫素結構可包括橫向排列的三個子畫素，所述三個子畫素與同一條所述橫向訊號線電性連接，所述三個子畫素分別與位於所述子畫素第一側的不同所述第一縱向訊號線電性連接，所述第二縱向訊號線位於最外側子畫素的所述第一縱向訊號線的第一側，且所述屏蔽縱線位於所述第二縱向訊號線與最外側子畫素的所述第一縱向訊號線之間。

在本發明的一實施例中，上述的電子裝置還可包括於各所述畫素結構的另外兩個所述子畫素的第一側分別設置所述屏蔽縱線。

在本發明的一實施例中，在上述的各畫素結構中，兩相鄰所述子畫素之間的所述屏蔽縱線的數量為兩條。

在本發明的一實施例中，上述的多條橫向訊號線的相鄰兩行電性連接，各所述畫素結構包括縱向排列的兩個子畫素，其中所述兩個子畫素分別與電性連接的相鄰兩行的所述橫向訊號線電性連接，所述兩個子畫素所分別連接的所述第一縱向訊號線分設於所述畫素結構的相對側，所述第二縱向訊號線位於兩相鄰所述畫素結構所電性連接的兩相鄰所述第一縱向訊號線之間，所述屏蔽縱線位於所述第二縱向訊號線與各所述第一縱向訊號線之間。

在本發明的一實施例中，在上述的電子裝置的俯視圖中，所述觸控墊與所述第一縱向訊號線重疊，所述第二縱向訊號線與所述觸控墊不重疊。

在本發明的一實施例中，在上述的電子裝置的俯視圖中，所述觸控墊與所述第一縱向訊號線重疊，所述第二縱向訊號線與所述觸控墊重疊。

在本發明的一實施例中，上述的電子裝置還可包括絕緣層以及貫穿所述絕緣層的導通結構，所述絕緣層的所在膜層位於所述第一縱向訊號線的膜層與所述觸控墊的膜層之間，所述屏蔽縱線經由所述導通結構連接所述多個觸控墊的其中一者。

在本發明的一實施例中，上述的多條屏蔽縱線各自位於相鄰兩畫素電極之間的兩條所述第一縱向訊號線之間。

在本發明的一實施例中，上述的各畫素結構被兩相鄰所述橫向訊號線以及分設於所述畫素結構兩相對側的兩條所述第一縱向訊號線圍繞，各所述畫素結構包括橫向排列的兩個子畫素，所述第二縱向訊號線位於各所述畫素結構中的所述兩個子畫素之間，所述屏蔽縱線配置於兩相鄰所述畫素結構所電性連接的兩相鄰所述第一縱向訊號線之間。

在本發明的一實施例中，在上述的各畫素結構中，還可包括於所述第二縱向訊號線與各所述子畫素之間設置所述屏蔽縱線。

在本發明的一實施例中，在上述的各畫素結構的兩相鄰所述子畫素之間可包括兩條所述屏蔽縱線以及位於所述兩條屏蔽縱線中的所述第二縱向訊號線。

在本發明的一實施例中，在上述的各畫素結構的兩相鄰所述子畫素之間可包括兩條所述第二縱向訊號線以及位於所述兩條第二縱向訊號線之間的所述屏蔽縱線。

在本發明的一實施例中，在上述的電子裝置的俯視圖中，所述第一縱向訊號線與所述觸控墊重疊，所述第二縱向訊號線與所述觸控墊重疊，且所述屏蔽縱線與所述觸控墊不重疊。

本發明的電子裝置包括基板、多條橫向訊號線、多條第一縱向訊號線、多條第二縱向訊號線、多個畫素結構、多個觸控墊以及多條屏蔽縱線，其中所述多條橫向訊號線、所述多條第一縱向訊號線、所述多條第二縱向訊號線、所述多個畫素結構、所述多個觸控墊以及所述多條屏蔽縱線配置於所述基板上。所述多條第一縱向訊號線及所述多條第二縱向訊號線與所述多條橫向訊號線相交，且所述多條第二縱向訊號線各自連接所述多條橫向訊號線的其中一條。所述多個畫素結構各自連接所述多條橫向訊號線的其中一者，並與所述多條第一縱向訊號線的其中一者電性連接且包括畫素電極。所述屏蔽縱線的其中一者與所述多個觸控墊的其中一者電性連接，所述多條屏蔽縱線、所述多條第一縱向訊號與所述多條第二縱向訊號為相同膜層，所述多條屏蔽縱線各自位於兩相鄰畫素電極之間的選自所述多條第一縱向訊號線與所述多條第二縱向訊號線群組中的至少兩條之間。其中各畫素結構被兩相鄰所述橫向訊號線與兩條所述第一縱向訊號線圍繞且包括兩個橫向排列的子畫素，所述第二縱向訊號線的其中一者位於同一個所述畫素結構的所述兩個子畫素之間，所述屏蔽縱線位於所述第二縱向訊號線與所述兩個子畫素其中一者的畫素電極之間。

基於上述，本發明一實施例的電子裝置中，藉由在相鄰的第一縱向訊號線和第二縱向訊號線之間設置屏蔽縱線，以降低線路之間的耦合所造成的不良影響，而提供改進的品質。

基於上述，本發明另一實施例的電子裝置中，藉由將第一縱向訊號線和第二縱向訊號線以畫素電極隔開設置，因此降低線路之間的耦合所造成的不良影響，且具有較大且均勻的開口率，而提供改進的品質。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」或「耦合」係可為二元件間存在其它元件。

應當理解，儘管術語「第一」、「第二」等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的「第一元件」、「部件」、「區域」、「層」或「部分」可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。

此外，諸如「下」或「底部」和「上」或「頂部」的相對術語可在本文中用於描述一個元件與另一元件的關係，如圖所示。應當理解，相對術語旨在包括除了圖中所示的方位之外的裝置的不同方位。例如，如果一個附圖中的裝置翻轉，則被描述為在其他元件的「下」側的元件將被定向在其他元件的「上」側。因此，示例性術語「下」可以包括「下」和「上」的取向，取決於附圖的特定取向。類似地，如果一個附圖中的裝置翻轉，則被描述為在其它元件「下方」或「下方」的元件將被定向為在其它元件「上方」。因此，示例性術語「下面」或「下面」可以包括上方和下方的取向。

除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

本文參考作為理想化實施例的示意圖的截面圖來描述示例性實施例。因此，可以預期到作為例如製造技術及/或公差的結果的圖示的形狀變化。因此，本文所述的實施例不應被解釋為限於如本文所示的區域的特定形狀，而是包括例如由製造導致的形狀偏差。例如，示出或描述為平坦的區域通常可以具有粗糙及/或非線性特徵。此外，所示的銳角可以是圓的。因此，圖中所示的區域本質上是示意性的，並且它們的形狀不是旨在示出區域的精確形狀，並且不是旨在限制權利要求的範圍。

圖1為本發明一實施例的電子裝置的局部電路示意圖。在圖1中，電子裝置100A包括基板110、多條橫向訊號線120、多條縱向線130以及多個畫素結構150。多條橫向訊號線120朝x方向延伸，並沿著y方向排列於基板110上。多條縱向線130朝y方向延伸，沿著x方向排列於基板110上，並與多條橫向訊號線120相交，其中x方向可理解為橫向方向，而y方向可理解為縱向方向。因此以下實施例描述的橫向與縱向可分別視為圖1中的x方向與y方向。橫向訊號線120例如為閘極線。多條縱向線130包括多條第一縱向訊號線V1及多條第二縱向訊號線V2。如圖1所示，沿y方向延伸的縱向訊號線可劃分為直接連接畫素結構150的第一縱向訊號線V1以及沒有直接連接畫素結構150的第二縱向訊號線V2。第一縱向訊號線V1與第二縱向訊號線V2例如分別為資料線與閘極訊號轉接線。多個畫素結構150以陣列排列的方式配置於基板110上。換言之，所述畫素結構150沿著x方向以及y方向呈現陣列排列。每個畫素結構150至少包括一子畫素，且各自連接多條橫向訊號線120的其中一條及多條第一縱向訊號線V1的其中一條。每條第二縱向訊號線V2透過對應的導通結構VIA1連接多條橫向訊號線120的其中一條。畫素結構150、橫向訊號線120、第一縱向訊號線V1以及第二縱向訊號線V2的配置方式可以根據1D1G (1 Data 1 Gate Driving)、2DHG (2 Data Half Gate Driving)、HSD (Half Source Driving)或其他可能的驅動方式設計。

在圖1的實施例中，電子裝置100A是以1D1G的驅動方式設計。具體而言，電子裝置100A的每個畫素結構150各自包括一子畫素150a，其中所述子畫素150a包括一畫素電極152及一主動元件154。每個畫素結構150位於兩相鄰的不同橫向訊號線120之間。沿著x方向排列在同一行的不同畫素結構150電性連接至同一條橫向訊號線120。為清楚說明畫素結構與各訊號線之間的相對位置關係，將圖1的右側作為第一側，並以圖1的左側作為第二側。在本實施例中，每個畫素結構150的右側，即每個畫素電極152的右側，皆包含一與所述畫素電極152電性連接的第一縱向訊號線V1以及一位於所述第一縱向訊號線V1的第一側的第二縱向訊號線V2。也就是說，在本實施例中，相鄰兩畫素結構150之間設有一條第一縱向訊號線V1及一條第二縱向訊號線V2，且所述第二縱向訊號線V2位於所述第一縱向訊號線V1的第一側。

在圖1的實施例中，所述縱向線130還包括多條屏蔽縱線V3。多條屏蔽縱線V3各自位於兩相鄰的第一縱向訊號線V1及第二縱向訊號線V2之間，換句話說，在所述多個畫素結構150的每相鄰兩行之間均設有所述第一縱向訊號線V1的其中一者與所述多條第二縱向訊號線V2的其中一者，且所述屏蔽縱線V3位於所述第一縱向訊號線V1與所述第二縱向訊號線V2之間。由於相鄰的第一縱向訊號線V1和第二縱向訊號線V2之間設有屏蔽縱線V3，因此可以避免第一縱向訊號線V1與第二縱向訊號線V2之間彼此耦合造成的不良影響。

圖2為圖1的電子裝置100A中沿剖線A-A’的剖面的一種實施方式的示意圖。

請同時參照圖1及圖2。電子裝置100A還包括多個觸控墊140。多個觸控墊140以陣列排列的方式配置於基板110上，也就是說，觸控墊140以沿著x方向以及y方向呈現陣列排列。在電子裝置100A的俯視方向上，每個觸控墊140的涵蓋範圍可涵蓋多個畫素結構150，且每條屏蔽縱線V3透過對應的導通結構VIA2與多個觸控墊140的其中一個電性連接。例如，圖1的虛框處所示，穿越虛框處的屏蔽縱線V3透過所示導通結構VIA2而與觸控墊140電性連接。

以圖2更詳細說明圖1各構件在電子裝置中的膜層關係。請參照圖1與圖2，橫向訊號線120、絕緣層I0、縱向線130、絕緣層I1、觸控墊140、絕緣層I2與畫素電極152依序堆疊於基板110上。具體而言，橫向訊號線120例如與主動元件154的閘極為相同膜層。第一縱向訊號線V1、第二縱向訊號線V2及屏蔽縱線V3位在相同膜層，其所在膜層例如與主動元件154的源極與汲極的膜層相同。絕緣層I0具有一貫孔，導通結構VIA1埋設於絕緣層I0的貫孔中，以使橫向訊號線120與第一縱向訊號線V1電性相連，絕緣層I0例如為閘極介電層。此外，如圖2所示，觸控墊140覆蓋於第一縱向訊號線V1及第二縱向訊號線V2上，並且觸控墊140在基板110上的投影範圍涵蓋第一縱向訊號線V1在基板110上的投影範圍以及第二縱向訊號線V2在基板110上的投影範圍，但觸控墊140在基板110上的投影與屏蔽縱線V3在基板110上的投影不重疊。

圖3為本發明另一實施例的電子裝置的局部電路示意圖，在圖3中省略繪示多個接觸墊140，僅繪示一個接觸墊140作為代表。圖3的電子裝置100B大致相似於圖1的電子裝置100A，因此兩實施例中所記載的相同構件可參照前述內容，而兩實施例中相同的配置，在此不再贅述。

請參照圖3，本實施例之電子裝置100B不同於圖1的實施例之處在於，電子裝置100B的畫素結構150A包括橫向排列的三個子畫素150a、150b、150c，且在本實施例之畫素結構150A的三個子畫素中，僅設置一條第二縱向訊號線V2於這三個子畫素中的一者。

具體而言，在本實施例之單一畫素結構150A中，所述三個子畫素150a、150b、150c與同一條橫向訊號線120電性連接，且所述三個子畫素150a、150b、150c的第一側（如右側）各自設有一條第一縱向訊號線V1，以分別將各自的訊號經由各第一縱向訊號線V1傳遞至對應的子畫素150a、150b、150c中。本實施例之第二縱向訊號線V2位於與子畫素150c電性連接的第一縱向訊號線V1的第一側，屏蔽縱線V3位於所述第二縱向訊號線V2及與子畫素150c電性連接的第一縱向訊號線V1之間。換句話說，在本實施例之單一畫素結構150A中，每個子畫素150a、150b、150c的第一側皆設有與其電性相連的第一縱向訊號線V1，但第二縱向訊號線V2及屏蔽縱線V3僅位於子畫素150c的第一縱向訊號線V1的第一側，且屏蔽縱線V3位於所述第二縱向訊號線V2及子畫素150c的第一縱向訊號線V1之間。基於上述的配置，屏蔽縱線V3可有助於降低第一縱向訊號線V1與第二縱向訊號線V2之間彼此的訊號耦合，降低第一縱向訊號線V1與第二縱向訊號線V2之間訊號傳遞的干擾，並增加開口率，而提供改進的品質。

圖4為本發明另一實施例的電子裝置的局部電路示意圖。在圖4中省略繪示多個接觸墊140，僅繪示一個接觸墊140作為代表，並且，在本實施例中，省略了部分接觸墊140在基板投影方向上不覆蓋屏蔽縱線V3的斷開線的相關標示，以使圖式更為清楚。圖4的電子裝置100C大致相似於圖2的電子裝置100B，因此兩實施例中所記載的相同構件可參照前述內容，而兩實施例中相同的配置，在此不再贅述。

請參照圖4，本實施例之電子裝置100C不同於圖3的實施例之處在於，電子裝置100C更於畫素結構150A中的另外兩個子畫素中150a、150b的右側分別設置屏蔽縱線V3。亦即，在本實施例之在單一畫素結構150A中，相鄰兩子畫素之間(也就是子畫素150a、150b之間和子畫素150b、150c之間)包括一條第一縱向訊號線V1及一條屏蔽縱線V3。

具體而言，在單一畫素結構150A中，在子畫素150a、150b第一側的第一縱向訊號線V1的第一側還各自設有一條屏蔽縱線V3。也就是說，在單一畫素結構150A中，每個子畫素150a、150b、150c的第一側皆設有一條第一縱向訊號線V1及一條屏蔽縱線V3，而第二縱向訊號線V2僅位於子畫素150c第一側的屏蔽縱線V3的第一側。基於上述的配置，可避免第一縱向訊號線V1與第二縱向訊號線V2之間彼此耦合造成的不良影響，並可支援較多觸控墊140，而提供改進的品質。

圖5為本發明另一實施例的電子裝置的局部電路示意圖。在圖5中省略繪示多個接觸墊140，僅繪示一個接觸墊140作為代表，並且，在本實施例中，省略了部分接觸墊140在基板投影方向上不覆蓋屏蔽縱線V3的斷開線的相關標示，以使圖式更為清楚。圖5的電子裝置100D大致相似於圖4的電子裝置100C，因此兩實施例中所記載的相同構件可參照前述內容，而兩實施例中相同的配置，在此不再贅述。

請參照圖5，本實施例之電子裝置100D不同於圖4的實施例之處在於，在單一畫素結構150A中，相鄰兩子畫素之間(也就是子畫素150a、150b之間和子畫素150b、150c之間)包括一條第一縱向訊號線V1及兩條屏蔽縱線V3。

具體而言，在單一畫素結構150A中，在子畫素150a、150b所電性連接的第一縱向訊號線V1的右側各自設有兩條屏蔽縱線V3。換句話說，在單一畫素結構150A中，子畫素150a、150b的第一側皆設有一條第一縱向訊號線V1及兩條屏蔽縱線V3，而子畫素150c的第一側依序設有第一縱向訊號線V1、屏蔽縱線V3及第二縱向訊號線V2。如此一來，可避免第一縱向訊號線V1與第二縱向訊號線V2之間彼此耦合造成的不良影響，並可使開口率一致，並降低屏蔽縱線V3的電阻值。

圖6為本發明另一實施例的電子裝置的局部電路示意圖，在圖6中省略繪示多個接觸墊140，僅繪示一個接觸墊140作為代表，並且，在本實施例中，省略了接觸墊140在基板投影方向上不覆蓋屏蔽縱線V3的斷開線的相關標示，以使圖式更為清楚。有關本實施例的接觸墊140與屏蔽縱線V3在基板投影方向上的相對位置關係可參看後述圖7或圖8的剖面圖加以理解。圖6的電子裝置100E大致相似於圖1的電子裝置100A，因此兩實施例中所記載的相同構件可參照前述內容，而兩實施例中相同的配置，在此不再贅述。

在圖6的實施例中，電子裝置100E包括基板110、多條橫向訊號線120、多條縱向線130、多個觸控墊140以及多個畫素結構150B。多條橫向訊號線120朝x方向延伸，並沿著y方向排列於基板110上，且多條橫向訊號線120的相鄰兩行彼此電性連接。多條縱向線130朝y方向延伸，沿著x方向排列於基板110上，並與多條橫向訊號線120相交。多條縱向線130包括多條第一縱向訊號線V1、多條第二縱向訊號線V2及多條屏蔽縱線V3。

在圖6的實施例中，電子裝置100E是以2DHG的驅動方式設計的。多個畫素結構150B以陣列排列的方式配置於基板110上，每個畫素結構150B位於電性連接的相鄰兩行的橫向訊號線120之間，其中所述每個畫素結構150B包括縱向排列的兩個子畫素150a、150b，所述兩個子畫素150a、150b分別與電性連接的相鄰兩行的所述橫向訊號線120電性連接，換句話說，所述兩個子畫素150a、150b實質上與同一條橫向訊號線120電性連接。

如圖6所示，在單一畫素結構150B中，第一縱向訊號線V1位於畫素結構150B的相對兩側，並分別與所述畫素結構150B的所述兩個子畫素150a、150b電性連接。第二縱向訊號線V2位於兩相鄰畫素結構150B所電性連接的兩相鄰第一縱向訊號線V1之間，且所述第二縱向訊號線V2透過對應的導通結構VIA1與多條電性連接的相鄰兩行的橫向訊號線120的其中一條連接。

屏蔽縱線V3位於兩相鄰畫素結構150B之間的各第一縱向訊號線V1和第二縱向訊號線V2之間。也就是說，相鄰兩畫素結構150B之間設置有兩條第一縱向訊號線V1、兩條屏蔽縱線V3及一條第二縱向訊號線V2，其中所述兩條第一縱向訊號線V1分別在相鄰兩畫素結構150B之間的兩側並分別與所述兩畫素結構150B電性連接，所述第二縱向訊號線V2位於所述兩條第一縱向訊號線V1之間，且所述兩條屏蔽縱線V3分別位於各所述第一縱向訊號線V1和第二縱向訊號線V2之間。由於相鄰的第一縱向訊號線V1和第二縱向訊號線V2之間設有屏蔽縱線V3，因此可以避免第一縱向訊號線V1與第二縱向訊號線V2之間彼此耦合造成的不良影響。

圖7為圖6的電子裝置100E中沿剖線A-A’的剖面的一種實施方式的示意圖。

請同時參照圖6及圖7，電子裝置100E1還包括多個觸控墊140。多個觸控墊140以陣列排列的方式配置於基板110上，每個觸控墊140的涵蓋範圍可涵蓋多個畫素結構150B，且每條屏蔽縱線V3透過對應的導通結構VIA2與多個觸控墊140的其中一個電性連接(詳細於後文圖9、10進行說明)。

在圖7中，橫向訊號線120、絕緣層I0、縱向線130、絕緣層I1、觸控墊140、絕緣層I2與畫素電極152依序堆疊於基板110上。其中縱向線130包括第一縱向訊號線V1、第二縱向訊號線V2及屏蔽縱線V3位在相同膜層。絕緣層I0具有一貫孔，導通結構VIA1埋設於絕緣層I0的貫孔中，以使橫向訊號線120與第一縱向訊號線V1電性相連。此外，如圖7所示，觸控墊140覆蓋於第一縱向訊號線V1上，並且觸控墊140在基板110上的投影範圍涵蓋第一縱向訊號線V1在基板110上的投影範圍，但觸控墊140在基板110上的投影與屏蔽縱線V3在基板110上的投影及第二縱向訊號線V2在基板110上的投影不重疊。

圖8為圖6的電子裝置100E中沿剖線A-A’的剖面的另一種實施方式的示意圖。圖8的剖面示意圖大致相似於圖7的剖面示意圖，其差別在於在圖8中，觸控墊140不僅覆蓋第一縱向訊號線V1，亦覆蓋第二縱向訊號線V2，並且觸控墊140在基板110上的投影範圍涵蓋第一縱向訊號線V1在基板110上的投影範圍及第二縱向訊號線V2在基板110上的投影範圍，但觸控墊140在基板110上的投影範圍與屏蔽縱線V3在基板110上的投影範圍不重疊，如此一來，可減少線路耦合造成的不良影響。

圖9為本發明圖1的R區域中主動元件及沿剖線B-B’的剖面的一種實施方式的示意圖，在本實施例中，主動元件例如是底閘極型的非晶矽薄膜電晶體。

請同時參照圖1及圖9，閘極1542及橫向訊號線120位於基板110上，絕緣層I0覆蓋於基板110上，並覆蓋閘極1542及橫向訊號線120。半導體層1541位於絕緣層I0上，並與閘極1542重疊，其中半導體層1541的材料例如為非晶矽(a-Si)。源極1543、汲極1544分別位於絕緣層I0上的半導體層1541的兩側，並且源極1543與汲極1544部分覆蓋半導體層1541，也就是說，半導體層1541並未完全被源極1543、汲極1544覆蓋。屏蔽縱線V3及第二縱向訊號線V2的所在膜層與源極1543與汲極1544的膜層相同，均位於絕緣層I0上源極1543、汲極1544。位於第二縱向訊號線V2及橫向訊號線120之間的絕緣層I0具有貫孔，導通結構VIA1埋設於絕緣層I0的貫孔中，以使第二縱向訊號線V2與橫向訊號線120電性連接。絕緣層I1覆蓋源極1543、汲極1544、絕緣層I0、半導體層1541、屏蔽縱線V3及第二縱向訊號線V2。觸控墊140位於絕緣層I1上，其中絕緣層I1具有一貫孔位於屏蔽縱線V3之上，導通結構VIA2埋設於絕緣層I1的貫孔中，以使設置於絕緣層I1上的觸控墊140與屏蔽縱線V3電性連接。絕緣層I2位於絕緣層I1上並覆蓋觸控墊140，畫素電極152位於絕緣層I2上，以與觸控墊140絕緣。在汲極1544上方具有貫穿絕緣層I1、I2的導通結構VIA3，以使畫素電極152與主動元件154電性連接。

圖10為本發明圖1的R區域中主動元件及沿剖線B-B’的剖面的另一種實施方式的示意圖，在本實施例中，主動元件例如是頂閘極型的多晶矽薄膜電晶體。

請同時參照圖1及圖10，在基板110上具有一層遮光金屬層（Shielding Metal），緩衝層114位於遮光金屬層SM 112上並覆蓋遮光金屬層SM 112。半導體層1541位於緩衝層114上，其中半導體層1541的材料例如為低溫多晶矽(Low Temperature Poly-Silicon, LTPS)。閘極介電層116位於緩衝層114上，並覆蓋半導體層1541。閘極1542位於閘極介電層116上，並與半導體層1541重疊。橫向訊號線120位於閘極介電層116上，且橫向訊號線120與閘極1542為同一膜層且彼此相連。絕緣層I0位於閘極介電層116上，並覆蓋橫向訊號線120與閘極1542。源極1543、汲極1544、屏蔽縱線V3及第二縱向訊號線V2位於絕緣層I0上，其中絕緣層I0具有一貫孔，導通結構VIA1埋設於絕緣層I0的貫孔中，以使第二縱向訊號線V2與橫向訊號線120電性連接。在源極1543與半導體層1541之間、以及汲極1544與半導體層1541之間還分別具有貫穿絕緣層I0及閘極介電層116的導通結構VIA4、VIA5，以使半導體層1541與源極1543、汲極1544電性連接。絕緣層I1位於絕緣層I0上，並覆蓋源極1543與汲極1544、屏蔽縱線V3及第二縱向訊號線V2。觸控墊140位於絕緣層I1上，其中絕緣層I1具有一貫孔，導通結構VIA2埋設於絕緣層I1的貫孔中，以使屏蔽縱線V3與觸控墊140電性連接。絕緣層I2位於絕緣層I1上並覆蓋觸控墊140，畫素電極152位於絕緣層I2上，以與觸控墊140絕緣。在畫素電極152與汲極1544之間具有貫穿絕緣層I1、I2的導通結構VIA3，以使畫素電極152與主動元件154電性連接。

圖11為本發明另一實施例的電子裝置的局部電路示意圖，在圖11中省略繪示多個接觸墊140，僅繪示一個接觸墊140作為代表。圖11的電子裝置100F大致相似於圖1的電子裝置100A，因此兩實施例中所記載的相同構件可參照前述內容，而兩實施例中相同的配置，在此不再贅述。

在圖11的實施例中，電子裝置100F包括基板110、多條橫向訊號線120、多條縱向線130、多個觸控墊140以及多個畫素結構150C。多條橫向訊號線120朝x方向延伸，並沿著y方向排列於基板110上。多條縱向線130朝y方向延伸，沿著x方向排列於基板110上，並與多條橫向訊號線120相交。其中多條縱向線130包括多條第一縱向訊號線V1、多條第二縱向訊號線V2及多條屏蔽縱線V3。

在圖11的實施例中，多個畫素結構150C以陣列排列的方式配置於基板110上，每個畫素結構150C位於兩相鄰的不同橫向訊號線120之間，其中每個畫素結構150C包括橫向排列的兩個子畫素150a、150b，所述兩個子畫素150a、150b與同一條橫向訊號線120電性連接。在單一畫素結構150C中，兩個子畫素150a、150b所電性連接的兩條第一縱向訊號線V1分別位於所述畫素結構150C的相對兩側。第二縱向訊號線V2位於所述兩個子畫素150a、150b之間，且所述第二縱向訊號線V2透過對應的導通結構VIA1與多條橫向訊號線120的其中一條連接。屏蔽縱線V3位於兩相鄰畫素結構150C所電性連接的兩相鄰第一縱向訊號線V1之間。換句話說，如圖11所示，相鄰兩畫素結構150C之間設置有兩條第一縱向訊號線V1及設置於兩條第一縱向訊號線之間的一條屏蔽縱線V3，其中位於屏蔽縱線V3第二側（左側）的第一縱向訊號線V1與左側的畫素結構150C電性連接，而位於屏蔽縱線V3第一側（右側）的第一縱向訊號線V1與右側的畫素結構150C電性連接。此外，如圖11所示，在單一畫素結構150C中，相鄰的兩子畫素150a、150b之間設有一條第二縱向訊號線V2。由於第一縱向訊號線V1和第二縱向訊號線V2之間有子畫素150a或150b將兩者隔開，因此可以避免第一縱向訊號線V1與第二縱向訊號線V2之間彼此耦合造成的不良影響。

圖12為圖11的電子裝置100F中沿剖線A-A’的剖面的一種實施方式的示意圖。

請同時參照圖11及圖12，電子裝置100F還包括多個觸控墊140。多個觸控墊140以陣列排列的方式配置於基板110上，每個觸控墊140的涵蓋範圍可涵蓋多個畫素結構150C，且每條屏蔽縱線V3透過對應的導通結構VIA2與多個觸控墊140的其中一個電性連接。此外，如圖12所示，觸控墊140覆蓋於第一縱向訊號線V1及第二縱向訊號線V2上，並且觸控墊140在基板110上的投影範圍涵蓋第一縱向訊號線V1在基板110上的投影範圍及第二縱向訊號線V2在基板110上的投影範圍，但觸控墊140在基板110上的投影範圍與屏蔽縱線V3在基板110上的投影範圍不重疊。如此一來，可減少線路耦合造成的不良影響。

圖13為本發明另一實施例的電子裝置的局部電路示意圖。在圖13中省略繪示多個接觸墊140，僅繪示一個接觸墊140作為代表，並且，在本實施例中，省略了接觸墊140在基板投影方向上不覆蓋屏蔽縱線V3的斷開線的相關標示，以使圖式更為清楚。有關接觸墊140與屏蔽縱線V3在基板投影方向上的相對位置關係可參看說明書的其他剖面圖加以理解。圖14為圖13的電子裝置100G中沿剖線A-A’的剖面的一種實施方式的示意圖。圖13的電子裝置100G大致相似於圖11的電子裝置100F，因此兩實施例中所記載的相同構件可參照前述內容，而兩實施例中相同的配置，在此不再贅述。

請同時參照圖13、14，本實施例之電子裝置100G不同於圖11的實施例之處在於，在單一畫素結構150C中，相鄰兩子畫素150a、150b之間除了一條第二縱向訊號線V2外，還可包括於所述第二縱向訊號線V2與各所述子畫素150a、150b之間設置屏蔽縱線V3，也就是說，在單一畫素結構150C中，相鄰兩子畫素150a、150b之間設有一條第二縱向訊號線V2及兩條屏蔽縱線V3，且所述第二縱向訊號線V2位於所述兩條屏蔽縱線V3之間。如此一來，可支援較多觸控墊140，且可降低屏蔽縱線V3的電阻值。

圖15為本發明另一實施例的電子裝置的局部電路示意圖。在圖15中省略繪示多個接觸墊140，僅繪示一個接觸墊140作為代表，並且，在本實施例中，省略了接觸墊140在基板投影方向上不覆蓋屏蔽縱線V3的斷開線的相關標示，以使圖式更為清楚。有關接觸墊140與屏蔽縱線V3在基板投影方向上的相對位置關係可參看說明書的其他剖面圖加以理解。圖16為圖15的電子裝置100H中沿剖線A-A’的剖面的一種實施方式的示意圖。圖15的電子裝置100H大致相似於圖11的電子裝置100F，因此兩實施例中所記載的相同構件可參照前述內容，而兩實施例中相同的配置，在此不再贅述。

請同時參照圖15、16，本實施例之電子裝置100H不同於圖11的實施例之處在於，在單一畫素結構150C中，相鄰兩子畫素150a、150b之間可包括兩條第二縱向訊號線V2及一條屏蔽縱線V3，其中所述屏蔽縱線V3位於兩所述第二縱向訊號線V2之間。如此一來，可支援較多橫向訊號線120，而使解析度增加。

圖17為本發明另一實施例的電子裝置的局部電路示意圖，在圖17中省略繪示多個接觸墊140，僅繪示一個接觸墊140作為代表，並且，在本實施例中，省略了接觸墊140在基板投影方向上不覆蓋屏蔽縱線V3的斷開線的相關標示，以使圖式更為清楚。有關接觸墊140與屏蔽縱線V3在基板投影方向上的相對位置關係可參看說明書的其他剖面圖加以理解。

在圖17的實施例中，電子裝置100I包括基板110、多條橫向訊號線120、多條縱向線130、多個觸控墊140以及多個畫素結構150C。多條橫向訊號線120朝x方向延伸，並沿著y方向排列於基板110上。多條縱向線130朝y方向延伸，沿著x方向排列於基板110上，並與多條橫向訊號線120相交。其中多條縱向線130包括多條第一縱向訊號線V1、多條第二縱向訊號線V2及多條屏蔽縱線V3。

在圖17的實施例中，多個畫素結構150C以陣列排列的方式配置於基板110上，每個畫素結構150C位於兩相鄰的不同橫向訊號線120之間，其中每個畫素結構150C包括橫向排列的兩個子畫素150a、150b，所述兩個子畫素150a、150b與同一條橫向訊號線120電性連接。在單一畫素結構150C中，第一縱向訊號線V1位於所述畫素結構150C的相對兩側，並分別與所述畫素結構150C的兩個子畫素150a、150b電性連接。第二縱向訊號線V2位於所述兩個子畫素150a、150b之間，且所述第二縱向訊號線V2透過對應的導通結構VIA1與多條橫向訊號線120的其中一條連接。屏蔽縱線V3位於所述第二縱向訊號線V2的第一側。也就是說，各畫素結構150C被兩相鄰橫向訊號線120與兩條第一縱向訊號線V1圍繞，在單一畫素結構150C中，所述兩個子畫素150a、150b之間包括一條第二縱向訊號線V2及一條屏蔽縱線V3，其中所述屏蔽縱線V3位於所述第二縱向訊號線V2的第一側。基於上述配置，可以避免第一縱向訊號線V1與第二縱向訊號線V2之間彼此耦合造成的不良影響，且具有較大且均勻的開口率。

圖18為圖17的電子裝置100I中沿剖線A-A’的剖面的一種實施方式的示意圖。

請同時參照圖17及圖18，電子裝置100I還包括多個觸控墊140。多個觸控墊140以陣列排列的方式配置於基板110上，每個觸控墊140的涵蓋範圍可涵蓋多個畫素結構150C，且每條屏蔽縱線V3透過對應的導通結構VIA2與多個觸控墊140的其中一個電性連接。此外，如圖18所示，觸控墊140覆蓋於第一縱向訊號線V1及第二縱向訊號線V2上，並且觸控墊140在基板110上的投影範圍涵蓋第一縱向訊號線V1在基板110上的投影範圍及第二縱向訊號線V2在基板110上的投影範圍，但觸控墊140在基板110上的投影範圍與屏蔽縱線V3在基板110上的投影範圍不重疊。如此一來，可減少線路耦合造成的不良影響。

綜上所述，本發明藉由在相鄰的第一縱向訊號線和第二縱向訊號線之間設置屏蔽縱線，以降低線路之間的耦合所造成的不良影響，而提供改進的品質。本發明亦可藉由將第一縱向訊號線和第二縱向訊號線以畫素電極隔開設置，以降低線路之間的耦合所造成的不良影響，且具有較大且均勻的開口率，而提供改進的品質。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100A~100I:電子裝置 110:基板 112:遮光金屬層114:緩衝層 116:閘極介電層 120:橫向訊號線 130:縱向線 140:觸控墊 150、150A~150C:畫素結構 150a、150b、150c:子畫素 152:畫素電極 154:主動元件 1541:半導體層 1542:閘極 1543:源極 1544:汲極 A-A’、B-B’ :剖線 I0~I2:絕緣層 R:區域 VIA1~VIA5:導通結構 V1:第一縱向訊號線 V2:第二縱向訊號線 V3:屏蔽縱線

圖1是本發明一實施例的電子裝置的局部電路示意圖。圖2是圖1的電子裝置中沿剖線A-A’的剖面的一種實施方式的示意圖。圖3是本發明另一實施例的電子裝置的局部電路示意圖。圖4是本發明另一實施例的電子裝置的局部電路示意圖。圖5是本發明另一實施例的電子裝置的局部電路示意圖。圖6是本發明另一實施例的電子裝置的局部電路示意圖。圖7是圖6的電子裝置中沿剖線A-A’的剖面的一種實施方式的示意圖。圖8是圖6的電子裝置中沿剖線A-A’的剖面的另一種實施方式的示意圖。圖9是圖1的R區域中主動元件及沿剖線B-B’的剖面的一種實施方式的示意圖。圖10是圖1的R區域中主動元件及沿剖線B-B’的剖面的另一種實施方式的示意圖。圖11是本發明另一實施例的電子裝置的局部電路示意圖。圖12是圖11的電子裝置中沿剖線A-A’的剖面的一種實施方式的示意圖。圖13是本發明另一實施例的電子裝置的局部電路示意圖。圖14是圖13的電子裝置中沿剖線A-A’的剖面的一種實施方式的示意圖。圖15是本發明另一實施例的電子裝置的局部電路示意圖。圖16是圖15的電子裝置中沿剖線A-A’的剖面的一種實施方式的示意圖。圖17是本發明另一實施例的電子裝置的局部電路示意圖。圖18是圖17的電子裝置中沿剖線A-A’的剖面的一種實施方式的示意圖。

100A:電子裝置

110:基板

120:橫向訊號線

130:縱向線

140:觸控墊

150:畫素結構

150a:子畫素

152:畫素電極

154:主動元件

A-A’、B-B’:剖線

R:區域

VIA1、VIA2:導通結構

V1:第一縱向訊號線

V2:第二縱向訊號線

V3:屏蔽縱線

Claims

一種電子裝置，包括: 基板；多條橫向訊號線，配置於所述基板上；多條第一縱向訊號線，配置於所述基板上，與所述多條橫向訊號線相交；多條第二縱向訊號線，配置於所述基板上，與所述多條橫向訊號線相交，且所述多條第二縱向訊號線各自連接所述多條橫向訊號線的其中一條；以及多個畫素結構，配置於所述基板上，所述多個畫素結構各自連接所述多條橫向訊號線的其中一者與所述多條第一縱向訊號線的其中一者電性連接且包括畫素電極，多個觸控墊，配置於所述基板上，多條屏蔽縱線，配置於所述基板上，所述屏蔽縱線的其中一者與所述多個觸控墊的其中一者電性連接，所述多條屏蔽縱線、所述多條第一縱向訊號與所述多條第二縱向訊號為相同膜層，所述多條屏蔽縱線各自位於兩相鄰畫素電極之間的選自所述多條第一縱向訊號線與所述多條第二縱向訊號線群組中的至少兩條之間。
如請求項1所述的電子裝置，其中所述多條屏蔽縱線各自位於相鄰兩畫素電極之間的所述第一縱向訊號線與所述第二縱向訊號線之間。
如請求項2所述的電子裝置，其中在所述多個畫素結構的每相鄰兩行之間設置所述第一縱向訊號線的其中一者與所述多條第二縱向訊號線的其中一者，且所述屏蔽縱線位於所述第一縱向訊號線與所述第二縱向訊號線之間。
如請求項3所述的電子裝置，其中在電子裝置的俯視圖中，所述觸控墊與所述第一縱向訊號線及所述第二縱向訊號線重疊，所述觸控墊與所述屏蔽縱線不重疊。
如請求項2所述的電子裝置，其中各所述畫素結構包括橫向排列的三個子畫素，所述三個子畫素與同一條所述橫向訊號線電性連接，所述三個子畫素分別與位於所述子畫素第一側的不同所述第一縱向訊號線電性連接，所述第二縱向訊號線位於最外側子畫素的所述第一縱向訊號線的第一側，且所述屏蔽縱線位於所述第二縱向訊號線與最外側子畫素的所述第一縱向訊號線之間。
如請求項5所述的電子裝置，更包括於各所述畫素結構的另外兩個所述子畫素的第一側分別設置所述屏蔽縱線。
如請求項6所述的電子裝置，其中在各所述畫素結構中，兩相鄰所述子畫素之間的所述屏蔽縱線的數量為兩條。
如請求項2所述的電子裝置，其中所述多條橫向訊號線的相鄰兩行電性連接，各所述畫素結構包括縱向排列的兩個子畫素，其中所述兩個子畫素分別與電性連接的相鄰兩行的所述橫向訊號線電性連接，所述兩個子畫素所分別連接的所述第一縱向訊號線分設於所述畫素結構的相對側，所述第二縱向訊號線位於兩相鄰所述畫素結構所電性連接的兩相鄰所述第一縱向訊號線之間，所述屏蔽縱線位於所述第二縱向訊號線與各所述第一縱向訊號線之間。
如請求項8所述的電子裝置，其中在電子裝置的俯視圖中，所述觸控墊與所述第一縱向訊號線重疊，所述第二縱向訊號線與所述觸控墊不重疊。
如請求項8所述的電子裝置，其中在電子裝置的俯視圖中，所述觸控墊與所述第一縱向訊號線重疊，所述第二縱向訊號線與所述觸控墊重疊。
如請求項1所述的電子裝置，更包括絕緣層以及貫穿所述絕緣層的導通結構，所述絕緣層的所在膜層位於所述第一縱向訊號線的膜層與所述觸控墊的膜層之間，所述屏蔽縱線經由所述導通結構連接所述多個觸控墊的其中一者。
如請求項1所述的電子裝置，其中所述多條屏蔽縱線各自位於相鄰兩畫素電極之間的兩條所述第一縱向訊號線之間。
如請求項12所述的電子裝置，其中各所述畫素結構被兩相鄰所述橫向訊號線以及分設於所述畫素結構兩相對側的兩條所述第一縱向訊號線圍繞，各所述畫素結構包括橫向排列的兩個子畫素，所述第二縱向訊號線位於各所述畫素結構中的所述兩個子畫素之間，所述屏蔽縱線配置於兩相鄰所述畫素結構所電性連接的兩相鄰所述第一縱向訊號線之間。
如請求項13所述的電子裝置，其中在各所述畫素結構中，更包括於所述第二縱向訊號線與各所述子畫素之間設置所述屏蔽縱線。
如請求項14所述的電子裝置，其中在各所述畫素結構的兩相鄰所述子畫素之間包括兩條所述屏蔽縱線以及位於所述兩條屏蔽縱線中的所述第二縱向訊號線。
如請求項13所述的電子裝置，其中在各所述畫素結構的兩相鄰所述子畫素之間包括兩條所述第二縱向訊號線以及位於所述兩條第二縱向訊號線之間的所述屏蔽縱線。
如請求項16所述的電子裝置，其中在電子裝置的俯視圖中，所述第一縱向訊號線與所述觸控墊重疊，所述第二縱向訊號線與所述觸控墊重疊，且所述屏蔽縱線與所述觸控墊不重疊。
一種電子裝置，包括: 基板；多條橫向訊號線，配置於所述基板上；多條第一縱向訊號線，配置於所述基板上，與所述多條橫向訊號線相交；多條第二縱向訊號線，配置於所述基板上，與所述多條橫向訊號線相交，且所述多條第二縱向訊號線各自連接所述多條橫向訊號線的其中一條；以及多個畫素結構，配置於所述基板上，所述多個畫素結構各自連接所述多條橫向訊號線的其中一者與所述多條第一縱向訊號線的其中一者電性連接且包括畫素電極，多個觸控墊，配置於所述基板上，多條屏蔽縱線，配置於所述基板上，所述屏蔽縱線的其中一者與所述多個觸控墊的其中一者電性連接，所述多條屏蔽縱線、所述多條第一縱向訊號與所述多條第二縱向訊號為相同膜層，其中各畫素結構被兩相鄰所述橫向訊號線與兩條所述第一縱向訊號線圍繞且包括兩個橫向排列的子畫素，所述第二縱向訊號線的其中一者位於同一個所述畫素結構的所述兩個子畫素之間，所述屏蔽縱線位於所述第二縱向訊號線與所述兩個子畫素其中一者的畫素電極之間。