TWI755980B

TWI755980B - 畫素陣列

Info

Publication number: TWI755980B
Application number: TW109144822A
Authority: TW
Inventors: 王睦凱; 黃國有; 鍾岳宏
Original assignee: 友達光電股份有限公司
Priority date: 2020-08-21
Filing date: 2020-12-18
Publication date: 2022-02-21
Also published as: TWI768903B; TW202209071A; TW202209294A; TWI753790B; TWI756952B; TWI759127B; TWI750895B; TWI740736B; TW202209278A; TWI755957B; TW202208955A; TW202208951A; TWI756054B; TW202209728A; TW202209289A; TW202208956A; TWI766564B; TW202208962A; TW202209072A; TW202209290A

Abstract

一種畫素陣列，包括基板、多條橫向訊號線、多條第一縱向訊號線、多條第二縱向訊號線以及多個畫素結構。橫向訊號線及畫素結構配置於基板的主動區。第一縱向訊號線自基板的周邊區延伸進主動區，且與橫向訊號線相交。第二縱向訊號線與多條橫向訊號線的其中一者電性連接，且相鄰於至少一條第一縱向訊號線，多條第二縱向訊號線的其中一者包含橫向圖案，其中橫向圖案相鄰於多條橫向訊號線的另一者。畫素結構與橫向訊號線及第一縱向訊號線電性連接。

Description

畫素陣列

本發明是有關於一種畫素陣列，且特別是有關於一種具有橫向圖案的畫素陣列。

隨著科技的進步，大尺寸面板多朝向窄邊框設計的型態發展。目前多採用TGP（Tracking Gate-line in Pixel）窄邊框技術，使在水平方向上延伸的閘極線透過在垂直方向上延伸的轉接元件電性連接至閘極驅動電路，以進一步減少面板邊框的寬度。

然而，當轉接元件設置於主動區時，轉接元件勢必會與資料線相鄰，易發生與相鄰資料線耦合或產生閘極/汲極電容（gate-drain capacitance，Cgd）等問題，往往影響訊號傳遞的品質，而導致最終呈現的功能不符預期。舉例來說，轉接元件與資料線之間的耦合作用容易使畫素的電壓高於規定值，而於顯示畫面中呈現出一斜線的亮點，影響使用者觀賞體驗。因此如何解決上述問題，已成為目前研發人員所關注的議題。

本發明提供一種畫素陣列，其設計可有助於達成窄邊框設計的需求，且可降低線路之間的耦合進而改善畫素陣列的品質。

本發明的至少一實施例提供一種畫素陣列，包括基板、多條橫向訊號線、多條第一縱向訊號線、多條第二縱向訊號線以及多個畫素結構。基板具有主動區及位於主動區外的周邊區。橫向訊號線配置於主動區。第一縱向訊號線自周邊區延伸進主動區，且與橫向訊號線相交。第二縱向訊號線與多條橫向訊號線的其中一者電性連接，且相鄰於至少一條第一縱向訊號線，多條第二縱向訊號線的其中一者包含橫向圖案，其中橫向圖案相鄰於多條橫向訊號線的另一者。畫素結構配置於主動區，且與橫向訊號線及第一縱向訊號線電性連接，多個畫素結構的其中一者被相鄰兩條橫向訊號線以及相鄰兩條第一縱向訊號線圍繞。

在本發明的一實施例中，上述橫向圖案的長度大於或等於多個畫素結構的其中一者的橫向寬度。

在本發明的一實施例中，上述多條第二縱向訊號線的至少一者包含橫向圖案，且多條第二縱向訊號線的至少一者不包含橫向圖案。

在本發明的一實施例中，每一上述多條第二縱向訊號線包含橫向圖案。

在本發明的一實施例中，上述包含橫向圖案的第二縱向訊號線更包含第一縱向圖案及第二縱向圖案，其中第一縱向圖案及第二縱向圖案分別鄰接於橫向圖案的兩端，且分別相鄰於兩條第一縱向訊號線。並且，第一縱向圖案、橫向圖案以及第二縱向圖案依序電性連接。

在本發明的一實施例中，上述第一縱向圖案與第二縱向圖案位於相同膜層中，且橫向圖案所在的膜層不同於第一縱向圖案與第二縱向圖案所在的膜層。

在本發明的一實施例中，上述畫素陣列更包括第一轉接結構及第二轉接結構，其中第一轉接結構配置於主動區，且在畫素陣列的俯視圖中，第一轉接結構設置於第一縱向圖案與橫向圖案的相交處；第二轉接結構配置於主動區，且在畫素陣列的俯視圖中，第二轉接結構設置於第二縱向圖案與橫向圖案的相交處。並且，第一縱向圖案透過第一轉接結構連接橫向圖案，橫向圖案透過第二轉接結構連接第二縱向圖案。

在本發明的一實施例中，上述第一縱向圖案的沿縱向方向上的長度大於或等於a個畫素結構，上述第二縱向圖案的沿縱向方向上的長度大於或等於b個畫素結構，其中a、b為正整數。

在本發明的一實施例中，上述b為1。

在本發明的一實施例中，上述畫素陣列更包括多個閘極驅動墊，其中多個閘極驅動墊橫向依序排列於周邊區，且每一閘極驅動墊分別電性連接對應的第二縱向訊號線。

在本發明的一實施例中，上述畫素陣列更包括定電壓線，其中定電壓線配置於周邊區，且具有主線段及支線段。主線段與橫向訊號線平行，支線段自主線段沿多條第一縱向訊號線的其中一者延伸，且跨越c個畫素結構，其中c為正整數。在畫素陣列的俯視圖中，支線段相對於主線段的一端與第二縱向訊號線及橫向訊號線的電性連接處相隔一距離，所述距離小於多個畫素結構的其中一者的縱向長度。

在本發明的一實施例中，上述距離為3 μm～5 μm。

在本發明的一實施例中，上述畫素陣列更包括絕緣層，其中絕緣層覆蓋第一縱向訊號線與第二縱向訊號線，且具有溝槽。溝槽沿著第一縱向訊號線與第二縱向訊號線延伸，且溝槽在基板的投影位於第一縱向訊號線在基板的投影與第二縱向訊號線在基板的投影之間。

基於上述，本發明藉由其中一條第二縱向訊號線包含橫向圖案，能夠將第二縱向訊號線在縱向方向適度地分段，可降低第二縱向訊號線對相鄰第一縱向訊號線傳遞訊號時所產生的耦合現象，有助於在達成窄邊框設計需求的同時，還可降低線路之間的耦合進而改善畫素陣列的品質。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、膜、區域或基板的元件被稱為在「另一元件上」、或「連接到另一元件」、「重疊於另一元件」時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」或「耦合」係可為二元件間存在其它元件。

應當理解，儘管術語「第一」、「第二」、「第三」等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的「第一元件」、「部件」、「區域」、「層」、或「部分」可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。

這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式「一」、「一個」和「該」旨在包括複數形式，包括「至少一個」。「或」表示「及/或」。如本文所使用的，術語「及/或」包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語「包括」及/或「包括」指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。

此外，諸如「下」或「底部」和「上」或「頂部」的相對術語可在本文中用於描述一個元件與另一元件的關係，如圖所示。應當理解，相對術語旨在包括除了圖中所示的方位之外的裝置的不同方位。例如，如果一個附圖中的裝置翻轉，則被描述為在其他元件的「下」側的元件將被定向在其他元件的「上」側。因此，示例性術語「下」可以包括「下」和「上」的取向，取決於附圖的特定取向。類似地，如果一個附圖中的裝置翻轉，則被描述為在其它元件「下方」或「下方」的元件將被定向為在其它元件「上方」。因此，示例性術語「下面」或「上面」可以包括上方和下方的取向。

本文使用的「約」、或「大致上」包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的「約」、或「大致上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

本文參考作為理想化實施例的示意圖的截面圖來描述示例性實施例。因此，可以預期到作為例如製造技術及/或公差的結果的圖示的形狀變化。因此，本文所述的實施例不應被解釋為限於如本文所示的區域的特定形狀，而是包括例如由製造導致的形狀偏差。例如，示出或描述為平坦的區域通常可以具有粗糙及/或非線性特徵。此外，所示的銳角可以是圓的。因此，圖中所示的區域本質上是示意性的，並且它們的形狀不是旨在示出區域的精確形狀，並且不是旨在限制權利要求的範圍。

圖1A是依照本發明的第一實施例的一種畫素陣列的俯視示意圖；圖1B是圖1A的畫素陣列中沿剖線A-A’的剖面示意圖。為方便說明，圖1A中省略繪示絕緣層的位置及部分畫素結構PX。

請同時參照圖1A及圖1B，畫素陣列10包括基板100、多條橫向訊號線GL、多條第一縱向訊號線DL、多條第二縱向訊號線110以及多個畫素結構PX。基板100可具有主動區AA以及位於主動區AA外的周邊區BA。在本實施例中，基板100的材料可包括玻璃或其他適宜的材料等，但本發明不以此為限。

橫向訊號線GL配置於基板100的主動區AA上，且沿著橫向方向X延伸。在本實施例中，多條橫向訊號線GL可包括橫向訊號線GL1、橫向訊號線GL2、…、橫向訊號線GLn，其中n為正整數。橫向訊號線GL1、橫向訊號線GL2、…、橫向訊號線GLn例如依序沿縱向方向Y排列，如圖1A所示，橫向訊號線GL1、橫向訊號線GL2、…、橫向訊號線GLn例如是由基板100的上側至基板100的下側依序排列於基板100上。橫向方向X與縱向方向Y交錯。舉例而言，在本實施例中，橫向方向X與縱向方向Y可垂直，但本發明不以此為限。以下實施例描述的橫向與縱向可分別視為圖1A中的橫向方向X與縱向方向Y。在本實施例中，橫向訊號線GL可為閘極線。

第一縱向訊號線DL配置於基板100上，並自周邊區BA延伸進主動區AA，且與多條橫向訊號線GL相交。在本實施例中，多條第一縱向訊號線DL可包括第一縱向訊號線DL1、第一縱向訊號線DL2、…、第一縱向訊號線DLm+1，其中m為正整數。第一縱向訊號線DL1、第一縱向訊號線DL2、…、第一縱向訊號線DLm+1例如依序沿橫向方向X排列，如圖1A所示，第一縱向訊號線DL1、第一縱向訊號線DL2、…、第一縱向訊號線DLm+1例如是由基板100的左側至基板100的右側依序排列於基板100上。在本實施例中，第一縱向訊號線DL可為資料線。

第二縱向訊號線110配置於基板100上。在本實施例中，在橫向方向X上，第二縱向訊號線110與至少一條第一縱向訊號線DL相鄰。在本實施例中，第二縱向訊號線110的延伸方向大體上可平行於第一縱向訊號線DL。舉例來說，第二縱向訊號線110與第一縱向訊號線DL可以是相互平行的線型圖案，也可以具有相互平行的曲折圖案，但本發明不以此為限。在本實施例中，第二縱向訊號線110可作為閘極轉接線，而與其中一條橫向訊號線GL電性連接。另外，為了避免橫向訊號線GL與第二縱向訊號線110之間的短路，橫向訊號線GL與第二縱向訊號線110可由不同膜層構成，且橫向訊號線GL與第二縱向訊號線110之間可夾有一或多層絕緣層。在一些實施例中，第一縱向訊號線DL及第二縱向訊號線110可位於相同的膜層，且橫向訊號線GL可位於與第一縱向訊號線DL及第二縱向訊號線110不同的膜層中。在一些實施例中，第二縱向訊號線110可包括透過對應的導通結構CS連接於對應的該橫向訊號線GL。在一些實施例中，其中一條第二縱向訊號線110包含橫向圖案114，其中橫向圖案114相鄰於未與所述第二縱向訊號線110電性連接的另一條橫向訊號線GL，但本發明不以此為限。舉例來說，如圖1A所示，圖1A中最左側的第二縱向訊號線110-1可透過位於最上列但非位於自左方起算第一行的導通結構CS1而電性連接至最上列的橫向訊號線GL1。更具體而言，位於第一行的第二縱向訊號線110-1是於相鄰於橫向訊號線GL2處藉由長度至少橫跨六個畫素結構PX的橫向寬度Wx的橫向圖案114-1以及相鄰於第一縱向訊號線DL7且長度至少跨越一個畫素結構PX的縱向長度Wy的第二縱向圖案116而與橫向訊號線GL1連接。

多個畫素結構PX以陣列排列的方式配置於基板100的主動區AA上。換句話說，畫素結構PX沿著橫向方向X以及縱向方向Y呈現陣列排列。在本實施例中，每一畫素結構PX與其中一條橫向訊號線GL以及其中一條第一縱向訊號線DL電性連接。另外，第二縱向訊號線110沒有直接連接畫素結構PX。舉例來說，每一畫素結構PX可包括薄膜電晶體（未繪示）及畫素電極（未繪示），其中所述薄膜電晶體的源極與閘極可分別電性連接至對應的一條第一縱向訊號線DL及對應的一條橫向訊號線GL，而所述畫素電極電性連接至所述薄膜電晶體的汲極。

多個畫素結構PX可沿橫向方向X依序排列成畫素列R1～畫素列Rn（以下有時略稱為多個畫素列R），且可沿縱向方向Y依序排列成畫素行C1～畫素行Cm（以下有時略稱為多個畫素行C），其中n及m可與上述多條橫向訊號線GL的n及多條第一縱向訊號線DL的m同義。舉例來說，多個畫素列R在縱向方向Y上依序排列；每一畫素列R的多個畫素結構PX在橫向方向X上依序排列。多個畫素行C在橫向方向X上依序排列；每一畫素行C的多個畫素結構PX在縱向方向Y上依序排列，但本發明不以此為限。在本實施例中，位於畫素行Cx及畫素列Ry的一畫素結構PX的座標為（x, y），以下表示為畫素結構PXxy，其中x及y為正整數，且1≦x≦m，1≦y≦n。舉例來說，位於畫素行C1及畫素列R1的一畫素結構PX的座標為（1, 1），以下表示為畫素結構PX11；位於畫素行C1及畫素列Rn的一畫素結構PX的座標為（1, n），以下表示為畫素結構PX1n；位於畫素行Cm及畫素列Rn的一畫素結構PX的座標為（m, n），以下表示為畫素結構PXmn。

在本實施例中，其中一畫素結構PX被相鄰兩條橫向訊號線GL以及相鄰兩條第一縱向訊號線DL圍繞。舉例來說，以畫素結構PX11為例，畫素結構PX11被橫向訊號線GL1、橫向訊號線GL2、第一縱向訊號線DL1及第一縱向訊號線DL2圍繞。在本實施例中，同一畫素行C的多個畫素結構PX可選擇性地電性連接至同一條第一縱向訊號線DL，且相鄰之兩畫素列R的多個畫素結構PX可分別電性連接至不同的多個橫向訊號線GL。簡言之，在本實施例中，畫素陣列10可採一條閘極線一條資料線（one gate line and one data line，1G1D）的驅動方式，但本發明不以此為限。在一些實施例中，同一畫素行C的多個畫素結構PX可選擇性地依序與不同側的第一縱向訊號線DL電性連接。舉例來說，在畫素行C1中，如畫素結構PX11等位於單數列的畫素結構PX可電性連接位於第一側（如圖1A的左側）的第一縱向訊號線DL1，另一方面，如畫素結構PX12等位於雙數列的畫素結構PX可電性連接位於第二側（如圖1A的右側）的第一縱向訊號線DL2，但本發明不限於此。

在本實施例中，畫素陣列10於周邊區BA還可具有多個閘極驅動墊GD。多個閘極驅動墊GD可橫向依序排列於基板100的周邊區BA，且每一閘極驅動墊GD電性連接其中一條第二縱向訊號線110。舉例來說，多個閘極驅動墊GD可包括閘極驅動墊GD1、閘極驅動墊GD2、…、閘極驅動墊GDp，其中p為正整數，閘極驅動墊GD1、閘極驅動墊GD2、…、閘極驅動墊GDp可依序分別與對應的第二縱向訊號線110-1、第二縱向訊號線110-2、…、第二縱向訊號線110-p電性連接。在一些實施例中，在第二縱向訊號線110-1、第二縱向訊號線110-2、…、第二縱向訊號線110-p分別與不同的多個橫向訊號線GL電性連接處可設置有對應的導通結構CS1、導通結構CS2、…、導通結構CSp，但本發明不以此為限。舉例來說，如圖1A所示，第二縱向訊號線110-1的一端連接於閘極驅動墊GD1，第二縱向訊號線110-1的另一端透過導通結構CS1而與橫向訊號線GL1電性連接。

請參照圖1A，值得注意的是，本實施例之畫素陣列10中的至少一條第二縱向訊號線110包含橫向圖案114，藉由橫向圖案114能夠將第二縱向訊號線110在縱向方向適度地分段，可降低第二縱向訊號線110對相鄰第一縱向訊號線DL傳遞訊號時所產生的耦合現象，進而改善畫素陣列的品質。在本實施例之畫素陣列10中，至少一條第二縱向訊號線110不包含橫向圖案114。舉例來說，如圖1A所示，第二縱向訊號線110-1、第二縱向訊號線110-3包含橫向圖案114，第二縱向訊號線110-2、第二縱向訊號線110-4不包含橫向圖案114，但本發明不限於此。

在一些實施例中，橫向圖案114沿橫向方向X延伸的長度L大於等於一個畫素結構PX的橫向寬度Wx。舉例來說，第二縱向訊號線110-3的橫向圖案114-3大致上自第一縱向訊號線DL7延伸至第一縱向訊號線DL13，換言之，橫向圖案114-3大致上跨越了六個畫素結構PX。也就是說，橫向圖案114-3的長度L例如相當於六個畫素結構PX的橫向寬度Wx的總和。在一些實施例中，橫向圖案114的長度L可相當於一個畫素結構PX的橫向寬度Wx，所屬領域中具有通常知識者可依據設計需求調整橫向圖案的長度，本發明並不以此為限。

在本實施例中，包含有橫向圖案114的第二縱向訊號線110還可包含第一縱向圖案112以及第二縱向圖案116。第一縱向圖案112及第二縱向圖案116例如分別鄰接於橫向圖案114的兩端，且第一縱向圖案112及第二縱向圖案116分別相鄰於不同的第一縱向訊號線DL。在一些實施例中，第一縱向圖案112可電性連接對應的閘極驅動墊GD；第二縱向圖案116可電性連接對應的橫向訊號線GL。藉此，來自閘極驅動源（未繪示）的訊號經由對應的閘極驅動墊GD傳遞至對應的第二縱向訊號線110，再經由第二縱向訊號線110將訊號經由橫向圖案114或直接傳遞給橫向訊號線GL，再由橫向訊號線GL輸入給位於同一列畫素結構PX的閘極，藉此開啟或關閉該列畫素結構PX的薄膜電晶體。舉例來說，第二縱向訊號線110-1的第一縱向圖案112-1自閘極驅動墊GD1沿第一縱向訊號線DL1延伸至橫向圖案114-1，橫向圖案114-1沿橫向訊號線GL2延伸至第二縱向圖案116-1，第二縱向圖案116-1再沿著第一縱向訊號線DL7延伸至橫向訊號線GL1，並且第一縱向圖案112、橫向圖案114及第二縱向圖案116依序電性連接。

請參照圖1B，圖1B是圖1A的畫素陣列中沿剖線A-A’的剖面示意圖。第一縱向圖案112與第二縱向圖案116位於相同膜層中，且橫向圖案114所在的膜層不同於第一縱向圖案112與第二縱向圖案116所在的膜層。舉例來說，橫向圖案114可與橫向訊號線GL位於第一導體層M1，第一縱向圖案112與第二縱向圖案116可與第一縱向訊號線DL位於第一導體層M1上方的第二導體層M2，但本發明不以此為限。在一些實施例中，第一導體層M1及第二導體層M2之間還夾設有第一絕緣層I1，在第二導體層M2上還覆蓋有第二絕緣層I2。絕緣層I1具有第一通孔V1及第二通孔V2，在基板100的俯視方向上，第一通孔V1及第二通孔V2例如分別與第一縱向圖案112及第二縱向圖案116重疊，且第一通孔V1及第二通孔V2例如暴露出橫向圖案114的一部分。另外，第一轉接結構120可設置於第一通孔V1內，第二轉接結構122可設置於第二通孔V2內，換句話說，如圖1A所示，第一轉接結構120可設置於第一縱向圖案112與橫向圖案114的相交處，第二轉接結構122可設置於第二縱向圖案116與橫向圖案114的相交處。藉此，第一縱向圖案112可透過第一轉接結構120連接橫向圖案114，橫向圖案114可透過第二轉接結構122連接第二縱向圖案116。如此，閘極需要的訊號可藉由第二縱向訊號線110的橫向圖案114在不同膜層之間傳遞，以跨越多條第一縱向訊號線DL，使得第二縱向訊號線110的佈線設計較不受限，且可用於調整第二縱向訊號線110與對應的橫向訊號線GL的電性連接處（例如導通結構CS的位置）。

在本實施例中，不包含橫向圖案114的第二縱向訊號線110可散亂地穿插於同一第二縱向訊號線110所具有的第一縱向圖案112及第二縱向圖案116之間。舉例來說，如圖1A所示，在基板100的俯視方向上，第二縱向訊號線110-2例如位於第二縱向訊號線110-1的第一縱向圖案112-1及第二縱向圖案116-1之間；第二縱向訊號線110-4例如位於第二縱向訊號線110-3的第一縱向圖案112-3及第二縱向圖案116-3之間。如此一來，多個導通結構CS可散亂地分佈在畫素陣列10上（例如圖1A所示），使得由第一縱向訊號線DL與第二縱向訊號線110之耦合效應所引起的亮度異常（例如：偏亮）的多個畫素結構PX也會散亂地分佈在畫素陣列10上。由於亮度異常（例如：偏亮）的多個畫素結構PX是散亂地分佈在畫素陣列10上，因此人眼不易察覺由第一縱向訊號線DL與第二縱向訊號線110之耦合效應所引起的顯示畫面異常（例如呈現一對應於基板對角線的亮線）。此外，本實施例之畫素陣列10藉由有意地使導通結構CS散亂分佈的布局設計，可以減少需於周邊區BA額外設置周邊電路走線來使第二縱向訊號線110與橫向訊號線GL的導通結構CS亂序化的空間，實現窄邊框的設計。

圖2是依照本發明的第二實施例的一種畫素陣列的俯視示意圖。為方便說明，圖2中省略繪示絕緣層的位置及部分畫素結構PX。在此必須說明的是，圖2沿用圖1A及圖1B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參照前述實施例，在此不贅述。

請參照圖2，第二實施例的畫素陣列20與第一實施例的畫素陣列10的不同處為本實施例之畫素陣列20還具有定電壓線200。定電壓線200可提供一固定電壓。在本實施例中，定電壓線200可提供例如源自驅動元件的低準位電壓Vgl（例如相較於第二縱向訊號線110所傳遞的高準位電壓Vgh），但本發明不以此為限。在一些實施例中，定電壓線200可具有橫向延伸的主線段202及縱向延伸的支線段204。主線段202例如與橫向訊號線GL平行。支線段204例如自主線段202沿多條第一縱向訊號線DL的其中一者延伸，且跨越c個畫素結構PX，其中c為正整數。在一些實施例中，在基板100的主動區AA中，以圖2中標示為110-p的第二縱向訊號線為例，基板100的主動區AA沿縱向方向Y的長度D1相當於第二縱向訊號線110沿縱向方向Y的長度D2與支線段204沿縱向方向Y的長度D3的總和，但本發明不以此為限。

在本實施例中，在縱向方向Y上，第二縱向訊號線110例如僅延伸至導通結構CS處，支線段204可重疊於第二縱向訊號線110的延伸方向上。在基板100的俯視方向上，支線段204的相對於主線段202的一端與第二縱向訊號線110及橫向訊號線GL的電性連接處（例如導通結構CS）可相隔一距離D4，使得位於同一延伸線上的主線段202與第二縱向訊號線110彼此電性分離，分別傳送不同的訊號。主線段202與第二縱向訊號線110之間的距離D4例如小於一個畫素結構PX的縱向長度Wy。舉例來說，距離D4約為3 μm～5 μm，距離D4只要能使主線段202與第二縱向訊號線110的訊號不彼此干擾即可，本發明不以此為限。

藉此，同一第一縱向訊號線DL在緊鄰於定電壓線200的支線段204處例如感受到低準位電壓Vgl，在緊鄰於第二縱向訊號線110處例如感受到高準位電壓Vgh，如此可減少第一縱向訊號線DL感受到高準位電壓Vgh的範圍，而可避免第一縱向訊號線DL與第二縱向訊號線110之間耦合效應的產生，且可確保第一縱向訊號線DL維持一定準位的輸出電壓，進而改善畫素陣列的品質。

圖3A是依照本發明的第三實施例的一種畫素陣列的俯視示意圖；圖3B是圖3A的畫素陣列中沿剖線A-A’的剖面示意圖；圖4是依照本發明的第三實施例的另一種畫素陣列的俯視示意圖。為方便說明，圖3A及圖4中省略繪示絕緣層的位置及部分畫素結構PX。在此必須說明的是，圖3A、圖3B及圖4沿用圖2的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參照前述實施例，在此不贅述。

請參照圖3A及圖4，第三實施例的畫素陣列30A及畫素陣列30B相較於第二實施例的畫素陣列20的不同處為每一第二縱向訊號線310包含橫向圖案314。亦即，前述實施例之畫素陣列10與畫素陣列20中的導通結構CS在綜觀上呈散亂分佈，相對於此，第三實施例的畫素陣列30A及畫素陣列30B中的導通結構CS並非是散亂排列的，而是大致上排列於一直線上。在本實施例中，每一第二縱向訊號線310的橫向圖案314可跨越同等數量的畫素結構PX。舉例來說，如圖3A及圖4所示，每一第二縱向訊號線310的橫向圖案314跨越相當於三個畫素結構PX的寬度。換言之，如圖3B所示，第二縱向訊號線310的橫向圖案314可跨越三條第一縱向訊號線DL，但本發明不以此為限。在其他實施例中，每一第二縱向訊號線310的橫向圖案314也可跨越不同數量的畫素結構PX，可依據設計需求調整第二縱向訊號線310的橫向圖案314所跨越的畫素結構PX的數量。

在一些實施例中，每一第二縱向訊號線310的第一縱向圖案312在縱向方向Y上可跨越a個畫素結構PX，第二縱向圖案316在縱向方向Y上可跨越b個畫素結構PX，其中a、b為正整數。換言之，在基板100的主動區AA中，第一縱向圖案312在縱向方向Y上的長度La可大於或等於a個畫素結構PX的縱向長度Wy的總和，第二縱向圖案316在縱向方向Y上的長度Lb可大於或等於b個畫素結構PX的縱向長度Wy的總和。

在一些實施例中，每一第二縱向訊號線310的第一縱向圖案312在縱向方向Y上的長度La可彼此不相同，但本發明不以此為限。在其他實施例中，每一第二縱向訊號線310的第一縱向圖案312在縱向方向Y上的長度La也可彼此相同，可依據設計需求調整第一縱向圖案312在縱向方向Y上的長度La。

在一些實施例中，第二縱向圖案316在縱向方向Y上的長度Lb可彼此相同。在一些實施例中，第二縱向圖案316在縱向方向Y上的長度Lb可小於第一縱向圖案312在縱向方向Y上的長度La。由於第二縱向訊號線310的第二縱向圖案316連接導通結構CS，當訊號寫入至緊鄰於該導通結構CS的畫素結構PX時容易因第二縱向訊號線310與第一縱向訊號線DL之間產生的耦合效應影響畫素結構的閘極/汲極電容，因此第二縱向圖案316的長度Lb小於第一縱向圖案312的長度La可進一步避免第二縱向訊號線310與第一縱向訊號線DL之間產生耦合效應。舉例來說，如圖4所示，每一第二縱向訊號線310的第二縱向圖案316在縱向方向Y上可相當於跨越一個畫素結構PX，即b可為1，換言之，第二縱向圖案316在縱向方向Y上的長度Lb可相當於一個畫素結構PX的縱向長度Wy，但本發明不以此為限。以圖中第二縱向訊號線310-2為例，第二縱向訊號線310-2於預定時序中經由導通結構CS2開啟圖中畫素列R1的畫素結構PX，被開啟的畫素列R1的畫素結構PX分別經由對應的第一縱向訊號線DL7被輸入對應的訊號，此時，由於靠近正在訊號寫入之畫素列R1畫素結構PX的第二縱向圖案316的長度Lb較短，使得第二縱向圖案316的訊號對與其相鄰之第一縱向訊號線DL7的訊號耦合影響較為有限，故能有效降低第二縱向訊號線310-2與第一縱向訊號線DL7之耦合效應所引起的顯示畫面異常。

如此一來，藉由每一第二縱向訊號線310包含橫向圖案314，可減少第二縱向訊號線310於第二縱向圖案316的長度，而可避免第二縱向訊號線310與第一縱向訊號線DL之間產生耦合效應，而可減少閘極/汲極電容。另外，即使因第一縱向訊號線DL與第二縱向訊號線110之耦合效應造成多個畫素結構PX的亮度異常，由於所產生的亮度變化量並不明顯，因此人眼仍不易察覺由第一縱向訊號線DL與第二縱向訊號線110之耦合效應所引起的顯示畫面異常。

圖5是依照本發明的第四實施例的一種畫素陣列的局部俯視示意圖。為方便說明，圖5中省略繪示絕緣層的位置。在此必須說明的是，圖5沿用圖1A的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參照前述實施例，在此不贅述。

請參照圖5，第四實施例的畫素陣列40與第一實施例的畫素陣列10的不同處為畫素陣列40還具有絕緣層覆蓋第一縱向訊號線DL與第二縱向訊號線110，且所述絕緣層具有溝槽TR。在本實施例中，共用電極COM可覆蓋溝槽TR的表面。藉此，可用於屏蔽（shielding）第二縱向訊號線110與第一縱向訊號線DL彼此之間的干擾，以降低線路之間的耦合所造成的不良影響。舉例來說，藉由共用電極COM覆蓋溝槽TR的表面且溝槽TR位於第二縱向訊號線110與第一縱向訊號線DL之間，使得第二縱向訊號線110所產生的電場受到屏蔽，而不會耦合至第一縱向訊號線DL，如此可確保第一縱向訊號線DL維持一定準位的輸出電壓，進而改善畫素陣列的品質（例如畫面顯示等）。

在本實施例中，溝槽TR沿第一縱向訊號線DL與第二縱向訊號線110的第二縱向圖案116延伸。並且，溝槽TR在基板100的投影例如位於第二縱向訊號線110的第二縱向圖案116在基板100的投影與第一縱向訊號線DL在基板100的投影之間。舉例來說，溝槽TR的側壁分別與第二縱向訊號線110的第二縱向圖案116的側面及第一縱向訊號線DL的側面例如相隔一距離，且所述距離的下限較佳為2.0 μm，更佳為3.0 μm。另外，所述距離的上限較佳為6.0 μm，更佳為5.0 μm。在一些實施例中，溝槽TR可分別與第二縱向訊號線110的第二縱向圖案116及第一縱向訊號線DL相距約2.0 μm～6.0 μm。值得說明的是，溝槽的實施型態可以依據設計需求而進行調整，本發明並不以此為限。

舉例來說，以圖1B的實施例為例，溝槽TR可位於第二絕緣層I2內。在一些實施例中，溝槽TR的深度可相當於第二絕緣層I2的膜厚。在一些實施例中，溝槽TR可自第二絕緣層I2延伸至第一絕緣層I1中。舉例來說，溝槽TR的深度可大於第二絕緣層I2的膜厚，且小於第一絕緣層I1的膜厚。在其他實施例中，溝槽TR的深度可小於第二絕緣層I2的膜厚。另外，在一些實施例中，第二絕緣層I2可包括上部絕緣層及下部絕緣層（未繪示），且溝槽TR的深度可相當於上部絕緣層的膜厚。在一些實施例中，溝槽TR可自上部絕緣層延伸至下部絕緣層中。舉例來說，溝槽TR的深度可大於上部絕緣層的膜厚，且小於下部絕緣層的膜厚。在其他實施例中，溝槽TR的深度可小於上部絕緣層的膜厚。

綜上所述，本發明的畫素陣列藉由其中一條第二縱向訊號線包含橫向圖案，能夠將第二縱向訊號線在縱向方向上適度地分段，以減少第二縱向訊號線緊鄰於與橫向訊號線的電性連接處的長度，可降低第二縱向訊號線與相鄰的第一縱向訊號線之間所產生之耦合效應，有助於在達成窄邊框設計需求的同時，改善畫素陣列的品質。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、30A、30B、40:畫素陣列 100:基板 110、110-1～110-4、110-p、310、310-1～310-3:第二縱向訊號線 112、112-1、112-3、312、312-1:第一縱向圖案 114、114-1、114-3、314、314-1:橫向圖案 116、116-1、116-3、316、316-1:第二縱向圖案 120、120-1:第一轉接結構 122、122-1:第二轉接結構 200:定電壓線 202:主線段 204:支線段 AA:主動區 BA:周邊區 C1、Cm:畫素行 CS、CS1～CS4、CSp:導通結構 D1～D4:長度 DL、DL1、DL2、DL7、DL13、DLm+1:第一縱向訊號線 GD、GD1、GD2、GDp:閘極驅動墊 GL、GL1、GL2、GLn:橫向訊號線 I1:第一絕緣層 I2:第二絕緣層 L、La、Lb:長度 M1:第一導體層 M2:第二導體層 PX、PX11、PX12、PX1n、PXmn:畫素結構 R1、Rn:畫素列 TR:溝槽 V1:第一通孔 V2:第二通孔 Vgl:低準位電壓 Vgh:高準位電壓 Wx:橫向寬度 Wy:縱向長度 X:橫向方向 Y:縱向方向

圖1A是依照本發明的第一實施例的一種畫素陣列的俯視示意圖。圖1B是圖1A的畫素陣列中沿剖線A-A’的剖面示意圖。圖2是依照本發明的第二實施例的一種畫素陣列的俯視示意圖。圖3A是依照本發明的第三實施例的一種畫素陣列的俯視示意圖。圖3B是圖3A的畫素陣列中沿剖線A-A’的剖面示意圖。圖4是依照本發明的第三實施例的另一種畫素陣列的俯視示意圖。圖5是依照本發明的第四實施例的一種畫素陣列的局部俯視示意圖。

10:畫素陣列

100:基板

110、110-1~110-4、110-p:第二縱向訊號線

112、112-1、112-3:第一縱向圖案

114、114-1、114-3:橫向圖案

116、116-1、116-3:第二縱向圖案

120、120-1:第一轉接結構

122、122-1:第二轉接結構

AA:主動區

BA:周邊區

C1、Cm:畫素行

CS、CS1~CS4、CSp:導通結構

DL、DL1、DL2、DL7、DL13、DLm+1:第一縱向訊號線

GD、GD1、GD2、GDp:閘極驅動墊

GL、GL1、GL2、GLn:橫向訊號線

L:長度

PX、PX11、PX12、PX1n、PXmn:畫素結構

R1、Rn:畫素列

Wx:橫向寬度

Wy:縱向長度

X:橫向方向

Y:縱向方向

Claims

一種畫素陣列，包括：基板，具有主動區及位於所述主動區外的周邊區；多條橫向訊號線，配置於所述主動區；多條第一縱向訊號線，自所述周邊區延伸進所述主動區，且與所述橫向訊號線相交；多條第二縱向訊號線，與所述多條橫向訊號線的其中一者電性連接，且相鄰於至少一條所述第一縱向訊號線，所述多條第二縱向訊號線的至少其中一者包含橫向圖案，其中所述橫向圖案相鄰於所述多條橫向訊號線的另一者；以及多個畫素結構，配置於所述主動區，且與所述橫向訊號線及所述第一縱向訊號線電性連接，所述多個畫素結構的其中一者被相鄰兩條所述橫向訊號線以及相鄰兩條所述第一縱向訊號線圍繞。
如請求項1所述的畫素陣列，其中所述橫向圖案的長度大於或等於所述多個畫素結構的其中一者的橫向寬度。
如請求項1所述的畫素陣列，其中每一所述多條第二縱向訊號線包含所述橫向圖案。
如請求項1或請求項3所述的畫素陣列，其中包含所述橫向圖案的所述第二縱向訊號線更包含第一縱向圖案及第二縱向圖案，所述第一縱向圖案及所述第二縱向圖案分別鄰接於所述橫向圖案的兩端，且分別相鄰於兩條所述第一縱向訊號線，所述第一縱向圖案、所述橫向圖案以及所述第二縱向圖案依序電性連接。
如請求項4所述的畫素陣列，其中所述第一縱向圖案與所述第二縱向圖案位於相同膜層中，且所述橫向圖案所在的膜層不同於所述第一縱向圖案與所述第二縱向圖案所在的膜層。
如請求項5所述的畫素陣列，更包括：第一轉接結構，配置於所述主動區，且在所述畫素陣列的俯視圖中，所述第一轉接結構設置於所述第一縱向圖案與所述橫向圖案的相交處；以及第二轉接結構，配置於所述主動區，且在所述畫素陣列的俯視圖中，所述第二轉接結構設置於所述第二縱向圖案與所述橫向圖案的相交處，所述第一縱向圖案透過所述第一轉接結構連接所述橫向圖案，所述橫向圖案透過所述第二轉接結構連接所述第二縱向圖案。
如請求項4所述的畫素陣列，其中所述第一縱向圖案的沿縱向方向上的長度大於或等於a個所述畫素結構，所述第二縱向圖案的沿縱向方向上的長度大於或等於b個所述畫素結構，其中a、b為正整數。
如請求項7所述的畫素陣列，其中b為1。
如請求項1所述的畫素陣列，更包括：多個閘極驅動墊，橫向依序排列於所述周邊區，且每一所述閘極驅動墊分別電性連接對應的所述第二縱向訊號線。
如請求項1所述的畫素陣列，更包括：定電壓線，配置於所述周邊區，且具有主線段及支線段，其中所述主線段與所述橫向訊號線平行，所述支線段自所述主線段沿所述多條第一縱向訊號線的其中一者延伸，且跨越c個所述畫素結構，c為正整數，在所述畫素陣列的俯視圖中，所述支線段相對於所述主線段的一端與所述第二縱向訊號線及所述橫向訊號線的電性連接處相隔一距離，所述距離小於所述多個畫素結構的其中一者的縱向長度。
如請求項10所述的畫素陣列，其中所述距離為3μm~5μm。
如請求項1所述的畫素陣列，更包括，絕緣層，覆蓋所述第一縱向訊號線與所述第二縱向訊號線，所述絕緣層具有溝槽，其中所述溝槽沿著所述第一縱向訊號線與所述第二縱向訊號線延伸，且所述溝槽在所述基板的投影位於所述第一縱向訊號線在所述基板的投影與所述第二縱向訊號線在所述基板的投影之間。