TWI728350B - 改良的鰭式場效電晶體（ＦｉｎＦＥＴ）及其製造方法 - Google Patents

改良的鰭式場效電晶體（ＦｉｎＦＥＴ）及其製造方法 Download PDF

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Abstract

提供形成有縮減寬度且與鄰近鰭片有增加距離之CT柱的方法以及所產生之裝置。數個具體實施例包括：提供在一氧化物層中的第一對鰭片與第二對鰭片，其中，該第一對鰭片及該第二對鰭片包括矽；以及形成一CT柱，其包括在該第一對及該第二對鰭片之間且在該氧化物層之一部分上方的SiN，其中，該CT柱的寬度與該CT柱、該第一對鰭片及該第二對鰭片之間的距離成反比。

Description

改良的鰭式場效電晶體(FinFET)及其製造方法
本揭示內容係有關於鰭式場效電晶體(FinFET)及其製造方法。本揭示內容特別可應用於超越7奈米(nm)的技術節點。
隨著FinFET技術設計規則的積極縮小，使用用以閘極(PC)隔離的閘極切割(CT)柱變得越來越有挑戰性。例如，在7奈米技術中，在多晶矽開窗式化學機械研磨((poly-open-chemical-mechnical-polishing；POC)後觀察到不完全CT，從而導致PC-PC短路(PC to PC short)。儘管增加CT反應性離子蝕刻(RIE)的製程時間可解決此問題，然而它會造成CT的關鍵尺寸(CD)增加。CT的大關鍵尺寸縮減製程裕度(process margin)而可能在功函數(WF)金屬填充期間產生空穴。
因此，亟須有改良CT製程裕度和增加CT柱與鰭片間之PC端對端距離的裝置，以及致能方法。
本揭示內容的一方面為一種裝置，其包括有縮減寬度且增加與鄰近鰭片之距離的CT柱。
本揭示內容的另一方面為一種方法，其形成有縮減寬度且增加與鄰近鰭片之距離的CT柱。
本揭示內容的附加方面及其他特徵會在以下說明中提出以及部份在本技藝一般技術人員審查以下內容或學習本揭示內容的實施後會明白。按照隨附申請專利範圍的特別提示，可實現及得到本揭示內容的優點。
根據本揭示內容，某些技術效果部分可用一種裝置達成，其包括：在一氧化物層中的第一對鰭片與第二對鰭片，其中該第一對鰭片及該第二對鰭片包括矽(Si)；以及一CT柱，其包括在該第一對鰭片及該第二對鰭片之間且在該氧化物層之一部分上方的氮化矽(SiN)，其中該CT柱的寬度與該CT柱、該第一對鰭片及該第二對鰭片之間的距離成反比。
本揭示內容的另一方面為一種方法，其包括：提供在一氧化物層中的第一對鰭片與第二對鰭片，其中該第一對鰭片及該第二對鰭片包括矽；以及形成一CT柱，其包括在該第一對鰭片及該第二對鰭片之間且在該氧化物層之一部分上方的SiN，其中該CT柱的寬度與該CT柱、該第一對鰭片及該第二對鰭片之間的距離成反比。
本揭示內容的又一方面為一種裝置，其包括在一氧化物層中厚度有5奈米至22奈米的第一對鰭片與第二對鰭片，其中該第一對鰭片及該第二對鰭片包括矽；以 及一CT柱，其包括在該第一對鰭片及該第二對鰭片之間且在該氧化物層之一部分上方的SiN，其中該CT柱的寬度為12奈米至40奈米且在該CT柱與該第一對鰭片及該第二對鰭片之間的距離為10奈米至35奈米。
熟諳此藝者由以下詳細說明可明白本揭示內容的其他方面及技術效果，其中係僅以預期可實現本揭示內容的最佳模式舉例描述本揭示內容的具體實施例。應瞭解，本揭示內容能夠做出其他及不同的具體實施例，以及在各種明顯的方面，能夠修改數個細節而不脫離本揭示內容。因此，附圖及說明內容本質上應被視為圖解說明用而不是用來限定。
101-701‧‧‧CT柱
103、103'‧‧‧硬遮罩
105‧‧‧低K(LK)層
107、107'、107”、107”’‧‧‧多晶矽閘極
109‧‧‧氧化物層
111、113‧‧‧鰭片
115‧‧‧空腔
203、203'‧‧‧氧化物間隔件、間隔件
303‧‧‧溝槽
403‧‧‧SiN層
403'‧‧‧CT柱
703‧‧‧縮減寬度
705‧‧‧增加距離
801-1501‧‧‧T形CT柱
803、803'‧‧‧硬遮罩
805‧‧‧LK層
807、807'、807”、807”‘‧‧‧多晶矽閘極
809‧‧‧氧化物層
811、813‧‧‧鰭片
815‧‧‧空腔
903、903'‧‧‧氧化物間隔件、間隔件
1003‧‧‧溝槽
1103、1103'、1103”‧‧‧間隔件
1203‧‧‧SiN層
1203'‧‧‧T形CT柱
1503‧‧‧縮減寬度
1505‧‧‧增加距離
在此用附圖舉例說明而不是限定本揭示內容，圖中類似的元件用相同的元件符號表示，且其中：第1A圖、第1B圖至第7A圖、第7B圖的橫截面圖根據一示範具體實施例各自示意圖示用於形成有縮減寬度之CT柱的製程流程；第1C圖至第7C圖的上視圖各自圖示第1A圖、第1B圖至第7A圖、第7B圖的切割線；第8A圖、第8B圖至第15A圖、第15B圖的橫截面圖根據一示範具體實施例各自示意圖示用於形成有縮減寬度之T形CT柱的製程流程；以及第8C圖至第15C圖的上視圖各自圖示第8A圖、第8B圖至第15A圖、第15B圖的切割線。
為了解釋，在以下的說明中，提出許多特定細節供徹底瞭解示範具體實施例。不過，顯然在沒有該等特定細節下或用等價配置仍可實施示範具體實施例。在其他情況下，眾所周知的結構及裝置用方塊圖圖示以免不必要地混淆示範具體實施例。此外，除非另有說明，在本專利說明書及申請專利範圍中表示成分、反應條件等等之數量、比例及數值性質的所有數字應被理解為在所有情況下可用措辭”約”來修飾。
本揭示內容針對且解決伴隨CT製程不完全或CTRIE製程時間增加而來PC-PC短路和製程裕度減少的當前問題。尤其是，解決該問題係藉由實施較強的CTRIE製程以及多晶矽(poly-Si)閘極的氧化。
根據本揭示內容之具體實施例的方法包括：提供在一氧化物層中的第一對鰭片與第二對鰭片，其中該第一對及該第二對鰭片包括矽。然後，在該第一對及該第二對鰭片之間且在該氧化物層之一部分上方形成包括SiN的CT柱，其中該CT柱的寬度與該CT柱、該第一對及該第二對鰭片之間的距離成反比。
此外，熟諳此藝者由以下詳細說明可明白其他的方面、特徵及技術效果，其中係僅以預期可實現本揭示內容的最佳模式舉例描述本揭示內容的具體實施例。本揭示內容能夠做出其他及不同的具體實施例，而且其數個細節在各種明顯不同的方面能夠修改。因此，附圖及說明 內容本質上應被視為圖解說明用而不是用來限定。
第1A圖、第1B圖至第7A圖、第7B圖的橫截面圖各自示意圖示用於各自沿著第1C圖至第7C圖之101至701之切割線1A-1A’、1B-1B’至7A-7A’、7B-7B’形成具有縮減寬度之CT柱的製程流程，以及第1C圖至第7C圖的上視圖各自圖示第1A圖、第1B圖至第7A圖、第7B圖的切割線。參考第1A圖及第1B圖，其圖示各自在多晶矽閘極107側壁上方及上提供例如由SiN或具有類似功能性質之任何其他材料形成的硬遮罩103和低K(LK)層105，以及在氧化物層109及形成於氧化物層109中之鰭片111及113上方提供多晶矽閘極107。接下來，例如，用RIE或任何其他類似蝕刻製程，通過硬遮罩103，移除多晶矽閘極107的一部分，藉此形成硬遮罩103’、多晶矽閘極107’與有例如12奈米至40奈米之寬度的空腔115。之後，在第2A圖及第2B圖中，例如用熱氧化或任何其他類似氧化製程，氧化空腔115的表面及側壁，而形成有例如2奈米至6奈米之厚度的氧化物間隔件203。
如第3A圖及第3B圖所示，例如，用習知蝕刻製程，移除間隔件203及多晶矽閘極107’的一部分，通過空腔115向下到氧化物層109，藉此形成有例如70奈米至140奈米之深度與例如12奈米至40奈米之寬度的間隔件203’、多晶矽閘極107”及溝槽303。請參考第4A圖及第4B圖，在溝槽303及空腔115中形成SiN層403，SiN層403的上表面與硬遮罩103’的上表面的實質共面。在一 實例中，與SiN有類似功能性質的任何其他材料可形成於溝槽303及空腔115中。如第5A圖及第5B圖所示，例如，用化學機械平坦化(CMP)或RIE平坦化SiN層403及硬遮罩103’向下到多晶矽閘極107”，而形成有例如12奈米至40奈米之寬度的CT柱403’。隨後，例如，用濕式蝕刻或等向性乾式蝕刻，移除多晶矽閘極107”的一部分，藉此暴露在CT柱403’之側壁部分上的間隔件203’且形成多晶矽閘極107”’。
請參考第6A圖及第6B圖，移除間隔件203’。之後，在第7A圖及第7B圖中，例如，用濕式蝕刻或等向性乾式蝕刻，移除多晶矽閘極107”’，而暴露CT柱403’和鰭片111及113。所得的CT柱403’具有以703表示的縮減寬度和以705表示與鰭片111及113有增加的距離。在此情形下，CT柱403’與鰭片111及113的距離為10奈米至35奈米。
第8A圖、第8B圖至第15A圖、第15B圖的橫截面圖各自示意圖示用於各自沿著第8C圖至第15C圖之801至1501之切割線8A-8A’、8B-8B’至15A-15A’、15B-15B’形成具有縮減寬度之T形CT柱的製程流程，以及第8C圖至第15C圖為各自圖示第8A圖、第8B圖至第15A圖、第15B圖的切割線的上視圖。第8A圖、第8B圖至第10A圖、第10B圖的製程步驟類似第1A圖、第1B圖至第3A圖、第3B圖的製程步驟。請參考第8A圖及第8B圖，各自在多晶矽閘極807側壁上方及上裝設例如由 SiN或有類似功能性質之任何其他材料形成的硬遮罩803與LK層805，以及在氧化物層809與形成於氧化物層809中的鰭片811及813上方裝設多晶矽閘極807。接下來，例如，用RIE或任何其他類似蝕刻製程，通過硬遮罩803，移除多晶矽閘極807的一部分，藉此形成有例如12奈米至40之寬度的硬遮罩803’、多晶矽閘極807’及空腔815。之後，在第9A圖及第9B圖中，例如，用熱氧化或任何其他類似氧化製程，氧化空腔815的表面及側壁，而形成有例如2奈米至6奈米之厚度的氧化物間隔件903。
如第10A圖及第10B圖所示，例如，用習知蝕刻製程，移除間隔件903及多晶矽閘極807’的一部分，通過空腔815向下到氧化物層809，藉此形成有例如70奈米至140奈米之深度和例如12奈米至40奈米之寬度的間隔件903’、多晶矽閘極807”及溝槽1003。之後，在第11A圖及第11B圖中，例如，用氧化形成沿著溝槽1003下半部之側壁、有2奈米至6奈米之寬度的間隔件1103，其中間隔件1103縮減溝槽1003之下半部的寬度。
第12A圖、第12B圖及第13A圖、第13B圖的製程步驟類似第4A圖、第4B圖及第5A圖、第5B圖的製程步驟。請參考第12A圖及第12B圖，在溝槽1003及空腔815中形成SiN層1203，SiN層1203的上表面與硬遮罩803’的上表面實質共面。在一實例中，與SiN有類似功能性質的任何其他材料可形成於溝槽1003及空腔815中。如第13A圖及第13B圖所示，例如，用CMP或RIE， 平坦化SiN層1203及硬遮罩803’向下到多晶矽閘極807”，而形成T形CT柱1203’，其中T形CT柱1203’的上半部有例如12奈米至40奈米的寬度，且T形CT柱1203’的下半部有例如8奈米至30奈米的寬度。隨後，移除多晶矽閘極807”的一部分，例如，用濕式蝕刻或等向性乾式蝕刻，藉此暴露間隔件903’與間隔件1103的一部分且形成多晶矽閘極807”’。
請參考第14A圖及第14B圖，移除間隔件903’和間隔件1103的暴露部分，藉此形成間隔件1103’。之後，在第15A圖及第15B圖中，移除多晶矽閘極807”’，例如，用濕式蝕刻或等向性乾式蝕刻，藉此暴露T形CT柱1203’、間隔件1103’和鰭片811及813。隨後，移除間隔件1103’的一部分寬度，例如，用習知蝕刻製程，藉此形成間隔件1103”。所得的T形CT柱1203’具有以1503表示的縮減寬度和以1505表示與鰭片811及813有增加的距離。在此情形下，CT柱1203’與鰭片811及813之間的距離為10奈米至35奈米。
根據本揭示內容之數個具體實施例所形成的裝置可用於各種工業應用，例如微處理器、智慧型手機、行動電話、手機、機上盒、DVD燒錄機及播放機、汽車導航、印表機及周邊設備、網路及電信設備，遊戲系統及數位相機。本揭示內容在產業上可用於各種半導體裝置中之任一者，特別是超越7奈米技術節點者。
在以上說明中，用數個特定示範具體實施例 來描述本揭示內容。不過，顯然仍可做出各種修改及改變而不脫離本揭示內容更寬廣的精神及範疇，如申請專利範圍所述。因此，本專利說明書及附圖應被視為圖解說明用而非限定。應瞭解，本揭示內容能夠使用各種其他組合及具體實施例且在如本文所述的本發明概念範疇內能夠做出任何改變或修改。
109‧‧‧氧化物層
111、113‧‧‧鰭片
403'‧‧‧CT柱
701‧‧‧CT柱
703‧‧‧縮減寬度
705‧‧‧增加距離

Claims (16)

  1. 一種電晶體裝置，包含：第一對鰭片與第二對鰭片，在一氧化物層中，其中，該第一對鰭片及該第二對鰭片包含矽(Si)；以及閘極切割(CT)柱，包含在該第一對鰭片及該第二對鰭片之間且在該氧化物層之一部分上方的氮化矽(SiN)，其中，該CT柱的寬度與該CT柱、該第一對鰭片及該第二對鰭片之間的距離成反比；其中，該CT柱之底部的寬度小於該CT柱之上半部的寬度；及其中，該CT柱之該底部包含數個側壁間隔件，且該CT柱之該上半部不包含該數個側壁間隔件。
  2. 如申請專利範圍第1項所述之電晶體裝置，其中，該CT柱有12奈米(nm)至40奈米的寬度。
  3. 如申請專利範圍第1項所述之電晶體裝置，其中，該CT柱之該底部有8奈米至30奈米的寬度。
  4. 如申請專利範圍第1項所述之電晶體裝置，其中，該CT柱與該第一對鰭片及該第二對鰭片之間的距離為10奈米至35奈米。
  5. 如申請專利範圍第1項所述之電晶體裝置，其中，該等側壁間隔件有2奈米至6奈米的寬度。
  6. 一種製造電晶體裝置之方法，該方法包含：提供在一氧化物層中的第一對鰭片與第二對鰭片，其中，該第一對鰭片及該第二對鰭片包含矽(Si)；以及 形成一閘極切割(CT)柱，包含在該第一對鰭片及該第二對鰭片之間且在該氧化物層之一部分上方的氮化矽(SiN)，其中，該CT柱用以下步驟形成：在該第一對鰭片及該第二對鰭片和該氧化物層上方提供一多晶矽(Poly-Si)閘極；在該多晶矽閘極上方提供一硬遮罩；通過該硬遮罩，移除該多晶矽閘極的第一部分，而形成一空腔；在該多晶矽閘極上方且沿著該空腔的側壁，形成一間隔件；移除該間隔件及該多晶矽閘極的一部分向下到該氧化物層，而形成一溝槽；在該溝槽及該空腔中形成一氮化矽(SiN)層，該SiN層的上表面與該硬遮罩的上表面實質共面；平坦化該SiN層與該硬遮罩向下到該多晶矽閘極；移除該多晶矽閘極的第二部分，而暴露該間隔件；移除該間隔件；以及移除該多晶矽閘極的第三部分，藉此形成該CT柱；其中，該CT柱的寬度與該CT柱、該第一對鰭片及該第二對鰭片之間的距離成反比。
  7. 如申請專利範圍第6項所述之方法，進一步包含：沿著該溝槽之下半部的側壁形成一第二間隔件，該第二間隔件縮減該溝槽之該下半部的寬度。
  8. 如申請專利範圍第6項所述之方法，其中，移除該多晶 矽閘極之該第二部分的步驟進一步包含：暴露該第二間隔件的一部分；以及移除該第二間隔件的該暴露部分。
  9. 如申請專利範圍第6項所述之方法，其中，移除該多晶矽閘極之該第三部分的步驟進一步包含：暴露該第二間隔件的其餘部分；以及移除其餘的該第二間隔件的一部分。
  10. 如申請專利範圍第6項所述之方法，包含：形成該CT柱到有12奈米(nm)至40奈米的寬度。
  11. 如申請專利範圍第7項所述之方法，其中，該CT柱的底部有小於上半部的寬度。
  12. 如申請專利範圍第11項所述之方法，包含：形成該CT柱之該底部到有8奈米至30奈米的寬度。
  13. 如申請專利範圍第10項所述之方法，其中，該CT柱與該第一對鰭片及該第二對鰭片之間的距離為10奈米至35奈米。
  14. 如申請專利範圍第7項所述之方法，包含：藉由氧化形成該間隔件及該第二間隔件到有與該SiN層之該寬度成正比的厚度。
  15. 一種電晶體裝置，包含：第一對鰭片及第二對鰭片，在一氧化物層中形成厚度有5奈米(nm)至22奈米，其中，該第一對鰭片及該第二對鰭片包含矽(Si)；以及一閘極切割(CT)柱，包含在該第一對鰭片及該第二 對鰭片之間且在該氧化物層之一部分上方的氮化矽(SiN)，其中，該CT柱的寬度為12奈米至40奈米且該CT柱與該第一對鰭片及該第二對鰭片之間的距離為10奈米至35奈米；其中，該CT柱之底部的寬度小於該CT柱之上半部的寬度；及其中，該CT柱之該底部包含數個側壁間隔件，且該CT柱之該上半部不包含該數個側壁間隔件。
  16. 如申請專利範圍第15項所述之電晶體裝置，其中，該CT柱之該底部具有8奈米至30奈米的寬度。
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