TWI718273B - 用於製造用於鰭式場效電晶體的源極-汲極接點的方法 - Google Patents

用於製造用於鰭式場效電晶體的源極-汲極接點的方法 Download PDF

Info

Publication number
TWI718273B
TWI718273B TW106108806A TW106108806A TWI718273B TW I718273 B TWI718273 B TW I718273B TW 106108806 A TW106108806 A TW 106108806A TW 106108806 A TW106108806 A TW 106108806A TW I718273 B TWI718273 B TW I718273B
Authority
TW
Taiwan
Prior art keywords
trench
source
filling material
drain contact
fin
Prior art date
Application number
TW106108806A
Other languages
English (en)
Other versions
TW201801194A (zh
Inventor
喬治 A 凱特爾
徐大衛
及川弘太
金昶和
沃克 森古皮塔
馬克 S 羅德爾
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201801194A publication Critical patent/TW201801194A/zh
Application granted granted Critical
Publication of TWI718273B publication Critical patent/TWI718273B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41791Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7839Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明提供一種用於形成至鰭式場效電晶體裝置的源極-汲極結構的低寄生電容接點的方法。在一些實施例中,所述方法包含將長溝渠向下蝕刻至源極-汲極結構,溝渠充分長以橫越裝置的所有源極-汲極區延伸。導電層形成於源極-汲極結構上,且溝渠填充有第一填充材料。沿著第一溝渠的長度的一部分開通較窄的第二溝渠,且較窄的第二溝渠填充有第二填充材料。第一填充材料可為導電的,且可形成接點。若第一填充材料不導電,則可在未填充有第二填充材料且填充有導電材料的第一溝渠的部分中開通第三溝渠以形成接點。

Description

用於製造用於鰭式場效電晶體的源極-汲極接點的方法 [相關申請案的交叉參考]
本申請案主張2016年6月16日申請的美國臨時申請案第62/351,251號及2016年9月26日申請的美國申請案第15/276,748號的優先權及權益,所述美國臨時申請案及所述美國申請案的全部內容以引用的方式併入本文中。
本申請案與美國專利申請案第14/878,230號相關,所述美國專利申請案的全部內容以引用的方式併入本文中。
根據本發明的實施例的一或多個態樣是有關於場效電晶體中的接點,且特別是關於一種用於形成低寄生電容源極及汲極接點的方法。
至多個鰭式場效電晶體中的源極-汲極接點的低電容接點可為垂直結構,所述垂直結構不沿著經合併的源極-汲極結構(由用於電晶體的各別鰭片的源極-汲極區構成)的整個長度延伸。 用於製造具有低寄生電容的自對準源極-汲極(source-drain;SD)接點的相關技術製程可將閘極間隙壁(其可由氮化物組成)曝光至氧化蝕刻劑兩次:第一次用於開通用於在源極-汲極結構上形成金屬層的長源極-汲極接觸溝渠;及第二次用於開通用於形成至金屬層的垂直接點的較短源極-汲極接觸溝渠。介電源極-汲極接觸溝渠填充物(例如氧化物)至閘極間隙壁(例如氮化物)的邊際蝕刻選擇性可能導致損害間隙壁的風險。
因此,需要一種用於形成低寄生電容源極及汲極接點的經改良方法。
本發明的實施例的態樣針對一種用於形成至鰭式場效電晶體裝置的源極-汲極結構的低寄生電容接點的方法。在一些實施例中,所述方法包含蝕刻沿著源極-汲極結構向下的長溝渠,溝渠充分長以橫越裝置的所有源極-汲極區延伸。導電層形成於源極-汲極結構上,且溝渠填充有第一填充材料。沿著第一溝渠的長度的一部分開通較窄的第二溝渠,且較窄的第二溝渠填充有第二填充材料。第一填充材料可為導電的,且可形成接點。若第一填充材料不導電,則可在未填充有第二填充材料且填充有導電材料的第一溝渠的部分中開通第三溝渠以形成接點。
根據本發明的實施例,提供一種用於製造用於具有多個鰭片及源極-汲極結構的鰭式場效電晶體(fin field effect transistor;FinFET)裝置的源極-汲極接點的方法,所述方法包含:將第一溝渠蝕刻至源極-汲極結構,第一溝渠具有在第一方向上的第一長 度,在源極-汲極結構上於第一溝渠中形成第一導電層;在第一導電層上於第一溝渠中形成蝕刻終止層;將第一溝渠填充有第一填充材料;在第一填充材料的第一部分上方形成罩幕,罩幕不在填充材料的第二部分上方延伸;藉由非等向性蝕刻來蝕刻第一填充材料的第二部分以形成具有小於在第一方向上的第一長度的第二長度的第二溝渠;以及將第二溝渠填充有第二填充材料,第二填充材料為介電質。
在一個實施例中,源極-汲極結構包含多個源極-汲極區,源極-汲極區中的每一者對應於多個鰭片中的一者,其中第一導電層與源極-汲極區中的每一者的一部分交疊。
在一個實施例中,第一填充材料包含作為主要組分的半導體。
在一個實施例中,第一填充材料包含作為主要組分的由下列各者所組成的群組中選出的半導體:矽、矽鍺、鍺以及其組合。
在一個實施例中,蝕刻終止層包含作為主要組分的氧化物。
在一個實施例中,蝕刻終止層包含作為主要成分的由下列各者所組成的群組中選出的氧化物:二氧化矽、氧化鋁以及其組合。
在一個實施例中,第一填充材料包含作為主要組分的鎢。
在一個實施例中,蝕刻終止層包含作為主要組分的導體。
在一個實施例中,所述方法包含在將第一溝渠的其餘部分填充有第一填充材料之後,平坦化第一填充材料的頂部表面。
在一個實施例中,所述方法包含在藉由非等向性蝕刻來蝕刻第一填充材料的第二部分之後,移除罩幕。
在一個實施例中,藉由非等向性蝕刻來蝕刻第一填充材料的第二部分以形成第二溝渠,其包含移除第二部分中的第一填充材料的至少90%。
在一個實施例中,所述方法包含在將第二溝渠填充有第二填充材料之後,平坦化第二填充材料的頂部表面。
在一個實施例中,所述方法包含在將第二溝渠填充有第二填充材料之後,蝕刻第一填充材料的第一部分以形成具有小於在第一方向上的第一長度的第三長度的第三溝渠。
在一個實施例中,所述方法包含在形成第三溝渠之後,將第三溝渠填充有第三填充材料,所述第三填充材料為導體。
在一個實施例中,所述方法包含在形成第三溝渠之後且在將第三溝渠填充有第三填充材料之前,自第三溝渠的底部移除蝕刻終止層。
在一個實施例中,第三填充材料包含作為主要組分的由下列各者所組成的群組中選出的導體:鎢、鈷以及其組合。
在一個實施例中,所述方法包含在形成第三溝渠之後且在將第三溝渠填充有第三填充材料之前,在第三溝渠中形成導電內襯。
在一個實施例中,導電內襯包含作為主要組分的由下列各者所組成的群組中選出的材料:鈦、氮化鈦以及其組合;且第三 填充材料包含作為主要組分的由下列各者所組成的群組中選出的材料:鎢、鈷以及其組合。
根據本發明的實施例,提供一種用於製造用於具有多個鰭片及源極-汲極結構的鰭式場效電晶體(FinFET)裝置的源極-汲極接點的方法,所述方法包含:將第一溝渠蝕刻至源極-汲極結構,第一溝渠具有在第一方向上的第一長度,在源極-汲極結構上於第一溝渠中形成第一導電層;在第一導電層上於第一溝渠中形成蝕刻終止層;將第一溝渠填充有第一填充材料;在第一填充材料的第一部分上方形成罩幕,罩幕不在第一填充材料的第二部分上方延伸;藉由非等向性蝕刻來蝕刻第一填充材料的第二部分,以形成具有小於在第一方向上的第一長度的第二長度的第二溝渠;以及將第二溝渠填充有第二填充材料,第二填充材料為介電質,其中第一填充材料包含作為主要組分的由下列各者所組成的群組中選出的材料:矽、矽鍺、鍺以及其組合,且其中蝕刻終止層包含作為主要組分的由下列各者所組成的群組中選出的材料:二氧化矽、氧化鋁以及其組合。
根據本發明的實施例,提供一種用於製造用於具有多個鰭片及源極-汲極結構的鰭式場效電晶體(finFET)裝置的源極-汲極接點的方法,所述方法包含:將第一溝渠蝕刻至源極-汲極結構,第一溝渠具有在第一方向上的第一長度,在源極-汲極結構上於第一溝渠中形成第一導電層,第一導電層包含:作為主要組分的由矽化鈦、矽化鎳、矽化鈷以及其組合所組成的群組中選出的材料;或雙層,雙層包含:下部子層,包含作為主要組分的矽化物;及上部層,包含作為主要組分的導電氮化物;在第一導電層上於第一溝渠 中形成導電蝕刻終止層,蝕刻終止層的形成包含化學氣相沈積製程及/或物理氣相沈積製程,蝕刻終止層包含作為主要組分的鈷;在第一溝渠中形成第一內襯,第一內襯的形成包含化學氣相沈積製程及/或物理氣相沈積製程;將第一溝渠填充有包含作為主要組分的鎢的第一填充材料;在第一填充材料的第一部分上方形成罩幕,罩幕不在填充材料的第二部分上方延伸;藉由非等向性蝕刻來蝕刻第一填充材料的第二部分,以形成具有小於在第一方向上的第一長度的第二長度的第二溝渠;將第二溝渠填充有第二填充材料,第二填充材料為介電質;蝕刻第一填充材料的第一部分以形成具有小於在第一方向上的第一長度的第三長度的第三溝渠;在第三溝渠中形成第二內襯,第二內襯的形成包含化學氣相沈積製程及/或物理氣相沈積製程,第二內襯包含作為組要組分的由下列各者所組成的群組中選出的材料:鈦、氮化鈦以及其組合;以及將第三溝渠填充有第三填充材料,第三填充材料包含作為主要組分的由下列各者所組成的群組中選出的材料:鎢、鈷以及其組合。
100:導電層
105:鰭片
107:源極-汲極區
110:介電蝕刻終止層
210:導電蝕刻終止層
120:填充材料
130、230:罩幕
150、250:介電質
160:部分源極-汲極接觸開口
170:接觸內襯
200:金屬層
205:金屬內襯
A、B:區
LA、LA1、LA2、LB、LB1、LB2:尺寸
將參看說明書、申請專利範圍以及附圖來瞭解及理解本發明的此等特徵及優點以及其他特徵及優點,其中:圖1為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖2為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖3為根據本發明的實施例的在用於形成源極-汲極接 點結構的製程期間形成的中間結構。
圖4為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖5為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖6為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖7為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖8為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖9為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖10為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖11為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖12為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖13為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖14為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖15為根據本發明的實施例的在用於形成源極-汲極接 點結構的製程期間形成的中間結構。
圖16為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖17為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖18為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖19A為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖19B為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
圖19C為根據本發明的實施例的在用於形成源極-汲極接點結構的製程期間形成的中間結構。
下文結合附圖闡述的實施方式意欲為一種根據本發明提供的用於形成低寄生電容源極及汲極接點的方法的例示性實施例的描述,且不意欲表示可建構或利用本發明的唯一形式。上述描述結合所說明的實施例來闡述本發明的特徵。然而,應理解,藉由亦意欲涵蓋在本發明的精神及範疇內的不同實施例可實現相同或等效功能及結構。如本文中在別處表示,相同元件數目意欲指示相同元件或特徵。
本發明的實施例是關於用於製造源極-汲極接點結構的方法。儘管揭露用於製造用於具有經合併的源極-汲極結構的多個 鰭式場效電晶體(FinFET)裝置的源極-汲極接點的一些實施例,但相同方法或類似方法可用於製造其他裝置(諸如水平奈米線或水平奈米片,或者具有未經合併的源極-汲極結構的多個鰭式場效電晶體裝置)。
用於製造具有低寄生電容的自對準源極-汲極接點的相關技術製程可將閘極間隙壁(其可由氮化物組成)曝光至氧化蝕刻劑兩次:第一次用於開通用於在源極-汲極結構上形成金屬層的長源極-汲極接觸溝渠;及第二次用於開通用於形成至金屬層的垂直接點的較短源極-汲極接觸溝渠。介電源極-汲極接觸溝渠填充物(例如氧化物)至閘極間隙壁(例如氮化物)的邊際蝕刻選擇性可能導致損害間隙壁的風險。本發明的實施例藉由僅使用一個氧化蝕刻劑而縮減此風險,以開通長源極-汲極接觸溝渠。接著可使用適用於選擇性較高之蝕刻劑進行蝕刻之填充材料,從而縮減第二蝕刻中的間隙壁的風險。
如本文中所使用,非等向性蝕刻係指可在垂直方向上優先蝕刻而無大量側向下部蝕刻(例如形成與水平表面成75度至90度的壁)的蝕刻。此等非等向性蝕刻可藉由反應式離子蝕刻(reactive ion etching;RIE)來執行,且兩個術語在本文中可互換地使用;應理解,在提到反應性離子蝕刻的情況下,可替代地使用另一合適非等向性蝕刻。
雖然詳細地描述了兩個主要實施例,每一實施例具有數個可能的變化,但應理解,許多其他實施方案為可能的。一般而言,所要求的方法可應用於用作第一填充材料的不同材料,且關鍵材料屬性為第一填充材料,其是自可藉由相對於間隙壁材料(例如 SiN)具有高度選擇性的反應式離子蝕刻(RIE)蝕刻的材料選擇。可使用相對於氧化物具有至少2.5:1或至少4:1的蝕刻選擇性的第一填充材料(亦即,可藉由針對氧化物具有某一選擇性的反應式離子蝕刻蝕刻的第一填充材料)。可使用相對於蝕刻終止層(etch stop layer;ESL)具有高度蝕刻選擇性(亦即,至少4:1,或至少約6:1,在一些實施例中,至少10:1)的第一填充材料(例如,若氧化物用作蝕刻終止層,則可使用針對氧化物具有高度蝕刻選擇性的第一填充材料)。
若濕式蝕刻比反應式離子蝕刻提供較高選擇性,則可藉由所述濕式蝕刻達成移除第一填充材料的最後一部分(在移除第一填充材料的任何步驟處)。非等向性回蝕步驟可涉及使用兩步回蝕製程:首先使用非等向性回蝕步驟,其次繼之以等向性回蝕。在此狀況下,最後一個等向性蝕刻可經設計為僅蝕刻第一填充材料的一小部分,在一些實施例中,其小於約15nm或小於約10nm。當等向性蝕刻的選擇性(蝕刻第一填充材料而不蝕刻蝕刻終止層的能力)顯著高於非等向性蝕刻的選擇性時,此情形可為有用的。
源極-汲極區107(圖1)可由半導體材料(諸如Si、Si-Ge合金或其他半導體)形成。如本文中所使用,「矽化物」是指藉由金屬與源極-汲極區107中的半導體材料的反應形成的任何金屬間化合物;所述術語不限於Si-金屬間化合物(此外,本定義可視為矽化物),但亦包含矽化鍺且亦包含其他半導體的金屬間合金。如本文中所使用,「自對準矽化物」或「SALICIDE」製程通常是指涉及以下操作的製程:金屬與半導體的熱反應,從而形成金屬半導體-金屬金屬間化合物;所述反應的未反應材料及其他可能的產品 而非金屬半導體-金屬金屬間化合物(例如氮化物)的選擇性移除(例如蝕刻),所述選擇性移除針對金屬半導體-金屬金屬間化合物為有選擇性的(亦即,不侵蝕);以及在視情況選用的所述選擇性移除步驟之後執行的第二熱反應。
僅展示各別處理流程中的關鍵步驟,以允許所屬領域中具通常知識者實施對應的完整製造流程。許多變化為可能的,如所屬領域中具通常知識者應理解。
亦應理解,當在溝渠的底部處沈積層而不在側壁上大量沈積層時,使用方向性沈積技術(亦即,方向性物理氣相沈積(physical vapor deposition;PVD))。貫穿本發明,除非另外指示,否則物理氣相沈積沈積是指高度方向性物理氣相沈積沈積。
圖1至圖10針對一個實施例展示用於一製程或一製造流程的一組經簡化示意性圖式。圖式被簡化且尺寸未按比例繪製。說明展示具有三個鰭片105的裝置的實例,但所述方法適用於具有2個、3個、4個鰭片等等的任何多個鰭式裝置(以及其他裝置,諸如水平奈米線(horizontal nanowire;NW)等等)。每一鰭片105可具有對應的源極-汲極區107;此等區可合併在一起以形成如所展示的單個源極-汲極結構。
圖1至圖10針對沿著垂直於鰭式通道中的電流的源極-汲極區的切割平面展示橫截面圖。初始製造流程起初可包含鰭片形成、虛設閘極及間隙壁形成、源極-汲極形成、替換金屬閘極(replacement metal gate;RMG)模組以及源極-汲極(長)接觸溝渠開口。在源極-汲極接觸溝渠開口之後,導電層100可在源極-汲極接觸溝渠開口的底部處形成。在一些實施例中,矽化物製程可用 於在源極-汲極接觸溝渠的底部處形成導電層100。用於在接觸溝渠的底部處形成導電層的不同選項為可能的。在一些實施例中,在於接觸溝渠的底部處形成導電層100之後,接觸溝渠開口的底部區的內部側壁上不存在導電層。
用於在接觸溝渠的底部處形成導電層100的製程的實例包含使用自對準矽化物(self-aligned silicide;SALICIDE)(諸如Ti-SALICIDE或Co-SALICIDE或Ni-SALICIDE)製程的實施例。在其他實施例中,內襯金屬(諸如鈦(Ti))藉由物理氣相沈積沈積,且視情況選用的氮化鈦(TiN)頂蓋亦藉由物理氣相沈積沈積;對於此等實施例,溝渠側壁的形狀可使得物理氣相沈積沈積不會產生溝渠的底部區的側上的大量導電材料(例如對於具有實質上垂直的壁的溝渠)。在一些實施例中,某一量的導電材料可沈積於接觸溝渠開口的側壁上且可在側壁上形成導電層(例如可使用化學氣相沈積(chemical vapor deposition;CVD)Ti沈積;或可使用在化學氣相沈積TiN沈積進行後的物理氣相沈積Ti沈積);在此狀況下,在步驟5中移除存在於區B(圖5)的側壁處的導電材料(下文進一步詳細論述)。
在圖1至圖10的描述中,每一步驟編號識別產生具有相同編號的圖式中所展示的結構;例如步驟5為產生圖5的結構的步驟。參看圖1,在步驟1之後,溝渠的底部處的導電材料可為矽化物、具有TiN頂蓋層的矽化物或具有TiN頂蓋等等的金屬,諸如Ti。在金屬經沈積成與半導體源極-汲極區接觸(當形成導電層100時)且不具有用以在此步驟內形成矽化物的熱製程的實施例中,可在所述流程的其他後續步驟處進行用以形成矽化物的熱 步驟(藉由金屬與半導體的反應)。底部導電層100的厚度可為約2nm至約10nm。在一些實施例中,底部導電層100的厚度為約5nm至約20nm。在一些實施例中,底部導電層100具有低於約600歐姆/平方(ohm/sq)的薄片電阻。在一些實施例中,底部導電層100具有低於約300ohm/sq的薄片電阻。
參考圖2,在後續步驟(步驟2)中,介電蝕刻終止層(etch-stop layer;ESL)110(例如氧化層)形成於源極-汲極接觸溝渠開口中。蝕刻終止層選自使得其可實際上終止(具有足夠選擇性)矽(Si)蝕刻的材料且具有使得其可實際上終止(具有足夠選擇性)矽(Si)蝕刻的厚度。在一些實施例中,介電蝕刻終止層110藉由保形沈積形成,且亦形成在溝渠(如圖2所展示)的側上。在一些實施例中,可使用非保形沈積處理且介電蝕刻終止層110可僅在溝渠的底部處形成。在一些實施例中,蝕刻終止層可包含作為主要組分的氧化矽(例如SiO2)或氧化鋁(例如Al2O3)或其他氧化物或絕緣氮化物。在一些實施例中,介電蝕刻終止層110的形成不顯著地降低底部導電層100的導電性。介電蝕刻終止層110的厚度可在1nm與8nm之間。
參考圖3,在後續步驟(步驟3)中,源極-汲極接觸溝渠開口的其餘部分可填充有填充材料120,填充材料120可為非晶或多晶半導體材料或其組合。在一些實施例中,在低於500℃的溫度下執行填充材料的沈積。在一些實施例中,在低於400℃的溫度下執行填充材料的沈積。在一些實施例中,填充材料為Si(非晶矽(amorphous silicon;a-Si)或多晶矽(polycrystalline silicon;poly-Si)或其組合)。在一些實施例中,填充材料選自非晶Si、非晶鍺 (Ge)、非晶Si-Ge合金、多晶Si、多晶Ge、多晶Si-Ge合金或其組合。亦可在步驟3中使用適當平坦化步驟以產生圖3的結構。
參看圖4,在後續步驟(步驟4)中,使用合適技術來形成罩幕130,合適技術包含(例如)用以覆蓋接觸溝渠的一部分(亦在圖5中說明的區A)的微影圖案化。未分別說明用以形成罩幕130的步驟及在此等步驟中形成的中間結構。罩幕130可在垂直於圖式的平面的的方向上延伸通過完整的接觸溝渠。因此,罩幕130將接觸溝渠劃分成兩個區(圖5中亦說明):區A(罩幕130下方的區)及區B(不在罩幕130下方的區)。此兩個區的尺寸(在為圖式的平面中的水平方向的第一方向上,在圖5中指示為LA及LB)可經選擇以調整特定電路的AC效能。
參看圖5,在後續步驟(步驟5)中,執行非等向性蝕刻以自未經遮蔽區B移除填充材料120,從而形成第二溝渠。在一些實施例中,在介電蝕刻終止層110上適當地終止蝕刻,而實質上未沖穿且實質上未自區B的底部移除底部導電層100。在一些實施例中,導電層100可藉由介電蝕刻終止層110的沈積或藉由區B的蝕刻而衰減;在此等實施例中,可在此步驟處使用額外物理氣相沈積金屬沈積以降低底部導電層的薄片電阻,且注意避免在區B的底部上沈積任何大量導電材料(以避免顯著增加寄生電容)。
如上文所描述的步驟4及步驟5僅表示用以實施本發明的實施例的許多可能選項中的一個選項。經遮蔽的源極-汲極溝渠接點的部分的部位及大小可變化且可經調整以達成各種AC效能益處、所使用罩幕的數目、製程成本等等。此外,可針對源極結構及針對汲極結構採用不同設計(亦即,用於源極的對包括區A的 經遮蔽區的設計可不同於用於汲極的設計)。此外,在一些設計中,本文中所描述的方法僅應用於電晶體的一側,亦即,應用於源極或應用於汲極,但不應用於兩者。在一些設計中,罩幕可覆蓋整個源極接觸溝渠,使得源極中的區A包括整個源極接觸溝渠,而僅遮蔽汲極接觸溝渠區的部分。在一些設計中,罩幕可覆蓋整個汲極接觸溝渠,使得汲極中的區A包括整個汲極接觸溝渠,而僅遮蔽源極接觸溝渠的部分。此外,可針對電路中的不同裝置分別調整設計及罩幕,使得(例如)不同胞元中的不同裝置可具有區A及區B的不同設計。此外,本發明的實施例可應用於積體電路的一些裝置且不可應用於同一積體電路中的其他裝置(亦即,對於後一狀況中的裝置,遮蔽整個源極接觸溝渠及汲極接觸溝渠)。如所屬領域中具通常知識者亦將瞭解,圖案化步驟的數目可為多於一個(例如,在針對特定圖案使用不同顏色的情況下),因此,製程步驟的不同組合可經組合以達成經轉印至結構中的所要圖案。
參看圖6,在後續步驟(步驟6)中,移除罩幕130,將區B填充有諸如SiO2的介電質150,之後為適當平坦化步驟。參看圖7,在後續步驟(步驟7)中回蝕來自區A的Si,從而形成第三溝渠或部分源極-汲極接觸開口160,且在介電蝕刻終止層110上終止蝕刻。
參看圖8,在後續步驟(步驟8)中,自部分源極-汲極接觸開口160的底部移除介電蝕刻終止層110。在一些實施例中,對底部導電層100選擇性地完成自部分源極-汲極接觸開口160的底部移除介電蝕刻終止層110。在一些實施例中,自部分源極-汲極接觸開口160的底部移除介電蝕刻終止層110不會使在部分源 極-汲極接觸開口160的區域中的底部導電層100的導電性降低大於20%。在一些實施例中,自部分源極-汲極接觸開口160的底部移除介電蝕刻終止層110不會使在部分源極-汲極接觸開口160的區域中的底部導電層100的導電性降低大於50%。
參看圖9及圖10,在後續步驟(步驟9及步驟10)中,接點在部分源極-汲極接觸開口160中形成以將導電路徑提供至底部導電層100。適當清潔步驟可用於確保接點將低電阻路徑提供至底部導電層100。在一些實施例中,接觸內襯170可使用(例如)物理氣相沈積Ti、化學氣相沈積(化學氣相沈積)Ti或化學氣相沈積TiN或其組合或其他材料在步驟9中來沈積。詳言之,在自部分源極-汲極接觸開口160移除介電蝕刻終止層110導致降低部分源極-汲極接觸開口160的區域中的底部導電層100的屬性的實施例中,新的底部導電層可在此步驟處在部分源極-汲極接觸開口160的底部處形成,之後視情況為接觸內襯170的沈積。
參看圖10,在步驟9之後的步驟(步驟10)中,接觸金屬填充物接著完成接點的形成。可使用鈷(Co)或鎢(W)金屬填充物以及其他金屬。可在形成接點之後執行平坦化步驟。製造流程的其餘部分可根據相關技術方法進行。
圖11至圖18針對另一實施例展示用於一製程或一製造流程的一組經簡化示意性圖式。初始製造流程起初可包含鰭片形成、虛設閘極及間隙壁形成、源極-汲極形成、替換金屬閘極(RMG)模組以及源極-汲極接觸溝渠開口。在源極-汲極接觸溝渠開口之後,諸如Ti的金屬層200形成於接觸溝渠開口中(例如藉由物理氣相沈積或化學氣相沈積),之後為視情況選用的金屬內襯205, 金屬內襯205藉由且由諸如物理氣相沈積TiN、化學氣相沈積Ti或化學氣相沈積TiN的製程及材料形成。金屬層200可(例如使用方向性物理氣相沈積技術)優先在源極-汲極接觸溝渠開口的底部處形成。金屬內襯205可(使用方向性物理氣相沈積)僅在接觸溝渠開口的底部處形成或使用共形沈積技術而在接觸溝渠開口的底部及側處形成。金屬層200可在形成之後在流程的任何步驟處反應以形成矽化物。在一些實施例中,在沈積Ti層之後立刻執行矽化物反應(藉由視情況選用的TiN頂蓋),且所述製程產生Ti矽化物及可保持作為內襯材料的TiN頂蓋層。在一些實施例中,在沈積方向性物理氣相沈積Ti層之後立刻執行矽化物反應(藉由視情況選用的方向性物理氣相沈積TiN頂蓋),且所述製程產生Ti矽化物及僅在接觸溝渠開口的底部處形成的TiN頂蓋層。在一些實施例中,使用SALICIDE製程,且無大量金屬材料保持在側壁處。在一些實施例中,亦使用化學氣相沈積內襯材料的沈積。儘管在圖11中,金屬內襯205經展示為既形成在源極-汲極接觸溝渠開口的底部處且亦形成在源極-汲極接觸溝渠開口的側上,但在一些實施例中,其僅優先形成在接觸溝渠的底部處。
當(例如針對金屬層200或金屬內襯205)使用方向性物理氣相沈積來沈積時,經沈積金屬在源極-汲極接觸溝渠的底部表面處形成膜,且其亦在結構的頂部層面處的平整表面的頂部上形成膜,且可在源極-汲極接觸溝渠開口的最上部部分的側壁上形成膜(在一些實施例中,源極-汲極接觸溝渠開口的此最上部部分可為延伸約5nm至約40nm(如自源極-汲極接觸溝渠開口的頂部量測)的部分);且可實質上不在源極-汲極接觸溝渠開口的底部部 分的側壁上形成膜(在一些實施例中,小於約1nm,在一些實施例中,小於約2nm,且在一些實施例中,無可偵測膜(例如TEM偵測不到))(在一些實施例中,源極-汲極接觸溝渠開口的底部部分在源極-汲極接觸溝渠開口的底部表面上方垂直地延伸約10nm至約40nm)。
如本文中所使用,對藉由諸如物理氣相沈積的方向性沈積技術而優先形成在溝渠的底部處的膜的提及意謂所述膜具有如上文剛剛所描述的特性。如本文中所使用,對源極-汲極接觸溝渠開口的底部的提及意謂在源極-汲極接觸溝渠開口內部的底部表面--可平整或彎曲的表面。如本文中所使用,對源極-汲極接觸溝渠開口的上部區或上部部分或最上部區或最上部部分的提及意謂如下源極-汲極接觸溝渠開口的區或部分:其更接近於結構的頂部,例如相距如自結構的頂部量測的約5nm至約40nm的垂直長度;但不向下延伸至金屬閘極的頂部(亦即源極-汲極接觸溝渠開口的上部區的最低點在金屬閘極的頂部上方(達至少約5nm至約20nm))。如本文中所使用,對源極-汲極接觸溝渠開口的底部區或底部部分或最底部區或最底部部分的提及是指更接近於結構的底部(例如相距如自結構的底部量測的約10nm至約40nm的垂直長度)的源極-汲極接觸溝渠開口的區或部分。源極-汲極接觸溝渠開口的底部區可與金屬閘極一樣高(亦即,至少與金屬閘極具有約相同的垂直高度,且在一些實施例中,比金屬閘極高至少約5nm)。
在源極-汲極接觸溝渠開口的上部部分與底部部分交疊的情形中(例如在總源極-汲極接觸溝渠高度小於約80nm的情況下),且僅在此等情形中,源極-汲極接觸溝渠開口的底部部分在本 文中經定義為意謂自結構的底部延伸至約金屬閘極結構的頂部上方約5nm的部分,且源極-汲極接觸溝渠開口的上部區在本文中經定義為意謂自金屬閘極結構的頂部上方約5nm延伸至源極-汲極接觸溝渠結構的頂部的區。
金屬層200的厚度可為約2nm至10nm。在一些實施例中,金屬層200的厚度為約5nm至約20nm。在一些實施例中,金屬層200具有低於約600ohm/sq的薄片電阻。在一些實施例中,金屬層200具有低於約300ohm/sq的薄片電阻。
在圖11至圖18的描述中,每一步驟編號識別產生在具有比步驟編號大10的圖編號的圖式中所展示的結構的製程步驟。因此,例如步驟2為產生圖12中所說明的結構的步驟。
參看圖12,在後續步驟(步驟2)中,導電蝕刻終止層(ESL)210形成於源極-汲極接觸溝渠開口中。導電蝕刻終止層210選自使得其可實際上終止(具有足夠選擇性)W蝕刻的材料且具有使得其可實際上終止(具有足夠選擇性)W蝕刻的厚度。在一些實施例中,導電蝕刻終止層210藉由共形沈積形成,且亦形成在溝渠的側上(如圖式所展示)。在一些實施例中,可使用非共形沈積製程,且導電蝕刻終止層210僅形成在溝渠的底部處(或優先形成在溝渠的底部處)。在一些實施例中,導電蝕刻終止層210可包含作為主要組分的Co。在一些實施例中,導電蝕刻終止層210的形成不會顯著地降低底部導電層(金屬層200及金屬內襯205)的導電性。當形成導電蝕刻終止層以將良好的低電阻率介面提供至下伏金屬或矽化物時要保持注意(諸如適當操作或沈積系統的叢集或適當佇列時間)。導電蝕刻終止層210的厚度可在約2nm 與約6nm之間。
在一些實施例中,化學氣相沈積製程可用於沈積導電蝕刻終止層210且實質上在源極-汲極接觸溝渠開口的底部區的側壁上不具有金屬內襯205(例如當未沈積內襯時(亦即跳過金屬內襯205的形成)或當方向性物理氣相沈積用於形成金屬內襯205時或者當金屬內襯205藉由矽化製程在氮(N2)環境中或在氮化環境中形成時,使得金屬氮化物形成於金屬層200的頂部上);在一些實施例中,此可導致導電蝕刻終止層210在源極-汲極接觸溝渠開口的底部區的側壁上的不良形成。舉例而言,化學氣相沈積可具有某些共形性,且可導致側壁上的某些沈積。但在一些狀況下,化學氣相沈積膜可僅在襯墊上很好地增長(例如由於成核問題)。因此,若側壁上不存在內襯,則化學氣相沈積製程對於在側壁上形成良好層可為無效的(但由於底部上存在內襯,所以化學氣相沈積製程對於在底部上形成層可仍然有效)。
參看圖13,在後續步驟(步驟3)中,將源極-汲極接觸溝渠開口的其餘部分填充有W,之後為適當的平坦化步驟。在一些實施例中,可在形成導電蝕刻終止層210之後(亦即,在步驟2之後)且在W沈積之前沈積額外金屬內襯材料(諸如TiN)。在一些實施例中,填充源極-汲極接觸溝渠開口包括使用諸如化學氣相沈積TiN的共形沈積技術來形成諸如TiN的內襯層,且接著前進至藉由W完成填充(W填充物的形成可涉及使用用以沈積W的不同方法、技術或前驅體的多於一個沈積)。
參看圖14,在後續步驟(步驟4)中,使用合適技術(例如微影圖案化)來形成罩幕230以覆蓋接觸溝渠的一部分(區A)。 未分別說明用以形成罩幕230的步驟及形成於此等步驟中的中間結構。罩幕230可在垂直於圖式的平面的方向上延伸通過完整的接觸溝渠。因此,罩幕230將接觸溝渠劃分成兩個區:區A(在罩幕230下方的區)及區B(不在罩幕230下方的區)。此兩個區的尺寸(在圖式的平面中的水平方向上,在圖14中被指示為LA及LB)可經選擇以調整特定電路的AC效能。
接著執行非等向性蝕刻以自未經遮蔽區移除W,在導電蝕刻終止層210上終止所述非等向性蝕刻。在W回蝕之後展示圖式。接下來是罩幕移除。
如上文所描述的步驟4僅表示用以實施本發明的實施例的許多可能選項中的一個選項。經遮蔽的源極-汲極溝渠接點的部分(所有經組合部分包括「區A」,且保持未經遮蔽的源極-汲極溝渠接點的其餘部分包括「區B」)的部位及大小可變化,且可經調整以達成各種AC效能益處、所使用罩幕的數目、製程成本等等。此外,可針對源極結構及針對汲極結構採用不同設計(亦即,用於源極的對包括區A的經遮蔽區的設計可不同於用於汲極的設計)。此外,在一些設計中,本文中所描述的方法僅應用於電晶體的一側,亦即,應用於源極或應用於汲極,但不應用於兩者。在一些設計中,罩幕可覆蓋整個源極接觸溝渠,使得源極中的區A包括整個源極接觸溝渠,而僅遮蔽汲極接觸溝渠區的部分。在一些設計中,罩幕可覆蓋整個汲極接觸溝渠,使得汲極中的區A包括整個汲極接觸溝渠,而僅遮蔽源極接觸溝渠的部分。此外,可針對電路中的不同裝置分別調整設計及罩幕,使得(例如)不同胞元中的不同裝置可具有區A及區B的不同設計。此外,本發明的實施例可 應用於積體電路的一些裝置且不可應用於同一積體電路中的其他裝置(亦即,對於後一狀況中的裝置,遮蔽整個源極及汲極接觸溝渠)。如所屬領域中具通常知識者亦將瞭解,圖案化步驟的數目可為多於一個(例如在針對特定圖案使用不同顏色切口的情況下),因此,製程步驟的不同組合可經組合以達成經轉印至結構中的所要圖案。
參看圖15,在後續步驟(步驟5)中,在於步驟2中使用共形沈積技術以形成導電蝕刻終止層210的實施例中,可自溝渠的側部移除導電蝕刻終止層210。可例如使用濕式蝕刻完成此移除。對於將Co用作導電蝕刻終止層210的材料的實施例,可使用相對於矽化物選擇性地蝕刻Co的濕式蝕刻。在一些實施例中,亦可在濕式蝕刻中移除TiN層,尤其是在所述TiN層保留在源極-汲極接觸溝渠開口的底部區的側壁處的情況下。步驟5的目的為自源極-汲極接觸溝渠開口的底部區的側壁去除導電層。在若干實施例中,可藉由濕式蝕刻或乾式蝕刻達成此移除。在一些實施例中,若在步驟4結束時,源極-汲極接觸溝渠開口的底部區的側壁上不存在導電層,則可跳過步驟5。
在一些實施例中,可藉由存在於源極-汲極接觸溝渠開口的底部區的側壁處的導電層的氧化來達成自源極-汲極接觸溝渠開口的底部區的側壁去除導電層;儘管此製程不以物理方式去除所述層,但其可變換其材料屬性且使其不導電;在此類實施例中,要注意不要降低源極-汲極接觸溝渠開口的底部處的底部導電層的導電性(在一些實施例中,TiN層可保護下伏矽化物免於氧化)。此類實施例的實例是針對源極-汲極接觸溝渠開口的底部區 的側壁上的導電層包含作為主要組分的Co的狀況。
參看圖16,在後續步驟(步驟6)中,將區B填充有諸如SiO2的介電質250,之後為適當的平坦化步驟。
參看圖17,在後續視情況選用的步驟(步驟7)中,在一些實施例中,回蝕來自區A的W,且在導電蝕刻終止層210上終止所述蝕刻。
參看圖18,在執行步驟7的情況下可予以執行的後續步驟(步驟8)中,新接點在一些實施例中使用除W以外的填充材料(諸如Co)形成。執行適當清潔、表面預理、內襯形成、熱步驟等等以確保低電阻率接觸。在形成新接點之後執行平坦化步驟。製造流程的其餘部分根據相關技術方法進行。
圖19A至圖19C展示區A及區B的交替配置。圖19A展示在已移除罩幕之後且在已完成步驟6的填充(其產生圖6的結構)之前的圖5的結構。因而,圖19A展示產生(例如)圖10及圖18的結構的區A及區B的配置。圖19B展示可導致形成兩個短溝渠且形成兩個對應的垂直接觸結構(所述垂直接觸結構在長接觸溝渠的每一端部處)的替代方案。第一區A的尺寸(LA1)與第二區A的尺寸(LA2)(在圖式的平面中的水平方向上,在圖19B中經指示為LA1及LA2)可為相同的,或LA1可大於或小於LA2。圖19C展示可導致形成短溝渠以及在長接觸溝渠的中部處或接近所述中部的對應的垂直接觸結構的替代中間結構。第一區B的尺寸(LB1)與第二區B的尺寸(LB2)(在圖式的平面中的水平方向上,在圖19C中指示為LB1及LB2)可為相同的,或LB1可大於或小於LB2。圖19B至圖19C的說明展示在修改圖5的罩 幕130以改變對應於待形成的接觸結構的區(圖5中的區A)的大小、編號或位置的情況下可產生的結構。應理解,圖14的罩幕230可經相似地修改以導致(例如)圖18中所展示的接觸結構的類似改變。
如本文中所使用,非等向性回蝕步驟可涉及使用兩步回蝕製程:首先使用非等向性回蝕步驟,其次繼之以等向性回蝕。在此狀況下,最後一個等向性蝕刻可經設計為僅蝕刻第一填充材料的一小部分,在一些實施例中,小於約15nm,例如小於約10nm。當等向性蝕刻的選擇性(亦即,蝕刻第一填充材料而不蝕刻蝕刻終止層的能力)顯著高於非等向性蝕刻的選擇性時,此情形可為有用的。
在一些實施例中,蝕刻終止層用於允許控制第一填充材料的回蝕。若不使用蝕刻終止層,則可使用定時回蝕。在此狀況下,如本文中所使用,蝕刻「實質上移除所述第一填充材料」意謂完全移除填充材料或剩餘的填充材料的頂部表面在鰭式通道的頂部層面上方至多10nm處,且(例如)在鰭式通道的頂部層面上方至多5nm處。
當指示源極-汲極接觸溝渠結構與裝置中的所有鰭片的源極-汲極區實質上交疊時,自俯視圖來看,本發明意謂源極-汲極接觸溝渠結構(結構長方向垂直於鰭式通道中的傳送方向)橫越裝置中的所有中心鰭片(除裝置的外部鰭片以外的鰭片)穿過且到達裝置的外部鰭片的源極-汲極區。在一些實施例中,其亦與裝置的外部鰭片的源極-汲極區的約一半交疊。在一些實施例中,其亦與裝置的外部鰭片的源極-汲極區完全交疊。
如本文中所使用,在蝕刻終止層處「實質上終止」蝕刻是指選擇性足夠高以防止在蝕刻期間沖穿蝕刻終止層。在一些實施例中,選擇性並非高到足以防止沖穿,但相較於不具有蝕刻終止層的狀況,顯著地改良了蝕刻控制。
如本文中所使用,「實質上不侵蝕底部導電層的濕式蝕刻」意謂如下的蝕刻:由於此蝕刻,底部導電層的薄片電阻相對於其在進行濕式蝕刻之前的薄片電阻在經曝露至蝕刻的區中未增加2倍。
第一填充材料可選自可(例如)藉由針對閘極間隙壁的材料(其可為氮化物(例如SiN))具有高度選擇性的反應式離子蝕刻(RIE)非等向性地予以蝕刻的材料。此類填充材料的實例為W及Si。高度蝕刻選擇性可指至少約6:1的選擇性(亦即,第一填充物的蝕刻速率比SiN的蝕刻速率高至少6倍),或在一些實施例中,可指約4:1的選擇性或更高的選擇性。在一些實施例中,選擇性可高達20:1或更高。
應理解,儘管本文中可使用術語「第一」、「第二」、「第三」等等以描述各種元件、組件、區、層及/或區段,但此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語僅用以將一個元件、組件、區、層或區段與另一元件、組件、區、層或區段區分開來。因此,在不脫離本發明概念的精神及範疇的情況下,下文中所論述的第一元件、第一組件、第一區、第一層或第一區段可被稱為第二元件、第二組件、第二區、第二層或第二區段。
為了易於描述,本文中可使用諸如「在…以下」、「在…下方」、「下部」、「在…下面」、「在…上方」、「上部」及其類似者的 空間相對術語以描述如諸圖中所說明的一個元件或特徵相對於另一元件或特徵的關係。應理解,此類空間相對術語意欲涵蓋除圖中所描繪的定向之外的在使用中或在操作中的裝置的不同定向。舉例而言,若圖式中的裝置翻轉,則描述為「在」其他元件或特徵「下方」或「以下」或「下面」的元件將接著被定向為「在」其他元件或特徵「上方」。因此,實例術語「在…下方」及「在…下面」可涵蓋上方及下方的定向兩者。裝置可以其他方式定向(例如旋轉90度或處於其他定向),且本文中所使用的空間相對描述詞可相應地進行解釋。另外,亦應理解當將層稱作「在」兩個層「之間」時,其可為兩個層之間的唯一層或亦可存在一或多個介入層。
本文中使用的術語僅出於描述特定實施例的目的,且並不意欲限制本發明概念。如本文中所使用,術語「實質上」、「約」及相似術語用作表示近似的術語且並不用作表示程度的術語,且意欲考慮將由於本領域具有通常知識者識別的量測值或計算值的固有偏差。如本文中所使用,術語「主要組分」意謂按重量計構成組成物的至少一半的組分,且術語「主要部分」在應用於多個項時意謂所述項的至少一半。
如本文中所使用,單數形式「一」意欲亦包含複數形式,除非上下文另外清楚地指示。應進一步理解,術語「包括」在用於本說明書中時指定所陳述特徵、整數、步驟、操作、元件及/或組件的存在,但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。如本文中所使用,術語「及/或」包含相關聯所列項目中的一或多者中的任一者及全部組合。當在元件清單之前時,諸如「……中的至少一者」的表達修飾元件的整 個清單,且並不修飾清單中的個別元件。另外,當描述本發明概念的實施例時,「可」的使用是指「本發明的一或多個實施例」。此外,術語「例示性」意欲指實例或說明。如本文中所使用,可認為術語「使用」及「步驟」分別與術語「利用」及「動作」同義。
應理解當元件或層被稱作在另一元件或層「上」、「連接至」另一元件或層、「耦接至」另一元件或層或者「與」另一元件或層「相鄰」時,其可直接在所述另一元件或層上,直接連接至所述另一元件或層、耦接至所述另一元件或層或者與所述另一元件或層相鄰或可存在一或多個介入元件或層。相比而言,當元件或層被稱作「直接在」另一元件或層「上」、「直接連接至」另一元件或層、「直接耦接至」另一元件或層或「緊鄰於」另一元件或層時,不存在介入元件或介入層。
本文中所列舉的任何數值範圍意欲包含所列舉的範圍內包含的具有相同數值精確度的所有子範圍。舉例而言,「1.0至10.0」的範圍意欲包含所列舉的最小值1.0與所列舉的最大值10.0之間(且包括所列舉的最小值1.0與所列舉的最大值10.0)的所有子範圍,亦即,具有等於或大於1.0的最小值及等於或小於10.0的最大值,諸如2.4至7.6。本文中所列舉的任何最大數值限制意欲包含經包含於其中的所有較低數值限制,且在本說明書中所列舉的任何最小數值限制意欲包含經包含於其中的所有較高數值限制。
儘管本文中已具體地描述且說明用於形成低寄生電容源極及汲極接點的方法的例示性實施例,但對所屬領域中具通常知識者而言許多修改及變化將顯而易見。因此,應理解,除在本文 中具體地描述以外,可體現根據本發明的原理建構的用於形成低寄生電容源極及汲極接點的方法。本發明亦在以下申請專利範圍及其等效物中界定。
100‧‧‧導電層
105‧‧‧鰭片
107‧‧‧源極-汲極區
110‧‧‧蝕刻終止層

Claims (20)

  1. 一種用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,所述鰭式場效電晶體裝置具有多個鰭片及源極-汲極結構,所述方法包括: 將第一溝渠蝕刻至所述源極-汲極結構,所述第一溝渠具有在第一方向上的第一長度; 在所述源極-汲極結構上的所述第一溝渠中形成第一導電層; 在所述第一導電層上的所述第一溝渠中形成蝕刻終止層; 於所述第一溝渠中填充第一填充材料; 在所述第一填充材料的第一部分上方形成罩幕,所述罩幕不在所述第一填充材料的第二部分上方延伸; 藉由非等向性蝕刻來蝕刻所述第一填充材料的所述第二部分以形成具有第二長度的第二溝渠,所述第二長度小於在所述第一方向上的所述第一長度;以及 於所述第二溝渠中填充第二填充材料,所述第二填充材料為介電質。
  2. 如申請專利範圍第1項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,其中所述源極-汲極結構包括多個源極-汲極區,所述源極-汲極區中的每一者對應於所述多個鰭片中的一者,其中所述第一導電層與所述源極-汲極區中的每一者的一部分交疊。
  3. 如申請專利範圍第1項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,其中所述第一填充材料包括作為主要組分的半導體。
  4. 如申請專利範圍第3項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,其中所述第一填充材料包括作為主要組分的由下列各者所組成的群組中選出的所述半導體:矽、矽鍺、鍺以及其組合。
  5. 如申請專利範圍第1項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,其中所述蝕刻終止層包括作為主要組分的氧化物。
  6. 如申請專利範圍第5項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,其中所述蝕刻終止層包括作為主要組分的由下列各者所組成的群組中選出的所述氧化物:二氧化矽、氧化鋁以及其組合。
  7. 如申請專利範圍第1項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,其中所述第一填充材料包括作為主要組分的鎢。
  8. 如申請專利範圍第7項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,其中所述蝕刻終止層包括作為主要組分的導體。
  9. 如申請專利範圍第1項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,更包括於所述第一溝渠中填充所述第一填充材料之後,平坦化所述第一填充材料的頂部表面。
  10. 如申請專利範圍第1項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,更包括在藉由所述非等向性蝕刻來蝕刻所述第一填充材料的所述第二部分之後,移除所述罩幕。
  11. 如申請專利範圍第1項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,其中藉由所述非等向性蝕刻來蝕刻所述第一填充材料的所述第二部分以形成所述第二溝渠包括移除所述第二部分中的所述第一填充材料的至少90%。
  12. 如申請專利範圍第1項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,更包括於所述第二溝渠中填充所述第二填充材料之後,平坦化所述第二填充材料的頂部表面。
  13. 如申請專利範圍第1項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,更包括於所述第二溝渠中填充所述第二填充材料之後,蝕刻所述第一填充材料的所述第一部分,以形成具有第三長度的第三溝渠,所述第三長度小於在所述第一方向上的所述第一長度。
  14. 如申請專利範圍第13項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,更包括在形成所述第三溝渠之後,於所述第三溝渠中填充第三填充材料,所述第三填充材料為導體。
  15. 如申請專利範圍第14項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,更包括在形成所述第三溝渠之後且在於所述第三溝渠中填充所述第三填充材料之前,自所述第三溝渠的底部移除所述蝕刻終止層。
  16. 如申請專利範圍第14項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,其中所述第三填充材料包括作為主要組分的由下列各者所組成的群組中選出的所述導體:鎢、鈷以及其組合。
  17. 如申請專利範圍第14項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,更包括在形成所述第三溝渠之後且在於所述第三溝渠中填充所述第三填充材料之前,在所述第三溝渠中形成導電內襯。
  18. 如申請專利範圍第17項所述的用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,其中: 所述導電內襯包括作為主要組分的由下列各者所組成的群組中選出的材料:鈦、氮化鈦以及其組合;且 所述第三填充材料包括作為主要組分的由下列各者所組成的群組中選出的材料:鎢、鈷以及其組合。
  19. 一種用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,所述鰭式場效電晶體裝置具有多個鰭片及源極-汲極結構,所述方法包括: 將第一溝渠蝕刻至所述源極-汲極結構,所述第一溝渠具有在第一方向上的第一長度; 在所述源極-汲極結構上的所述第一溝渠中形成第一導電層; 在所述第一導電層上的所述第一溝渠中形成蝕刻終止層; 於所述第一溝渠中填充第一填充材料; 在所述第一填充材料的第一部分上方形成罩幕,所述罩幕不在所述第一填充材料的第二部分上方延伸; 藉由非等向性蝕刻來蝕刻所述第一填充材料的所述第二部分以形成具有第二長度的第二溝渠,所述第二長度小於在所述第一方向上的所述第一長度;以及 於所述第二溝渠中填充第二填充材料,所述第二填充材料為介電質, 其中所述第一填充材料包括作為主要組分的由下列各者所組成的群組中選出的材料:矽、矽鍺、鍺以及其組合,且 其中所述蝕刻終止層包括作為主要組分的由下列各者所組成的群組中選出的材料:二氧化矽、氧化鋁以及其組合。
  20. 一種用於製造用於鰭式場效電晶體裝置的源極-汲極接點的方法,所述鰭式場效電晶體裝置具有多個鰭片及源極-汲極結構,所述方法包括: 將第一溝渠蝕刻至所述源極-汲極結構,所述第一溝渠具有在第一方向上的第一長度; 在所述源極-汲極結構上的所述第一溝渠中形成第一導電層,所述第一導電層包括:作為主要組分的由矽化鈦、矽化鎳、矽化鈷以及其組合所組成的群組中選出的材料或雙層,所述雙層包括: 下部子層,包括作為主要組分的矽化物;以及 上部子層,包括作為主要組分的導電氮化物; 在所述第一導電層上的所述第一溝渠中形成導電蝕刻終止層,形成所述導電蝕刻終止層包括進行化學氣相沈積製程及/或物理氣相沈積製程,所述導電蝕刻終止層包括作為主要組分的鈷; 在所述第一溝渠中形成第一內襯,形成所述第一內襯包括進行化學氣相沈積製程及/或物理氣相沈積製程; 於所述第一溝渠中填充包括作為主要組分的鎢的第一填充材料; 在所述第一填充材料的第一部分上方形成罩幕,所述罩幕不在所述第一填充材料的第二部分上方延伸; 藉由非等向性蝕刻來蝕刻所述第一填充材料的所述第二部分以形成具有第二長度的第二溝渠,所述第二長度小於在所述第一方向上的所述第一長度; 於所述第二溝渠中填充第二填充材料,所述第二填充材料為介電質; 蝕刻所述第一填充材料的所述第一部分以形成具有第三長度的第三溝渠,所述第三長度小於在所述第一方向上的所述第一長度; 在所述第三溝渠中形成第二內襯,形成所述第二內襯包括進行化學氣相沈積製程及/或物理氣相沈積製程,所述第二內襯包括作為主要組分的由下列各者所組成的群組中選出的材料:鈦、氮化鈦以及其組合;以及 於所述第三溝渠中填充第三填充材料,所述第三填充材料包括作為主要組分的由下列各者所組成的群組中選出的材料:鎢、鈷以及其組合。
TW106108806A 2016-06-16 2017-03-17 用於製造用於鰭式場效電晶體的源極-汲極接點的方法 TWI718273B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662351251P 2016-06-16 2016-06-16
US62/351,251 2016-06-16
US15/276,748 2016-09-26
US15/276,748 US9768062B1 (en) 2016-06-16 2016-09-26 Method for forming low parasitic capacitance source and drain contacts

Publications (2)

Publication Number Publication Date
TW201801194A TW201801194A (zh) 2018-01-01
TWI718273B true TWI718273B (zh) 2021-02-11

Family

ID=59828346

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106108806A TWI718273B (zh) 2016-06-16 2017-03-17 用於製造用於鰭式場效電晶體的源極-汲極接點的方法

Country Status (4)

Country Link
US (1) US9768062B1 (zh)
KR (1) KR102528807B1 (zh)
CN (1) CN107527816B (zh)
TW (1) TWI718273B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535748B2 (en) * 2018-03-01 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a contact with a silicide region
KR102460847B1 (ko) * 2018-05-25 2022-10-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10615256B2 (en) 2018-06-27 2020-04-07 International Business Machines Corporation Nanosheet transistor gate structure having reduced parasitic capacitance
US10868182B2 (en) * 2018-07-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistor and manufacturing method thereof
US11935931B2 (en) 2020-06-06 2024-03-19 International Business Machines Corporation Selective shrink for contact trench
US12066763B2 (en) * 2021-02-04 2024-08-20 Kla Corporation Sensitivity improvement of optical and SEM defection inspection
US11908944B2 (en) * 2021-09-16 2024-02-20 International Business Machines Corporation Contact formation for vertical field effect transistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201423907A (zh) * 2012-12-05 2014-06-16 United Microelectronics Corp 具有接觸插栓的半導體結構與其形成方法
US20140225219A1 (en) * 2013-02-08 2014-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Reduced Parasitic Capacitance and Methods of Forming the Same
TW201606937A (zh) * 2014-08-07 2016-02-16 台灣積體電路製造股份有限公司 接觸結構及其形成方法
US20160104787A1 (en) * 2014-10-08 2016-04-14 Jorge A. Kittl Methods of forming semiconductor devices including conductive contacts on source/drains

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2324408A (en) 1997-01-21 1998-10-21 United Microelectronics Corporation Forming DRAM cells
US8138036B2 (en) * 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
DE102009035409B4 (de) * 2009-07-31 2013-06-06 Globalfoundries Dresden Module One Llc & Co. Kg Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird
CN101887917A (zh) * 2010-06-10 2010-11-17 复旦大学 一种场效应晶体管及其制备方法
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102045212B1 (ko) 2013-04-23 2019-11-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9153694B2 (en) 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US9412656B2 (en) 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
KR102265956B1 (ko) * 2014-09-29 2021-06-17 삼성전자주식회사 소스/드레인을 포함하는 반도체 소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201423907A (zh) * 2012-12-05 2014-06-16 United Microelectronics Corp 具有接觸插栓的半導體結構與其形成方法
US20140225219A1 (en) * 2013-02-08 2014-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Reduced Parasitic Capacitance and Methods of Forming the Same
TW201606937A (zh) * 2014-08-07 2016-02-16 台灣積體電路製造股份有限公司 接觸結構及其形成方法
US20160104787A1 (en) * 2014-10-08 2016-04-14 Jorge A. Kittl Methods of forming semiconductor devices including conductive contacts on source/drains

Also Published As

Publication number Publication date
US9768062B1 (en) 2017-09-19
KR102528807B1 (ko) 2023-05-03
CN107527816B (zh) 2021-09-28
TW201801194A (zh) 2018-01-01
CN107527816A (zh) 2017-12-29
KR20170142093A (ko) 2017-12-27

Similar Documents

Publication Publication Date Title
TWI718273B (zh) 用於製造用於鰭式場效電晶體的源極-汲極接點的方法
TWI689103B (zh) 製造半導體裝置之方法及半導體裝置
CN108231893B (zh) 半导体装置及其制造方法
TWI828806B (zh) 半導體裝置與其形成方法
CN109727916A (zh) 半导体装置的制造方法
TWI512987B (zh) 用於非平面電晶體之源極/汲極接點
US20150079751A1 (en) Fin field effect transistor with merged metal semiconductor alloy regions
TWI646647B (zh) 半導體裝置及其製造方法
US20210313424A1 (en) Source/Drain Metal Contact and Formation Thereof
CN106158617A (zh) 半导体器件及其制造方法
WO2013003986A1 (zh) 一种晶体管及其制作方法和包括该晶体管的半导体芯片
TW202118068A (zh) 在芯軸上具有包括二維材料的通道區的場效電晶體
JP2006013487A5 (zh)
CN109326510A (zh) 半导体装置及其形成方法
TW202013457A (zh) 半導體裝置的形成方法
TWI824237B (zh) 半導體裝置及其形成方法
TWI660407B (zh) 具有介電隔離之多鰭高度
CN105405764B (zh) 半导体器件制造方法
TWI751226B (zh) 半導體裝置及其製造方法
KR20240110523A (ko) 트랜지스터에 대한 콘택트 저항 감소
TW202335062A (zh) 金屬閘極鰭片電極結構及其形成方法
TWI765678B (zh) 半導體裝置與其製作方法
TWI770748B (zh) 半導體裝置及其製造方法
TWI814272B (zh) 半導體元件及其形成方法
CN105097517B (zh) 一种FinFET器件及其制造方法、电子装置