KR102528807B1 - 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법 - Google Patents

전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법 Download PDF

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Abstract

전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법이 제공된다. 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법은, 소오스-드레인 구조체를 식각하여, 제1 방향으로 제1 길이를 갖는 제1 트렌치를 형성하고, 상기 제1 트렌치 내에, 제1 전도 층(conductive layer)을 상기 소오스-드레인 구조체 상에 형성하고, 상기 제1 트렌치 내의 상기 제1 전도 층 상에, 식각 정지 막을 형성하고, 상기 제1 트렌치를 제1 필 물질(fill material)로 채우고, 상기 제1 필 물질의 제1 부분을 덮는 마스크를 형성하되, 상기 마스크는 상기 제1 필 물질의 제2 부분으로 연장되지 않고, 상기 제1 필 물질의 상기 제2 부분을 이방성 식각하여, 상기 제1 방향으로 상기 제1 길이보다 짧은 제2 길이를 갖는 제2 트렌치를 형성하고, 상기 제2 트렌치를 유전체(dielectric)인 제2 필 물질로 채우는 것을 포함한다.

Description

전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법{A method for fabricating a source-drain contact for a fin field effect transistor}
본 발명은 전계 효과 트랜지스터의 컨택에 관한 것으로, 좀 더 구체적으로 낮은 기생 커패시턴스 소오스 및 드레인 컨택을 형성하는 방법에 관한 것이다.
복수의 핀 전계 효과 트랜지스터의 소오스-드레인 컨택을 위한 낮은 커패시턴스 컨택은, (트랜지스터의 각 핀들에 대한 소오스-드레인 영역으로 구성되는) 머지된(merged) 소오스-드레인 구조체의 전체 길이를 따라 연장되지 않는, 수직 구조체일 수 있다. 낮은 기생 커패시턴스를 갖는 자기 정렬(self-aligned) 소오스-드레인 컨택을 제조하는 공정은, 산화막을 두 번 식각하기 위해, (나이트라이드(nitride)로 구성될 수 있는) 게이트 스페이서를 노출시킬 수 있다.
산화막을 두 번 식각하는 것은, 첫 번째로 소오스-드레인 구조체 상에 금속 층을 형성하기 위해 이용되는, 긴 소오스-드레인 컨택 트렌치를 위한 공정을 포함할 수 있고, 두 번째로 금속 층에 수직 컨택을 형성하기 위해 이용되는 짧은 소오스-드레인 컨택 트렌치를 위한 공정을 포함할 수 있다. 게이트 스페이서(예를 들어, 나이트라이드)에 대한 소오스-드레인 컨택 트렌치를 채우는 유전체(예를 들어, 산화막)의 식각 선택비는, 스페이서의 손상의 위험이 있을 수 있다.
따라서, 낮은 기생 커패시턴스 소오스 및 드레인 컨택을 형성하기 위한 향상된 방법이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 핀 전계 효과 트랜지스터의 소오스-드레인 구조체를 위한 낮은 기생 커패시턴스 컨택을 형성하기 위한 방법과 연관되어 있다. 몇몇 실시예에서, 본 발명의 기술적 사상에 따른 방법은, 소오스-드레인 구조체까지 제1 트렌치(long trench)를 식각하는 것을 포함할 수 있다. 제1 트렌치는, 장치의 모든 소오스-드레인 영역을 거쳐 연장될 수 있을 만큼 충분히 길 수 있다. 전도 층은, 소오스-드레인 구조체 상에 형성될 수 있다. 제1 트렌치는, 제1 필 물질(fill material)로 채워질 수 있다. 제2 트렌치(narrower trench)는, 제1 트렌치의 길이 부분을 따라 형성될 수 있고, 제2 필 물질로 채워질 수 있다. 제1 필 물질은 전도성 물질일 수 있고, 컨택을 형성할 수 있다. 만약 제1 필 물질이 전도성 물질이 아니라면, 제3 트렌치가 제2 필 물질로 채워지지 않은 제1 트렌치의 부분 내에 형성될 수 있다. 또한, 제3 트렌치는 컨택을 형성하기 위해 전도성 물질로 채워질 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법은, 소오스-드레인 구조체를 식각하여, 제1 방향으로 제1 길이를 갖는 제1 트렌치를 형성하고, 제1 트렌치 내에, 제1 전도 층(conductive layer)을 소오스-드레인 구조체 상에 형성하고, 제1 트렌치 내의 제1 전도 층 상에, 식각 정지 막을 형성하고, 제1 트렌치를 제1 필 물질(fill material)로 채우고, 제1 필 물질의 제1 부분을 덮는 마스크를 형성하되, 마스크는 상기 제1 필 물질의 제2 부분으로 연장되지 않고, 제1 필 물질의 제2 부분을 이방성 식각하여, 제1 방향으로 제1 길이보다 짧은 제2 길이를 갖는 제2 트렌치를 형성하고, 제2 트렌치를 유전체(dielectric)인 제2 필 물질로 채우는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법은, 소오스-드레인 구조체를 식각하여, 제1 방향으로 제1 길이를 갖는 제1 트렌치를 형성하고, 상기 제1 트렌치 내에, 제1 전도 층(conductive layer)을 상기 소오스-드레인 구조체 상에 형성하고, 상기 제1 트렌치 내의 상기 제1 전도 층 상에, 식각 정지 막을 형성하고, 상기 제1 트렌치를 제1 필 물질(fill material)로 채우고, 상기 제1 필 물질의 제1 부분을 덮는 마스크를 형성하되, 상기 마스크는 상기 제1 필 물질의 제2 부분으로 연장되지 않고, 상기 제1 필 물질의 상기 제2 부분을 이방성 식각하여, 상기 제1 방향으로 상기 제1 길이보다 짧은 제2 길이를 갖는 제2 트렌치를 형성하고, 상기 제2 트렌치를 유전체(dielectric)인 제2 필 물질로 채우는 것을 포함하고, 상기 제1 필 물질은, 실리콘, 실리콘-저마늄, 저마늄 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함하고, 상기 식각 정지 막은, 실리콘 다이옥사이드(silicon dioxide), 알루미늄 옥사이드(aluminum oxide) 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법은, 소오스-드레인 구조체를 식각하여, 제1 방향으로 제1 길이를 갖는 제1 트렌치를 형성하고, 상기 제1 트렌치 내에, 제1 전도 층(conductive layer)을 상기 소오스-드레인 구조체 상에 형성하고, 상기 제1 트렌치 내의 상기 제1 전도 층 상에 전도성 식각 정지 막을 형성하고, 상기 제1 트렌치 내에 제1 라이너(liner)를 형성하고, 텅스텐을 포함하는 제1 필 물질로 상기 제1 트렌치를 채우고, 상기 제1 필 물질의 제1 부분을 덮는 마스크를 형성하되, 상기 마스크는 상기 제1 필 물질의 제2 부분으로 연장되지 않고, 상기 제1 필 물질의 상기 제2 부분을 이방성 식각하여, 상기 제1 방향으로 상기 제1 길이보다 짧은 제2 길이를 갖는 제2 트렌치를 형성하고, 상기 제2 트렌치를 유전체(dielectric)인 제2 필 물질로 채우고, 상기 제1 필 물질의 상기 제1 부분을 식각하여, 상기 제1 방향으로 상기 제1 길이보다 짧은 제3 길이를 갖는 제3 트렌치를 형성하고, 상기 제3 트렌치 내에 제2 라이너를 형성하고, 상기 제3 트렌치를 제3 필 물질로 채우는 것을 포함하고, 상기 제1 전도 층은, 타이타늄 실리사이드(titanium silicide), 니켈 실리사이드(nickel silicide), 코발트 실리사이드(cobalt silicide) 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함하거나, 또는, 실리사이드를 포함하는 하부 서브 층 및 전도성 나이트라이드(conductive nitride)를 포함하는 상부 서브 층을 포함하는 이중층을 포함하고, 상기 전도성 식각 정지 막을 형성하는 것은, CVD(Chemical Vapor Deposition) 공정 및/또는 PVD(Physical Vapor Deposition) 공정을 포함하고, 상기 전도성 식각 정지 막은, 코발트(cobalt)를 포함하고, 상기 제1 라이너를 형성하는 것은, CVD(Chemical Vapor Deposition) 공정 및/또는 PVD(Physical Vapor Deposition) 공정을 포함하고, 상기 제2 라이너를 형성하는 것은, CVD(Chemical Vapor Deposition) 공정 및/또는 PVD(Physical Vapor Deposition) 공정을 포함하고, 상기 제2 라이너는 타이타늄(titanium), 타이타늄 나이트라이드(titanium nitride) 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함하고, 상기 제3 필 물질은, 텅스텐, 코발트 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 19c는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에 개시된 실시예들은, 소오스-드레인 컨택 구조체를 제조하는 방법과 연관되어 있다. 비록 몇몇 실시예들이, 머지된(merged) 소오스-드레인 구조체를 갖는 복수의 핀 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 것에 대해 개시하고 있다 하더라도, 동일 방법 또는 유사한 방법들이, 다른 장치들(예를 들어, 수평 나노 와이어 또는 수평 나노 시트 또는 머지되지 않은 소오스-드레인 구조체를 갖는 복수의 핀 전계 효과 트랜지스터 등)의 제조를 위해 이용될 수 있다.
낮은 기생 커패시턴스를 갖는 자기 정렬(self-aligned) 소오스-드레인 컨택을 제조하는 공정은, 산화막 두 번 식각하기 위해, (나이트라이드(nitride)로 구성될 수 있는 게이트 스페이서를 노출시킬 수 있다. 산화막을 두 번 식각하는 것은, 첫 번째로 소오스-드레인 구조체 상에 금속 층을 형성하기 위해 이용되는, 제1 소오스-드레인 컨택 트렌치(long source-drain contact trench)를 형성하는 공정을 포함할 수 있고, 두 번째로 금속 층에 수직 컨택을 형성하기 위해 이용되는 제1 소오스-드레인 컨택 트렌치(shorter source-drain contact trench)를 형성하는 공정을 포함할 수 있다.
게이트 스페이서(예를 들어, 나이트라이드(nitride))에 대한 소오스-드레인 컨택 트렌치를 채우는 유전체(예를 들어, 산화물(oxide))의 식각 선택비는, 스페이서의 손상의 위험이 있을 수 있다. 몇몇 실시예에서, 제1 소오스-드레인 컨택 트렌치를 형성하기 위해, 오직 하나의 산화막을 식각하는 공정만을 이용함으로써, 이러한 위험성을 감소시킬 수 있다. 필 물질(fill material)은, 더 높은 선택성을 갖는 식각 공정에 적합하고, 두 번째 식각 공정에서 스페이서에 대한 위험을 줄일 수 있는 물질일 수 있다.
본 명세서에서, 이방성 식각은, 측면의 하부 식각 없이, 수직 방향으로 우선적으로 식각할 수 있는 식각 공정을 의미할 수 있다. 측면의 하부 식각 없이 수직 방향으로 우선적으로 식각할 수 있는 것은, 예를 들어, 수평 표면으로부터 75도 내지 90도의 각도를 갖는 측벽을 형성할 수 있는 것일 수 있다. 이러한 이방성 식각은, 예를 들어, RIE(Reactive Ion Etching) 공정에 의해 수행될 수 있다. 이방성 식각과 RIE 공정은, 서로 교체할 수 있는 용어로써 사용될 수 있다. 예를 들어, RIE 공정이 언급된 경우, 다른 적합한 이방성 식각 공정이 대신 적용될 수도 있음을 이해하여야한다.
두 개의 주된 실시예들에 상세히 기재되어 있지만, 다른 다양한 구현들이 가능함을 이해하여야한다. 청구된 방법들은, 주요한 물질 특성과 함께, 제1 필 물질로 이용되는 다양한 물질들에 적용될 수 있다. 예를 들어, 제1 필 물질의 경우, 스페이서 물질(예를 들어, SiN)에 대해 높은 식각 선택성을 갖고, RIE에 의해 식각될 수 있는 물질들로부터 선택될 수 있다.
산화물에 대해 적어도 2.5:1의 식각 선택성을 갖거나, 또는 적어도 4:1의 식각 선택성을 갖는 제1 필 물질이 이용될 수 있다. 즉, 제1 필 물질은, 산화물에 대한 몇몇 선택비를 갖고 RIE에 의해 식각될 수 있다. 식각 정지 막에 대해 높은 식각 선택비를 갖는 제1 필 물질이 이용될 수 있다. 식각 정지 막에 대한 식각 선택비는, 적어도 4:1이거나, 또는 적어도 약 6:1 이거나, 몇몇 실시예에서는 적어도 10:1일 수 있다. 예를 들어, 산화물이 식각 정지 막으로 이용되는 경우, 산화물에 대한 높은 식각 선택비를 갖는 제1 필 물질이 이용될 수 있다.
(제1 필 물질이 제거되는 임의의 단계에서) 제1 필 물질의 제거의 마지막 부분은, RIE 보다 높은 선택성이 제공된다면, 습식 식각에 의해 달성될 수 있다. 이방성 에치 백 단계는, 이방성 에치 백 단계를 처음 수행하고 뒤이어 등방성 에치 백 단계를 수행하는, 두 단계 에치 백 공정 시퀀스의 이용을 필연적으로 수반할 수 있다. 이 경우, 마지막 등방성 식각은 제1 필 물질의 작은 부분만 식각하도록 설계될 수 있다. 몇몇 실시예에서, 제1 필 물질의 작은 부분은, 약 15nm 보다 적거나, 또는 약 10nm 보다 적은 부분일 수 있다. 이는, (식각 정지 막의 식각 없이 제1 필 물질을 식각할 수 있는) 등방성 식각의 선택비가 이방성 식각의 선택비 보다 충분히 높을 때, 유용할 수 있다.
도 1의 소오스-드레인 영역(107)은, 예를 들어, 실리콘(Si) 또는 실리콘-저마늄 합금(Si-Ge alloys)과 같은 반도체 물질 또는 다른 반도체 물질로 형성될 수 있다. 실리사이드(silicide)는, 소오스-드레인 영역(170) 내의 반도체 물질과 함께, 금속 반응에 의해 형성된 금속간 화합물(intermetallic compound)일 수 있다. 그러나, 실리사이드가 실리콘-금속간 화합물에 제한되는 것은 아니다. 예를 들어, 실리사이드는, 게르마늄 실리사이드(germane silicide) 및 다른 반도체 물질들의 금속간 합금을 포함할 수 있다.
자기 정렬 실리사이드 또는 SALICIDE 공정은, 금속성 반도체-금속 금속간 화합물을 형성하는 반도체 물질을 포함하는 금속의 열 반응과 연관되어 있을 수 있다. 또한, 자기 정렬 실리사이드 또는 SALICIDE 공정은, 금속성 반도체-금속 금속간 화합물(예를 들어, 나이트라이드) 외에 반응하지 않은 물질과 반응 가능한 결과물의 선택적 제거(즉, 식각)와 연관되어 있을 수 있다. 선택적 제거는, 금속성 반도체-금속 금속간 화합물에 선택성이 있을 수 있다. 즉, 선택적 제거는, 금속성 반도체-금속 금속간 화합물은 제거하지 않을 수 있다. 제2 열 반응은, 선택적 제거 단계가 수행된 후, 선택적으로 수행될 수 있다.
본 명세서에는, 본 발명이 속하는 통상의 기술자가 구현하고 제조 공정을 완성할 수 있는 오직 중요한 단계만이 도시되어 있다. 따라서, 매우 다양한 공정들이 가능할 수 있다.
측벽 상에 상당한 양의 층의 증착 없이 트렌치의 하부에 층을 증착할 수 있는, 방향성 증착 공정이 이용될 수 있다. 예를 들어, 증착 공정으로, 방향성 있는 PVD(Physical Vapor Deposition)가 이용될 수 있다. 본 명세서에서, 특별한 표시가 없다면, 본 명세서에서 언급되는 PVD 증착 공정은, 매우 높은 방향성을 갖는 PVD 증착 공정을 의미할 수 있다.
도 1 내지 도 10은 본 발명의 몇몇 실시예들에 따른 제조 공정을 단순화한 도면들일 수 있다. 도면들은 단순화되었고, 차원은 도시되지 않았다. 세 개의 핀(105)을 갖는 장치가 예시적으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 기술적 사상에 따른 방법은, 임의의 개수의 핀을 갖는 장치에 적용될 수 있고, 또한, 수평 나노 와이어 등과 같은 다른 장치에도 적용될 수 있다. 각 핀(105)은, 각각에 상응하는 소오스-드레인 영역(107)을 가질 수 있다. 이러한 영역들은, 도시된 바와 같이, 단일 소오스-드레인 구조체를 형성하기 위해 서로 머지(merged)되어 있을 수 있다.
도 1 내지 도 10은 핀 채널 내에서 전류가 흐르는 방향과 수직인, 소오스-드레인 영역을 따르는 절단선을 따라 절단한 단면도이다. 선행될 수 있는 공정은, 핀 형성, 더미 게이트 및 스페이서 형성, 소오스-드레인 형성, 대체 금속 게이트 모듈, 및 소오스-드레인 컨택 트렌치 형성을 포함할 수 있다. 소오스-드레인 컨택 트렌치 형성 후, 전도 층(100)이 소오스-드레인 컨택 트렌치의 하부에 형성될 수 있다.
몇몇 실시예에서, 실리사이드 공정은, 소오스-드레인 컨택 트렌치의 하부에 전도 층(100)을 형성하기 위해 이용될 수 있다. 소오스-드레인 컨택 트렌치의 하부에 전도 층(100)을 형성하는 다양한 방법들이 적용될 수 있다.
몇몇 실시예에서, 소오스-드레인 컨택 트렌치의 하부에 형성되는 전도 층(100)은, 소오스-드레인 컨택 트렌치의 내측벽 상에 형성되지 않을 수 있다.
소오스-드레인 컨택 트렌치의 하부에 전도 층(100)을 형성하기 위한 공정은, 예를 들어, 자기 정렬 실리사이드(SALICIDE) 공정이 이용된 실시예들을 포함할 수 있다. 자기 정렬 실리사이드 공정은 예를 들어, Ti-SALICIDE, Co-SALICIDE 및 Ni-SALICIDE 중 어느 하나일 수 있다.
몇몇 실시예에서, 라이너 금속(예를 들어, 타이타늄(Ti))은, PVD를 이용하여 증착될 수 있는 선택적 타이타늄 나이트라이드(TiN) 캡(cap)과 함께, PVD에 의해 증착될 수 있다. 이 경우, PVD 공정은, 트렌치의 양 측벽(예를 들어, 실질적으로 수직인 트렌치의 측벽) 상에, 상당한 양의 전도성 물질을 증착하지 않을 수 있다.
몇몇 실시예에서, 적은 양의 전도성 물질은 소오스-드레인 컨택 트렌치의 측벽 상에 증착될 수 있고, 이는 소오스-드레인 컨택 트렌치의 측벽 상에 형성되는 전도 층을 형성할 수 있다. 예를 들어, 이는, CVD(Chemical Vapor Deposition) Ti 증착이 이용되거나, CVD TiN 증착에 이은 PVD Ti 증착 공정이 이용된 경우일 수 있다. 이 경우, 소오스-드레인 컨택 트렌치의 B 영역(도 5 참조)의 측벽에 형성되는 전도성 물질은, 단계 5에서 제거될 수 있고, 이에 대한 자세한 사항은 후술한다.
이하에서 도 1 내지 도 10을 참조하여 본 발명의 몇몇 실시예들에 따른 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법에 대해 설명한다.
도 1 내지 도 10은 본 발명의 몇몇 실시예들에 따른 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법을 설명하기 위한 중간단계 도면들이다.
도 1 내지 도 10에서, 각 단계의 숫자는, 동일한 숫자를 갖는 도면에 도시된 구조체를 결과물로 생성할 수 있는 공정 단계의 숫자와 동일할 수 있다. 예를 들어, 단계 5는, 도 5의 구조체를 결과물로 생성할 수 있는 단계 5를 의미할 수 있다.
도 1을 참조하면, 단계 1 수행 후, 소오스-드레인 컨택 트렌치의 하부의 전도성 물질은, 실리사이드, TiN 캡 층을 갖는 실리사이드, 및 TiN 캡을 갖는 Ti와 같은 금속 중 어느 하나일 수 있다. 몇몇 실시예에서, 금속은, (전도 층(100) 형성 시) 반도체 소오스-드레인 영역과 접하도록 증착될 수 있다. 이 때, 증착 공정 내에서 실리사이드를 형성하기 위한 열 공정은 수행되지 않을 수 있다. (반도체 물질과 금속 물질의 반응에 의한) 실리사이드를 형성하는 열 공정은, 공정 흐름에서, 다른 단계에서 수행될 수도 있다.
전도 층(100)은, 약 2nm 내지 10nm의 두께를 가질 수 있다. 몇몇 실시예에서, 전도 층(100)은 약 5nm 내지 약 20nm의 두께를 가질 수 있다. 몇몇 실시예에서, 전도 층(100)은 약 600 ohm/square (ohm/sq)이하의 시트 레지스턴스(sheet resistance)를 가질 수 있다. 몇몇 실시예에서, 전도 층(100)은, 약 300 ohm/square (ohm/sq) 이하의 시트 레지스턴스를 가질 수 있다.
도 2를 참조하면, 단계 2에서, 유전체 식각 정지 막(110)은, 소오스-드레인 컨택 트렌치 내에 형성될 수 있다. 유전체 식각 정지 막(110)은, 예를 들어, 산화막일 수 있다. 유전체 식각 정지 막(110)은, 실리콘(Si)의 식각을 효과적으로 정지시킬 수 있는 (실리콘에 대해 충분한 선택비를 갖는) 물질을 포함할 수 있다. 또한, 유전체 식각 정지 막(110)은, 실리콘(Si)의 식각을 효과적으로 정지시킬 수 있는 (실리콘에 대해 충분한 선택비를 갖는) 두께를 가질 수 있다.
몇몇 실시예에서, 유전체 식각 정지 막(110)은, 도 2에 도시된 소오스-드레인 컨택 트렌치의 측벽을 따라 컨포말(conformal)하게 형성될 수 있다. 몇몇 실시예에서, 컨포말하지 않은 증착 공정이 유전체 식각 정지 막(110) 형성 시 이용될 수 있고, 이 경우, 유전체 식각 정지 막(110)은, 소오스-드레인 컨택 트렌치의 하부에만 형성될 수 있다.
몇몇 실시예에서, 유전체 식각 정지 막(100)은, 주요 성분으로 실리콘 산화물 (예를 들어, SiO2), 알루미늄 산화물(예를 들어, Al2O3), 다른 산화물 및 절연체 나이트라이드(nitride) 중 어느 하나를 포함할 수 있다. 몇몇 실시예에서, 유전체 식각 정지 막(110)의 형성은, 전도 층(100)의 전도도를 심각하게 열화시키지 않을 수 있다. 유전체 식각 정지 막(110)은, 약 1nm 내지 약 8 nm 사이의 두께를 가질 수 있다.
도 3을 참조하면, 단계 3 수행 후, 소오스-드레인 컨택 트렌치의 남은 부분은, 필 물질(120)으로 채워질 수 있다. 필 물질(120)은, 비정질, 다결정질 반도체 물질 및 그들의 조합 중 어느 하나를 포함할 수 있다.
몇몇 실시예에서, 필 물질(120)의 증착은, 500℃ 이하의 온도에서 수행될 수 있다. 몇몇 실시예에서, 필 물질(120)은 실리콘(예를 들어, 비정질 실리콘(a-Si), 결정질 실리콘(poly-Si) 또는 그들의 조합)일 수 있다. 몇몇 실시예에서, 필 물질(120)은, 비정질 실리콘, 비정질 저마늄(Ge), 비정질 실리콘-저마늄 합금, 다결정질 실리콘, 다결정질 저마늄, 다결정질 실리콘-저마늄 합금 및 그들의 조합을 포함하는 그룹에서 선택될 수 있다. 도 3의 구조체 제조를 위해, 적절한 평탄화 단계가 단계 3에서 적용될 수 있다.
도 4를 참조하면, 단계 4 수행 후, 마스크(130)는, 소오스-드레인 컨택 트렌치의 일부분(A 영역)을 덮도록 형성될 수 있다. 마스크(130)는, 예를 들어, 리소그라피 패터닝(lithography patterning) 공정을 포함하는 적절한 공정을 이용하여 형성될 수 있다. 마스크(130)를 형성하기 위해 이용된 공정 단계와 이러한 단계에서 형성되는 중간 구조체들은, 별도로 도시하지 않았다. 마스크(130)는, 도면의 평면과 수직인 방향을 따라, 소오스-드레인 컨택 트렌치 전체에 걸쳐 연장되도록 형성될 수 있다.
마스크(130)는, 소오스-드레인 컨택 트렌치를 두 개의 영역(A 영역과 B 영역)으로 나눌 수 있다. 여기서 A 영역은, 마스크(130) 아래의 영역일 수 있고, B 영역은, 마스크(130) 아래에 있지 않은 영역일 수 있다. (도 5의 LA와 LB로 표시된, 도면의 평면과 수평인 방향인 제1 방향을 따르는) A 영역 및 B 영역의 폭(dimension)은, 특정 회로의 AC 성능을 조절하기 위해 일정 값으로 선택될 수 있다.
도 5를 참조하면, 단계 5에서 이방성 식각 공정이 수행될 수 있다. 이방성 식각 공정은, B 영역의 필 물질(120)을 제거하여 제2 트렌치를 형성하기 위해 수행될 수 있다. 몇몇 실시예에서, 식각 공정은, B 영역의 하부에서 전도 층(100)으로의 펀치 스루(punching through) 및 전도 층(100)의 실질적인 손실 없이, 유전체 식각 정지 막(110) 상에서 적절하게 정지될 수 있다.
몇몇 실시예에서, 전도 층(100)은, 유전체 식각 정지 막(110)의 증착 또는 B 영역의 식각으로인해 열화될 수 있다. 이 경우, 추가적인 PVD 금속 증착은, 상당한 기생 커패시턴스 증가를 야기시킬 수 있는, B 영역의 하부에 상당량의 전도성 물질을 증착하는 것을 피하고, 전도 층(100)의 낮은 시트 레지스턴스를 위해 수행될 수 있다.
단계 4 및 단계 5는, 본 발명의 몇몇 실시예들에 구현될 수 있는 수많은 가능한 옵션들 중 오직 하나를 나타내는 것일 수 있다. 마스크(130)가 형성된 소오스-드레인 컨택 트렌치 부분의 위치 및 크기는 변화될 수 있고, 이러한 위치 및 크기는 다양한 AC 성능 이점, 이용되는 마스크의 개수, 공정 단가 등을 위해 조정될 수 있다. 나아가, 다양한 디자인들은, 소오스 및 드레인 구조체를 위해 채택될 수 있다. 예를 들어, 소오스를 위한 A 영역을 포함하는 마스크 아래의 영역에 대한 디자인은, 드레인의 그것과 상이할 수 있다.
나아가, 몇몇 디자인에서, 본 발명의 기술적 사상에 따른 방법은, 트랜지스터의 한 쪽, 즉, 소오스와 드레인 중 어느 하나에만 적용될 수 있다. 몇몇 디자인에서, 마스크는 소오스 컨택 트렌치 전체를 덮을 수 있다. 따라서 소오스인 A 영역은 소오스 컨택 트렌치 전체를 포함할 수 있고, 드레인 컨택 트렌치 부분에는 마스크가 덮어질 수 있다.
몇몇 디자인에서, 마스크는 드레인 컨택 트렌치 전체를 덮을 수 있다. 따라서, 드레인인 B 영역은 드레인 컨택 트렌치 전체를 포함할 수 있고, 소오스 컨택 트렌치 부분에는 마스크가 덮어질 수 있다. 나아가, 디자인과 마스크는, 회로 내의 서로 다른 장치들을 위해 각각 개별적으로 조정될 수 있다. 이 때, 예를 들어, 서로 다른 셀 내의 서로 다른 장치들은, 서로 다른 디자인을 갖는 A 영역과 B 영역을 포함할 수 있다.
본 발명의 몇몇 실시예들은, 집적 회로의 몇몇 장치에 적용될 수 있고, 동일한 집적 회로 내의 다른 장치들에는(소오스 및 드레인 컨택 트렌치가 마스크로 덮여 있기 때문에) 적용되지 않을 수 있다. 패터닝 단계의 수는, 하나 이상일 수 있고(예를 들어, 서로 다른 컬러(color)는 구체적인 패턴들을 위해 이용될 수 있다.), 서로 다른 공정 단계들의 조합은, 구조체로 전사될 원하는 패턴을 형성하기 위해 추가될 수 있다.
도 6을 참조하면, 단계 6에서, 마스크(130)가 제거될 수 있다. B 영역은 적절한 평탄화 공정 후, 예를 들어, 실리콘 산화물(SiO2)와 같은 유전체(150)로 채워질 수 있다.
도 7을 참조하면, 단계 7에서, A 영역의 필 물질(120)은 에치 백(etch-back) 공정으로 제거될 수 있다. 이 때 에치 백 공정은 식각 정지 막(110) 상에서 정지되어, 제3 트렌치 또는 부분적인 소오스-드레인 컨택 개구부(160)가 형성될 수 있다.
도 8을 참조하면, 단계 8에서, 부분적인 소오스-드레인 컨택 개구부(160) 내에 형성되어 있는 식각 정지 막(110)은 제거될 수 있다. 몇몇 실시예에서, 부분적인 소오스-드레인 컨택 개구부(160)내의 식각 정지 막(110)은, 전도 층(100)과 선택적으로 제거될 수 있다. 몇몇 실시예에서, 부분적인 소오스-드레인 컨택 개구부(160) 내의 식각 정지 막(110)을 제거하는 것은, 부분적인 소오스-드레인 컨택 개구부(160) 내의 전도 층(100)의 전도도를 20% 이상 열화시키지 않을 수 있다. 몇몇 실시예에서, 부분적인 소오스-드레인 컨택 개구부(160) 내의 식각 정지 막(110)을 제거하는 것은, 부분적인 소오스-드레인 컨택 개구부(160) 내의 전도 층(100)의 전도도를 50% 이상 열화시키지 않을 수 있다.
도 9 및 도 10을 참조하면, 단계 9 및 단계 10에서, 부분적인 소오스-드레인 컨택 개구부(160) 내에 컨택이 형성될 수 있다. 컨택은, 전도 층(100)에 이르는 전도성 경로를 제공할 수 있다. 컨택이 전도 층(100)에 이르는 낮은 저항을 갖는 경로를 제공할 수 있도록, 적절한 세정 단계가 수행될 수 있다.
몇몇 실시예에서, 컨택 라이너(170)가 단계 9에서 형성될 수 있다. 컨택 라이너(170)의 증착을 위해, 예를 들어, PVD Ti, CVD Ti, CVD TiN 및 그들의 조합 중 어느 하나의 공정이 이용될 수 있다. 또는 다른 물질이 이용될 수도 있다.
구체적으로, 몇몇 실시예에서, 부분적인 소오스-드레인 컨택 개구부(160)로부터 식각 정지 막(110)을 제거하는 것은, 부분적인 소오스-드레인 컨택 개구부(160)의 영역 내의 전도 층(100)의 성질을 열화시킬 수 있다. 또한, 이 단계에서, 새로운 전도 층이 부분적인 소오스-드레인 컨택 개구부(160)의 하부에 형성될 수 있고, 이 경우 선택적으로 컨택 라이너(170)의 증착 공정이 이어서 수행될 수 있다.
도 10을 참조하면, 단계 9에 이은 단계 10에서, 컨택 형성을 완성하기 위한 컨택 금속의 충전이 수행될 수 있다. 다른 금속들뿐만 아니라, 코발트(Co) 및 텅스텐(W) 금속 중 어느 하나가 충전 물질로 이용될 수 있다. 컨택 형성 후 평탄화 공정이 수행될 수 있다. 이후, 제조 공정의 남은 단계들이 이어서 수행될 수 있다.
이하에서, 도 11 내지 도 18을 참조하여 본 발명의 몇몇 실시예들에 따른 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 11 내지 도 18은 본 발명의 몇몇 실시예들에 따른 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법을 설명하기 위한 중간단계 도면들이다.
도 11 내지 도 18은 몇몇 실시예들에 따른 제조 공정을 간략히 도시한 도면일 수 있다.
선행적으로 수행될 수 있는 제조 공정은, 먼저 핀을 형성하고, 더미 게이트 및 스페이서를 형성하고, 소오스-드레인을 형성하고, 대체 금속 게이트 모듈을 형성하고, 소오스-드레인 컨택 트렌치를 형성하는 것을 포함할 수 있다. 소오스-드레인 컨택 트렌치를 형성한 후, 금속 층(200)은 소오스-드레인 컨택 트렌치 내에 형성될 수 있다. 그 후, 선택적으로 금속성 라이너(205)가 형성될 수 있다.
금속 층(200)은, 예를 들어, 타이타늄(Ti)을 포함할 수 있다. 금속 층(200)은, 예를 들어, PVD 또는 CVD 중 어느 하나를 수행함으로써 형성될 수 있다. 다시 말해서 금속 층(200)은, PVD TiN, CVD Ti와 CVD TiN 중 어느 하나로 형성되고 구성될 수 있다.
금속 층(200)은, 소오스-드레인 컨택 트렌지의 하부에 우선적으로 형성될 수 있다. 예를 들어, 금속 층(200)은, 방향성 PVD 공정을 이용해, 소오스-드레인 컨택 트렌지의 하부에 형성될 수 있다.
금속성 라이너(205)는, 소오스-드레인 컨택 트렌치의 하부에만, 예를 들어, 방향성 PVD 공정을 이용하여 형성될 수 있다. 또는, 예를 들어, 금속성 라이너(205)는, 소오스-드레인 컨택 트렌치의 하부 및 양 측벽 상에, 컨포멀 증착 공정을 이용하여 형성될 수 있다. 금속 층(200)은 실리사이드를 형성하기 위해, 금속 층(200)의 형성 후의 단계에서 반응할 수 있다.
몇몇 실시예에서, 실리사이드 반응은, 금속 층(200)(예를 들어, Ti 층)의 증착 직후 수행될 수 있다. 이 때, 금속 층(200)은, 예를 들어, 선택적으로 TiN 캡을 더 포함할 수 있다. 이러한 실리사이드 반응 공정은, 라이너 물질로써 남아있을 수 있는 TiN 캡핑 층 및 Ti-실리사이드를 형성시킬 수 있다.
몇몇 실시예에서, 실리사이드 반응은, (선택적으로 방향성 PVD TiN 캡을 포함할 수 있는) 방향성 PVD Ti 층의 증착 직후 수행될 수 있다. 이러한 실리사이드 반응 공정은, 소오스-드레인 컨택 트렌치의 하부에만 형성되는 TiN 캡핑 층 및 Ti-실리사이드를 형성시킬 수 있다.
몇몇 실시예에서, SALICIDE 공정이 이용될 수 있고, 적은 양의 금속성 물질이 소오스-드레인 컨택 트렌치의 측벽 상에 남아있을 수 있다. 몇몇 실시예에서, CVD 라이너 물질의 증착 공정이, 또한 이용될 수 있다. 비록 도 11에서 금속성 라이너(205)가 소오스-드레인 컨택 트렌치의 하부 및 측벽 상에 형성되는 것으로 도시되었다 하더라도, 몇몇 실시예들에서는, 금속성 라이너(205)는 소오스-드레인 컨택 트렌치의 하부에 우선적으로 형성될 수 있다.
방향성 PVD 증착 공정이 (예를 들어, 금속 층(200) 또는 금속성 라이너(205)의 형성을 위해)이용되는 경우, 증착된 금속은 소오스-드레인 컨택 트렌치의 하부 표면에서 막을 형성할 수 있다. 또한, 증착된 금속은, 구조체의 최상부의 평평한 표면 상에 막을 형성할 수 있다. 또한, 증착된 금속은 소오스-드레인 컨택 트렌치의 최상부의 측벽 상에 막을 형성할 수 있다. 이러한 소오스-드레인 컨택 트렌치의 최상부 부분은, 몇몇 실시예에서, 소오스-드레인 컨택 트렌치의 상면으로부터 측정된, 약 5nm 내지 약 40nm로 연장되는 부분일 수 있다.
증착된 금속은, 소오스-드레인 컨택 트렌치의 하부의 측벽 상에서 실질적으로 막을 형성하지 않을 수 있다. 여기서, 실질적으로 막을 형성하지 않는다는 것은, 형성된 막의 두께가, 몇몇 실시예에서 약 1nm 보다 적을 수 있고, 몇몇 실시예에서는 약 2nm 보다 적을 수 있으며, 몇몇 실시예에서는 예를 들어, TEM을 이용하여 발견할 수 있을만한 막이 없는 경우일 수 있다. 소오스-드레인 컨택 트렌치의 하부 부분은, 소오스-드레인 컨택 트렌치의 하부 표면 상으로, 약 10nm 내지 약 40nm 정도 수직으로 연장될 수 있다.
본 명세서에서, 예를 들어, PVD와 같은 방향성 증착 공정에 의해, 소오스-드레인 컨택 트렌치의 하부에서 우선적으로 형성되는 막으로 언급되는 것은, 막이 전술한 특성들을 갖는다는 것을 의미할 수 있다. 본 명세서에서, 소오스-드레인 컨택 트렌치의 하부로 언급되는 것은, 소오스-드레인 컨택 트렌치의 내부의 하부 표면일 수 있고, 표면은 평평하거나 굴곡질 수 있다.
본 명세서에서, 소오스-드레인 컨택 트렌치의 최상부, 최상부 영역, 상부 영역 또는 상부 부분은, 구조체의 최상부와 근접한 소오스-드레인 컨택 트렌치의 부분 또는 영역을 의미할 수 있다. 예를 들어, 소오스-드레인 컨택 트렌치의 최상부, 최상부 영역, 상부 영역 또는 상부 부분은, 구조체의 최상부로부터 약 5nm 내지 약 40nm의 수직 길이를 갖지만, 금속 게이트의 상부에서 하부로 연장되지는 않는 부분일 수 있다. 즉, 소오스-드레인 컨택 트렌치의 상부 영역의 최하부 부분은, 금속 게이트의 상부 보다 (예를 들어, 적어도 약 5nm 내지 약 20nm 정도) 위에 있을 수 있다.
본 명세서에서, 소오스-드레인 컨택 트렌치의 최하부 부분, 최하부 영역, 하부 부분 또는 하부 영역으로 언급되는 것은, 구조체의 하부와 인접한, 소오스-드레인 컨택 트렌치의 부분 또는 영역을 의미할 수 있다. 예를 들어, 소오스-드레인 컨택 트렌치의 최하부 부분, 최하부 영역, 하부 부분 또는 하부 영역으로 언급되는 것은, 구조체의 하부로부터 약 10nm 내지 약 40nm의 수직 길이를 가질 수 있다.
소오스-드레인 컨택 트렌치의 하부 영역은, 적어도 금속 게이트 만큼 클(tall) 수 있다. 즉, 몇몇 실시예에서, 소오스-드레인 컨택 트렌치의 하부 영역은, 금속 게이트의 수직 높이와 실질적으로 같은 높이를 가질 수 있다. 또는, 몇몇 실시예에서, 소오스-드레인 컨택 트렌치의 하부 영역은 적어도 약 5nm 정도만큼, 금속 게이트 보다 클(tall) 수 있다.
소오스-드레인 컨택 트렌치의 상부 및 하부 부분이 중첩되는 경우(예를 들어, 전체 소오스-드레인 컨택 트렌치의 높이가 약 80nm 보다 적은 경우), 소오스-드레인 컨택 트렌치의 하부 부분은, 구조체의 하부에서부터 금속 게이트의 상부로부터 약 5nm 높은 부분까지 연장되는 부분으로 정의될 수 있다. 또한, 소오스-드레인 컨택 트렌치의 상부 영역은, 금속 게이트 구조체의 상부로부터 약 5nm 높은 부분에서부터, 소오스-드레인 컨택 트렌치의 상부까지 연장되는 영역으로 정의될 수 있다.
금속 층(200)은 약 2nm 내지 10nm의 두께를 가질 수 있다. 몇몇 실시예에서, 금속 층(200)은 약 5nm 내지 약 20nm의 두께를 가질 수 있다. 몇몇 실시예에서, 금속 층(200)은, 약 600 ohm/sq 보다 적은 시트 레지스턴스를 가질 수 있다. 몇몇 실시예에서, 금속 층(200)은, 약 300 ohm/sq 보다 적은 시트 레지스턴스를 가질 수 있다.
도 11 내지 도 18에 도시된 바와 같이, 각 단계의 숫자는, 각 단계의 숫자에서 10만큼 더한 도면 숫자를 갖는, 도면에 도시된 구조체를 형성하는 공정 단계의 숫자와 동일할 수 있다. 예를 들어, 단계 2는, 도 12에 도시된 구조체를 형성하는 공정 단계일 수 있다.
도 12를 참조하면, 단계 2에서, 전도성 식각 정지 막(210)은, 소오스-드레인 컨택 트렌치 내에 형성될 수 있다. 전도성 식각 정지 막(210)은, 텅스텐(W)의 식각을 효율적으로 정지할 수 있는 (충분한 선택비를 갖는) 두께를 가질 수 있다. 또한, 전도성 식각 정지 막(210)은, 텅스텐(W)의 식각을 효율적으로 정지할 수 있는 (충분한 선택비를 갖는) 물질을 포함할 수 있다.
몇몇 실시예에서, 전도성 식각 정지 막(210)은, 컨포말 증착 공정에 의해 형성될 수 있다. 또한, 전도성 식각 정지 막(210)은 또한, 소오스-드레인 컨택 트렌치의 측벽 상에도 형성될 수 있다.
몇몇 실시예에서, 전도성 식각 정지 막(210)의 형성을 위해, 컨포말하지 않은 증착 공정이 이용될 수 있다. 이 경우, 전도성 식각 정지 막(210)은, 소오스-드레인 컨택 트렌치의 하부에만 형성될 수 있다. 또는, 이 경우, 전도성 식각 정지 막(210)은, 소오스-드레인 컨택 트렌치의 하부에 우선적으로 형성될 수 있다.
몇몇 실시예에서, 전도성 식각 정지 막(210)은, 코발트(Co)를 주요한 구성 성분으로써 포함할 수 있다. 몇몇 실시예에서, 전도성 식각 정지 막(210)의 형성은, 소오스-드레인 컨택 트렌치의 하부의 전도 층들(금속 층(200) 및 금속성 라이너(205))의 전도성의 열화를 심각하게 초래하지는 않을 수 있다. 예를 들어, 적절한 세정 공정, 증착 시스템의 클러스터링, 또는 적절한 큐 시간 등은, 하부의 금속 또는 실리사이드에 낮은 저항성 인터페이스를 제공하기 위해, 전도성 식각 정지 막(210) 형성 시 수행될 수 있다. 전도성 식각 정지 막(210)은, 약 2nm 내지 약 6nm의 두께를 가질 수 있다.
몇몇 실시예에서, CVD 공정은, 실질적으로 소오스-드레인 컨택 트렌치의 하부 영역의 측벽 상에 라이너(205)를 형성하지 않고 전도성 식각 정지 막(210)을 증착하기 위해 이용될 수 있다. 예를 들어, 라이너(205)는 증착되지 않을 수 있다. 즉, 라이너(205)의 형성 공정은 생략될 수 있다.
또는, 방향성 PVD 증착 공정으로 라이너(205)가 형성되는 경우, CVD 공정이 전도성 식각 정지 막(210)을 증착하기 위해 이용될 수 있다. 또는, 라이너(205)가 질소(N2) 환경 또는 질화(nitriding) 환경에서 실리사이드화(silicidation) 공정에 의해 수행되는 경우, CVD 공정은 전도성 식각 정지 막(210)을 증착하기 위해 이용될 수 있다. 이에 따라, 금속 질화물은 금속 층(200) 상에 형성될 수 있다. 몇몇 실시예에서, 이러한 공정들은, 소오스-드레인 컨택 트렌치의 하부 영역의 측벽 상에, 금속 층(210)의 형성이 매우 열악해질 수 있는 결과를 야기할 수 있다.
예를 들어, CVD 공정은 일부 박막도포성(conformality)을 가질 수 있고, CVD는 측벽 상에 물질이 증착되는 것을 야기시킬 수 있다. 그러나, 몇몇의 경우, CVD 막은, (예를 들어, 핵형성(nucleation) 문제로 인해) 라이너(205) 상에서만 성장할 수 있다. 따라서, 측벽 상에 라이너(205)가 형성되어 있지 않은 경우, CVD 공정은, 소오스-드레인 컨택 트렌치의 측벽 상에 금속성 식각 정지 막(210)을 형성하기에 비효율적일 수도 있다. 그러나, 하부에 라이너가 없기 때문에, 소오스-드레인 컨택 트렌치 하부 상에 금속성 식각 정지 막(210)을 형성하기에는 CVD 공정이 효율적일 수도 있다.
도 13을 참조하면, 단계 3에서, 소오스-드레인 컨택 트렌치의 남은 부분이 텅스텐(W)으로 채워질 수 있다. 이 때, 소오스-드레인 컨택 트렌치의 남은 부분이 텅스텐(W)으로 채워진 후, 적절한 평탄화 공정이 수행될 수 있다. 몇몇 실시예에서, 추가적인 금속성 라이너 물질(예를 들어, TiN)은, 전도성 식각 정지 막(210) 형성 후 (즉, 단계 2 수행 후) 텅스텐(W) 증착 전에, 증착될 수 있다.
몇몇 실시예에서, 소오스-드레인 컨택 트렌치를 채우는 것은, 예를 들어, TiN과 같은 라이너 층을, 예를 들어, CVD TiN과 같은 컨포멀 증착 공정을 이용하여 형성하는 것을 포함할 수 있다. 이 경우, 라이너 층 형성 후, 텅스텐(W)을 채우는 공정이 완료될 수 있다. 텅스텐(W)은, 텅스텐을 증착하기 위한 전구체(precursor), 서로 다른 방법, 또는 기술을 이용하여, 한 번 이상의 증착 공정에 의해 채워질 수 있다.
도 14를 참조하면, 단계 4에서, 마스크(230)는 적절한 기술(예를 들어, 리소그라피 패터닝 공정)을 이용하여, 소오스-드레인 컨택 트렌치의 일부분(A 영역)을 덮도록 형성될 수 있다. 마스크(230)를 형성하기 위해 이용되는 단계 및 이러한 단계들에서 형성되는 중간 구조체는 별도로 도시하지 않았다.
마스크(230)는, 도면의 평면에 대해 수직인 방향으로, 소오스-드레인 컨택 트렌치 전체에 걸쳐 연장될 수 있다. 따라서 마스크(230)는, 소오스-드레인 컨택 트렌치를 두 개의 영역, 즉 A 영역과 B 영역으로 나눌 수 있다. 여기서 A 영역은 마스크(230)의 아래의 영역이고, B 영역은 마스크(230)가 형성되지 않은 영역일 수 있다. (도 14의 LA와 LB로 표시된, 도면의 평면과 수평인 방향인 제1 방향을 따르는) 두 영역의 폭(dimension)은, 특정 회로의 AC 성능을 조정하기 위해 일정 값으로 선택될 수 있다.
이방성 식각 공정은, 마스크(230)가 형성되지 않은 영역으로부터 텅스텐(W)을 제거하기 위해 수행될 수 있다. 이 때 이방성 식각 공정은, 전도성 식각 정지 막(210) 상에서 정지될 수 있다. 도면은, 텅스텐(W) 에치 백 공정 수행 후의 도면이다. 이후, 마스크(230)는 제거될 수 있다.
도시된 바와 같이, 단계 4는, 본 발명의 실시예들이 구현되기 위한 수많은 가능한 옵션들 중 오직 하나의 옵션을 나타내는 것일 수 있다. 마스크(230)가 형성된 소오스-드레인 컨택 트렌치의 부분의 크기와 위치는 다양할 수 있고, 이러한 크기 및 위치는, 다양한 AC 성능 이점, 이용되는 마스크의 개수, 공정 단가 등을 위해 조정될 수 있다. 여기서, 마스크(230)가 형성된 소오스-드레인 컨택 트렌치의 부분은 A 영역을 포함할 수 있고, 마스크(230)가 형성되지 않은 소오스-드레인 컨택 트렌치의 남은 부분은 B 영역을 포함할 수 있다.
나아가, 다양한 디자인들은, 소오스 및 드레인 구조체를 위해 채택될 수 있다. 예를 들어, 소오스를 위핸 A 영역을 포함하는 마스크 영역의 디자인은, 드레인과 상이할 수 있다. 또한, 몇몇 디자인에서, 본 명세서에 개시된 방법은, 트랜지스터의 한 쪽, 즉 소오스와 드레인 중 어느 하나에만 적용될 수 있다. 몇몇 디자인에서, 마스크는 소오스 컨택 트렌치 전체를 덮을 수 있다. 따라서 소오스 인 A 영역은 소오스 컨택 트렌치 전체를 포함할 수 있고, 드레인 컨택 트렌치 부분에는 마스크가 덮어질 수 있다.
몇몇 디자인에서, 마스크는 드레인 컨택 트렌치 전체를 덮을 수 있다. 따라서 드레인인 A 영역은 드레인 컨택 트렌치 전체를 포함할 수 있고, 소오스 컨택 트렌치 부분에만 마스크가 덮어질 수 있다. 나아가, 디자인과 마스크는, 회로 내의 서로 다른 장치들을 위해 각각 개별적으로 조정될 수 있다. 이 때, 예를 들어, 서로 다른 셀 내의 서로 다른 장치들은, 서로 다른 디자인을 갖는 A 영역과 B 영역을 포함할 수 있다.
나아가, 본 발명의 실시예들은, 집적 회로의 몇몇 장치들에 대해 적용될 수 있으나, 동일한 집적 회로 내의 다른 장치들에는 (소오스 및 드레인 컨택 트렌치 전체가 마스크로 덮여 있기 때문에) 적용되지 않을 수 있다. 패터닝 단계의 수는, 하나 이상일 수 있고(예를 들어, 서로 다른 컬러(color) 컷은, 구체적인 패턴들을 위해 이용될 수 있다.), 다양한 공정 단계들의 조합은 구조체로 전사될 원하는 패턴을 형성하기 위해 추가될 수 있다.
도 15를 참조하면, 단계 5에서, 전도성 식각 정지 막(210)을 형성하기 위해 단계 2에서 컨포말 증착 공정이 이용된 경우, 전도성 식각 정지 막(210)은, 소오스-드레인 컨택 트렌치로부터 제거될 수 있다. 전도성 식각 정지 막(210)의 제거에는, 예를 들어, 습식 식각 공정이 이용될 수 있다. 전도성 식각 정지 막(210)의 물질로써 코발트(Co)가 이용된 실시예에서, 습식 식각은 실리사이드에 대해 코발트(Co)를 선택적으로 제거하기 위해 이용될 수 있다.
몇몇 실시예에서, 소오스-드레인 컨택 트렌치의 하부 영역의 측벽에 TiN 층이 남아있는 경우, 이 또한 습식 식각으로 제거될 수 있다. 단계 5의 목적은, 소오스-드레인 컨택 트렌치의 하부 영역의 측벽으로부터 전도 층을 제거하는 것일 수 있다. 몇몇 실시예에서, 이러한 전도 층의 제거는, 습식 또는 건식 식각을 이용하여 달성될 수 있다. 몇몇 실시예에서, 만약 단계 4가 수행된 후 소오스-드레인 컨택 트렌치의 측벽 상에 전도 층이 존재하지 않는 경우, 단계 5는 생략될 수 있다.
몇몇 실시예에서, 소오스-드레인 컨택 트렌치의 하부 영역의 측벽으로부터 전도 층을 제거하는 것은, 소오스-드레인 컨택 트렌치의 하부 영역의 측벽 상에 형성된 전도 층을 산화시킴으로써 달성될 수 있다. 비록 이러한 산화 공정이 전도 층을 물리적으로 제거하지 못한다 하더라도, 산화 공정은 전도 층의 물질의 특성을 변화시킬 수 있고, 전도 층이 비전도성(non-conductive) 특성을 갖도록 할 수 있다. 이 경우, 소오스-드레인 컨택 트렌치의 하부에 형성된 전도 층의 전도성을 열화시키지 않도록 케어(care)될 수 있다. 예를 들어, TiN 층은, 산화 공정으로부터 TiN 층의 하부의 실리사이드를 보호할 수 있다.
몇몇 실시예들의 예시는, 소오스-드레인 컨택 트렌치의 하부 영역의 측벽 상에 형성되는 전도 층이 주요 구성요소로 코발트(Co)를 포함하는 경우일 수 있다.
도 16을 참조하면, 단계 6에서, B 영역은, 예를 들어, 실리콘 산화물(SiO2)과 같은 유전체(250)로 채워질 수 있다. B 영역이 유전체(250)로 채워진 후, 적절한 평탄화 공정이 수행될 수 있다.
도 17을 참조하면, 단계 7에서, A 영역의 텅스텐(W)은, 예를 들어 에치 백 공정으로 제거될 수 있다. 이 때, 에치 백 공정은, 전도성 식각 정지 막(210) 상에서 정지될 수 있다.
도 18을 참조하면, 단계 7이 수행된 경우 단계 8이 수행될 수 있다. 몇몇 실시예에서, 텅스텐(W)이 아닌 다른 물질로 충전되는 새로운 컨택이 형성될 수 있다. 텅스텐(W)이 아닌 다른 물질은, 예를 들어, 코발트(Co)일 수 있다.
적절한 세정 공정, 표면 준비 공정, 라이너 형성, 열 공정 등은, 낮은 저항률(resistivity) 컨택을 보장하기 위해 수행될 수 있다. 평탄화 공정은, 새로운 컨택 형성 후, 수행될 수 있다. 뒤이어, 남은 공정 단계들이 더 수행될 수 있다.
이하에서, 도 5, 도 6, 도 10, 도 14, 도 18, 도 19a 내지 도 19c를 참조하여 본 발명의 몇몇 실시예들에 따른 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 19a 내지 도 19c는 본 발명의 몇몇 실시예들에 따른 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법을 설명하기 위한 중간단계 도면들이다.
도 19a 내지 도 19c는 A 영역 및 B 영역의 대안적인 배치를 나타내는 도면들이다. 도 19a는, 도 5의 구조체에서 마스크(130)가 제거된 후, 도 6의 단계 6에서 유전체(150)가 채워지기 전의 도면이다. 도 19a는 예를 들어, 도 10 및 도 18의 구조체의 결과인 A 영역과 B 영역의 배치를 도시하는 도면일 수 있다.
도 19b는 두 개의 짧은 트렌치와, 두 개의 짧은 트렌치 사이에 하나의 긴 트렌치가 형성되고, 두 개의 짧은 트렌치 각각에 상응하는 수직 컨택 구조체가 형성된 것을 도시한 도면이다. 제1A 영역의 폭(dimension)(LA1)과 제2A 영역의 폭(LA2)은 동일할 수 있다. 또는, 제1A 영역의 폭(dimension)(LA1)은 제2A 영역의 폭(LA2) 보다 크거나 작을 수 있다. 여기서 폭(dimension)은, 도 19b에서 LA1과 LA2로 표시된 바와 같이, 도면의 평면과 수평인 방향으로 측정된 값일 수 있다.
도 19c는 긴 트렌치 사이에 형성되는 짧은 트렌치 및 짧은 트렌치에 상응하는 수직 컨택 구조체를 도시한 도면이다. 제1B 영역(LB1)의 폭(dimension)과 제2B 영역(LB2)의 폭은 동일할 수 있다. 또는, 제1B 영역(LB1)의 폭은, 제2B 영역(LB2)의 폭 보다 크거나 작을 수 있다. 여기서 폭(dimension)은, 도 19c에서 LB1과 LB2로 표시된 바와 같이, 도면의 평면과 수평인 방향으로 측정된 값일 수 있다.
도 19b 및 도 19c에 도시된 구조체는, 후에 형성될 컨택 구조체에 상응하는 영역(도 5의 A 영역)의 위치, 개수, 또는 사이즈가 변화시키기 위해, 도 5의 마스크(130)가 수정된 결과일 수 있다. 도 14의 마스크(230)도, 예를 들어, 도 18에 도시된 컨택 구조체에 대한 유사한 변경을 위해, 유사하게 수정될 수 있다.
본 명세서에서, 이방성 에치 백 공정은, 첫 번째로 이방성 에치 백 공정을 수행하는 것을 포함할 수 있고, 이어서 두 번째로 등방성 에치 백 공정을 수행하는 것을 포함할 수 있으며, 두 단계의 에치 팩 공정 시퀀스의 이용을 수반할 수 있다. 이 경우, 마지막 등방성 에치 백 공정은, 제1 필 물질의 적은 부분만을 식각하도록 설계될 수 있다. 제1 필 물질의 적은 부분은, 예를 들어, 약 15nm 보다 적을 수 있다. 또는, 제1 필 물질의 적은 부분은, 예를 들어, 약 10nm 보다 적을 수 있다. 이는, 등방성 식각의 선택성이 이방성 식각의 선택성 보다 현저히 높은 경우 유용할 수 있다. 여기서 식각의 선택성은, 예를 들어, 식각 정지 막의 식각 없이, 제1 필 물질을 식각할 수 있는 능력을 의미할 수 있다.
몇몇 실시예에서, 식각 정지 막은, 제1 필 물질의 에치 백 공정을 제어하기 위해 이용될 수 있다. 만약 식각 정지 막이 이용되지 않는 경우, 시한의(timed) 에치 백 공정이 이용될 수 있다. 이 경우, 본 명세서에서 "실질적으로 제1 필 물질"을 식각하는 것은, 제1 필 물질이 완전히 제거되거나, 남아있는 제1 필 물질의 상부 표면이 핀 채널의 상부로부터 10nm 정도의 두께를 갖는 경우이거나, 또는 남아있는 제1 필 물질의 상부 표면이 핀 채널의 상부로부터 5nm 정도의 두께를 갖는 경우를 의미할 수 있다.
소오스-드레인 컨택 트렌치 구조체가 장치 내의 모든 핀의 소오스-드레인 영역과 실질적으로 중첩된다는 것은, 평면도에서, 소오스-드레인 컨택 트렌치 구조체가 장치 내의 모든 중앙 핀들을 가로질러서, 장치의 외곽 핀의 소오스-드레인 영역에 닿는 것을 의미할 수 있다. 여기서 소오스-드레인 컨택 트렌치 구조체의 긴 방향은, 핀 채널의 이송 방향에 수직일 수 있다. 또한, 중앙 핀들은, 장치의 외곽에 배치된 핀들이 아닌 핀들을 의미할 수 있다.
몇몇 실시예에서, 소오스-드레인 컨택 트렌치 구조체는, 장치의 외곽 핀들의 소오스-드레인 영역의 약 절반 정도와 중첩될 수 있다. 몇몇 실시예에서, 소오스-드레인 컨택 트렌치 구조체는, 장치의 외곽 핀들의 소오스-드레인 영역 전부와 중첩될 수도 있다.
본 명세서에서 식각이 식각 정지 막에서 "실질적으로 멈춘다"는 것은, 식각 선택성이, 식각 공정 동안 식각 정지 막의 펀치 스루를 방지할 수 있을 정도로 충분히 높다는 것을 의미할 수 있다. 몇몇 실시예에서, 선택성은 펀치 스루를 방지할 수 있을 정도로 충분히 높지 않을 수 있으나, 식각 정지 막이 있는 경우, 식각 정지 막이 없는 경우와 비교하여, 식각 공정 제어를 상당히 향상시킬 수 있다.
본 명세서에서 "습식 식각 공정이 전도 층을 실질적으로 손상(attack)시키지 않는다"는 것은, 식각에 노출되는 영역에서 전도 층의 시트 레지스턴스가, 습식 식각 전의 시트 레지스턴스에 비해 2배 이상 증가되지 않음을 의미할 수 있다.
제1 필 물질은, 게이트 스페이서 물질에 대해 높은 식각 선택성을 갖고, 이방성 식각이 가능한 물질들로부터 선택될 수 있다. 여기서 이방성 식각은, 예를 들어, RIE(Reactive Ion Etching)일 수 있다. 또한, 게이트 스페이서의 물질은, 나이트라이드, 예를 들어, SiN일 수 있다. 제1 필 물질은, 예를 들어, 텅스텐(W) 및 실리콘(Si)일 수 있다.
높은 식각 선택성은, 예를 들어, 적어도 약 6:1의 선택비를 갖는 것을 의미할 수 있다. 즉, 제1 필 물질의 식각률이, SiN의 식각률보다 적어도 6배 이상 높다는 것을 의미할 수 있다. 몇몇 실시예에서, 식각 선택성은, 적어도 4:1의 선택비를 갖거나, 그 보다 높은 것을 의미할 수 있다. 또는, 몇몇 실시예에서, 식각 선택성은, 20:1 만큼 높은 선택비를 갖거나, 또는 그 이상일 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 수치적 범위는, 인용된 범위 내의 동일한 수치 정밀도의 모든 하위 범위를 포함하는 것으로 의도될 수 있다. 예를 들어, 1.0 내지 10.0의 범위는, 인용된 최소값 1.0과 인용된 최대값 10.0 사이(또는 포함)의 모든 하부범위를 포함하는 것으로 의도될 수 있다. 즉, 최소값은 1.0과 같거나 큰 값을 가질 수 있고, 최대값은 10.0과 같거나 작은 값을 가질 수 있다. 예를 들어, 1.0 내지 10.0의 범위는, 2.4에서 7.6을 포함할 수 있다.
본 명세서에서 인용된 최대 수치적 제한, 그 범위에 포함된 모든 낮은 수치 제한을 포함하기 위한 것일 수 있다. 또한, 본 명세서에서 인용된 최소 수치적 제한은, 그 범위에 포함된 모든 높은 수치 제한을 포함하기 위한 것일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 전도 층 105: 핀
107: 소오스-드레인 영역 110: 식각 정지 막
120: 필 물질 130: 마스크

Claims (20)

  1. 복수의 핀, 및 소오스-드레인 구조체를 포함하는 전계 효과 트랜지스터(FinFET)의 소오스-드레인 컨택을 제조하는 방법으로,
    상기 소오스-드레인 구조체에 제1 트렌치를 식각하여, 제1 방향으로 제1 길이를 갖는 상기 제1 트렌치를 형성하고,
    상기 제1 트렌치 내에, 제1 전도 층(conductive layer)을 상기 소오스-드레인 구조체 상에 형성하고,
    상기 제1 트렌치 내의 상기 제1 전도 층 상에, 식각 정지 막을 형성하고,
    상기 제1 트렌치를 제1 필 물질(fill material)로 채우고,
    상기 제1 필 물질의 제1 부분 위에 마스크를 형성하되, 상기 마스크는 상기 제1 필 물질의 제2 부분 위로 연장되지 않고,
    상기 제1 필 물질의 상기 제2 부분을 이방성 식각하여, 상기 제1 방향으로 상기 제1 길이보다 짧은 제2 길이를 갖는 제2 트렌치를 형성하고,
    상기 제2 트렌치를 유전체(dielectric)인 제2 필 물질로 채우는 것을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  2. 제 1항에 있어서,
    상기 소오스-드레인 구조체는 복수의 소오스-드레인 영역을 포함하고,
    상기 복수의 소오스-드레인 영역 각각은, 상기 복수의 핀 중 어느 하나와 대응되고,
    상기 제1 전도 층은, 상기 복수의 소오스-드레인 영역 각각의 부분과 중첩되는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  3. 제 1항에 있어서,
    상기 제1 필 물질은, 반도체 물질을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  4. 제 3항에 있어서,
    상기 제1 필 물질은, 실리콘, 실리콘-저마늄, 저마늄 및 그들의 조합으로 구성된 그룹에서 선택된 반도체 물질을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  5. 제 1항에 있어서,
    상기 식각 정지 막은, 산화물을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  6. 제 5항에 있어서,
    상기 식각 정지 막은, 실리콘 다이옥사이드(silicon dioxide), 알루미늄 옥사이드(aluminum oxide) 및 그들의 조합으로 구성된 그룹에서 선택된 산화물을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  7. 제 1항에 있어서,
    상기 제1 필 물질은, 텅스텐(W)을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  8. 제 7항에 있어서,
    상기 식각 정지 막은, 도체 물질(conductor)을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  9. 제 1항에 있어서,
    상기 제1 트렌치의 남은 부분을 상기 제1 필 물질로 채운 후,
    상기 제1 필 물질의 상면에 대해 평탄화 공정을 수행하는 것을 더 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  10. 제 1항에 있어서,
    상기 제1 필 물질의 상기 제2 부분을 이방성 식각한 후,
    상기 마스크를 제거하는 것을 더 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  11. 제 1항에 있어서,
    상기 제1 필 물질의 상기 제2 부분을 이방성 식각하여 상기 제2 트렌치를 형성하는 것은,
    상기 제1 필 물질의 상기 제2 부분의 적어도 90%를 제거하는 것을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  12. 제 1항에 있어서,
    상기 제2 트렌치를 상기 제2 필 물질로 채운 후,
    상기 제2 필 물질의 상면에 대해 평탄화 공정을 수행하는 것을 더 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  13. 제 1항에 있어서,
    상기 제2 트렌치를 상기 제2 필 물질로 채운 후,
    상기 제1 필 물질의 상기 제1 부분을 식각하여, 상기 제1 방향으로 상기 제1 길이보다 작은 제3 길이를 갖는 제3 트렌치를 형성하는 것을 더 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  14. 제 13항에 있어서,
    상기 제3 트렌치 형성 후,
    상기 제3 트렌치를 제3 필 물질로 채우는 것을 더 포함하고,
    상기 제3 필 물질은 도체 물질인 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  15. 제 14항에 있어서,
    상기 제3 트렌치 형성 후, 상기 제3 트렌치를 상기 제3 필 물질로 채우기 전에,
    상기 제3 트렌치의 하부로부터 상기 식각 정지 막을 제거하는 것을 더 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  16. 제 14항에 있어서,
    상기 제3 필 물질은, 텅스텐, 코발트 및 그들의 조합으로 구성된 그룹으로부터 선택된 도체 물질을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  17. 제 14항에 있어서,
    상기 제3 트렌치 형성 후, 상기 제3 트렌치를 상기 제3 필 물질로 채우기 전에,
    상기 제3 트렌치 내에 전도성 라이너(conductive liner)를 형성하는 것을 더 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  18. 제 17항에 있어서,
    상기 전도성 라이너는, 타이타늄, 타이타늄 나이트라이드(titanium nitride) 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함하고,
    상기 제3 필 물질은, 텅스텐, 코발트 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  19. 복수의 핀, 및 소오스-드레인 구조체를 포함하는 전계 효과 트랜지스터(FinFET)의 소오스-드레인 컨택을 제조하는 방법으로,
    상기 소오스-드레인 구조체에 제1 트렌치를 식각하여, 제1 방향으로 제1 길이를 갖는 상기 제1 트렌치를 형성하고,
    상기 제1 트렌치 내에, 제1 전도 층(conductive layer)을 상기 소오스-드레인 구조체 상에 형성하고,
    상기 제1 트렌치 내의 상기 제1 전도 층 상에, 식각 정지 막을 형성하고,
    상기 제1 트렌치를 제1 필 물질(fill material)로 채우고,
    상기 제1 필 물질의 제1 부분 위에 마스크를 형성하되, 상기 마스크는 상기 제1 필 물질의 제2 부분 위로 연장되지 않고,
    상기 제1 필 물질의 상기 제2 부분을 이방성 식각하여, 상기 제1 방향으로 상기 제1 길이보다 짧은 제2 길이를 갖는 제2 트렌치를 형성하고,
    상기 제2 트렌치를 유전체(dielectric)인 제2 필 물질로 채우는 것을 포함하고,
    상기 제1 필 물질은, 실리콘, 실리콘-저마늄, 저마늄 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함하고,
    상기 식각 정지 막은, 실리콘 다이옥사이드(silicon dioxide), 알루미늄 옥사이드(aluminum oxide) 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.
  20. 복수의 핀, 및 소오스-드레인 구조체를 포함하는 전계 효과 트랜지스터(FinFET)의 소오스-드레인 컨택을 제조하는 방법으로,
    상기 소오스-드레인 구조체에 제1 트렌치를 식각하여, 제1 방향으로 제1 길이를 갖는 상기 제1 트렌치를 형성하고,
    상기 제1 트렌치 내에, 제1 전도 층(conductive layer)을 상기 소오스-드레인 구조체 상에 형성하고, 상기 제1 전도 층은,
    타이타늄 실리사이드(titanium silicide), 니켈 실리사이드(nickel silicide), 코발트 실리사이드(cobalt silicide) 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함하거나, 또는,
    실리사이드를 포함하는 하부 서브 층 및 전도성 나이트라이드(conductive nitride)를 포함하는 상부 서브 층을 포함하는 이중층을 포함하고,
    상기 제1 트렌치 내의 상기 제1 전도 층 상에 전도성 식각 정지 막을 형성하고, 상기 전도성 식각 정지 막을 형성하는 것은, CVD(Chemical Vapor Deposition) 공정 및/또는 PVD(Physical Vapor Deposition) 공정을 포함하고, 상기 전도성 식각 정지 막은, 코발트(cobalt)를 포함하고,
    상기 제1 트렌치 내에 제1 라이너(liner)를 형성하고, 상기 제1 라이너를 형성하는 것은, CVD(Chemical Vapor Deposition) 공정 및/또는 PVD(Physical Vapor Deposition) 공정을 포함하고,
    텅스텐을 포함하는 제1 필 물질로 상기 제1 트렌치를 채우고,
    상기 제1 필 물질의 제1 부분 위에 마스크를 형성하되, 상기 마스크는 상기 제1 필 물질의 제2 부분 위로 연장되지 않고,
    상기 제1 필 물질의 상기 제2 부분을 이방성 식각하여, 상기 제1 방향으로 상기 제1 길이보다 짧은 제2 길이를 갖는 제2 트렌치를 형성하고,
    상기 제2 트렌치를 유전체(dielectric)인 제2 필 물질로 채우고,
    상기 제1 필 물질의 상기 제1 부분을 식각하여, 상기 제1 방향으로 상기 제1 길이보다 짧은 제3 길이를 갖는 제3 트렌치를 형성하고,
    상기 제3 트렌치 내에 제2 라이너를 형성하고, 상기 제2 라이너를 형성하는 것은, CVD(Chemical Vapor Deposition) 공정 및/또는 PVD(Physical Vapor Deposition) 공정을 포함하고, 상기 제2 라이너는, 타이타늄(titanium), 타이타늄 나이트라이드(titanium nitride) 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함하고,
    상기 제3 트렌치를 제3 필 물질로 채우는 것을 포함하고, 상기 제3 필 물질은, 텅스텐, 코발트 및 그들의 조합으로 구성된 그룹에서 선택된 물질을 포함하는 전계 효과 트랜지스터의 소오스-드레인 컨택을 제조하는 방법.

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