TWI717580B - 封裝結構及其製造方法 - Google Patents

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TWI717580B
TWI717580B TW107100273A TW107100273A TWI717580B TW I717580 B TWI717580 B TW I717580B TW 107100273 A TW107100273 A TW 107100273A TW 107100273 A TW107100273 A TW 107100273A TW I717580 B TWI717580 B TW I717580B
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陳威宇
蘇安治
吳集錫
葉德強
黃立賢
蔡柏豪
葉名世
劉大偉
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台灣積體電路製造股份有限公司
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Abstract

一種封裝結構及其製造方法。所述封裝結構包括第一封裝、第二封裝及多個焊料接頭。所述第一封裝包括：至少一個第一半導體晶粒，包封在絕緣包封體中；以及多個絕緣體穿孔，電連接到所述至少一個第一半導體晶粒。所述第二封裝包括：至少一個第二半導體晶粒；以及多個導電接墊，電連接到所述至少一個第二半導體晶粒。所述多個焊料接頭位於所述第一封裝與所述第二封裝之間。所述多個絕緣體穿孔包封在所述絕緣包封體中。所述第一封裝與所述第二封裝通過所述多個焊料接頭進行電連接。沿水平方向測量的所述多個焊料接頭的最大尺寸大於沿水平方向測量的所述多個絕緣體穿孔的最大尺寸，且大於或實質上等於沿所述水平方向測量的所述多個導電接墊的最大尺寸。

Description

封裝結構及其製造方法
本發明是有關於一種封裝結構及其製造方法。
半導體裝置及積體電路通常是在單個半導體晶圓上製成。可使用其他半導體裝置或晶粒對晶圓的晶粒進行晶圓級加工及封裝，且已開發出用於晶圓級封裝(wafer level packaging)的各種技術。
本發明實施例提供一種封裝結構包括第一封裝、第二封裝及多個焊料接頭。所述第一封裝包括：至少一個第一半導體晶粒，包封在絕緣包封體中；以及多個絕緣體穿孔，電連接到所述至少一個第一半導體晶粒。所述第二封裝包括：至少一個第二半導體晶粒；以及多個導電接墊，電連接到所述至少一個第二半導體晶粒。所述多個焊料接頭位於所述第一封裝與所述第二封裝之間。所述多個絕緣體穿孔包封在所述絕緣包封體中。所述第一封裝與所 述第二封裝通過所述多個焊料接頭進行電連接。沿水平方向測量的所述多個焊料接頭的最大尺寸大於沿水平方向測量的所述多個絕緣體穿孔的最大尺寸，且大於或實質上等於沿所述水平方向測量的所述多個導電接墊的最大尺寸。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20、30、40:第一封裝
50:第二封裝
112:載體
114:剝離層
120、120’:絕緣體穿孔
120a、140a’、525a:頂表面
120b、120b’、140b’、140b”:底表面
120s、120s’:側壁
130:半導體晶粒
130a:主動表面
130b:接墊
130c:鈍化層
130d:導電柱
130e:保護層
130f:背側
140:絕緣包封體
140’:平面化絕緣包封體
140”:圖案化絕緣包封體
150:第一重佈線層
152、512:聚合物介電層
154、514:金屬層
160:導電元件
170:半導體元件
192:預焊料
194:焊料元件
200:底部填充膠材料
502、504:半導體晶粒
506a、506b:配線
508:接觸接墊
510:第二重佈線層
520:焊料罩幕層
525:導電接墊
530:絕緣包封體
550、560:焊料接頭
CL:剖切線
D:最大距離
DA:晶粒貼合膜
H:總高度
H0、H1、H2:高度
PS1、PS2、PS3、PS4:疊層封裝結構
S1、S4:第一接觸表面
S2、S5:第二接觸表面
S3、S6:側表面
S7:內表面
SY:中心線
u1、u2:連接接墊
W:放大區/最大尺寸
W1、W2、W3:最大尺寸
X、Y、Z:放大區
根據以下的詳細說明並配合所附圖式以了解本發明實施例。應注意的是，根據本產業的一般作業，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1L是根據本發明一些示例性實施例的封裝結構的製造方法中的各種階段的示意性剖視圖。
圖2A是根據本發明一些示例性實施例的封裝結構的示意性剖視圖。
圖2B是圖2A中所繪示封裝結構的放大的示意性剖視圖。
圖2C是示出圖2A中所繪示焊料接頭的示意性三維(three-dimensional，3D)剖面圖。
圖3A是根據本發明一些示例性實施例的封裝結構的示意性剖視圖。
圖3B是圖3A中所繪示封裝結構的放大的示意性剖視圖。
圖3C是示出圖3A中所繪示焊料接頭的示意性三維剖面圖。
圖4A至圖4E是根據本發明一些示例性實施例的封裝結構的製造方法中的各種階段的示意性剖視圖。
圖5A是根據本發明一些示例性實施例的封裝結構的示意性剖視圖。
圖5B是圖5A中所繪示封裝結構的放大的示意性剖視圖。
圖5C是示出圖5A中所繪示焊料接頭的示意性三維剖面圖。
圖6A是根據本發明一些示例性實施例的封裝結構的示意性剖視圖。
圖6B是圖6A中所繪示封裝結構的放大的示意性剖視圖。
圖6C是示出圖6A中所繪示焊料接頭的示意性三維剖面圖。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述組件、值、操作、材料、排列等的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。預期存在其他組件、值、操作、材料、排列等。例如，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複 使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
還可包括其他特徵及製程。舉例來說，可包括測試結構，以幫助對三維(3D)封裝或三維積體電路(3D integrated circuit，3DIC)裝置進行驗證測試。所述測試結構可包括例如形成在重佈線層中或基底上的測試接墊，所述測試接墊使得能夠測試三維封裝或三維積體電路、使用探針(probe)及/或探針卡(probe card)等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒(known good die)進行中間驗證的測試方法而使用，以提高良率(yield)並降低成本。
圖1A至圖1L是根據本發明一些示例性實施例的封裝結構的製造方法中的各種階段的示意性剖視圖。在一些實施例中，示出兩個半導體晶粒來表示晶圓的用於製造複數個第一封裝10的複數個半導體晶粒，且示出第一封裝10與第二封裝50的組合來表示在所述製造方法之後獲得的疊層封裝(Package-on-Package，PoP) 結構PS1。在一些實施例中，如圖1A至圖1L中所示，虛線表示複數個第一封裝10中的任意兩者之間的剖切線CL。
參照圖1A，在一些實施例中，提供載體112。在一些實施例中，載體112可為玻璃載體或任何適合於第一封裝10的製造方法的載體。在一些實施例中，可使用剝離層(debond layer)114來塗佈載體112。剝離層114的材料可為任何適合於相對於設置於載體112上的上方層(例如，剝離層114)或任何晶圓來對載體112進行結合及剝離的材料。
在一些實施例中，剝離層114可包括由介電材料製成的介電材料層，所述介電材料包括任何適合的聚合物系介電材料(例如，苯並環丁烯(benzocyclobutene)(“BCB”)、聚苯並噁唑(polybenzoxazole)(“PBO”))。在替代性實施例中，剝離層114可包括由會在受熱時失去其粘著性質的環氧樹脂系熱釋放材料(例如，光熱轉換(light-to-heat-conversion，LTHC)釋放塗膜)製成的介電材料層。在又一替代性實施例中，剝離層114可包括由會在被暴露至紫外(ultra-violet，UV)光時失去其粘著性質的紫外膠(UV glue)製成的介電材料層。在一些實施例中，剝離層114可作為液體進行分配(dispensed)並進行固化，剝離層114可為被疊層到載體112上的疊層體膜(laminate film)，或可為其他形式。與接觸載體112的底表面相對的剝離層114的頂表面可被整平且可具有高的共面度(degree of coplanarity)。在一些實施例中，剝離層114為例如具有良好耐化學性(chemical resistance)的光熱轉 換層，且此種層能夠通過施加雷射輻照(laser irradiation)來在室溫下從載體112進行剝離。
繼續參照圖1A，在一些實施例中，在剝離層114上及載體112之上形成一個或多個絕緣體穿孔(through insulator via，TIV)120。在一些實施例中，絕緣體穿孔120是積體扇出型(integrated fan-out，InFO)穿孔。在一些實施例中，絕緣體穿孔120位於後來形成的或後來提供的晶粒的位置旁邊且沿剖切線CL排列但不排列在剖切線CL上。在一些實施例中，絕緣體穿孔120是通過微影製程(photolithography process)、鍍覆製程(plating process)、光阻剝除製程(photoresist stripping process)或任何其他適合的方法來形成。在一個實施例中，絕緣體穿孔120的材料可包括例如銅或銅合金等金屬材料。本發明實施例並非僅限於此。
在一個實施例中，絕緣體穿孔120可通過以下方式來形成：形成具有開口(圖中未示出)的罩幕圖案，其中所述罩幕圖案覆蓋剝離層114的一部分且所述開口暴露出剝離層114的另一部分；通過電鍍(electroplating)或沉積(deposition)來形成填充所述開口以形成絕緣體穿孔120的金屬材料；以及接著移除所述罩幕圖案。罩幕圖案的材料可包括正性光阻(positive photo-resist)或負性光阻(negative photo-resist)。然而，本發明實施例並非僅限於此。
在替代性實施例中，絕緣體穿孔120可通過以下方式來形成：在剝離層114上形成晶種層(圖中未示出)；形成具有暴露 出所述晶種層的一些部分的開口的罩幕圖案；通過鍍覆而在晶種層的所述暴露部分上形成用於形成絕緣體穿孔120的金屬材料；移除所述罩幕圖案；以及接著移除被絕緣體穿孔120暴露出的所述晶種層的一些部分。舉例來說，晶種層可為鈦/銅複合層。為簡潔起見，出於說明性目的，在圖1A中所繪示的一個第一封裝10中呈現僅六個絕緣體穿孔120。然而，應注意，可形成少於或多於六個絕緣體穿孔120；本發明實施例並非僅限於此。絕緣體穿孔的數目可基於需求來進行選擇。
參照圖1B，在一些實施例中，提供至少一個半導體晶粒130。在一些實施例中，半導體晶粒130是通過晶粒貼合膜(die attach film)DA而設置在剝離層114上及載體112之上。在一些實施例中，晶粒貼合膜DA被首先設置在半導體晶粒130的背側130f上，接著半導體晶粒130通過在半導體晶粒130與剝離層114之間放置晶粒貼合膜DA而貼合到剝離層114。使用晶粒貼合膜DA會確保在半導體晶粒130與剝離層114之間具有更好的粘著。舉例來說，在圖1B中，半導體晶粒130的背側130f通過設置在半導體晶粒130與剝離層114之間的晶粒貼合膜DA而穩定地粘著到剝離層114。
在一些實施例中，半導體晶粒130包括主動表面130a、分佈在主動表面130a上的多個接墊130b、覆蓋主動表面130a以及接墊130b的一部分的鈍化層(passivation layer)130c、多個導電柱130d、保護層(protection layer)130e、及與主動表面130a相 對的背側130f。如圖1B中所示，接墊130b被鈍化層130c局部地暴露出，導電柱130d設置在接墊130b上且電連接到接墊130b，且保護層130e覆蓋鈍化層130c且暴露出導電柱130d。在一些實施例中，接墊130b可為鋁接墊或其他適合的金屬接墊。在一些實施例中，導電柱130d為例如銅柱、銅合金柱或其他適合的金屬柱。在一些實施例中，鈍化層130c及/或保護層130e可為聚苯並噁唑(PBO)層、聚醯亞胺(polyimide，PI)層或其他適合的聚合物。在一些替代性實施例中，鈍化層130c及/或保護層130e可由無機材料(例如，氧化矽、氮化矽、氮氧化矽或任何適合的介電材料)製成。在一些實施例中，鈍化層130c的材料與保護層130e的材料可相同或不同，本發明實施例並非僅限於此。在替代性實施例中，半導體晶粒130可包括主動表面130a、分佈在主動表面130a上的接墊130b、覆蓋主動表面130a以及接墊130b的一部分的鈍化層130c、及與主動表面130a相對的背側130f。
在一些實施例中，半導體晶粒130可選自應用專用積體電路(application-specific integrated circuit，ASIC)晶片、模擬晶片(例如，無線晶片(wireless chip)及射頻晶片(radio frequency chip))、數字晶片(例如，基頻晶片(baseband chip))、積體被動裝置(integrated passive device，IPD)、電壓調節器晶片、感測器晶片、記憶體晶片等。本發明實施例並非僅限於此。
參照圖1C，在一些實施例中，將半導體晶粒130及絕緣體穿孔120包封在絕緣包封體140中。在一些實施例中，絕緣包 封體140至少填充半導體晶粒130與絕緣體穿孔120之間的間隙以及各絕緣體穿孔120之間的間隙。在一些實施例中，絕緣包封體140形成在半導體晶粒130、絕緣體穿孔120及剝離層114之上。舉例來說，如圖1C中所示，絕緣包封體140覆蓋半導體晶粒130的導電柱130d及保護層130e、絕緣體穿孔120、以及被絕緣體穿孔120及半導體晶粒130暴露出的剝離層114的表面。換句話說，絕緣包封體140的高度大於絕緣體穿孔120的高度及半導體晶粒130的高度，其中絕緣體穿孔120及半導體晶粒130不被絕緣包封體140顯露出。
在一個實施例中，絕緣包封體140的材料包括例如環氧樹脂(epoxy resin)、酚醛樹脂(phenolic resin)或含矽樹脂、或者任何適合的材料。在替代性實施例中，絕緣包封體140可包含任何能夠通過適合的圖案化製程來圖案化的絕緣包封材料。在一些實施例中，絕緣包封體140還可包含可添加到絕緣包封體140中以優化絕緣包封體140的熱膨脹係數(coefficient of thermal expansion，CTE)的無機填充膠或無機化合物(例如，二氧化矽、粘土等)。本發明實施例並非僅限於此。
參照圖1D，在一些實施例中，對絕緣包封體140進行平面化以形成暴露出半導體晶粒130的導電柱130d及保護層130e以及絕緣體穿孔120的平面化絕緣包封體140’。在一些實施例中，對絕緣包封體140及絕緣體穿孔120進行平面化，直到暴露出半導體晶粒130的導電柱130d的頂表面及保護層130e的頂表面以 及絕緣體穿孔120的頂表面120a。在一些實施例中，如圖1D中所示，在平面化之後，半導體晶粒130的導電柱130d的頂表面及保護層130e的頂表面以及絕緣體穿孔120的頂表面120a變得與平面化絕緣包封體140'的頂表面140a'實質上齊平。換句話說，導電柱130d的頂表面及保護層130e的頂表面以及絕緣體穿孔120的頂表面120a與平面化絕緣包封體140’的頂表面140a’實質上共面(coplanar)。在一些實施例中，如圖1D中所示，絕緣體穿孔120中的每一者的側壁120s被平面化絕緣包封體140’覆蓋。
在一些實施例中，絕緣包封體140及絕緣體穿孔120是通過研磨製程(grinding process)或化學機械拋光製程(chemical mechanical polishing process，CMP process)來進行平面化。在研磨製程之後，可可選地執行清潔步驟(cleaning step)以例如清潔及移除因所述研磨步驟而產生的殘餘物。然而，本發明實施例並非僅限於此，且平面化步驟可通過任何其他適合的方法來執行。本發明實施例並非僅限於此。
參照圖1E，在一些實施例中，在絕緣體穿孔120的頂表面120a上、平面化絕緣包封體140'的頂表面140a'上、及半導體晶粒130的導電柱130d的頂表面及保護層130e的頂表面上形成第一重佈線層150。在一些實施例中，第一重佈線層150通過導電柱130d及接墊130b電連接到半導體晶粒130，且第一重佈線層150還電連接到絕緣體穿孔120。在一些實施例中，絕緣體穿孔120中的至少一者通過第一重佈線層150電連接到半導體晶粒130。如圖 1E中所示，平面化絕緣包封體140’位於剝離層114與第一重佈線層150之間。
形成第一重佈線層150包括交替地依序形成一個或多個聚合物介電層152及一個或多個金屬層154。在一些實施例中，如圖1E中所示，金屬層154夾置在各聚合物介電層152之間，但金屬層154的最頂層(遠離平面化絕緣包封體140'的頂表面140a')的頂表面被暴露出且金屬層154的最低層(靠近平面化絕緣包封體140'的頂表面140a')的底表面被暴露出以連接到絕緣體穿孔120以及半導體晶粒130的導電柱130d。在一些實施例中，金屬層154的材料可包括鋁、鈦、銅、鎳、鎢及/或其合金，且金屬層154可通過電鍍或沉積製程來形成。在一些實施例中，聚合物介電層152的材料可包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯(BCB)、聚苯並噁唑(PBO)或任何其他適合的聚合物系介電材料，且聚合物介電層152可通過沉積或塗佈製程來形成。本發明實施例並非僅限於此。
參照圖1F，在第一重佈線層150的金屬層154的最頂層的暴露出的頂表面上設置導電元件160及至少一個半導體元件170。在一些實施例中，第一重佈線層150位於平面化絕緣包封體140’與導電元件160之間及平面化絕緣包封體140’與半導體元件170之間。在一個實施例中，在設置導電元件160之後，半導體元件170聯接到第一重佈線層150。在一個實施例中，在設置導電元件160之前，半導體元件170聯接到第一重佈線層150。
在一些實施例中，導電元件160例如為放置在第一重佈線層150的金屬層154的最頂層的被暴露出的頂表面上的焊料球或球柵陣列封裝(ball grid array，BGA)球，且位於導電元件160之下的最頂部金屬層154的一部份充當球下金屬(under-ball metallurgy，UBM)層。在一些實施例中，通過第一重佈線層150，導電元件160中的一些導電元件電連接到半導體晶粒130。在一些實施例中，通過第一重佈線層150，導電元件160中的一些導電元件電連接到絕緣體穿孔120。在一些實施例中，通過第一重佈線層150，導電元件160中的一些導電元件電連接到半導體元件170。
在一些實施例中，舉例來說，半導體元件170可根據產品要求而包括被動半導體組件或主動半導體組件，本發明實施例並非僅限於此。在一些實施例中，半導體元件170可包括例如電容器、電阻器、電感器及換能器(transducer)等積體被動裝置(integrated passive device,IPD)，或者半導體元件170可包括電壓調節器晶片、感測器晶片、記憶體晶片等。在一些實施例中，半導體元件170通過倒裝晶片結合技術(flip chip bonding technology)或表面安裝技術(surface mount technology)連接到第一重佈線層150；本發明實施例並非僅限於此。在一些實施例中，通過第一重佈線層150，半導體元件170可電連接到半導體晶粒130。在一些實施例中，通過第一重佈線層150，半導體元件170可電連接到絕緣體穿孔120中的至少一者。在一些實施例中，通過第一重佈線層150，半導體元件170可電連接到半導體晶粒130。在一些實施 例中，通過第一重佈線層150，半導體元件170可電連接到一個或多個導電元件160。
在一些實施例中，在設置導電元件160及/或半導體元件170之前，在第一重佈線層150的金屬層154的最頂層的所述被暴露出的頂表面上塗覆焊料膏(圖中未示出)或焊劑(flux)，以使導電元件160與半導體元件170更好地固定到金屬層154的最頂層的所述被暴露出的頂表面。繼續參照圖1F，在一些實施例中，在金屬層154的最頂層的所述被暴露出的頂表面上形成用於電連接金屬層154的最頂層的所述暴露出的頂表面與導電元件160及/或半導體元件170的多個連接接墊u1及/或u2，本發明實施例並非僅限於此。在一些實施例中，連接接墊u1位於導電元件160與金屬層154的最頂層的所述被暴露出的頂表面之間以連接金屬層154的最頂層的所述被暴露出的頂表面與導電元件160。另一方面，在一些實施例中，連接接墊u2位於半導體元件170與金屬層154的最頂層的所述被暴露出的頂表面之間以連接金屬層154的最頂層的所述被暴露出的頂表面與半導體元件170。
在一個實施例中，如圖1F中所示，連接接墊u1及u2為例如焊料罩幕界定(solder mask defined，SMD)接墊。在替代性實施例中，連接接墊u1及u2可為球下金屬(UBM)類接墊。在替代性實施例中，連接接墊u1及u2可為非焊料罩幕界定(non-solder mask defined，NSMD)接墊。本發明實施例並非僅限於此。
參照圖1G，在一些實施例中，將載體112從晶粒貼合膜 DA、絕緣體穿孔120及平面化絕緣包封體140’剝離。在一些實施例中，第一封裝10因剝離層114而輕易地與晶粒貼合膜DA、絕緣體穿孔120及平面化絕緣包封體140’分離。如圖1G中所示，舉例來說，晶粒貼合膜DA的表面、絕緣體穿孔120的底表面120b及平面化絕緣包封體140’的底表面140b’被暴露出。在一些實施例中，絕緣體穿孔120的底表面120b與平面化絕緣包封體140’的底表面140b’實質上彼此齊平且彼此共面。
參照圖1H，在一些實施例中，將第一封裝10倒裝(例如，上下翻轉)，且在絕緣體穿孔120的被平面化絕緣包封體140'的底表面140b'暴露出的底表面120b上形成預焊料(pre-solder)192。在一些實施例中，預焊料192為例如預焊料膏(pre-solder paste)。在替代性實施例中，預焊料192可為預焊料區塊(pre-solder block)。在一些實施例中，預焊料192的材料可包括具有或不具有其他雜質(例如，Ni、Bi、Sb、Au等)的無鉛焊料材料(例如，Sn-Ag系材料或Sn-Ag-Cu系材料)。本發明實施例並非僅限於此。
參照圖1I，在一些實施例中，提供至少一個第二封裝50。在一些實施例中，第二封裝50包括半導體晶粒502、半導體晶粒504、配線506a、506b、接觸接墊508、第二重佈線層510、焊料罩幕層520、導電接墊525及絕緣包封體530。在一些實施例中，半導體晶粒504堆疊在半導體晶粒502上。在一些實施例中，半導體晶粒502通過配線506a及接觸接墊508電連接到第二重佈線層510，而半導體晶粒504通過配線506b及接觸接墊508電連接 到第二重佈線層510。半導體晶粒502、半導體晶粒504、配線506a、506b及接觸接墊508包封在絕緣包封體530中。在一些實施例中，半導體晶粒502、504可為記憶體裝置，其中所述記憶體裝置可包括動態隨機存取記憶體(dynamic random access memory，DRAM)，但本發明實施例並非僅限於此。在一些實施例中，接觸接墊508的材料可包括銅或銅合金等。在一些實施例中，絕緣包封體530的材料可與平面化絕緣包封體140’(或稱為絕緣包封體140)的材料相同或不同。
繼續參照圖1I，在一些實施例中，在絕緣包封體530上設置具有交替排列的一個或多個金屬層與一個或多個聚合物介電層的第二重佈線層510。在一些實施例中，如圖1I中所示，第二重佈線層510包括一個聚合物介電層512及一個金屬層514；然而，本發明實施例並非僅限於此。根據本發明實施例，第二重佈線層510中所包括的金屬層及聚合物介電層的數目並無限制。在一些實施例中，具有開口(圖中未標記)的焊料罩幕層520位於第二重佈線層510上，其中所述開口分別對應於第二重佈線層510的金屬層514的被聚合物介電層512暴露出的頂表面的一些部分。如圖1I中所示，多個導電接墊525分別設置在所述開口中且連接到第二重佈線層510的金屬層514的所述暴露出的頂表面。在一些實施例中，導電接墊525中的一些導電接墊通過第二重佈線層510及接觸接墊508電連接到半導體晶粒502及半導體晶粒504中的至少一者。在一些實施例中，第二重佈線層510位於絕緣包封 體530與焊料罩幕層520之間及絕緣包封體530與導電接墊525之間。舉例來說，導電接墊525是焊料罩幕界定接墊。在替代性實施例中，導電接墊525可為球下金屬類接墊或非焊料罩幕界定接墊，本發明實施例並非僅限於此。
在一些實施例中，如圖1I中所示，在多個導電接墊525上形成用於電連接第二重佈線層510的焊料元件194。在一個實施例中，焊料元件194為球柵陣列封裝球、焊料凸塊或焊料區塊，本發明實施例並非僅限於此。在一些實施例中，焊料元件194的材料可包括具有或不具有其他雜質(例如，Ni、Bi、Sb、Au等)的無鉛焊料材料(例如，Sn-Ag系材料或Sn-Ag-Cu系材料)。在一個實施例中，焊料元件194的材料與預焊料192的材料相同。然而，本發明實施例並非僅限於此；在替代性實施例中，焊料元件194的材料不同於預焊料192的材料。
參照圖1J，在一些實施例中，通過連接焊料元件194與預焊料192而將第二封裝50安裝到第一封裝10上，且在第一封裝10與第二封裝50之間形成焊料接頭550。在一些實施例中，第一封裝10與第二封裝50通過焊料接頭550進行電連接。在一些實施例中，執行回流製程(reflow process)以實體地(physically)連接焊料元件194與預焊料192從而形成焊料接頭550。在一些實施例中，半導體晶粒502及半導體晶粒504中的至少一者通過配線506a/506b、接觸接墊508、第二重佈線層510、導電接墊525、焊料接頭550、絕緣體穿孔120及第一重佈線層150電連接到半導 體晶粒130、導電元件160及/或半導體元件170。
參照圖1K，在一些實施例中，在第二封裝50與第一封裝10之間填充底部填充膠材料200。在一些實施例中，底部填充膠材料200至少填充第二封裝50的焊料罩幕層520、焊料接頭550及第一封裝10的平面化絕緣包封體140’之間的間隙。如圖1K中所示，舉例來說，底部填充膠材料200覆蓋且接觸第二封裝50的焊料罩幕層520、焊料接頭550及第一封裝10的平面化絕緣包封體140’。在一個實施例中，底部填充膠材料200可通過底部填充膠分配(underfill dispensing)或任何其他適合的方法來形成。在一些實施例中，底部填充膠材料200的材料與平面化絕緣包封體140’(或稱為絕緣包封體140)的材料可相同或不同，本發明實施例並非僅限於此。
參照圖1L，在一些實施例中，執行單體化(singulation)(切割)製程以沿剖切線CL(由虛線指示)切穿至少底部填充膠材料200、平面化絕緣包封體140'及第一重佈線層150從而形成各別的且單獨的疊層封裝結構PS1。在一個實施例中，所述單體化(切割)製程是包括機械鋸切(mechanical sawing)或雷射剖切(laser cutting)的晶圓切割製程。至此，疊層封裝結構PS1的製造完成。
圖2A是根據本發明一些示例性實施例的封裝結構的示意性剖視圖。圖2B是圖2A中所繪示封裝結構的放大的示意性剖視圖，其中圖2B示出以圖2A中所繪示虛線框W來指示的放大 區。圖2C是示出圖2A中所繪示焊料接頭的示意性三維剖面圖。在進行如圖1A至圖1L中所述的前面所述的製造製程之後，可製作出圖2A所示疊層封裝結構PS1。在一些實施例中，疊層封裝結構PS1包括第一封裝10、第二封裝50、電連接第一封裝10與第二封裝50且位於第一封裝10與第二封裝50之間的焊料接頭550、及位於第一封裝10與第二封裝50之間且對焊料接頭550進行包封的底部填充膠材料200。
參照圖2A，第一封裝10包括絕緣體穿孔120、半導體晶粒130、平面化絕緣包封體140’、第一重佈線層150、導電元件160、半導體元件170、及連接接墊u1、u2。在一些實施例中，絕緣體穿孔120及半導體晶粒130包封在平面化絕緣包封體140’中。在一些實施例中，第一重佈線層150位於平面化絕緣包封體140’上且電連接到絕緣體穿孔120以及半導體晶粒130的導電柱130d。在一些實施例中，導電元件160及半導體元件170分別通過連接接墊u1及連接接墊u2電連接到第一重佈線層150。在一些實施例中，第一重佈線層150位於連接接墊u1與平面化絕緣包封體140’之間及連接接墊u2與平面化絕緣包封體140’之間。
繼續參照圖2A，第二封裝50包括半導體晶粒502、半導體晶粒504、配線506a、506b、接觸接墊508、第二重佈線層510、焊料罩幕層520、導電接墊525及絕緣包封體530。在一些實施例中，半導體晶粒502及半導體晶粒504進行堆疊且分別通過配線506a及506b連接到接觸接墊508。在一些實施例中，半導體晶粒 502、半導體晶粒504、配線506a、506b及接觸接墊508包封在絕緣包封體530中。在一些實施例中，第二重佈線層510位於絕緣包封體530上且實體地連接到接觸接墊508。在一些實施例中，焊料罩幕層520及導電接墊525位於第二重佈線層510上，其中第二重佈線層510位於焊料罩幕層520與絕緣包封體530之間及導電接墊525與絕緣包封體530之間。在一些實施例中，導電接墊525通過第二重佈線層510、接觸接墊508、及配線506a、506b中的對應一者電連接到半導體晶粒502及半導體晶粒504中的至少一者。
在一些實施例中，焊料接頭550位於第一封裝10與第二封裝50之間，其中第一封裝10與第二封裝50通過焊料接頭550電連接。在一些實施例中，如圖2A中所示，焊料接頭550實體地接觸絕緣體穿孔120、平面化絕緣包封體140’、導電接墊525及焊料罩幕層520。
參照圖2B至圖2C，出於說明目的，著重介紹包括第二封裝50的焊料罩幕層520及導電接墊525、第一封裝10的絕緣體穿孔120及平面化絕緣包封體140'、位於其間的焊料接頭550及底部填充膠材料200在內的一些結構性特徵，且為簡單說明起見，在圖2B中示出僅一個絕緣體穿孔120、一個導電接墊525及一個焊料接頭550。在一些實施例中，焊料接頭550位於導電接墊525與絕緣體穿孔120之間以對兩個封裝(例如，第一封裝10與第二封裝50)進行電連接。在一些實施例中，焊料接頭550還位 於焊料罩幕層520與平面化絕緣包封體140’之間。
在一些實施例中，如圖2B及圖2C中所示，焊料接頭550具有第一接觸表面S1、與第一接觸表面S1相對的第二接觸表面S2、及連接第一接觸表面S1與第二接觸表面S2的側表面S3。在一些實施例中，如圖2B中所示，焊料接頭550的第一接觸表面S1接觸導電接墊525的頂表面525a，且焊料接頭550的第二接觸表面S2接觸絕緣體穿孔120的底表面120b。在一些實施例中，如圖2B中所示，焊料接頭550的側表面S3被底部填充膠材料200覆蓋且實體地接觸底部填充膠材料200。在一些實施例中，第一接觸表面S1與第二接觸表面S2為平面。在一些實施例中，如圖2C中所示，焊料接頭550是具有兩個截切端的圓球，其中舉例來說第一接觸表面S1的面積實質上等於第二接觸表面S2的面積。
在一些實施例中，如圖2B中所示，沿與平面化絕緣包封體140'的底表面140b'實質上平行的水平方向，焊料接頭550的最大尺寸W大於絕緣體穿孔120的最大尺寸W1且大於導電接墊525的最大尺寸W2，且導電接墊525的最大尺寸W2實質上等於絕緣體穿孔120的最大尺寸W1。在一些實施例中，焊料接頭550的最大尺寸W對絕緣體穿孔120的最大尺寸W1的比率大於或實質上等於1.1且小於或實質上等於1.6。在一些實施例中，焊料接頭550的最大尺寸W對導電接墊525的最大尺寸W2的比率大於或實質上等於1.1且小於或實質上等於1.6。在一些實施例中，如圖2B中所示，沿與焊料接頭550的中心線SY垂直的方向，絕緣 體穿孔120的側壁120s與焊料接頭550的側表面S3之間的最大距離D介於近似約50微米(μm)到約100μm的範圍內。
在一些實施例中，如圖2B中所示，在焊料接頭550的垂直橫截面上，焊料接頭550的側表面S3相對於焊料接頭550的中心線SY來說是彎曲表面(例如，凸彎曲表面)，其中焊料接頭550的垂直橫截面是沿與平面化絕緣包封體140'的底表面140b'垂直的垂直平面截取，且與平面化絕緣包封體140'的底表面140b'垂直的垂直平面同時穿過絕緣體穿孔120、平面化絕緣包封體140'、焊料罩幕層520、導電接墊525、焊料接頭550及底部填充膠材料200。在一些實施例中，沿與平面化絕緣包封體140'的底表面140b'垂直的垂直平面，焊料接頭550的橫截面積對絕緣體穿孔120的橫截面積的比率大於或實質上等於1且小於或實質上等於1.5。在一些實施例中，沿垂直平面，焊料接頭550的橫截面積對導電接墊525的橫截面積的比率大於或實質上等於1且小於或實質上等於1.5。換句話說，沿中心線SY的方向(從平面化絕緣包封體140'的底表面140b'到導電接墊525的頂表面525a，反之亦然)，焊料接頭550的側表面S3與中心線SY之間的側向距離增大且接著減小，其中所述側向距離是沿與中心線SY垂直的方向截取的距離。如圖2B中所示，焊料接頭550與底部填充膠材料200在垂直橫截面中的界面是非平面的表面(例如，彎曲表面)且絕緣體穿孔120與平面化絕緣包封體140'在垂直橫截面中的界面是為平面的表面(例如，平的表面)，使得焊料接頭550和底部填充膠材料200在垂直橫截 面中的界面與絕緣體穿孔120和平面化絕緣包封體140'在垂直橫截面中的界面不對齊成直線。由於界面未對齊，因此因來源於焊料接頭550的側表面S3與底部填充膠材料200的界面的應力而在絕緣體穿孔120與平面化絕緣包封體140'的界面處造成的分層(delamination)可得到抑制，由此實現更好的電性能。
圖3A是根據本發明一些示例性實施例的封裝結構的示意性剖視圖。圖3B是圖3A中所繪示封裝結構的放大的示意性剖視圖，其中圖3B示出以圖3A中所繪示虛線框X來指示的放大區。圖3C是示出圖3A中所繪示焊料接頭的示意性三維剖面圖。在進行如圖1A至圖1L中所述的前面所述的製造製程之後，可製作出圖3A所示疊層封裝結構PS2。圖2A中所繪示疊層封裝結構PS1與圖3A中所繪示疊層封裝結構PS2相似，且因此與以上在圖2A中闡述的元件相似或實質上相同的圖3A中所繪示元件將使用相同的參考編號，且為簡潔起見，本文中將不再重複相同元件的一些細節或說明。相似地，與以上在圖2B及圖2C中闡述的元件相似或實質上相同的圖3B及圖3C中所繪示元件將使用相同的參考編號，且本文中將不再重複相同元件的一些細節或說明。
在一些實施例中，疊層封裝結構PS2包括第一封裝20、第二封裝50、電連接第一封裝20與第二封裝50且位於第一封裝20與第二封裝50之間的焊料接頭550、及位於第一封裝20與第二封裝50之間且對焊料接頭550進行包封的底部填充膠材料200。一起參照圖2A及圖3A，圖3A中所繪示疊層封裝結構PS2使用 第一封裝20來代替第一封裝10，其中不同之處在於：在圖3A中所繪示的第一封裝20中，絕緣體穿孔120'沿與平面化絕緣包封體140'的底表面140b'實質上平行的水平方向具有比最大尺寸W1小的最大尺寸W3。換句話說，與圖2A及圖2B中所繪示絕緣體穿孔120相比，圖3A及圖3B中所繪示絕緣體穿孔120’被視作薄的絕緣體穿孔(thin through insulator vias)。使用此種配置使得在一些實施例中可可選地省略圖1H中所示製程步驟。
在一些實施例中，如圖3B中所示，沿與平面化絕緣包封體140'的底表面140b'實質上平行的水平方向，焊料接頭550的最大尺寸W大於絕緣體穿孔120'的最大尺寸W3且大於導電接墊525的最大尺寸W2，且導電接墊525的最大尺寸W2大於絕緣體穿孔120'的最大尺寸W3。在一些實施例中，焊料接頭550的最大尺寸W對絕緣體穿孔120’的最大尺寸W3的比率大於或實質上等於1.1且小於或實質上等於2。在一些實施例中，焊料接頭550的最大尺寸W對導電接墊525的最大尺寸W2的比率大於或實質上等於1.1且小於或實質上等於1.6。在一些實施例中，絕緣體穿孔120’的最大尺寸W3對導電接墊525的最大尺寸W2的比率大於或實質上等於0.5且小於1。在一些實施例中，沿水平平面，焊料接頭550的橫截面積對絕緣體穿孔120’的橫截面積的比率大於或實質上等於1且小於或實質上等於1.5。在一些實施例中，焊料接頭550的橫截面積對導電接墊525的橫截面積的比率大於或實質上等於1且小於或實質上等於1.5。
在一些實施例中，如圖3B及圖3C中所示，焊料接頭550具有第一接觸表面S1、與第一接觸表面S1相對的第二接觸表面S2、及連接第一接觸表面S1與第二接觸表面S2的側表面S3。在一些實施例中，如圖3B中所示，沿與焊料接頭550的中心線SY垂直的方向，絕緣體穿孔120'的側壁120s'與焊料接頭550的側表面S3之間的最大距離D介於近似約50μm到約100μm的範圍內。在一些實施例中，如圖3C中所示，焊料接頭550是具有兩個截切端的圓球，其中第一接觸表面S1的面積大於第二接觸表面S2的面積。換句話說，第一接觸表面S1及第二接觸表面S2為平面，且側表面S3為彎曲表面。
參照圖3B，在一些實施例中，沿從絕緣體穿孔120'的底表面120b'到導電接墊525的頂表面525a的中心線SY的方向，焊料接頭550的側表面S3與中心線SY之間的側向距離增大。在圖3B中，舉例來說，焊料接頭550與底部填充膠材料200在垂直橫截面中的界面是非平面的表面(例如，彎曲表面)且絕緣體穿孔120'與平面化絕緣包封體140'在垂直橫截面中的界面是為平面的表面(例如，平的表面)，使得焊料接頭550和底部填充膠材料200在垂直橫截面中的界面與絕緣體穿孔120'和平面化絕緣包封體140'在垂直橫截面中的界面不對齊成直線。由於界面未對齊，因此因來源於焊料接頭550的側表面S3與底部填充膠材料200的界面的應力而在絕緣體穿孔120'與平面化絕緣包封體140'的界面處造成的分層可得到抑制，由此實現更好的電性能。
圖4A至圖4E是根據本發明一些示例性實施例的封裝結構的製造方法中的各種階段的示意性剖視圖。與前面所述的元件相似或實質上相同的元件將使用相同的參考編號，且本文中可不再重複相同元件的一些細節或說明。
參照圖4A，在一些實施例中，將圖1G中所繪示第一封裝10倒裝(例如，上下翻轉)，且蝕刻平面化絕緣包封體140'來暴露出絕緣體穿孔120的一些部分以形成第一封裝30。在一些實施例中，平面化絕緣包封體140’是通過圖案化製程來蝕刻以形成局部地暴露出絕緣體穿孔120的圖案化絕緣包封體140”。在一些實施例中，圖案化製程是等離子體蝕刻製程(plasma etching process)，然而本發明實施例並非僅限於此。在一些實施例中，絕緣體穿孔120的被圖案化絕緣包封體140"暴露出的所述一些部分突出於圖案化絕緣包封體140"的底表面140b"一個高度H1，其中高度H1作為絕緣體穿孔120的被圖案化絕緣包封體140"暴露出且突出於圖案化絕緣包封體140"的底表面140b"的一些部分的高度。在一些實施例中，高度H1對絕緣體穿孔120的總高度H的比率介於近似約0.06到約0.3的範圍內。換句話說，絕緣體穿孔120的底表面120b及側壁120s的一部份被圖案化絕緣包封體140"暴露出，其中沿與圖案化絕緣包封體140"的底表面140b"垂直的方向從圖案化絕緣包封體140"的底表面140b"到絕緣體穿孔120的底表面120b測量的高度H1介於從約10μm到約50μm的範圍內(參見圖4A)。
參照圖4B，在一些實施例中，在絕緣體穿孔120的底表面120b上形成預焊料192。在一些實施例中，預焊料192為例如預焊料膏。在替代性實施例中，預焊料192可為預焊料區塊。在一些實施例中，預焊料192的材料可包括具有或不具有其他雜質(例如，Ni、Bi、Sb、Au等)的無鉛焊料材料(例如，Sn-Ag系材料或Sn-Ag-Cu系材料)。本發明實施例並非僅限於此。
參照圖4C，在一些實施例中，通過連接焊料元件194與預焊料192而將圖1I中所繪示第二封裝50設置且安裝到圖4A中所繪示第一封裝30上，以分別在絕緣體穿孔120上形成焊料接頭560。在一些實施例中，焊料接頭560還位於第一封裝30與第二封裝50之間。在一些實施例中，第一封裝30與第二封裝50通過焊料接頭560及絕緣體穿孔120進行電連接。在一些實施例中，執行回流製程以實體地連接焊料元件194與預焊料192從而形成焊料接頭560，其中被圖案化絕緣包封體140"的底表面140b"暴露出且突出於圖案化絕緣包封體140"的底表面140b"的絕緣體穿孔120的底表面120b及絕緣體穿孔120的側壁120s的一部分被焊料接頭560覆蓋。
參照圖4D，在一些實施例中，在第二封裝50與第一封裝30之間填充底部填充膠材料200。在一些實施例中，底部填充膠材料200至少填充第二封裝50的焊料罩幕層520、焊料接頭560、第一封裝30的絕緣體穿孔120及第一封裝30的圖案化絕緣包封體140"之間的間隙。在一些實施例中，底部填充膠材料200 覆蓋且接觸第二封裝50的焊料罩幕層520、焊料接頭560、第一封裝30的絕緣體穿孔120及第一封裝30的圖案化絕緣包封體140"。在一個實施例中，底部填充膠材料200可通過底部填充膠分配或任何其他適合的方法來形成。在一些實施例中，底部填充膠材料的材料與圖案化絕緣包封體140”(或稱為絕緣包封體140)的材料可相同或不同，本發明實施例並非僅限於此。
參照圖4E，在一些實施例中，執行單體化(切割)製程以沿剖切線CL(虛線)切穿至少底部填充膠材料200、第一重佈線層150及圖案化絕緣包封體140"從而形成各別的且單獨的疊層封裝結構PS3。在一個實施例中，所述單體化(切割)製程是包括機械鋸切或雷射剖切的晶圓切割製程。至此，疊層封裝結構PS3的製造完成。
圖5A是根據本發明一些示例性實施例的封裝結構的示意性剖視圖。圖5B是圖5A中所繪示封裝結構的放大的示意性剖視圖，其中圖5B示出以圖5A中所繪示虛線框Y來指示的放大區。圖5C是示出圖5A中所繪示焊料接頭的示意性三維剖面圖。在進行如圖1A至圖1G及圖4A至圖4E中所述的前面所述的製造製程之後，可製作出圖5A所示疊層封裝結構PS3。在一些實施例中，疊層封裝結構PS3包括第一封裝30、第二封裝50、電連接第一封裝30與第二封裝50且位於第一封裝30與第二封裝50之間的焊料接頭560、及位於第一封裝30與第二封裝50之間且對焊料接頭560進行包封的底部填充膠材料200。
參照圖5A，第一封裝30包括絕緣體穿孔120、半導體晶粒130、圖案化絕緣包封體140"、第一重佈線層150、導電元件160、半導體元件170、及連接接墊u1、u2。在一些實施例中，半導體晶粒130以及多個絕緣體穿孔120中的每一者的一部分包封在圖案化絕緣包封體140”中。換句話說，絕緣體穿孔120的一些部分被圖案化絕緣包封體140”暴露出且突出於圖案化絕緣包封體140”的底表面140b”一個高度H1。在一些實施例中，絕緣體穿孔120的被圖案化絕緣包封體140"暴露出且突出於圖案化絕緣包封體140"的底表面140b"的一些部分的高度H1對絕緣體穿孔120的總高度H的比率介於約0.06到約0.3的範圍內。在一些實施例中，沿與圖案化絕緣包封體140"的底表面140b"垂直的方向，從圖案化絕緣包封體140"的底表面140b"到絕緣體穿孔120的底表面120b測量的高度H1介於近似從10μm到50μm的範圍內。
在一些實施例中，第一重佈線層150位於圖案化絕緣包封體140”上且電連接到絕緣體穿孔120以及半導體晶粒130的導電柱130d。在一些實施例中，導電元件160及半導體元件170分別通過位於第一重佈線層150與導電元件160之間的連接接墊u1及位於第一重佈線層150與半導體元件170之間的連接接墊u2電連接到第一重佈線層150。在一些實施例中，第一重佈線層150位於連接接墊u1與圖案化絕緣包封體140”之間及連接接墊u2與圖案化絕緣包封體140”之間。
繼續參照圖5A，第二封裝50包括半導體晶粒502、半導 體晶粒504、配線506a、506b、接觸接墊508、第二重佈線層510、焊料罩幕層520、導電接墊525及絕緣包封體530。在一些實施例中，半導體晶粒502及半導體晶粒504進行堆疊且分別通過配線506a及506b連接到接觸接墊508。在一些實施例中，半導體晶粒502及半導體晶粒504、配線506a、506b及接觸接墊508包封在絕緣包封體530中。在一些實施例中，第二重佈線層510位於絕緣包封體530上且實體地連接到接觸接墊508。在一些實施例中，焊料罩幕層520及導電接墊525位於第二重佈線層510上，其中第二重佈線層510位於焊料罩幕層520與絕緣包封體530之間及導電接墊525與絕緣包封體530之間。在一些實施例中，導電接墊525通過第二重佈線層510、接觸接墊508、及配線506a、506b中的對應一者電連接到半導體晶粒502及半導體晶粒504中的至少一者。
在一些實施例中，焊料接頭560位於第一封裝30與第二封裝50之間，其中第一封裝30與第二封裝50通過焊料接頭560進行電連接。在一些實施例中，如圖5A中所示，焊料接頭560實體地接觸絕緣體穿孔120、圖案化絕緣包封體140”、導電接墊525及焊料罩幕層520。
參照圖5B至圖5C，出於說明目的，著重介紹包括第二封裝50的焊料罩幕層520及導電接墊525、第一封裝30的絕緣體穿孔120及圖案化絕緣包封體140"、位於其間的焊料接頭560及底部填充膠材料200在內的一些結構性特徵，且為簡單說明起 見，在圖5B中示出僅一個絕緣體穿孔120、僅一個導電接墊525及一個焊料接頭560。在一些實施例中，焊料接頭560位於導電接墊525與絕緣體穿孔120之間以對兩個封裝(例如，第一封裝30與第二封裝50)進行電連接。在一些實施例中，焊料接頭560還位於焊料罩幕層520與圖案化絕緣包封體140”之間。
在一些實施例中，如圖5B及圖5C中所示，焊料接頭560具有第一接觸表面S4、與第一接觸表面S4相對的第二接觸表面S5、連接第一接觸表面S4與第二接觸表面S5的側表面S6、及連接到側表面S6及第二接觸表面S5的內表面S7。在一些實施例中，焊料接頭560的第一接觸表面S4接觸導電接墊525的頂表面525a，焊料接頭560的第二接觸表面S5接觸絕緣體穿孔120的底表面120b，且內表面S7接觸突出於圖案化絕緣包封體140"的底表面140b"的絕緣體穿孔120的側壁120s的所述部分。在一些實施例中，焊料接頭560的側表面S6被底部填充膠材料200覆蓋且實體地接觸底部填充膠材料200。在一些實施例中，第一接觸表面S4與第二接觸表面S5為平面。在一些實施例中，如圖5C中所示，焊料接頭560是具有兩個截切端的圓球，其中舉例來說第一接觸表面S4的面積實質上等於第二接觸表面S5的面積。
在一些實施例中，如圖5B中所示，沿與圖案化絕緣包封體140"的底表面140b"實質上平行的水平方向，焊料接頭560的最大尺寸W大於絕緣體穿孔120的最大尺寸W1且大於導電接墊525的最大尺寸W2，且導電接墊525的最大尺寸W2實質上等於 絕緣體穿孔120的最大尺寸W1。在一些實施例中，焊料接頭560的最大尺寸W對絕緣體穿孔120的最大尺寸W1的比率大於或實質上等於1.1且小於或實質上等於1.6。在一些實施例中，焊料接頭560的最大尺寸W對導電接墊525的最大尺寸W2的比率大於或實質上等於1.1且小於或實質上等於1.6。在一些實施例中，如圖5B中所示，沿與焊料接頭560的中心線SY垂直的方向，絕緣體穿孔120的側壁120s與焊料接頭560的側表面S6之間的最大距離D介於近似約50μm到約100μm的範圍內。
在一些實施例中，在焊料接頭560的垂直橫截面中，焊料接頭560的側表面S6相對於焊料接頭560的中心線SY來說是彎曲表面(例如，凸彎曲表面)，其中焊料接頭560的垂直橫截面是沿與圖案化絕緣包封體140"的底表面140b"垂直的垂直平面截取，且與圖案化絕緣包封體140"的底表面140b"垂直的垂直平面同時穿過絕緣體穿孔120、圖案化絕緣包封體140"、焊料罩幕層520、導電接墊525、焊料接頭560及底部填充膠材料200。在一些實施例中，沿與圖案化絕緣包封體140"的底表面140b"垂直的垂直平面，焊料接頭560的橫截面積對絕緣體穿孔120的橫截面積的比率大於或實質上等於1且小於或實質上等於1.5。在一些實施例中，焊料接頭560的橫截面積對導電接墊525的橫截面積的比率大於或實質上等於1且小於或實質上等於1.5。
換句話說，沿中心線SY的方向(從圖案化絕緣包封體140"的底表面140b"到導電接墊525的頂表面525a，反之亦然)， 焊料接頭560的側表面S6與中心線SY之間的側向距離增大且接著減小，其中所述側向距離是沿與中心線SY垂直的方向截取的距離。如圖5B中所示，焊料接頭560與底部填充膠材料200在垂直橫截面中的界面是非平面的表面(例如，彎曲表面)且絕緣體穿孔120與圖案化絕緣包封體140"在垂直橫截面中的界面是為平面的表面(例如，平的表面)，使得焊料接頭560和底部填充膠材料200在垂直橫截面中的界面與絕緣體穿孔120和圖案化絕緣包封體140"在垂直橫截面中的界面不對齊成直線。由於界面未對齊，因此因來源於焊料接頭560的側表面S6與底部填充膠材料200的界面的應力而在絕緣體穿孔120與圖案化絕緣包封體140"的界面處造成的分層可得到抑制，由此實現更好的電性能。因此，使用此種配置使得在一些實施例中可可選地省略圖4B中所示製程步驟。
在一些實施例中，絕緣體穿孔120的被圖案化絕緣包封體140"的底表面140b"暴露出且突出於圖案化絕緣包封體140"的底表面140b"並且被底部填充膠材料200覆蓋的暴露部分(例如，絕緣體穿孔120的所述暴露部分的從圖案化絕緣包封體140"突出但不接觸焊料接頭560的一部分)具有高度H2。在一些實施例中，絕緣體穿孔120的被圖案化絕緣包封體140"暴露出且從圖案化絕緣包封體140"突出並且被焊料接頭560覆蓋的暴露部分的高度H1對絕緣體穿孔120的被圖案化絕緣包封體140"暴露出且從圖案化絕緣包封體140"突出並且被底部填充膠材料200覆蓋的暴露部分的高度H2的比率介於近似約1到約5的範圍內。在一些實施例 中，底部填充膠200的高度H0對絕緣體穿孔120的被圖案化絕緣包封體140"暴露出且從圖案化絕緣包封體140"突出並且被底部填充膠材料200覆蓋的暴露部分的高度H2的比率介於近似約5到約10的範圍內。如圖5B中所示，沿焊料罩幕層520、底部填充膠材料200及圖案化絕緣包封體140"的堆疊方向，絕緣體穿孔120與底部填充膠材料200的界面位於焊料接頭560和底部填充膠材料200的界面與絕緣體穿孔120和圖案化絕緣包封體140"的界面之間。由於絕緣體穿孔120與底部填充膠材料200的界面的存在，因此因來源於焊料接頭560的側表面S6與底部填充膠材料200的界面的應力而在絕緣體穿孔120與圖案化絕緣包封體140"的界面處造成的分層可進一步得到抑制。
圖6A是根據本發明一些示例性實施例的封裝結構的示意性剖視圖。圖6B是圖6A中所繪示封裝結構的放大的示意性剖視圖，其中圖6B示出以圖6A中所繪示虛線框Z來指示的放大區。圖6C是示出圖6A中所繪示焊料接頭的示意性三維剖面圖。
在進行如圖1A至圖1G及圖4A至圖4E中所述的前面所述的製造製程之後，可製作出圖6A所示疊層封裝結構PS4。圖5A中所繪示疊層封裝結構PS3與圖6A中所繪示疊層封裝結構PS4相似，且因此與以上在圖5A中闡述的元件相似或實質上相同的圖6A中所繪示元件將使用相同的參考編號，且為簡潔起見，本文中將不再重複相同元件的一些細節或說明。相似地，與以上在圖5B及圖5C中闡述的元件相似或實質上相同的圖6B及圖6C中所 繪示元件將使用相同的參考編號，且本文中將不再重複相同元件的一些細節或說明。
在一些實施例中，疊層封裝結構PS4包括第一封裝40、第二封裝50、電連接第一封裝40與第二封裝50且位於第一封裝40與第二封裝50之間的焊料接頭560、及位於第一封裝10與第二封裝50之間且對焊料接頭560進行包封的底部填充膠材料200。一起參照圖5A及圖6A，圖6A中所繪示疊層封裝結構PS4使用第一封裝40來代替第一封裝30，其中不同之處在於：在圖6A中所繪示第一封裝40中，絕緣體穿孔120'沿與圖案化絕緣包封體140"的底表面140b"實質上平行的水平方向具有比最大尺寸W1小的最大尺寸W3。換句話說，與圖5A及圖5B中所繪示絕緣體穿孔120相比，圖6A及圖6B中所繪示絕緣體穿孔120’被視作薄的絕緣體穿孔。使用此種配置使得在一些實施例中可可選地省略圖4B中所示製程步驟。
在一些實施例中，如圖6B中所示，沿與圖案化絕緣包封體140"的底表面140b"實質上平行的水平方向，焊料接頭560的最大尺寸W大於絕緣體穿孔120'的最大尺寸W3且大於導電接墊525的最大尺寸W2，且導電接墊525的最大尺寸W2大於絕緣體穿孔120'的最大尺寸W3。在一些實施例中，焊料接頭560的最大尺寸W對絕緣體穿孔120’的最大尺寸W3的比率大於或實質上等於1.1且小於或實質上等於2。在一些實施例中，焊料接頭560的最大尺寸W對導電接墊525的最大尺寸W2的比率大於或實質上 等於1.1且小於或實質上等於1.6。在一些實施例中，絕緣體穿孔120’的最大尺寸W3對導電接墊525的最大尺寸W2的比率大於或實質上等於0.5且小於1。在一些實施例中，沿水平平面，焊料接頭560的橫截面積對絕緣體穿孔120’的橫截面積的比率大於或實質上等於1且小於或實質上等於1.5。在一些實施例中，焊料接頭560的橫截面積對導電接墊525的橫截面積的比率大於或實質上等於1且小於或實質上等於1.5。
在一些實施例中，如圖6B及圖6C中所示，焊料接頭560具有第一接觸表面S4、與第一接觸表面S4相對的第二接觸表面S5、連接第一接觸表面S4與第二接觸表面S5的側表面S6、及連接到側表面S6及第二接觸表面S5的內表面S7。在一些實施例中，焊料接頭560的第一接觸表面S4接觸導電接墊525的頂表面525a，焊料接頭560的第二接觸表面S5接觸絕緣體穿孔120'的底表面120b'，且內表面S7接觸突出於圖案化絕緣包封體140"的底表面140b"的絕緣體穿孔120'的側壁120s'的所述部分。在一些實施例中，如圖6B中所示，沿與焊料接頭560的中心線SY垂直的方向，絕緣體穿孔120'的側壁120s'與焊料接頭560的側表面S6之間的最大距離D介於近似約50μm到約100μm的範圍內。在一些實施例中，如圖6C中所示，焊料接頭560是具有兩個截切端的圓球，其中第一接觸表面S4的面積大於第二接觸表面S5的面積。
參照圖6B，在一些實施例中，沿從絕緣體穿孔120'的底表面120b'到導電接墊525的頂表面525a的中心線SY的方向，焊 料接頭560的側表面S6與中心線SY之間的側向距離增大。也就是說，焊料接頭560與底部填充膠材料200在垂直橫截面中的界面是非平面的表面(例如，彎曲表面)且絕緣體穿孔120'與圖案化絕緣包封體140"在垂直橫截面中的界面是為平面的表面(例如，平的表面)，使得焊料接頭560和底部填充膠材料200在垂直橫截面中的界面與絕緣體穿孔120'和圖案化絕緣包封體140"在垂直橫截面中的界面不對齊成直線。由於界面未對齊，因此因來源於焊料接頭560的側表面S6與底部填充膠材料200的界面的應力而在絕緣體穿孔120'與圖案化絕緣包封體140"的界面處造成的分層可得到抑制，由此實現更好的電性能。
在一些實施例中，絕緣體穿孔120'的被圖案化絕緣包封體140"的底表面140b"暴露出且突出於圖案化絕緣包封體140"的底表面140b"並且被底部填充膠材料200覆蓋的暴露部分(例如，絕緣體穿孔120的所述暴露部分的從圖案化絕緣包封體140"突出但不接觸焊料接頭560的一部分)具有高度H2。在一些實施例中，絕緣體穿孔120'的被圖案化絕緣包封體140"暴露出且從圖案化絕緣包封體140"突出並且被焊料接頭560覆蓋的暴露部分的高度H1對絕緣體穿孔120'的被圖案化絕緣包封體140"暴露出且從圖案化絕緣包封體140"突出並且被底部填充膠材料200覆蓋的暴露部分的高度H2的比率介於近似約1到約5的範圍內。在一些實施例中，底部填充膠材料200的高度H0對絕緣體穿孔120'的被圖案化絕緣包封體140"暴露出且從圖案化絕緣包封體140"突出並且被底 部填充膠材料200覆蓋的暴露部分的高度H2的比率介於近似約5到約10的範圍內。如圖6B中所示，沿焊料罩幕層520、底部填充膠材料200及圖案化絕緣包封體140"的堆疊方向，絕緣體穿孔120'與底部填充膠材料200的界面位於焊料接頭560和底部填充膠材料200的界面與絕緣體穿孔120'和圖案化絕緣包封體140"的界面之間。由於絕緣體穿孔120'與底部填充膠材料200的界面的存在，因此因來源於焊料接頭560的側表面S6與底部填充膠材料200的界面的應力而在絕緣體穿孔120'與圖案化絕緣包封體140"的界面處造成的分層可進一步得到抑制。
根據一些實施例，一種封裝結構包括第一封裝、第二封裝及多個焊料接頭。所述第一封裝包括：至少一個第一半導體晶粒，包封在絕緣包封體中；以及多個絕緣體穿孔，電連接到所述至少一個第一半導體晶粒，其中所述多個絕緣體穿孔包封在所述絕緣包封體中。所述第二封裝位於所述第一封裝上且包括：至少一個第二半導體晶粒；以及多個導電接墊，電連接到所述至少一個第二半導體晶粒。所述多個焊料接頭位於所述第一封裝與所述第二封裝之間，其中所述第一封裝與所述第二封裝通過所述多個焊料接頭進行電連接。沿水平方向測量的所述多個焊料接頭的最大尺寸大於沿水平方向測量的所述多個絕緣體穿孔的最大尺寸，且大於或實質上等於沿所述水平方向測量的所述多個導電接墊的最大尺寸。
根據一些實施例，在所述封裝結構中，所述多個焊料接頭的所述最大尺寸對所述多個絕緣體穿孔的所述最大尺寸的比率大 於或實質上等於1.1且小於或實質上等於2。
根據一些實施例，在所述封裝結構中，所述多個焊料接頭的所述最大尺寸對所述多個導電接墊的所述最大尺寸的比率大於或實質上等於1.1且小於或實質上等於1.6。
根據一些實施例，在所述封裝結構中，所述多個導電接墊的所述最大尺寸實質上等於所述多個絕緣體穿孔的所述最大尺寸。根據一些實施例，在所述封裝結構中，所述多個焊料接頭中的每一者俱有第一接觸表面、與所述第一接觸表面相對的第二接觸表面、以及連接所述第一接觸表面與所述第二接觸表面的側表面，其中所述多個焊料接頭的所述第一接觸表面連接到所述多個導電接墊中的一者且所述多個焊料接頭的所述第二接觸表面連接到所述多個絕緣體穿孔中的一者，且所述第一接觸表面的面積實質上等於所述第二接觸表面的面積。
根據一些實施例，在所述封裝結構中，所述多個導電接墊的所述最大尺寸大於所述多個絕緣體穿孔的所述最大尺寸。根據一些實施例，在所述封裝結構中，所述多個焊料接頭中的每一者俱有第一接觸表面、與所述第一接觸表面相對的第二接觸表面、以及連接所述第一接觸表面與所述第二接觸表面的側表面，其中所述多個焊料接頭的所述第一接觸表面連接到所述多個導電接墊中的一者且所述多個焊料接頭的所述第二接觸表面連接到所述多個絕緣體穿孔中的一者，且所述第一接觸表面的面積大於所述第二接觸表面的面積。
根據一些實施例，所述封裝結構還包括位於所述第一封裝與所述第二封裝之間的底部填充膠，其中所述多個焊料接頭被包封在所述底部填充膠中，且所述多個焊料接頭與所述底部填充膠在垂直橫截面中的界面是彎曲表面。根據一些實施例，一種封裝結構包括第一封裝、第二封裝及多個焊料接頭。所述第一封裝包括：至少一個第一半導體晶粒，包封在絕緣包封體中；以及多個絕緣體穿孔，電連接到所述至少一個第一半導體晶粒。所述多個絕緣體穿孔中的每一者被所述絕緣包封體局部地覆蓋，使得所述多個絕緣體穿孔的一部分被暴露出且突出於所述絕緣包封體一個距離。所述第二封裝位於所述第一封裝上且包括：至少一個第二半導體晶粒；以及多個導電接墊，電連接到所述至少一個第二半導體晶粒。所述多個焊料接頭位於所述第一封裝與所述第二封裝之間，其中所述第一封裝與所述第二封裝通過所述多個焊料接頭進行電連接。沿水平方向測量的所述多個焊料接頭的橫截面積大於沿水平方向測量的所述多個絕緣體穿孔的橫截面積，且大於或實質上等於沿所述水平方向測量的所述多個導電接墊的橫截面積。
根據一些實施例，在所述封裝結構中，所述多個焊料接頭的所述橫截面積對所述多個絕緣體穿孔的所述橫截面積的比率大於或實質上等於1且小於或實質上等於1.5。
根據一些實施例，在所述封裝結構中，所述多個焊料接頭的所述橫截面積對所述多個導電接墊的所述橫截面積的比率大於或實質上等於1且小於或實質上等於1.5。
根據一些實施例，在所述封裝結構中，所述多個導電接墊的所述橫截面積實質上等於所述多個絕緣體穿孔的所述橫截面積。根據一些實施例，在所述封裝結構中，所述多個焊料接頭中的每一者俱有第一接觸表面、與所述第一接觸表面相對的第二接觸表面、以及連接所述第一接觸表面與所述第二接觸表面的側表面，其中所述多個焊料接頭的所述第一接觸表面連接到所述多個導電接墊中的一者且所述多個焊料接頭的所述第二接觸表面連接到所述多個絕緣體穿孔中的一者，且所述第一接觸表面的面積實質上等於所述第二接觸表面的面積。根據一些實施例，所述封裝結構還包括位於所述第一封裝與所述第二封裝之間的底部填充膠，其中所述多個焊料接頭及所述多個絕緣體穿孔的突出於所述絕緣包封體的暴露部分被包封在所述底部填充膠中，且其中所述多個焊料接頭與所述底部填充膠在垂直橫截面中的界面是彎曲表面，且所述多個絕緣體穿孔的所述暴露部分與所述底部填充膠在垂直橫截面中的界面是為平面的表面。
根據一些實施例，在所述封裝結構中，所述多個導電接墊的所述橫截面積大於所述多個絕緣體穿孔的所述橫截面積。根據一些實施例，在所述封裝結構中，所述多個焊料接頭中的每一者俱有第一接觸表面、與所述第一接觸表面相對的第二接觸表面、以及連接所述第一接觸表面與所述第二接觸表面的側表面，其中所述多個焊料接頭的所述第一接觸表面連接到所述多個導電接墊中的一者且所述多個焊料接頭的所述第二接觸表面連接到所述多個絕 緣體穿孔中的一者，且所述第一接觸表面的面積大於所述第二接觸表面的面積。根據一些實施例，所述封裝結構還包括位於所述第一封裝與所述第二封裝之間的底部填充膠，其中所述多個焊料接頭及所述多個絕緣體穿孔中的每一者的突出於所述絕緣包封體的所述暴露部分被包封在所述底部填充膠中，且其中所述多個焊料接頭與所述底部填充膠在垂直橫截面中的界面是彎曲表面，且所述多個絕緣體穿孔的所述暴露部分與所述底部填充膠在垂直橫截面中的界面是為平面的表面。根據一些實施例，一種封裝結構的製造方法包括以下步驟：提供第一封裝，所述第一封裝具有包封在絕緣包封體中的多個絕緣體穿孔；對所述絕緣包封體進行蝕刻，以從所述絕緣包封體暴露出所述多個絕緣體穿孔的一些部分；提供具有多個導電接墊的第二封裝；在所述多個導電接墊上分別形成多個焊料元件；在所述多個絕緣體穿孔的所述暴露部分上形成多個預焊料；以及連接所述多個焊料元件與所述多個預焊料並在所述第一封裝與所述第二封裝之間形成多個焊料接頭，其中所述第一封裝與所述第二封裝通過所述多個焊料接頭電連接到彼此。
根據一些實施例，所述封裝結構的製造方法還包括將所述多個焊料接頭及所述多個絕緣體穿孔的所述暴露部分包封在底部填充膠中。
根據一些實施例，在所述封裝結構的製造方法中，連接所述多個焊料元件與所述多個預焊料包括執行回流製程，且所述多個焊料接頭被形成為覆蓋所述多個絕緣體穿孔的所述暴露部分的 側壁。
雖然本發明實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明實施例的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧第一封裝
50‧‧‧第二封裝
120‧‧‧絕緣體穿孔
120b、140b’‧‧‧底表面
120s‧‧‧側壁
130‧‧‧半導體晶粒
130a‧‧‧主動表面
130b‧‧‧接墊
130c‧‧‧鈍化層
130d‧‧‧導電柱
130e‧‧‧保護層
130f‧‧‧背側
140’‧‧‧平面化絕緣包封體
150‧‧‧第一重佈線層
152、512‧‧‧聚合物介電層
154、514‧‧‧金屬層
160‧‧‧導電元件
170‧‧‧半導體元件
200‧‧‧底部填充膠材料
502、504‧‧‧半導體晶粒
506a、506b‧‧‧配線
508‧‧‧接觸接墊
510‧‧‧第二重佈線層
520‧‧‧焊料罩幕層
525‧‧‧導電接墊
530‧‧‧絕緣包封體
550‧‧‧焊料接頭
DA‧‧‧晶粒貼合膜
PS1‧‧‧疊層封裝結構
u1、u2‧‧‧連接接墊
W‧‧‧放大區

Claims (10)

  1. 一種封裝結構，包括：第一封裝，包括：至少一個第一半導體晶粒，包封在絕緣包封體中；以及多個絕緣體穿孔，電連接到所述至少一個第一半導體晶粒，其中所述多個絕緣體穿孔包封在所述絕緣包封體中；第二封裝，位於所述第一封裝上，且包括：至少一個第二半導體晶粒；以及多個導電接墊，電連接到所述至少一個第二半導體晶粒；多個焊料接頭，位於所述第一封裝與所述第二封裝之間，其中所述第一封裝與所述第二封裝通過所述多個焊料接頭進行電連接；以及底部填充膠，位於所述第一封裝與所述第二封裝之間，其中所述多個焊料接頭被包封在所述底部填充膠中，所述第二封裝的側壁被所述底部填充膠覆蓋，其中沿水平方向測量的所述多個焊料接頭的最大尺寸大於沿水平方向測量的所述多個絕緣體穿孔的最大尺寸，且大於或實質上等於沿所述水平方向測量的所述多個導電接墊的最大尺寸，其中所述多個焊料接頭中的一者的表面實體地接觸所述多個導電接墊中的對應一者的表面，且所述多個焊料接頭中的所述一者的所述表面的最大尺寸大於所述多個導電接墊中的所述對應一 者的所述表面的最大尺寸。
  2. 如申請專利範圍第1項所述的封裝結構，其中所述多個導電接墊的所述最大尺寸實質上等於所述多個絕緣體穿孔的所述最大尺寸。
  3. 如申請專利範圍第2項所述的封裝結構，其中所述多個焊料接頭中的每一者具有第一接觸表面、與所述第一接觸表面相對的第二接觸表面、以及連接所述第一接觸表面與所述第二接觸表面的側表面，其中所述多個焊料接頭的所述第一接觸表面連接到所述多個導電接墊中的一者且所述多個焊料接頭的所述第二接觸表面連接到所述多個絕緣體穿孔中的一者，且所述第一接觸表面的面積實質上等於所述第二接觸表面的面積。
  4. 如申請專利範圍第2項所述的封裝結構，其中所述多個焊料接頭中的每一者具有第一接觸表面、與所述第一接觸表面相對的第二接觸表面、以及連接所述第一接觸表面與所述第二接觸表面的側表面，其中所述多個焊料接頭的所述第一接觸表面連接到所述多個導電接墊中的一者且所述多個焊料接頭的所述第二接觸表面連接到所述多個絕緣體穿孔中的一者，且所述第一接觸表面的面積大於所述第二接觸表面的面積。
  5. 如申請專利範圍第1項所述的封裝結構，其中所述多個焊料接頭與所述底部填充膠在垂直橫截面中的介面是彎曲表面。
  6. 如申請專利範圍第1項所述的封裝結構，其中所述多個絕緣體穿孔中的每一者的一部分不接觸所述絕緣包封體且被包封在所述底部填充膠中。
  7. 如申請專利範圍第6項所述的封裝結構，其中所述多個絕緣體穿孔的每一者的不接觸所述絕緣包封體的所述一部分與所述底部填充膠在垂直橫截面中的介面是為平面的表面。
  8. 一種封裝結構，包括：第一封裝，包括：至少一個第一半導體管芯，包封在絕緣包封體中；以及多個絕緣體穿孔，電連接到所述至少一個第一半導體管芯，其中所述多個絕緣體穿孔中的每一者被所述絕緣包封體局部地覆蓋，使得所述多個絕緣體穿孔的一部分被暴露出且突出於所述絕緣包封體一個距離；第二封裝，位於所述第一封裝上，且包括：至少一個第二半導體管芯；以及多個導電接墊，電連接到所述至少一個第二半導體管芯；多個焊料接頭，位於所述第一封裝與所述第二封裝之間，其中所述第一封裝與所述第二封裝通過所述多個焊料接頭進行電連接；以及底部填充膠，位於所述第一封裝與所述第二封裝之間，其中所述多個焊料接頭的側壁以及所述多個絕緣體穿孔中的每一者的突出於所述絕緣包封體的所述暴露部分的側壁被包封在所述底部 填充膠中，所述第二封裝的側壁被所述底部填充膠覆蓋，其中沿水平方向測量的所述多個焊料接頭的橫截面積大於沿水平方向測量的所述多個絕緣體穿孔的橫截面積，且大於或實質上等於沿所述水平方向測量的所述多個導電接墊的橫截面積，其中所述多個焊料接頭中的一者的表面實體地接觸所述多個導電接墊中的對應一者的表面，且所述多個焊料接頭中的所述一者的所述表面的最大尺寸大於所述多個導電接墊中的所述對應一者的所述表面的最大尺寸。
  9. 一種封裝結構的製造方法，包括：提供第一封裝，所述第一封裝具有包封在絕緣包封體中的多個絕緣體穿孔；對所述絕緣包封體進行蝕刻，以從所述絕緣包封體暴露出所述多個絕緣體穿孔的一些部分；提供具有多個導電接墊的第二封裝；在所述多個導電接墊上分別形成多個焊料元件；在所述多個絕緣體穿孔的所述暴露部分上形成多個預焊料；以及連接所述多個焊料元件與所述多個預焊料並在所述第一封裝與所述第二封裝之間形成多個焊料接頭，其中所述第一封裝與所述第二封裝通過所述多個焊料接頭電連接到彼此，其中所述多個焊料接頭中的一者的表面實體地接觸所述多個導電接墊中的對應一者的表面，且所述多個焊料接頭中的所述一者的所述表面的最 大尺寸大於所述多個導電接墊中的所述對應一者的所述表面的最大尺寸。
  10. 一種封裝結構的製造方法，包括：提供第一封裝，所述第一封裝具有包封在絕緣包封體中的至少一個第一半導體管芯以及電連接到所述至少一個第一半導體管芯的多個絕緣體穿孔；提供第二封裝於所述第一封裝體上，所述第二封裝具有第二半導體管芯以及電連接到所述第二半導體管芯的多個導電接墊；通過在所述第一封裝與所述第二封裝之間形成多個焊料接頭將所述第二封裝安裝在所述第一封裝上，其中沿水平方向測量的所述多個焊料接頭的最大尺寸大於沿水平方向測量的所述多個絕緣體穿孔的最大尺寸且大於或實質上等於沿所述水平方向測量的所述多個導電接墊的最大尺寸，其中所述多個焊料接頭中的一者的表面實體地接觸所述多個導電接墊中的對應一者的表面，且所述多個焊料接頭中的所述一者的所述表面的最大尺寸大於所述多個導電接墊中的所述對應一者的所述表面的最大尺寸；以及將所述多個焊料接頭封裝於底部填充膠中，所述底部填充膠位於所述第一封裝與所述第二封裝之間，其中所述第二封裝的側壁被所述底部填充膠覆蓋。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325853B2 (en) * 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US10658334B2 (en) * 2016-08-18 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a package structure including a package layer surrounding first connectors beside an integrated circuit die and second connectors below the integrated circuit die
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
US11380616B2 (en) * 2018-05-16 2022-07-05 Intel IP Corporation Fan out package-on-package with adhesive die attach
KR102583127B1 (ko) * 2018-10-30 2023-09-26 삼성전자주식회사 다이스택 구조물과 이를 구비하는 반도체 패키지
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
US10811347B2 (en) * 2018-12-27 2020-10-20 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
WO2021011286A1 (en) * 2019-07-12 2021-01-21 Neuralink Corp. Sandwich assembly scheme for thin film electrode array and integrated circuits
US11282716B2 (en) * 2019-11-08 2022-03-22 International Business Machines Corporation Integration structure and planar joining
KR20210083830A (ko) * 2019-12-27 2021-07-07 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20210152721A (ko) * 2020-06-09 2021-12-16 삼성전자주식회사 반도체 패키지
US11756871B2 (en) * 2020-09-15 2023-09-12 Sj Semiconductor (Jiangyin) Corporation Fan-out packaging structure and method
KR20220039978A (ko) 2020-09-22 2022-03-30 삼성전자주식회사 반도체 패키지
CN114937633B (zh) * 2022-07-25 2022-10-18 成都万应微电子有限公司 一种射频芯片系统级封装方法及射频芯片系统级封装结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160240465A1 (en) * 2015-02-13 2016-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing Cracking by Adjusting Opening Size in Pop Packages

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335783A (ja) * 1994-06-13 1995-12-22 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JP2002158312A (ja) * 2000-11-17 2002-05-31 Oki Electric Ind Co Ltd ３次元実装用半導体パッケージ、その製造方法、および半導体装置
US7138711B2 (en) * 2002-06-17 2006-11-21 Micron Technology, Inc. Intrinsic thermal enhancement for FBGA package
SG135074A1 (en) * 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
TWI316749B (en) * 2006-11-17 2009-11-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
KR100827667B1 (ko) * 2007-01-16 2008-05-07 삼성전자주식회사 기판 내에 반도체 칩을 갖는 반도체 패키지 및 이를제조하는 방법
US8310051B2 (en) * 2008-05-27 2012-11-13 Mediatek Inc. Package-on-package with fan-out WLCSP
JP5185062B2 (ja) * 2008-10-21 2013-04-17 パナソニック株式会社 積層型半導体装置及び電子機器
US9082806B2 (en) * 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US7923304B2 (en) * 2009-09-10 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
US8241956B2 (en) * 2010-03-08 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of forming wafer level multi-row etched lead package
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9177832B2 (en) * 2011-09-16 2015-11-03 Stats Chippac, Ltd. Semiconductor device and method of forming a reconfigured stackable wafer level package with vertical interconnect
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US20130241057A1 (en) * 2012-03-14 2013-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for Direct Connections to Through Vias
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US20130307153A1 (en) 2012-05-18 2013-11-21 International Business Machines Corporation Interconnect with titanium-oxide diffusion barrier
US9378982B2 (en) * 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
KR20150014701A (ko) * 2013-07-30 2015-02-09 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9252065B2 (en) * 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure
US9224709B2 (en) * 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an embedded surface mount device and method of forming the same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9824990B2 (en) * 2014-06-12 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for reliability enhancement in packages
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9543170B2 (en) * 2014-08-22 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9443780B2 (en) * 2014-09-05 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having recessed edges and method of manufacture
US9812337B2 (en) * 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
US9806063B2 (en) * 2015-04-29 2017-10-31 Qualcomm Incorporated Reinforced wafer level package comprising a core layer for reducing stress in a solder joint and improving solder joint reliability
KR20160131170A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 팬-아웃 메모리 패키지를 포함하는 패키지 온 패키지 타입의 반도체 장치
US10090241B2 (en) * 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10483211B2 (en) * 2016-02-22 2019-11-19 Mediatek Inc. Fan-out package structure and method for forming the same
US10290609B2 (en) * 2016-10-13 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method of the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160240465A1 (en) * 2015-02-13 2016-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing Cracking by Adjusting Opening Size in Pop Packages

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