TWI697034B - 藉由乾膜壓合之水溶性遮罩形成 - Google Patents

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貝德 伊頓
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Abstract

說明一種藉由乾膜壓合而用以形成水溶性遮罩的方法及系統。亦說明一種晶圓切割的方法，包含形成藉由乾膜壓合的水溶性遮罩。在一個實施例中，一種方法包含弄濕水溶性乾膜的內部區域。該方法包含將水溶性乾膜展開於半導體晶圓的表面上，並將展開的膜之弄濕的內部區域附加至半導體晶圓的表面。一種切割晶圓的方法可進一步包含圖案化水溶性乾膜、曝光於積體電路間的半導體晶圓的區域並通過在經圖案化之水溶性乾膜中的間隙而蝕刻半導體晶圓。

Description

藉由乾膜壓合之水溶性遮罩形成
本發明的實施例涉及到半導體處理的領域，且特別地，涉及藉由乾膜壓合之水溶性遮罩形成的方法。
在半導體晶圓處理中，積體電路係形成於晶圓(亦稱之為基板)上，晶圓係由矽或其他半導體材料所構成。大體而言，不論是半導體、導體或絕緣的各種材料層係用以形成積體電路。使用各種已知的用以形成積體電路的處理來使這些材料被摻雜、沉積及蝕刻。每一晶圓被處理以形成大量的獨立區域，這些獨立區域包含已知為晶粒或晶塊之積體電路。
形成及切割積體電路可包含遮罩層的形成。傳統地，遮罩層可藉由諸如旋塗或網印的技術而形成。然而，這些方法可能因遮罩材料之高黏度而導致空洞或氣泡，而此會產生有瑕疵的、無法在後續處理提供充足保護的遮罩。
形成遮罩的其他傳統方法包含直接施加UV可硬化樹酯片於晶圓表面上。在後續處理(如，雷射及/或電漿處理)之後，遮罩接著被硬化且一帶體被附加至UV硬化遮罩，以從晶圓移除UV硬化遮罩。然而，這些方法可能是有害的，因為UV可硬化遮罩材料在處理後可能會難以從晶圓表面移除。此 外，若此UV可硬化遮罩被施加至下層高分子材料(如乾膜底部填充層)，後續的處理可能會導致兩層在切口邊緣處溶化及再固化，而使得這些層難以分離。
本發明的一或多個實施例係涉及藉由乾膜壓合而形成水溶性遮罩。
依據一個實施例，在半導體晶圓上形成水溶性膜之方法包含弄濕水溶性乾膜的內部區域。該方法包含將水溶性乾膜展開於半導體晶圓的表面上，及將展開的膜之弄濕的內部區域附加至半導體晶圓的表面。
在一個實施例中，一種用以在半導體晶圓上形成膜之乾式壓合工具包含：站，經構成以支撐半導體晶圓，該站係耦接至在真空腔室中的框架。該工具包含：滾輪，經構成以從膜源傳送水溶性乾膜至真空腔室。該工具包含：水分施加器，經構成以弄濕水溶性乾膜的內部區域；及膜施加器，經構成以施加膜之弄濕的內部區域至半導體晶圓的表面。
本發明的一或多個實施例係涉及切割半導體晶圓之方法，該晶圓包含形成藉由乾膜壓合的水溶性遮罩。
依據一個實施例，一種切割半導體晶圓之方法包含：弄濕水溶性乾膜的內部區域並將膜的弄濕之內部區域施加於半導體晶圓的表面上。該方法亦包含圖案化水溶性乾膜、曝光於積體電路間的半導體晶圓的區域。該方法進一步包含通過在經圖案化之水溶性乾膜中的間隙而蝕刻半導體晶圓。
在一個實施例中，一種用以切割半導體晶圓的系統包含一乾式壓合模組。乾式壓合模組包含：水分施加器，經構成以弄濕水溶性乾膜的內部區域；及膜施加器，經構成以將膜的弄濕之內部區域附加至半導體晶圓的表面。切割系統亦包含雷射劃線模組，該雷射劃線模組經構成以使用雷射劃線處理而圖案化乾膜，以形成溝槽，溝槽在積體電路間曝露基板的區域。系統亦包含電漿蝕刻模組，該電漿蝕刻模組物理地耦接至雷射劃線模組，並經構成以蝕刻基板，以使溝槽穿通基板。
100:方法
102:操作
104:操作
106:操作
202:站
204:框架
206:晶圓
207:表面
208:帶體
210:水溶性乾膜
212:內部區域
300A:乾式壓合工具
300B:乾式壓合工具
300C:乾式壓合工具
302:乾式傳送輪
304:水溶性乾膜
306:濕式傳送輪
308:濕式墊
310:腔室
312:噴霧器
400:乾式壓合工具
402:真空腔室
404:內徑
406:寬度
408:直徑
409:外徑
410:直徑
412:寬度
500:方法/混合雷射及蝕刻單分處理
502:操作
504:操作
506:操作
508:操作
602:基板
604:積體電路
606:鈍化層
608:塊或墊
610:底部填充層
611:內部區域
612:水溶性乾膜/遮罩
620:切割帶體
622:基底材料
624:釋放層
626:溝槽
700:街道區域/街道
702:頂端部分
704:第一二氧化矽層
706:第一蝕刻終止層
708:第一低介電常數介電層
710:第二蝕刻終止層
712:第二低介電常數介電層
714:第三蝕刻終止層
716:非摻雜石英玻璃層
718:第二二氧化矽層
720:光阻層
722:銅金屬化
800:整合平台
802:工廠介面
804:負載鎖定
806:叢集工具
808:蝕刻腔室
810:雷射劃線設備
812:乾式壓合模組
814:濕式站
900:電腦系統
902:處理器
904:主記憶體
906:靜態記憶體
908:網路介面裝置
910:視訊顯示器單元
912:字母數字輸入裝置
914:游標控制裝置
916:訊號產生裝置
918:次要記憶體
920:網路
922:軟體
930:匯流排
931:機械可存取儲存媒體
d:直徑
本發明的實施例藉由例子的方式，且並非藉由限制的方式而說明，且當考慮到與圖式結合時，本發明的實施例可參照以下的實施方式而更完全地理解，其中：第1圖為依據本發明之實施例的流程圖，表示了在半導體晶圓上形成水溶性膜之方法中的操作；第2A及2B圖顯示依據本發明之實施例，在執行對應第1圖之操作的在半導體晶圓上形成水溶性膜之方法的期間之半導體晶圓的剖視圖；第3A、3B及3C顯示依據本發明之實施例的乾式壓合工具的剖視圖；第4A圖為依據本發明之實施例的乾式壓合工具的平面圖；第4B圖為依據本發明之實施例的在乾式壓合工具中之濕式傳送輪的等角視圖； 第5圖為依據本發明之實施例的流程圖，表示了在一種切割半導體晶圓之方法中的操作，該半導體晶圓包含複數個積體電路；第6A、6B、6C、6D、6E、6F及6G圖顯示依據本發明之實施例，在執行對應第5圖之操作的切割半導體晶圓之方法的期間之半導體晶圓的剖視圖，該半導體晶圓包含複數個積體電路；第7圖顯示依據本發明之實施例的材料堆疊之剖視圖，該材料堆疊可能出現於半導體晶圓或基板之街道(street)區域中；第8圖顯示依據本發明之實施例的用於切割半導體晶圓之工具佈局的方塊圖；及第9圖顯示依據本發明之實施例的示例性電腦系統的方塊圖，示例性電腦系統控制於此所述之乾式壓合及切割方法中的一或多個操作的自動執行。
於此說明一種藉由乾膜壓合而用以形成水溶性遮罩的方法。亦說明一種晶圓切割的方法，包含形成藉由乾膜壓合的水溶性遮罩。在以下的實施方式中，許多特定的細節係說明，諸如雷射及電漿蝕刻晶圓切割方法，以提供本發明實施例的完全理解。本發明的實施例可被實施且無需這些特定的細節，對於熟習該技術領域者而言係顯而易見的。在其他的例子中，已知的觀點(諸如積體電路製造)係未詳細說明，以免不必要地混淆本發明的實施例。此外，應理解於圖式中所 示的各種實施例，係以說明的方式表示，且不並依據尺寸而繪製。
依據本發明的實施例，水溶性膜係以乾式壓合技術而形成於晶圓表面上。水溶性膜可被用以在後續處理(如，雷射及/或電漿處理，諸如在以下所述的晶圓切割方法中的雷射及/或電漿處理)時保護積體電路。相較於包含旋塗及網印的現存技術而言，使用乾式壓合的實施例可形成具有最少氣泡或空洞生成的水溶性膜。
使用乾式壓合技術在晶圓上形成的水溶性遮罩最初可黏著至晶圓、支撐晶圓的框架及/或將晶圓耦接至晶圓框架的黏性帶體。然而，後續處理可能導致遮罩過早地與晶圓分離。舉例來說，因為典型的水溶性膜當它們是乾燥的時候係不黏的，當在乾式壓合之後沿著框架切割膜時，水溶性膜可能從支撐晶圓的框架剝離。此外，因為黏性帶體的良好黏性，水溶性膜最初可能部分地黏著至晶圓表面，此導致了遮罩將力施加遍佈於晶圓邊緣。然而，後續的雷射或電漿處理可能會導致遮罩與晶圓分離。為解決此問題，可使用黏性層將水溶性膜黏著至晶圓表面。然而，在雷射或電漿處理之後，此黏性層的移除可能係困難的。
依據本發明的實施例，水溶性乾膜的表面係被小心地弄濕，導致弄濕的表面變得黏著。將水溶性乾膜弄濕可能包含弄濕晶圓表面。舉例來說，在乾式壓合之前，晶圓可能儲存在潮濕的圍封中。接著當水溶性乾膜與弄濕的晶圓接觸，水溶性乾膜牢固地黏著至晶圓。儘管所欲的黏著等級可 在此實施例中達成，選擇性地限制晶圓和框架變濕的區域係困難的。舉例來說，可能需要僅部分地將支撐晶圓的框架弄濕，但將在框架上之晶圓儲存在潮濕的圍封中將使得全部的框架變濕。
其他實施例包含小心地弄濕(如，使用水)水溶性乾膜的接觸側，此實施例相關於圖式詳細說明於下。第1及2A-2B圖顯示依據本發明之實施例，藉由乾膜壓合而形成水溶性遮罩的方法。第5及6A-6C圖顯示包含藉由乾式壓合形成水溶性遮罩之晶圓切割的方法。
翻到第1圖及對應的第2A-2B圖，乾式壓合方法100包含在半導體晶圓206上形成遮罩，半導體晶圓206係藉由黏性帶體208而耦接至框架204。半導體晶圓206係支撐於腔室中的站202上。在一個實施例中，半導體晶圓206係支撐於真空腔室中。
方法100始於操作102，弄濕(如，濕潤)水溶性乾膜210之內部區域212。在一個實施例中，水溶性乾膜210包含水溶性聚合物。許多此種聚合物可商業地用於諸如洗衣袋及購物袋、環保包裝等之應用。然而，用於本發明之水溶性材料的選擇可能因對於最大薄膜厚度、耐蝕刻性、熱穩定度、施加材料於基板和從基板移除材料的機制及微汙染的嚴格要求而係複雜的。示例性的材料包含：聚(乙烯醇)(PVA)、聚(丙烯酸)、聚(甲基丙烯酸)、聚(丙烯醯胺)或聚(氧化乙烯)之至少一者，且其他許多水溶性材料亦可使用。依據實施例，相較於當水溶性乾膜之材料係乾燥時，當水溶性乾膜之材料係潮 濕時係較黏著的。因此，弄濕水性乾膜的區域導致弄濕的區域變得黏著。
在所示的實施例中，待弄濕的內部區域212具有直徑d，直徑d大於半導體晶圓206之外側邊緣的直徑，膜將被附加於半導體晶圓206上。儘管所示的實施例顯示弄濕的內部區域212具有直徑(暗示內部區域212係圓形的)，實施例可包含具有非圓形狀或形式的弄濕區域。舉例來說，方法可包含弄濕具有寬度或長度大於半導體晶圓206之外徑的矩形區域(或其他多邊形區域)。第3A-3C圖(將於後面更詳細地說明)顯示用於弄濕水性乾膜之技術的例子。
在操作104，方法100包含將水溶性乾膜210展開於半導體晶圓206之表面207上。方法100亦可包含加熱水溶性乾膜210。包含加熱水溶性乾膜210之方法可包含藉由加熱站202而間接地加熱水溶性乾膜210，半導體晶圓206係設置於站202上。舉例來說，在一個實施例中，站202在真空腔室中被加熱至預設溫度(如，<90℃)。包含加熱水溶性乾膜210之實施例可改善所施加膜的品質。其他實施例可能包含其他用以加熱水溶性乾膜210之技術，或可能不包含加熱水溶性乾膜210之技術。方法100接著在操作106包含將展開的水溶性乾膜210之弄濕的區域212附加至半導體晶圓206之表面207上。弄濕的區域牢固地黏著至半導體晶圓206之表面207。
依據弄濕之內部區域212的直徑和形狀，弄濕之內部區域212可被附加至半導體晶圓206之表面207、帶體208 及框架204中的一或多個。在一個實施例中，附加展開膜之弄濕的內部區域可包含將弄濕的內部區域大略地附加至半導體晶圓206之全部頂表面207，及在半導體晶圓206和框架204間曝露之黏性帶體208的一些或全部區域。在一些實施例中，附加水溶性乾膜210之弄濕的內部區域212可能進一步包含將弄濕之內部區域212附加至框架204的至少內側部分。儘管弄濕之內部區域212可被附加至框架204之全部頂表面，僅將弄濕之內部區域附加至框架204之內側部分可導致較容易的遮罩移除。舉例來說，在一個實施例中，水溶性乾膜210之弄濕的內部區域212係附加至框架204之內部50%或更少處。在其他實施例中，水溶性乾膜210係附加至框架204之內部80%或更少處。在水溶性乾膜210之弄濕之區域212的直徑小於框架204之外徑的實施例中，方法可包含將展開的水溶性乾膜210之乾燥外側區域附加至框架204。在附加水溶性乾膜210之後，水溶性乾膜210可被切割(如，沿著框架204)。
再次參照方法100之操作102，第3A-3C圖顯示用以弄濕水溶性乾膜之內部區域的技術之例子。第3A圖顯示依據本發明之實施例的包含濕式傳送輪(如，滾輪)306之乾式壓合工具300A的剖視圖。乾式壓合工具300A包含乾式傳送輪(如，乾式滾輪)302，乾式傳送輪302經構造以從膜源傳送水溶性乾膜304至腔室(如，真空腔室)310。濕式傳送輪306經構造以不僅傳送水溶性乾膜304至腔室310並且弄濕水溶性乾膜304之內部區域。依據一個實施例，膜之弄濕的內部區 域的尺寸取決於濕濕傳送輪306之弄濕表面的寬度。
做為參考，第4A及4B圖顯示依據本發明之實施例的乾式壓合工具400及濕式傳送輪306。如第4A圖中所示，半導體晶圓206被支撐於具有黏性帶體208之框架204上，並與具有黏性帶體208之框架204耦接。被框架支撐的晶圓206係支撐於具有寬度406的真空腔室402中。當乾膜被傳送至腔室402中時，水分施加器弄濕乾膜的一部分。在水份施加器為濕式傳送輪(如第3A圖中)的實施例中，濕式傳送輪具有直徑410及寬度(長度)412。在第4B圖中所示的例子中，濕式傳送輪306之全部寬度412係假設具有弄濕之表面。然而，在其他實施例中，僅有部分的濕式傳送輪306可能具有弄濕之表面。參照第4A及4B圖，在一個實施例中，濕式傳送輪306之寬度412係大於或等於半導體晶圓206之直徑408，並小於或等於框架204之外徑409。因此，在一個此種實施例中，濕式傳送輪306將弄濕水溶性乾膜的區域，以至少接觸半導體晶圓206之表面。在一些實施例中，濕式傳送輪306亦將弄濕水溶性乾膜的區域，以接觸支撐半導體晶圓206之框架204及用以將晶圓206耦接至框架204之黏性帶體208。舉例來說，在一個實施例中，濕式傳送輪306之弄濕表面的寬度412係大於或等於框架204之內徑404。在弄濕水溶性乾膜的至少內部區域之後，膜被施加至半導體晶圓的表面。
在其他實施例中，弄濕水溶性乾膜的內部區域包含以濕式墊按壓水溶性乾膜。舉例來說，第3B圖顯示依據本發明之實施例的包含濕式墊308之乾式壓合工具300B。類似顯 示於第3A圖中之乾式壓合工具300A，乾式壓合工具300B包含乾式傳送輪302，乾式傳送輪經構造以從膜源將水溶性乾膜304傳送至腔室310。與乾式壓合工具300A之濕式傳送輪306不同，第3B圖中之乾式壓合工具300B包含濕式墊308，濕式墊308可被壓抵水溶性乾膜304，以弄濕水溶性乾膜304之內部區域。
濕式墊308可具有用以弄濕水溶性乾膜之所欲區域的尺寸及形狀。舉例來說，再次參照第4A圖，在一個實施例中，濕式墊308具有寬度，寬度大於或等於半導體晶圓206之直徑408並小於或等於框架204之外徑409。依據一個實施例，濕式墊308的寬度係大於或等於框架204之內徑404。濕式墊的形狀可為(舉例來說)圓形、多邊形或任何其他經構造以弄濕水溶性乾膜之所欲內部區域的形狀。在使用非圓形框架(諸如第4A圖中所示之框架204)之一個實施例中，濕式墊308的形狀可類似於非圓形框架204的形狀。此實施例可弄濕膜的內部區域，如此讓乾燥的外膜邊界沿著框架204之整個周緣而被附加至框架204。使用於濕式墊308和濕式傳送輪306中的材料科包含吸收材料(如，纖維、海綿等)，以當施加壓力時將水分傳送至膜。
在另一實施例中，弄濕水溶性乾膜之內部區域包含從噴霧器噴灑內部區域。舉例來說，第3C圖顯示依據本發明之實施例的包含噴霧器312之乾式壓合工具300C的剖視圖。類似於第3A及3B圖中所示的乾式壓合工具300A及300B，乾式壓合工具300C包含乾式傳送輪302，乾式傳送輪302經 構造以從膜源傳送水溶性乾膜304至腔室310。在將水溶性乾膜304傳送至腔室310之前，來自噴霧器312的水分弄濕水溶性乾膜304的內部區域。噴霧器可包含複數個噴嘴，小的水滴從噴嘴被導向至水溶性乾膜304上。噴霧器312之噴嘴的數量、構造及尺寸可導致具有不同形狀的弄濕區域。舉例來說，噴霧器312可經構造以在水溶性乾膜304上形成大約圓形或多邊形的弄濕區域。參照第4A圖，噴霧器312的長度可大於或等於半導體晶圓206之直徑408並小於或等於框架204之外徑409。在一個實施例中，噴霧器的長度係大於或等於框架204之內徑404。
再次參照第2A圖，在一個實施例中，待形成於晶圓上的水溶性乾膜210係薄的。舉例來說，在一個實施例中，水溶性膜具有5至15μm的厚度。這些薄膜可能無法抵抗包含加熱及/或展開水溶性乾膜210之乾式壓合技術且不破裂。因此，依據包含薄水溶性乾膜的實施例，在壓合前，薄水溶性乾膜係黏著至載體(諸如黏性帶體)。載體可藉由熱或UV固化而可釋放。複合帶體(包含水溶性乾膜及黏性帶體)接著被弄濕(如，依據第1圖之操作102)並經由真空壓合而被附加至晶圓表面上。黏性帶體可接著被釋放。
舉例來說，在一個實施例中，將黏性帶體黏著至水性乾膜包含將黏性帶體的釋放層黏著至水溶性乾膜的第一側。水溶性乾膜的相對側可接著被弄濕(如，依據如上所述的技術)並被附接至半導體晶圓的表面。在將膜的弄濕之內部區域附加至半導體晶圓的表面之後，黏性帶體可藉由釋放該釋 放層而移除。在使用可UV固化的黏性帶體之實施例中，釋放該釋放層包含以UV輻射照射黏性帶體。在使用可熱固化的黏性帶體之實施例中，釋放該釋放層可包含加熱黏性帶體。
經由乾式壓合形成水溶性膜之方法(諸如第1圖中所述之方法)可使用於多種晶圓處理操作中，包含在晶圓切割處理中。當切割為300μm或更厚的晶圓時，晶圓係夠硬以被直接地放置於安裝帶體上而無需晶塊附加膜(die attach film,DAF)。在晶圓被放置在安裝帶體上而無需DAF的情形中，未包含DAF切割處理。於此所述的實施例解決具有厚度250μm至800μm之積體電路(IC)晶圓(如，具有處理器晶片的積體晶圓)之切割應用。此外，這些實施例解決在晶圓前表面上測量具有50μm至200μm，較佳地為50μm至100μm之可接受的切割切口寬度之積體電路晶圓的切割應用。在晶圓前表面上所測量之50μm至100μm的切口寬度對應於以雷射/鋸子混合處理，從30-50μm之晶圓的背側所測量的典型切口寬度。
在實施例中，包含初始雷射劃線及後續的電漿蝕刻之混合晶圓或基板切割處理係執行用以晶塊單分。雷射劃線處理可被使用以乾淨地移除遮罩層、有機及無機介電層和元件層。一旦晶圓或基板曝露，或一旦部分蝕刻晶圓或基板，雷射蝕刻處理可接著被終止。切割處理的電漿蝕刻部分可接著被應用，以蝕刻通過晶圓或基板的塊體，諸如通過塊狀單晶矽，以產生晶粒或晶片單分或切割。因此，在一個實施例中，一種方法使用應用雷射劃線和電漿蝕刻之混合方式，以 切割晶圓。雷射劃線移除難以蝕刻的惰性層、介電層及金屬層，直到底部矽基底被曝露出。電漿蝕刻產生深至目標晶塊厚度的溝槽。在另一實施例中，雷射蝕刻處理可包含以雷射劃線處理消融基板的全部厚度，接著由電漿蝕刻由雷射劃線處理所曝露出的基板表面。在一個此種實施例中，電漿蝕刻可移除由雷射消融所損害的半導體，以改善晶塊強度。
因此，依據實施例，推薦的方式使用雷射劃線及電漿蝕刻兩者取代僅以雷射劃線或刀片鋸開，以在半導體晶圓中產生溝槽。實施例包含在半導體晶圓上形成水溶性遮罩層，以保護積體電路(且在一些實施例中，保護塊或墊)免於在雷射劃線及/或電漿蝕刻期間曝露。
第5圖為依據本發明之實施例的流程圖，表示了在切割半導體晶圓之方法中的操作，該半導體晶圓包含複數個積體電路。第6A、6B、6C、6D、6E、6F及6G顯示依據本發明之實施例，在執行對應第5圖之操作的切割半導體晶圓之方法的期間之半導體晶圓的剖視圖，該半導體晶圓包含複數個積體電路。
翻到第5圖，切割方法500係執行於具有複數個積體電路(ICs)之半導體晶圓或基板上。第6A圖顯示示例性的半導體晶圓之剖視圖。依據一個實施例，半導體晶圓或基板602具有至少300mm的直徑並具有250μm至800μm的厚度。半導體晶圓或基板602具有設置於半導體晶圓或基板602上或設置於半導體晶圓或基板602中，作為積體電路604之一部分的半導體元件之陣列。這些半導體元件的例子包含(但不 限於)製造於係基板中並封裝於介電層中的記憶體裝置或互補式金氧半導體(CMOS)電晶體。複數個金屬互接件可形成於裝置或電晶體上方，並於包圍的介電層中，且可被使用以電性地耦接裝置或電晶體，以形成積體電路。導電塊或墊608及惰性層606可形成於互連件層的上方。導電塊或墊608可包含焊球。依據一些實施例，導電塊或墊608係約50μm或更高。然而，於此所述的實施例亦可用以切割具有低於50μm之導電塊或墊的積體電路。構成街道(street)的材料可能類似於那些用以形成積體電路的材料，或者與那些用以形成積體電路的材料相同。舉例來說，街道可由介電材料、半導體材料及金屬化之數個層所構成。在一個實施例中，街道的一或多個包含類似於積體電路之實際裝置的測試裝置。第7圖及以下的對應實施方式詳細地說明了街道。
如第6B圖中所示，在一個實施例中，方法包含在半導體晶圓或基板602上形成底部填充層610。底部填充層610部份地覆蓋設置於半導體晶圓或基板602上之塊或墊608。舉例來說，在一個實施例中，5-10μm的塊或墊608係曝露於底部填充層610上。於第6B圖中所示的實施例係晶圓等級的底部填充技術的例子，其中底部填充層610係在切割前形成於半導體晶圓或基板602上，與傳統的後切割底部填充應用相反。在傳統的後切割底部填充應用中，液體底部填充毛細管濕潤及硬化方法被典型地使用以在晶塊間形成固體的底部填充層。然而，此方法可能導致封裝產出損失及堆疊晶塊可靠度問題，尤其是當用於三維(3D)半導體晶塊封裝應用，堆疊 晶塊的數量增加時。
依據實施例，底部填充層610可為以乾式壓合處理而在半導體晶圓或基板602上形成的乾底部填充層，接著由以下所述的晶圓切割以單分晶塊。每一單分的晶塊將在每一單分的晶塊上承載乾底部填充膜，消除後切割底部填充應用的需求，並因此而防止與一些後切割底部填充技術相關的封裝產出損失及可靠度問題。晶塊接著被堆疊以形成3D封裝。在一個實施例中，乾底部填充膜係導熱的、電絕緣的，並提供機械支撐給每一晶塊。因此，在實施例中，底部填充層610可確保更堅硬的晶塊，並減少晶塊翹曲的風險。其他實施例並未包含初始乾底部填充層610的形成。
回到第5圖及對應的第6C圖，方法500包含在操作502弄濕水溶性乾膜612之內部區域611。在操作502弄濕水溶性乾膜612之內部區域611可與第1圖之操作102相同或類似。
在一個實施例中，水溶性乾膜612係具有足夠厚度以在後續電漿蝕刻處理時殘留，甚至保護塊或墊608，塊或墊608通常是銅，且若曝露至蝕刻電漿，可能會被損壞、被氧化，或者不然會被汙染。在另一實施例中，塊或墊608可在電漿蝕刻期間曝露。水溶性乾膜612的最小厚度係由後續電漿蝕刻(如，第5圖之操作508)所達成的選擇性的函數。電漿蝕刻選擇性係取決於至少所使用的水溶性層的材料/成分和蝕刻處理兩者。大體而言，當所使用的電漿具有相對低的離子轟擊能量時，在遮罩材料上的蝕刻選擇度係改善，允許較厚的水 溶性乾膜。在一個實施中，水溶性乾膜具有在5至15μm範圍中的厚度。
在弄濕水溶性乾膜612之內部區域611之後，方法500包含在操作504將水溶性乾膜612之弄濕的內部區域611施加至半導體晶圓或基板602之表面上，此操作504對應第6D圖。在所示的實施例中，水溶性乾膜612形成覆蓋並保護積體電路(ICs)(積體電路係形成於半導體晶圓的表面上)之遮罩，且亦保護從半導體晶圓的表面向上突出或凸出的塊或墊608。水溶性乾膜612亦覆蓋形成於積體電路之鄰近者間的中間街道。
如前述參照第1圖所討論的，施加水溶性乾膜至半導體晶圓的表面可包含加熱水溶性乾膜、將加熱的水溶性乾膜展開，及附加展開的水溶性乾膜至半導體晶圓的表面。
方法500亦包含在操作506(如第6E圖中所示)，圖案化水溶性乾膜612。舉例來說，方法500可包含雷射劃線或其他圖案化水溶性乾膜612之技術。雷射劃線處理曝露在積體電路(ICs)間之半導體晶圓的區域626(如，間隙或溝槽)。在包含雷射劃線的實施例中，可能較偏好飛秒雷射，以最小化介電脫層和裂開。然而，取決於裝置結構，亦可施加紫外線(UV)、皮秒或奈秒雷射源。雷射具有在80kHz至1MHz之範圍中的脈衝重複頻率，理想地為在100kHz至500kHz之範圍中。
通常雷射劃線處理被執行以移除在積體電路間所呈現的街道之材料。依據本發明的實施例，以雷射劃線處理圖 案化水性乾膜612包含形成部分地進入積體電路間之半導體晶圓之區域的溝槽626。在一實施例中，以雷射劃線處理圖案化遮罩612包含直接使用具有飛秒範圍之脈衝寬度的雷射來寫出圖案。具體而言，可能使用具有在可見光譜(如，綠帶，或500-540nm)或紫外線(UV，或300-400nm帶)或紅外線(IR)帶(這三者合計為寬帶光譜)中之波長的雷射，以提供基於飛秒的雷射，亦即，具有飛秒(10-15秒)等級的脈衝寬度之雷射。在一個實施例中，消融非為，或是不必為波長依賴的，且因此適合用於複雜的膜(諸如遮罩膜)、街道且可能用於半導體晶圓或基板的一部分。
雷射參數選擇(諸如脈衝寬度)可能係嚴苛的，以形成最小化瑕疵、微裂痕及脫層之成功的雷射劃線和切割處理，以達成乾淨的雷射劃線切割。越乾淨的雷射劃線切割，則可能執行用於最終晶塊單分之越平順的蝕刻處理。在半導體元件晶圓中，不同材料種類(如導體、絕緣體、半導體)及厚度之許多功能層係通常設置於半導體元件晶圓上。這些材料可能包含(但不限於)有機材料(諸如，聚合物、金屬)或無機介電質(諸如二氧化矽及氮化矽)。
設置在晶圓或基板上之獨立積體電路間的街道可能包含如積體電路自身類似的或相同的層。舉例來說，第7圖顯示依據本發明之實施例的材料堆疊之剖視圖，該材料堆疊可能使用於半導體晶圓或基板之街道(street)區域中。參照第7圖，街道區域700包含矽基板的頂段部分702、第一二氧化矽層704、第一蝕刻終止層706、第一低介電常數介電層708(如， 具有低於二氧化矽之介電常數4.0的介電常數)、第二蝕刻終止層710、第二低介電常數介電層712、第三蝕刻終止層714、非摻雜石英玻璃(USG)層716、第二二氧化矽層718及光阻層720或一些其他遮罩。銅金屬化722係設置於第一及第三蝕刻終止層706及714之間，並穿過第二蝕刻終止層710。在一特定的實施例中，第一、第二及第三蝕刻終止層706、710及714係由氮化矽所構成，同時低介電常數介電層708及712係由摻碳氧化矽材料所構成。
在傳統的雷射照射下(諸如基於奈秒或基於皮秒的雷射照射)，街道700的材料就光學吸收度和消融機制來說可具有相當不同的表現。舉例來說，介電層(諸如二氧化矽)在正常情況下對於所有商用的雷射波長係實質透明的。與之相比，金屬、有機物(如，低介電常數材料)及矽可非常容易地耦合光子，特別是在回應基於奈秒或基於皮秒的雷射照射之情形下。在一實施例中，然而，基於飛秒的雷射處理係用以藉由在消融低介電常數材料層和銅層之前消融二氧化矽層而圖案化二氧化矽層、低介電常數材料層及銅層。在一特定實施例中，使用約小於或等於400飛秒的脈衝於基於飛秒的雷射照射處理，以移除遮罩、街道及矽基板的一部分。在另一實施例中，使用約小於或等於500飛秒的脈衝。
依據本發明的實施例，合適的基於飛秒的雷射處理之特徵在於通常導致非線性相互作用於不同材料中之高峰值強度(照射)。在一個此種實施例中，飛秒雷射源具有在約10飛秒至500飛秒之範圍中的脈衝寬度，儘管較佳地在100飛 秒至400飛秒的範圍中。在一個實施例中，飛秒雷射源具有約在1570奈米至200奈米的範圍中之波長，儘管較佳地在540奈米至250奈米的範圍中。在一個實施例中，雷射及對應的光學系統提供在工作表面處，約在3微米至15微米的範圍中的焦點，儘管較佳地約在5微米至10微米的範圍中。
在工作表面的空間光束輪廓可為單一模式(高斯)或具有頂帽形狀之輪廓。在一實施例中，雷射源具有約在200kHz至10MHz之範圍中脈衝重複率，儘管較佳地約在500kHz至5MHz之範圍中。在一實施例中，雷射源傳送約在0.5μJ至100μJ之範圍中的脈衝能量於工作表面處，儘管較佳地約在1μJ至5μJ之範圍中。在一實施例中，雷射劃線處理以約在500mm/秒至5m/秒之範圍的速度沿著工件表面前進，儘管較佳地約在600mm/秒至2m/秒之範圍中。
劃線處理可僅以單程或多程進行，但在一實施例中，較佳地為1-2程。在一個實施例中，在工件中之劃線深度係約在5微米至50微米深之範圍中，較佳地約在10微米至20微米深之範圍中。雷射可以給定脈衝重複率之單一脈衝列或脈衝串列而施加。在實施例中，所產生的雷射束之切口寬度係約在2微米至15微米之範圍中，儘管在矽晶圓劃線/切割中，在裝置/矽介面處所測量者係較佳地約在6微米至10微米之範圍中。
雷射參數可以有益且有利的方式而選擇，諸如提供足夠高的雷射強度以達成無機介電質(如二氧化矽)的離子化並最小化在直接消融無機介電質之前，由底部層損害所造成 的脫層和裂痕。同樣地，參數可經選擇以提供用於具有精確控制消融寬度(如，切口寬度)之工業應用的重要處理產出。如上所述，基於飛秒的雷射，相較於基於皮秒及基於奈秒的雷射消融處理，非常地適合提供這些優點。然而，即使在基於飛秒之雷射消融的光譜中，特定的波長相較於其他波長可提供較佳的效能。舉例來說，在一個實施例中，具有波長接近(約，500-540nm)或在UV範圍(300-400nm)中之基於飛秒的雷射處理相較於具有波長接近或在IR範圍中之基於飛秒的雷射處理，提供較乾淨的消融處理。在一特定的此實施例中，適合半導體晶圓或基板劃線的基於飛秒的雷射處理係基於具有波長約小於或等於540奈米的雷射。在一特定的此實施例中，使用具有波長約小於或等於540奈米之脈衝約小於或等於400飛秒的雷射。然而，在一替代實施例中，使用雙雷射波長(如IR雷射及UV雷射的結合)。
參照第5圖及對應的第6F圖，在一些實施例中，晶塊的單分係在初始圖案化操作之後藉由蝕刻(如，電漿蝕刻)而完成。舉例來說，方法500在操作508包含通過在經圖案化之水溶性乾膜中的間隙而蝕刻半導體晶圓，此方式可能最終地完全地蝕刻穿過半導體晶圓。在由第6F圖所示之示例性的實施例中，電漿蝕刻係終止於切割帶體620上，產生由溝槽626所分隔之半導體晶圓或基板602的多個獨立部分。在一個實施例中，切割帶體620可包含(例如)基底材料622及釋放層624。
在包含電漿蝕刻的特定實施例中，於蝕刻處理期 間，半導體晶圓或基板602之材料的蝕刻率係大於25每分鐘微米。可使用超高密度的電漿源於晶塊單分處理的電漿蝕刻部分。適以執行此電漿蝕刻處理的處理腔室的例子為可由美國加州桑尼維爾(Sunnyvale)之應用材料公司所取得的Applied Centura® SilviaTM蝕刻系統。Applied Centura® SilviaTM蝕刻系統結合電容及感應RF耦合，此相較於僅可能以電容耦合之方式，甚至是藉由磁性強化所提供的改良方式而言，給予更多的離子密度及離子能量之獨立控制。此結合可由離子能量對離子密度有效解耦，以即便是以非常低的壓力達成相對高密度的電漿，且無需高的、潛在損害的DC偏壓位準。多RF源構造易導致異常寬的處理視窗。然而，(舉例來說，若產出非為最主要的重點時)至少在理論上，可使用可蝕刻矽之任何電漿蝕刻腔室。
在示例性的實施例中，使用深矽蝕刻以大於傳統矽蝕刻率(如，40μm，或更多)約40%之蝕刻率，蝕刻單晶矽基板或晶圓602，同時維持必要的精確輪廓控制及實質無扇形之側壁。在一特定的實施例中，使用矽穿孔種類的蝕刻處理。蝕刻處理係基於由反應氣體所產生之電漿，反應氣體大體為氟基氣體，諸如NF3、SF6、SiF4、C4F8、CHF3、XeF2或任何其他可以相對快的蝕刻率蝕刻矽之反應氣體。
在其他實施例中，雷射劃線處理單分晶塊，且可執行電漿蝕刻操作以移除因雷射劃線處理所導致受損的半導體材料。舉例來說，電漿蝕刻操作可由經劃線之溝槽的側壁移除半導體的一部分。依據實施例，經單分的晶塊需要夠高的 晶塊斷裂強度以確保可靠的晶塊取放及後續組件處理。已發現在雷射消融操作之後呈現的受損側壁可能無法接受地減少晶塊斷裂強度。然而，亦已發現在因飛秒雷射之矽基板中的受損層矽小於3μm厚，並發現可藉由執行電漿蝕刻操作，以從由溝槽626所暴露之側壁移除相當厚度的半導體，而達成較高的晶塊斷裂強度。
依據處理條件，預期有10μm/分的垂直蝕刻率及垂直蝕刻率之50至100%間的側向蝕刻速率。因此，取決於所欲之基板的底部切口及/或殘餘厚度，蝕刻時間大約為10至90秒。
在操作508的蝕刻之後，方法可包含如第6G圖中所示，移除水溶性乾膜612。移除水溶性乾膜612可包含加壓水噴射、水浴或其他水溶性膜移除方法。
因此，第5圖顯示包含經由乾式壓合技術施加水溶性膜的切割半導體晶圓或基板之方法。與現存包含應用於水溶性遮罩之旋塗技術的方法相較，第1圖之方法100和第5圖之方法500包含以乾式壓合處理施加弄濕的水溶性乾膜。如上所述之以乾式壓合處理施加水溶性乾膜可減少在遮罩中的空洞或氣泡，同時防止遮罩層非所欲的剝離，空洞或氣泡係發生於旋塗期間。
翻到第8圖，單一整合平台800可經構造以執行在第5圖之混合雷射消融-電漿蝕刻單分處理500中之許多或全部的操作。舉例來說，第8圖顯示依據本發明之實施例的與雷射劃線設備810耦合之叢集工具806的方塊圖，雷射劃線 設備810係用於雷射及電漿切割基板。參照第8圖，叢集工具806係耦合至具有複數個負載鎖定804之工廠介面802(factory interface,FI)。工廠介面802可為合適的大氣埠以在具有雷射劃線設備810之外側製造設備和叢集工具806間接合。工廠介面802可包含具有用以將基板(或基板的載體)從儲存單元(諸如前開式晶圓傳送盒)傳送至叢集工具806或雷射劃線設備810之任一者或兩者的手臂或葉片。
雷射劃線設備810亦耦接至FI 802。在一實施例中，雷射劃線設備810包含以300-540nm帶操作的飛秒雷射。飛秒雷射可經構造以執行第5圖之混合雷射及蝕刻單分處理500的雷射消融部分。在一個實施例中，可移動的站亦包含於雷射劃線設備810中，可移動的站經構造以相對於基於飛秒的雷射而移動晶圓或基板(或，晶圓或基板的載體)。在一特定實施例中，飛秒雷射亦為可移動的。
叢集工具806包含一或多個電漿蝕刻腔室808，一或多個電漿蝕刻腔室808經由機械傳送腔室而耦接至FI，機械傳送腔室內含有用於真空傳送基板之機械手臂。電漿蝕刻腔室808係適於執行混合雷射及蝕刻單分處理500的電漿蝕刻部分。在一個示例性的實施例中，電漿蝕刻腔室808進一步耦接至SF6氣源及C4F8和C4F6源的至少一者。在一個實施例中，電漿蝕刻腔室808係耦接至SF6氣源及C4F8、CF4及C4F6源之至少一者。在一特定的實施例中，一或多個電漿蝕刻腔室808為可由美國加州桑尼維爾之應用材料公司取得Applied Centura® SilviaTM蝕刻系統，儘管亦可商業地使用其 他合適的蝕刻系統。在一實施例中，超過一個蝕刻腔室808係包含於整合平台800之叢集工具806部分中，以達成單分或切割處理的高製造產出。
適於執行於此所述之功能的其他腔室或站可為叢集工具806的一部分，或與叢集工具806分離。舉例來說，所示的叢集工具806包含乾式壓合模組812及濕式站814。依據其他實施例，乾式壓合模組812及/或濕式站係與叢集工具806分離。乾式壓合模組812包含水分施加器，水分施加器經構造以弄濕水溶性乾膜的內部區域。舉例來說，乾式壓合模組可包含濕式傳送輪、濕式墊、噴霧器及/或其他水分施加器。乾式壓合模組可包含膜施加器，膜施加器經構造以施加膜之弄濕的內部區域至半導體晶圓的表面。膜施加器可包含加熱器及展開機構，加熱器經構造以加熱膜，展開機構經構造以展開經加熱的膜。
乾壓合模組812亦可經構造以在半導體晶圓或基板上形成底部填充層。因此，在一個此實施例中，切割工具成本可因以相同的工具施加晶圓等級的底部填充層及乾膜遮罩層兩者而減少。在包含晶圓等及底部填充層之應用的實施例中，使用分離工具以施加底部填充和水溶性遮罩。
濕式站814可經構造以溶化水溶性乾膜(如，在電漿蝕刻基板之後)。濕式站814可包含(例如)加壓噴霧噴嘴，以分配水或其他溶劑。儘管濕式站814係顯示整合於從及工具806中，其他實施例可包含與叢集工具806實體分離的濕式站。
在包含使用載帶而乾式壓合薄水溶性膜之一個實施例中，乾式壓合模組812包含帶體施加器，帶體施加器經構造以將黏性帶體黏著至薄乾膜。在一個此實施例中，乾式壓合模組812可進一步包含固化模組，(舉例來說，以UV輻射源或加熱器)以從薄乾膜釋放黏性帶體。槽及工具亦可包含控制器(未顯示於第8圖中)，以構成及/或控制模組，以執行於此所述的方法。控制器可包含(例如)第9圖之電腦系統900的元件。
第9圖顯示電腦系統900，於電腦系統900內具有一組指令，用以使得機械執行指令以執行於此所討論之遮罩形成或晶圓切割方法。示例性的電腦系統900包含處理器902、主記憶體904(如，唯讀記憶體(ROM)、快閃記憶體、動態隨機存取記憶體(DRAM)(諸如同步DRAM(SDRAM)或Rambus DRAM(RDRAM))等)、靜態記憶體906(如，快閃記憶體、靜態隨機存取記憶體(SRAM)等)及次要記憶體918(如，資料儲存裝置)，這些記憶體藉由匯流排930而彼此通信。
處理器902代表一或多個通用目的處理裝置，諸如微處理器、中央處理器或類似者。尤有甚者，處理器902可為複雜指令集計算(CISC)微處理器、精簡指令集計算(RISC)微處理器、超長指令字集(VLIW)微處理器等。處理器902亦可為一或多個專用目的處理裝置，諸如專用積體電路(ASIC)、現場可程式化閘集陣列(FPGA)、數位信號處理器(DSP)、網路處理器或類似者。處理器902經構造以實施用於執行於此所討論之操作及步驟的處理邏輯926。
計算機系統900可進一步包含網路介面裝置908。電腦系統900亦可包含視訊顯示器單元910(如液晶顯示器(LCD)或陰極射線管(CRT))、字母數字輸入裝置912(如，鍵盤)、游標控制裝置914(如，滑鼠)及訊號產生裝置916(如，揚聲器)。
次要記憶體918可包含機械可存取儲存媒體(或更具體地為電腦可讀取儲存媒體)931，在機械可存取儲存媒體931上儲存有一或多組指令(如，軟體922)，一或多組指令利用於此所述之方法或功能。軟體922亦可在由電腦系統900執行軟體922的期間，常駐於(完全地或至少部份地)主記憶體904內及/或處理器902內，主記憶體904及處理器902亦構成機械可讀取儲存媒體。軟體922可進一步經由網路介面裝置908而被傳送或接收於網路920上。
儘管機械可存取儲存媒體931在示例性實施例中係以單一媒體而顯示，用詞「機械可讀取儲存媒體」應被視為包含儲存一或多組指令之單一媒體或複數媒體(如，集中式或分散式資料庫及/或關聯的快取及伺服器)。用詞「機械可讀取儲存媒體」應被視為包含可儲存或解碼一組指令(該組指令係用以由機械所執行)並使得機械執行本發明之方法的一或多者之任一者的任何媒體。用詞「機械可讀取儲存媒體」應對應地被視為包含(但不限於)固態記憶體和光學及磁性媒體，及其他非臨時性的機械可讀取儲存媒體。
應理解以上的實施方式係意欲作為示例性的，且非為限制性的。舉例來說，儘管在圖式中的流程圖顯示由本發 明之某些實施例所執行的特定順序的操作，應理解此順序並非必要的(如，替代的實施例可以不同的順序、結合某些操作、重疊某些操作等之方式而執行這些操作)。此外，一旦在閱讀及理解上述的實施方式之後，許多其他的實施例對於熟悉該技術領域者而言係顯而易見的。儘管本發明係參照特定的示例性實施例而說明，應承認本發明不限於所述的實施例，而可在所附隨的申請專利範圍的精神和範圍內，藉由修改和替代而實施。本發明的範圍因此應參照所附隨的申請專利範圍及這些申請專利範圍所賦予的等效元件之全部範圍而決定。
100‧‧‧方法
102‧‧‧操作
104‧‧‧操作
106‧‧‧操作

Claims (20)

  1. 一種在一半導體晶圓上形成一膜之方法，該方法包含以下步驟： 弄濕一乾膜的一內部區域；將該乾膜的弄濕的該內部區域定位在該半導體晶圓的一表面上；及將該膜的弄濕的該內部區域附加至該半導體晶圓的該表面。
  2. 如請求項1所述之方法，其中： 其中附加該膜的弄濕的該內部區域之步驟包含以下步驟：將弄濕的該內部區域附加至黏性帶體，該黏性帶體係曝露於該半導體晶圓和支撐該半導體晶圓的一框架之間。
  3. 如請求項2所述之方法，其中： 其中附加該膜的弄濕的該內部區域之步驟包含以下步驟：將弄濕的該內部區域附加至該框架的至少一內部部分。
  4. 如請求項1所述之方法，進一步包含以下步驟：將該膜的一乾外部區域附加至支撐該半導體晶圓的一框架。
  5. 如請求項1所述之方法，其中弄濕該膜的該內部區域之步驟包括以下步驟：使用一濕式傳送輪傳送該膜至一壓合腔室。
  6. 如請求項5所述之方法，其中該濕式傳送輪具有一濕潤表面，該濕潤表面具有一寬度，該寬度大於或等於該半導體晶圓的一直徑，且小於或等於該框架的一外徑。
  7. 如請求項6所述之方法，其中該濕式傳送輪之該濕潤表面的該寬度係大於或等於該框架的一內徑。
  8. 如請求項1所述之方法，其中弄濕該乾膜的該內部區域之步驟包括以下步驟：以一濕式墊按壓該水溶性乾膜。
  9. 如請求項8所述之方法，其中該濕式墊具有一寬度，該寬度大於或等於該半導體晶圓的一直徑，並小於或等於該框架的一外徑。
  10. 如請求項9所述之方法，其中該濕式墊之該寬度係大於或等於該框架的一內徑。
  11. 如請求項1所述之方法，其中弄濕該乾膜的該內部區域之步驟包括以下步驟：從一噴霧器以水噴灑該內部區域。
  12. 如請求項11所述之方法，其中該噴霧器之該長度係大於或等於該半導體晶圓的一直徑，並小於或等於該框架的一外徑。
  13. 如請求項12所述之方法，其中該噴霧器之該長度係大於或等於該框架的一內徑。
  14. 一種切割一半導體晶圓之方法，該半導體晶圓包括複數個積體電路(ICs)，該方法包括以下步驟： 弄濕一乾膜的一內部區域；將該膜的弄濕之該內部區域施加於該半導體晶圓的一表面上；圖案化該乾膜、在該等積體電路之間曝露該半導體晶圓的多個區域；通過在經圖案化之該乾膜中的多個間隙而蝕刻該半導體晶圓。
  15. 如請求項14所述之方法，其中將該膜的弄濕之該內部區域施加於該半導體晶圓的該表面上之步驟包括以下步驟： 展開該乾膜；及將展開的該乾膜附加至該半導體晶圓之該表面。
  16. 如請求項14所述之方法，進一步包括以下步驟： 在該半導體晶圓上形成一底部填充層，該底部填充層部分地覆蓋設置於該半導體晶圓上的塊或墊；其中將該膜的弄濕之該內部區域施加於該半導體晶圓的該表面上之步驟包括以下步驟：以該乾膜覆蓋該等塊或墊。
  17. 如請求項14所述之方法，其中圖案化該水溶性乾膜之步驟包括以下步驟：以一雷射直接寫劃該水溶性乾膜。
  18. 如請求項14所述之方法，其中通過在經圖案化之該水溶性乾膜中的該等間隙而蝕刻該半導體晶圓之步驟包含以下步驟：通過在經圖案化之該水溶性乾膜中的該等間隙而電漿蝕刻該半導體晶圓。
  19. 一種用於切割一半導體晶圓之系統，該半導體晶圓包括複數個積體電路(ICs)，該系統包括： 一乾式壓合模組，包含：一水分施加器，配置成弄濕一乾膜的一內部區域；及一膜施加器，配置成將該膜的弄濕之該內部區域施加至該半導體晶圓的一表面；一雷射劃線模組，配置成以一雷射劃線處理而圖案化該乾膜，以形成一溝槽，該溝槽在該等積體電路之間曝露該基板的區域；及一電漿蝕刻模組，物理地耦接至該雷射劃線模組，且配置成蝕刻該基板，以使該溝槽穿通該基板。
  20. 如請求項19所述之系統，進一步包含： 一濕式模組，配置成以一水浴或噴灑移除該乾膜。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8932939B1 (en) * 2014-04-14 2015-01-13 Applied Materials, Inc. Water soluble mask formation by dry film lamination
GB2529620A (en) * 2014-08-18 2016-03-02 Flexenable Ltd Patterning layer stacks for electronic devices
US9449877B2 (en) * 2014-09-17 2016-09-20 Asm Technology Singapore Pte Ltd Method of protecting a mounting tape during laser singulation of a wafer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4983248A (en) * 1987-12-16 1991-01-08 Somar Corporation Thin-film coating method and apparatus therefor
US5112428A (en) * 1988-12-09 1992-05-12 Morton International, Inc. Wet lamination process and apparatus
US20070252887A1 (en) * 2004-06-16 2007-11-01 Oji Paper Co., Ltd. Printing Method for a Thermal Transfer Receiving Sheet Technical Field
US20110266656A1 (en) * 2010-04-30 2011-11-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Protective Coating Material Over Semiconductor Wafer to Reduce Lamination Tape Residue

Family Cites Families (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
US4339528A (en) 1981-05-19 1982-07-13 Rca Corporation Etching method using a hardened PVA stencil
US4684437A (en) 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
JPH0416085A (ja) 1990-05-10 1992-01-21 Tokyo Gas Co Ltd 画像記録再生装置
KR100215338B1 (ko) 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
US5691794A (en) 1993-02-01 1997-11-25 Canon Kabushiki Kaisha Liquid crystal display device
US5372670A (en) 1994-02-02 1994-12-13 International Business Machines Corporation System for wet application of a dry film to a panel
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH09216085A (ja) 1996-02-07 1997-08-19 Canon Inc 基板の切断方法及び切断装置
EP1357584A3 (en) 1996-08-01 2005-01-12 Surface Technology Systems Plc Method of surface treatment of semiconductor substrates
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
JP2001044144A (ja) 1999-08-03 2001-02-16 Tokyo Seimitsu Co Ltd 半導体チップの製造プロセス
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6300593B1 (en) 1999-12-07 2001-10-09 First Solar, Llc Apparatus and method for laser scribing a coated substrate
KR100850262B1 (ko) 2000-01-10 2008-08-04 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 초단 펄스 폭을 가진 레이저 펄스의 버스트로 메모리링크를 처리하기 위한 레이저 시스템 및 방법
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
TW504425B (en) 2000-03-30 2002-10-01 Electro Scient Ind Inc Laser system and method for single pass micromachining of multilayer workpieces
GB2386184B (en) 2000-07-12 2004-05-26 Electro Scient Ind Inc UV laser system and method for single pulse severing of IC fuses
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
KR20040086725A (ko) 2002-02-25 2004-10-12 가부시기가이샤 디스코 반도체 웨이퍼의 분할 방법
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
KR101037142B1 (ko) 2002-04-19 2011-05-26 일렉트로 사이언티픽 인더스트리즈, 아이엔씨 펄스 레이저를 이용한 기판의 프로그램 제어 다이싱
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US20040157457A1 (en) 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7804043B2 (en) 2004-06-15 2010-09-28 Laserfacturing Inc. Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
US20060088984A1 (en) 2004-10-21 2006-04-27 Intel Corporation Laser ablation method
US20060086898A1 (en) 2004-10-26 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus of making highly repetitive micro-pattern using laser writer
US20060146910A1 (en) 2004-11-23 2006-07-06 Manoochehr Koochesfahani Method and apparatus for simultaneous velocity and temperature measurements in fluid flow
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
US7361990B2 (en) 2005-03-17 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
GB0620955D0 (en) 2006-10-20 2006-11-29 Speakman Stuart P Methods and apparatus for the manufacture of microstructures
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7926410B2 (en) 2007-05-01 2011-04-19 J.R. Automation Technologies, L.L.C. Hydraulic circuit for synchronized horizontal extension of cylinders
JP5205012B2 (ja) 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
JP4858395B2 (ja) 2007-10-12 2012-01-18 パナソニック株式会社 プラズマ処理装置
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
JP2009260272A (ja) 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
TW201006600A (en) 2008-04-10 2010-02-16 Applied Materials Inc Laser-scribing platform and hybrid writing strategy
US20100013036A1 (en) 2008-07-16 2010-01-21 Carey James E Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8703581B2 (en) 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
US8598016B2 (en) * 2011-06-15 2013-12-03 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
US8507363B2 (en) 2011-06-15 2013-08-13 Applied Materials, Inc. Laser and plasma etch wafer dicing using water-soluble die attach film
US8557682B2 (en) * 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch
US9048309B2 (en) 2012-07-10 2015-06-02 Applied Materials, Inc. Uniform masking for wafer dicing using laser and plasma etch
US8980726B2 (en) * 2013-01-25 2015-03-17 Applied Materials, Inc. Substrate dicing by laser ablation and plasma etch damage removal for ultra-thin wafers
US9236305B2 (en) * 2013-01-25 2016-01-12 Applied Materials, Inc. Wafer dicing with etch chamber shield ring for film frame wafer applications
US8932939B1 (en) * 2014-04-14 2015-01-13 Applied Materials, Inc. Water soluble mask formation by dry film lamination

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4983248A (en) * 1987-12-16 1991-01-08 Somar Corporation Thin-film coating method and apparatus therefor
US5112428A (en) * 1988-12-09 1992-05-12 Morton International, Inc. Wet lamination process and apparatus
US20070252887A1 (en) * 2004-06-16 2007-11-01 Oji Paper Co., Ltd. Printing Method for a Thermal Transfer Receiving Sheet Technical Field
US20110266656A1 (en) * 2010-04-30 2011-11-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Protective Coating Material Over Semiconductor Wafer to Reduce Lamination Tape Residue

Also Published As

Publication number Publication date
TWI658496B (zh) 2019-05-01
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