TWI665769B - 扇出型感測器封裝 - Google Patents

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金碩煥
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Abstract

一種扇出型感測器封裝包括：核心構件，包括包含多層的配線層且具有貫穿孔；用於感測器的積體電路（IC），配置於貫穿孔中；包封體，包封核心構件及用於感測器的積體電路的至少部分；以及連接構件，配置於核心構件及用於感測器的積體電路上，且包括多個線路層，其中所述線路層包括對電容的變化進行偵測的感測圖案。

Description

扇出型感測器封裝
本揭露是有關於一種感測器封裝，且更具體而言是有關於一種具有指紋辨識功能的扇出型感測器封裝。
在電容式指紋感測器模組中一般使用具有多層結構的印刷電路板（printed circuit board，PCB）。大體而言，印刷電路板的經指紋觸摸的上部線路層具有感測圖案，且印刷電路板的與上部線路層相對的下部線路層具有電路圖案，其上面安裝有積體電路（integrated circuit，IC）、被動組件、焊球等。在此種電容式指紋感測器模組中，積體電路及被動組件藉由表面安裝技術（surface mounting technology，SMT）安裝於印刷電路板的下表面上的其中安裝有焊球的區中。
同時，具有上述結構的電容式指紋感測器模組使用焊球連接至電子裝置的主板，且因此需要確保安裝後的焊球的足夠的高度（亦即，焊球的高度較積體電路及被動組件的高度高）。
本揭露的態樣可提供一種具有優異的指紋辨識功能、高積體度及優異的剛性的超小型且超薄扇出型感測器封裝。
根據本揭露的態樣，可提供一種扇出型感測器封裝，其中具有貫穿孔且包括多個配線層的核心構件被引入其中配置有用於感測器的積體電路（IC）的區，所述用於感測器的積體電路配置於核心構件的貫穿孔中，核心構件及用於感測器的積體電路被包封，且包括能夠實施高靈敏度指紋辨識功能的線路層的連接構件直接形成於核心構件及用於感測器的積體電路上。在此種情形中，被動組件可與用於感測器的積體電路一起配置於貫穿孔中，且所述多個配線層可具有不同的厚度。
根據本揭露的態樣，一種扇出型感測器封裝可包括：核心構件，包括包含多層的配線層且具有貫穿孔；用於感測器的積體電路（IC），配置於所述貫穿孔中，且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；被動組件，與所述用於感測器的積體電路並排地配置於所述貫穿孔中且具有外部電極；包封體，覆蓋所述核心構件、所述用於感測器的積體電路的所述非主動面及所述被動組件的至少部分，且填充所述貫穿孔的至少部分；以及連接構件，配置於所述核心構件、所述用於感測器的積體電路的所述主動面及所述被動組件上，且包括包含多層的線路層，其中所述線路層電性連接至所述配線層、所述連接墊及所述外部電極，且所述線路層包括對電容的變化進行偵測的感測圖案。
根據本揭露的另一態樣，一種扇出型感測器封裝可包括：核心構件，具有貫穿孔且包括絕緣層、第一配線層、第二配線層及通孔，所述第一配線層配置於所述絕緣層的上表面上，所述第二配線層配置於所述絕緣層的下表面上，所述通孔貫穿所述絕緣層且將所述第一配線層與所述第二配線層彼此電性連接；用於感測器的積體電路，配置於所述貫穿孔中；包封體，覆蓋所述核心構件及所述用於感測器的積體電路的下表面的至少部分，且填充所述貫穿孔的至少部分；以及連接構件，配置於所述核心構件及所述用於感測器的積體電路的上表面上，且包括包含多層的線路層，其中所述第二配線層的厚度大於所述第一配線層的厚度。
以下，將參照附圖闡述本揭露中的各例示性實施例。在附圖中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接（disconnection）。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。 電子裝置
圖1為繪示電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））或快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器或微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）或應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器或多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）或數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為繪示電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。 半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可被封裝且以封裝狀態在電子裝置等中使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝接墊的尺寸及主板的組件安裝接墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
端視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
以下將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。 扇入型 半導體封裝
圖3A及圖3B是繪示扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4為繪示扇入型半導體封裝的封裝製程的示意性剖視圖。
參照圖3及圖4，半導體晶片2220可為例如處於裸露狀態下的積體電路（IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）或砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，例如氧化物膜或氮化物膜等，形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著地小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂之絕緣材料在半導體晶片2220上形成絕緣層2241，形成開通連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造。詳言之，已開發出諸多安裝於智慧型電話中的元件而得以實現快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為繪示其中扇入型半導體封裝安裝於球柵陣列（BGA）基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
圖6為繪示其中扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由球柵陣列基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可利用模製材料2290等來覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入於單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在其中扇入型半導體封裝2200嵌入於球柵陣列基板2302中的狀態下藉由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上且接著藉由封裝製程安裝於電子裝置的主板上，或者可在其中扇入型半導體封裝嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝及使用。 扇出型 半導體封裝
圖7為繪示扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未繪示）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及節距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置的一種形式。因此，即使在半導體的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為繪示其中扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實施成其厚度小於使用球柵陣列基板的扇入型半導體封裝的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板（PCB）的一般疊層封裝（POP）類型更緊湊的形式，且可解決因翹曲（warpage）現象出現產生的問題。
同時，所述扇出型半導體封裝指代用於如上所述將半導體晶片安裝於電子裝置等的主板上且保護所述半導體晶片不受外部影響的封裝技術，且所述扇出型半導體封裝是與例如球柵陣列基板等印刷電路板（PCB）的概念不同的概念，所述印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且所述印刷電路板中嵌入有扇入型半導體封裝。
以下將參照圖式闡述一種具有優異的指紋辨識功能、高積體度及優異的剛性的超小型且超薄扇出型感測器封裝。
圖9為繪示扇出型半導體封裝的實例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝的線I-I'截取的示意性平面圖。
圖11為繪示圖9的扇出型半導體封裝的M1及M2的實例的視圖。
圖12為繪示圖9的扇出型半導體封裝的M1及M2的另一實例的視圖。
圖13為繪示圖9的扇出型半導體封裝的核心構件的絕緣層的實例的剖視圖。
圖14為繪示圖9的扇出型半導體封裝的核心構件的絕緣層的另一實例的剖視圖。
參照圖9至圖14，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括：核心構件110，具有貫穿孔110H；用於感測器的積體電路（IC）120，配置於貫穿孔110H中，且具有上面配置有連接墊122的主動面以及與所述主動面相對的非主動面；被動組件190，與用於感測器的積體電路120並排地配置於貫穿孔110H中且具有外部電極190P；包封體130，覆蓋核心構件110、用於感測器的積體電路120的非主動面及被動組件190的至少部分，且填充貫穿孔110H的至少部分；以及連接構件140，配置於核心構件110、用於感測器的積體電路120的主動面及被動組件190上。核心構件110可包括多個配線層112a及112b。連接構件140可包括電性連接至所述多個配線層112a及112b、連接墊122以及外部電極190P的多個線路層142。連接構件140的所述多個線路層142中配置於連接構件140的上側處的線路層M1及M2可包括感測圖案（接收（Rx）圖案及傳送（Tx）圖案），所述感測圖案藉由指紋的谷及脊的圖案來精確地偵測電容的變化以辨識指紋。
根據相關技術的電容式感測器模組的結構一般為基於覆銅層壓板（copper clad laminate，CCL）的多層有核型一般球柵陣列（BGA）基板結構。舉例而言，用於感測器的積體電路及被動組件使用低熔點金屬或焊球等表面安裝於球柵陣列（BGA）基板的下表面上，其上形成有具有指紋辨識感測器功能的圖案，用於感測器的積體電路與被動組件形成於相同的水平高度上，且球柵陣列基板然後安裝於電子裝置的主板上。在此種基板結構中，難以在傳送層及接收層上形成精密的配線，且難以使傳送層及接收層為超薄的，這在改善感測器的傳送靈敏度及接收靈敏度方面非常重要，且在技術上難以確保被指紋觸摸的最外層的完美的平坦度。另外，為了改善包括傳送層及接收層的觸摸感測的效率，需要使用鐵電絕緣材料，但難以使用除現有基板材料以外的材料。另外，由於用於感測器的積體電路及被動組件安裝於基板的下端部分上，因此用於感測器的積體電路的厚度及被動組件的厚度受到限制，且焊球的高度需要為大的。此外，近來，客戶對指紋辨識感測器的整個厚度自超薄類型容易變至厚板類型的需要增加了。
在根據例示性實施例的扇出型半導體封裝100A中，連接構件140的包括感測圖案Tx及Rx的線路層142可藉由半導體方法來製造，以使得能夠達成超精密圖案及絕緣層的薄度，從而改善感測器的傳送靈敏度及接收靈敏度。另外，用於感測器的積體電路120的厚度可藉由控制核心構件110的厚度而端視所期望的規格來容易地改變，且因此可易於控制扇出型半導體封裝100A的整個厚度。另外，用於感測器的積體電路120可配置於核心構件110的貫穿孔110H中，以使得用於將扇出型半導體封裝連接至電子裝置的主板的例如焊球等電性連接結構170的高度可減小。另外，可在核心構件110中形成配線層112a及112b，以進一步改善扇出型半導體封裝100A的厚度及效能。另外，由於被動組件190與用於感測器的積體電路120並排地配置於貫穿孔110H中，因此尺寸的積體度可增大，且電性連接距離可縮短以顯著減少雜訊。
同時，感測圖案Tx及Rx可包括形成於不同層M1及M2上的接收（重設電晶體）圖案及傳送（傳輸電晶體）圖案。在此種情形中，傳送圖案及接收圖案可相對於投影表面被配置成網格形式，如圖11所示。另外，當利用精密電路技術來形成圖案時，接收圖案可被形成為使得接收圖案的線寬度Wr為窄的，且接收圖案之間的間隔Sr為寬的，而傳送圖案可被形成為使得傳送圖案的線寬度Wt為寬的且傳送圖案之間的間隔St為窄的。因此，傳送圖案可易於將藉由寬的區而被辨識的訊號傳輸至接收圖案，且所傳輸的訊號可藉由通孔被傳輸至其他層M3及M4。
作為另一選擇，感測圖案Tx及Rx可包括形成於同一層M1上的傳送圖案及接收圖案，如圖12所示。在此種情形中，與所述圖式不同，一層M2可被省略。亦即，感測圖案Tx及Rx可利用精密間隔技術形成於同一層M1上。在此種情形中，傳送圖案與接收圖案可被交替地配置成菱形形式（diamond form），同時傳送圖案與接收圖案之間具有預定間隔g以顯著增大感測靈敏度。傳送圖案的各個接墊可藉由通孔在層M1下方的層M3上再次彼此連接以提高感測靈敏度。接收圖案的接墊可藉由精密電路在最外層M1上彼此連接。傳送圖案與接收圖案可被交替地配置成菱形形式，同時傳送圖案與接收圖案之間具有預定間隔g。傳送圖案及接收圖案的特定形式不受特別限制。舉例而言，與所述圖式不同，各個圖案的隅角可具有圓形形狀。
同時，可在連接構件140上進一步配置鈍化層150。在此種情形中，鈍化層150的介電常數可大於構成連接構件140的絕緣層141中的每一者的介電常數。亦即，可使用具有高介電常數的絕緣材料，即鐵電絕緣材料，在其上配置有感測圖案Tx及Rx的鈍化層150中。在此種情形中，可更有效地顯著地增大感測靈敏度。另外，連接構件140的線路層142中的至少一個線路層M3可包括電磁波屏蔽圖案。電磁波屏蔽圖案可具有例如平面形狀。電磁波屏蔽圖案可屏蔽自用於感測器的積體電路120或線路層142中具有佈線圖案的層M4等產生的電磁波。電磁波屏蔽圖案亦可端視配置形式而屏蔽自其他組件產生的電磁波。
同時，對包封體130進行控制以覆蓋用於感測器的積體電路120的非主動面，對構成核心構件110的配線層112a及112b的厚度tA1及tA2進行控制，或對構成核心構件110的絕緣層111的材料111as及111bs進行控制，以使得即使扇出型半導體封裝100A具有超小型尺寸且超薄厚度，亦可解決扇出型半導體封裝100A的翹曲問題。
詳言之，第一配線層112a可配置於絕緣層111的上表面上且接觸連接構件140。第二配線層112b可配置於絕緣層111的下表面上，且第二配線層112b的至少部分可被形成於包封體130中的開口131暴露出。在此種情形中，第二配線層112b的厚度tA2可大於第一配線層112a的厚度tA1。由於配置於用於感測器的積體電路120上方的連接構件140的熱膨脹係數（coefficient of thermal expansion，CTE）值一般大於配置於用於感測器的積體電路120下方的包封體130的熱膨脹係數值，因此扇出型半導體封裝100A的翹曲可隨著周圍環境溫度的變化而出現，且包封體130越薄，扇出型半導體封裝100A的翹曲越大。由於為了減小扇出型半導體封裝100A的整個厚度而減小包封體130的厚度是有利的，因此需要藉由另一種方法來控制扇出型半導體封裝100A的翹曲。在此種情形中，當鄰近包封體130的第二配線層112b的厚度tA2被製作成大於鄰近連接構件140的第一配線層112a的厚度tA1時，上述熱膨脹係數之間的差可在一定程度上得到修正，且因此扇出型半導體封裝100A的翹曲可得到控制。
另外，絕緣層111的材料可為預浸體111as，預浸體111as包括第一樹脂層111a1，包含熱塑性樹脂或熱固性樹脂；第二樹脂層111a2，包含與第一樹脂層111a1的材料相同的材料；以及加強材料111ac，例如玻璃纖維（或玻璃布或玻璃纖維布）等，配置於第一樹脂層111a1與第二樹脂層111a2之間，如圖13所示。在此種情形中，鄰近包封體130配置的第二樹脂層111a2的厚度ta2被製作成大於鄰近連接構件140配置的第一樹脂層111a1的厚度ta1，因而使得上述熱膨脹係數之間的差可在一定程度上得到修正，且因此扇出型半導體封裝100A的翹曲可得到控制。同時，第一樹脂層111a1及第二樹脂層111a2可包含例如二氧化矽等無機填料，且亦可藉由控制無機填料的量來控制熱膨脹係數。
作為另一選擇，絕緣層111的材料可為預浸體111bs，預浸體111bs包括第一樹脂層111b1，包含熱塑性樹脂或熱固性樹脂；第二樹脂層111b2，包含物理性質與第一樹脂層111b1的材料的物理性質不同的材料；以及加強材料111bc，例如玻璃纖維（或玻璃布或玻璃纖維布）等，配置於第一樹脂層111b1與第二樹脂層111b2之間，如圖14所示。在此種情形中，當使用熱膨脹係數及彈性模數相對高的材料作為鄰近包封體130配置的第二樹脂層111b2的材料，且使用熱膨脹係數及彈性模數相對低的材料作為鄰近連接構件140配置的第一樹脂層111b1的材料時，上述熱膨脹係數之間的差可在一定程度上得到修正，且因此扇出型半導體封裝100A的翹曲可得到控制。第一樹脂層111b1及第二樹脂層111b2的厚度tb1及tb2可彼此相同或彼此不同。同時，第一樹脂層111b1及第二樹脂層111b2可包含例如二氧化矽等無機填料，且亦可藉由控制無機填料的量來控制熱膨脹係數。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
核心構件110可維持扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。用於感測器的積體電路120及被動組件190可藉由連接構件140、電性連接結構170等、利用核心構件110電性連接至電子裝置的主板。核心構件110可包括所述多個配線層112a及112b以有效地對用於感測器的積體電路120的連接墊122進行重佈線，且可提供寬的配線設計區以抑制線路層形成於其他區中。用於感測器的積體電路120與被動組件190可彼此並排地配置於貫穿孔110H中，以與核心構件110間隔開預定距離。用於感測器的積體電路120及被動組件190的側表面可被核心構件110環繞。被動組件190可配置於配置有用於感測器的積體電路120的貫穿孔110H中，但若有必要亦可配置於單獨形成的貫穿孔中。
絕緣層111的材料可為一般絕緣材料。舉例而言，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或包含例如二氧化矽、氧化鋁等無機填料的樹脂，更具體而言味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）或感光成像介電（PID）樹脂等。作為另一選擇，亦可使用其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（或玻璃布，或玻璃纖維布）等加強材料中的材料，例如預浸體等。
同時，絕緣層111的材料可為預浸體111as，如上所述，預浸體111as包括第一樹脂層111a1，包含熱塑性樹脂或熱固性樹脂；第二樹脂層111a2，包含與第一樹脂層111a1的材料相同的材料；以及加強材料111ac，例如玻璃纖維（或玻璃布或玻璃纖維布）等，配置於第一樹脂層111a1與第二樹脂層111a2之間。在此種情形中，鄰近包封體130配置的第二樹脂層111a2的厚度ta2被製作成大於鄰近連接構件140配置的第一樹脂層111a1的厚度ta1，因而使得上述熱膨脹係數之間的差可在一定程度上得到修正，且因此扇出型半導體封裝100A的翹曲可得到控制。第一樹脂層111a1及第二樹脂層111a2可包含例如二氧化矽等無機填料，且亦可藉由控制無機填料的量來控制熱膨脹係數。
作為另一選擇，絕緣層111的材料可為預浸體111bs，如上所述，預浸體111bs包括第一樹脂層111b1，包含熱塑性樹脂或熱固性樹脂；第二樹脂層111b2，包含物理性質與第一樹脂層111b1的材料的物理性質不同的材料；以及加強材料111bc，例如玻璃纖維（或玻璃布或玻璃纖維布）等，配置於第一樹脂層111b1與第二樹脂層111b2之間。在此種情形中，當使用熱膨脹係數及彈性模數相對高的材料作為鄰近包封體130配置的第二樹脂層111b2的材料，且使用熱膨脹係數及彈性模數相對低的材料作為鄰近連接構件140配置的第一樹脂層111b1的材料時，上述熱膨脹係數之間的差可在一定程度上得到修正，且因此扇出型半導體封裝100A的翹曲可得到控制。第一樹脂層111b1及第二樹脂層111b2的厚度tb1及tb2可彼此相同或彼此不同。第一樹脂層111b1及第二樹脂層111b2可包含例如二氧化矽等無機填料，且亦可藉由控制無機填料的量來控制熱膨脹係數。
配線層112a及112b可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a及112b可端視對應層的設計而執行各種功能。舉例而言，配線層112a及112b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a及112b可包括用於通孔的接墊圖案、用於電性連接結構的接墊圖案等。
同時，第一配線層112a可配置於絕緣層111的上表面上且接觸連接構件140。第二配線層112b可配置於絕緣層111的下表面上，且第二配線層112b的至少部分可被形成於包封體130中的開口131暴露出。在此種情形中，第二配線層112b的厚度tA2可大於第一配線層112a的厚度tA1。亦即，由於為了減小扇出型半導體封裝100A的整個厚度而減小包封體130的厚度是有利的，因此需要藉由另一種方法來控制扇出型半導體封裝100A的翹曲。在此種情形中，當鄰近包封體130的第二配線層112b的厚度tA2被製作成大於鄰近連接構件140的第一配線層112a的厚度tA1時，上述熱膨脹係數之間的差可在一定程度上得到修正，且因此扇出型半導體封裝100A的翹曲可得到控制。
配線層112a及112b中的每一者的厚度可大於線路層142中的每一者的厚度。核心構件110的厚度可等於或大於用於感測器的積體電路120的厚度，且核心構件110可藉由基板製程來製造，並且配線層112a及112b亦可被形成為具有較大的尺寸。另一方面，連接構件140的線路層142可藉由半導體製程來製造以達成薄度，且因此可被形成為具有相對較小的尺寸。
通孔113中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔113中的每一者可利用導電材料完全填充，或者導電材料可沿通孔孔洞中的每一者的壁形成。通孔113中的每一者可具有沙漏形狀，但並非僅限於此。第一配線層112a與第二配線層112b可藉由通孔113彼此電性連接，且扇出型半導體封裝100A的上部分與下部分可藉由通孔113彼此電性連接。
用於感測器的積體電路120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路（IC）。用於感測器的積體電路可為例如能夠執行指紋辨識感測器處理的應用專用積體電路（ASIC），但並非僅限於此。用於感測器的積體電路120可以主動晶圓為基礎而形成。在此種情形中，用於感測器的積體電路120的本體121的基材(base material)可為矽(Si)、鍺(Ge)或砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將用於感測器的積體電路120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁(Al)等導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜或氮化物膜等或氧化物層與氮化物層所構成的雙層。藉由鈍化層123，連接墊122的下表面相對於包封體130的下表面可具有台階。因此，可在一定程度上防止包封體130滲透入連接墊122的下表面的現象。亦可在其他需要的位置中進一步配置絕緣層(未繪示)等。用於感測器的積體電路120的連接墊122可物理性接觸連接構件140的通孔143。亦即，連接構件140可直接形成於用於感測器的積體電路120上。
被動組件190可為例如電容器、電感器或珠粒等任何已知的被動組件。被動組件190的數目不受特別限制，而是可多於圖式中所示的數目或可少於圖式中所示的數目，且被動組件190可彼此相同或彼此不同。被動組件190可包括外部電極190P，且外部電極190P中的每一者可由銅(Cu)、鋁(Al)及/或銀(Ag)形成。亦即，被動組件190不藉由表面安裝技術表面安裝於連接構件140上，而是連接構件140可直接形成於被動組件190上。在此種情形中，連接構件140的通孔143可物理性接觸外部電極190P。因此，與表面安裝型被動組件不同，外部電極190P中的每一者可由例如銅（Cu）、鋁（Al）及/或銀（Ag）等一般金屬而非錫（Sn）等形成。
包封體130可保護用於感測器的積體電路120、被動組件190等。包封體130的包封形式不受特別限制，但可為包封體130環繞用於感測器的積體電路120及被動組件190的至少部分的形式。舉例而言，包封體130可覆蓋核心構件110、用於感測器的積體電路120的非主動面及被動組件190的至少部分，且填充貫穿孔110H的至少部分。另外，包封體130亦可填充用於感測器的積體電路120的鈍化層123與連接構件140之間的空間的至少一部分。包封體130的特定材料不受特別限制。舉例而言，可使用絕緣材料作為包封體130的特定材料。在此種情形中，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將例如無機填料等加強材料浸入熱固性樹脂及熱塑性樹脂中的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪或感光成像介電樹脂等。另外，亦可使用任何已知的模製材料，例如環氧模製化合物（Epoxy Molding Compound，EMC）等。作為另一選擇，亦可使用其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂作為絕緣材料。作為另一選擇，亦可使用感光成像包封體（photoimagable encapsulant，PIE）作為絕緣材料。
連接構件140可對用於感測器的積體電路120的連接墊122進行重佈線，且可包括能夠實施高靈敏度指紋辨識功能的線路層142。數十至數百個具有各種功能的連接墊122可藉由連接構件140進行重佈線，且可端視功能而藉由電性連接結構170物理性連接或電性連接至外部。另外，可實施將實施高靈敏度指紋辨識功能的指紋辨識功能。連接構件140可包括絕緣層141、配置在絕緣層141上的線路層142以及貫穿絕緣層141且連接至線路層142的通孔143。
舉例而言，可使用絕緣材料作為絕緣層141中的每一者的材料。在此種情形中，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將例如無機填料等加強材料浸入熱固性樹脂及熱塑性樹脂中的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪或感光成像介電樹脂等。使用例如感光成像介電樹脂等感光性絕緣材料作為絕緣層的材料可有利於形成精密的圖案。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，若有必要則亦可為彼此不同。當絕緣層141為多層時，絕緣層141可端視製程而彼此整合於一起，進而使得各絕緣層之間的邊界亦可為不明顯。
線路層142可包括能夠執行指紋辨識功能的層M1及M2、能夠執行屏蔽功能的層M3及能夠執行重佈線功能的層M4。線路層142中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。線路層142可端視對應層的設計而執行各種功能。舉例而言，層M1及層M2可包括接收圖案及傳送圖案。層M3可包括電磁波屏蔽圖案。層M4可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，該些層M1至M4可包括各種接墊圖案。能夠執行屏蔽功能的層M3可被省略。在此種情形中，連接構件140的絕緣層141中最鄰近用於感測器的積體電路120的絕緣層的厚度可大於其他絕緣層的厚度。可藉由此種厚度差異執行屏蔽功能，且因此線路層可被薄化。層M1至M4可被配置成依序更靠近用於感測器的積體電路120的主動面。亦即，層M4可最靠近用於感測器的積體電路120的主動面，且層M1可最遠離用於感測器的積體電路120。
通孔143可將形成於不同層上的連接墊122、線路層142等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路。通孔143中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔143中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔中的每一者的壁形成。另外，通孔143中的每一者可具有在相關技術中已知的任何形狀，例如錐形形狀、圓柱形形狀等。
鈍化層150可保護連接構件140免受外部物理性或化學性損傷。鈍化層150可為由指紋觸摸的最外層。鈍化層150的材料不受特別限制，但可為任何已知的絕緣材料。然而，可使用鐵電絕緣材料作為鈍化層150的材料以提高觸摸感測的效率。舉例而言，鈍化層150的介電常數可大於連接構件140的絕緣層141的介電常數。
電性連接結構170可另外配置以物理性連接或電性連接扇出型半導體封裝100A至外部。舉例而言，扇出型半導體封裝100A可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由低熔點金屬（例如焊料，如錫（Sn）-鋁（Al）-銅（Cu）合金等）形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並非特別受限於此。電性連接結構170中的每一者可為接腳（land）、球或引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包含銅（Cu）柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構170並非僅限於此。
電性連接結構170的數目、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構170可根據用於感測器的積體電路120的連接墊122的數目而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。若有必要，則電性連接結構170可經由凸塊下金屬層（未繪示）連接至經由包封體130的開口131而被暴露出的第二配線層112b。可在被暴露的第二配線層112b的表面上形成表面處理層（未繪示）。
電性連接結構170中的至少一者可配置在扇出區中。所述扇出區是指除其中配置有用於感測器的積體電路120的區之外的區。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連。另外，相較於球柵陣列（BGA）封裝或接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝無須單獨的板即可安裝於電子裝置上。因此，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
同時，儘管圖式中未繪示，然而若有必要，則可在貫穿孔110H的壁上進一步配置金屬層。所述金屬層可用於有效地散逸自用於感測器的積體電路120產生的熱量。另外，所述金屬層亦可用於屏蔽電磁波。另外，貫穿孔110H的數目可為多個，且用於感測器的積體電路120或被動組件可分別配置於貫穿孔110H中。除上述結構以外，亦可應用相關技術中已知的任何結構。
圖15為繪示扇出型半導體封裝的另一實例的示意性剖視圖。
核心構件110可包括：第一絕緣層111a；第一配線層112a，嵌入第一絕緣層111a中以使得第一配線層112a的一個表面被暴露出且接觸連接構件140；第二配線層112b，配置於第一絕緣層111a的與第一絕緣層111a的嵌入有第一配線層112a的一個表面相對的另一表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第二配線層112b；以及第三配線層112c，配置於第二絕緣層111b上。第一配線層112a與第二配線層112b以及第二配線層112b與第三配線層112c可經由分別貫穿第一絕緣層111a及第二絕緣層111b的第一通孔113a及第二通孔113b彼此電性連接。第一絕緣層111a或第二絕緣層111b中的至少一者或者兩者可由上述材料111as或上述材料111bs製成。在其中使用材料111as的情形中，材料111as的第一樹脂層111a1可比其第二樹脂層111a2更靠近連接構件140。在其中使用材料111bs的情形中，材料111bs的第一樹脂層111b1可比其第二樹脂層111b2更靠近連接構件140。將省略重複的說明以避免冗餘。
由於第一配線層112a嵌入第一絕緣層111a中，因此連接構件140的絕緣層141的絕緣距離可實質上為恆定不變的。由於核心構件110可包括大量的配線層112a、112b及112c，因此可進一步簡化連接構件140。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制，且連接構件140可被薄化。第一配線層112a可凹陷於第一絕緣層111a中，因而使得第一絕緣層111a的上表面與第一配線層112a的上表面之間具有臺階。因此，當形成包封體130時，可防止包封體130的材料滲漏而污染第一配線層112a的現象。
核心構件110的第一配線層112a的上表面可配置於低於用於感測器的積體電路120的連接墊122的上表面的水平高度上。另外，連接構件140的線路層142與核心構件110的第一配線層112a之間的距離可大於連接構件140的線路層142與用於感測器的積體電路120的連接墊122之間的距離。原因在於第一配線層112a可凹陷於第一絕緣層111a中。核心構件110的第二配線層112b可配置於用於感測器的積體電路120的主動面與非主動面之間的水平高度上。核心構件110可被形成為具有與用於感測器的積體電路120的厚度對應的厚度。因此，形成於核心構件110中的第二配線層112b可配置於用於感測器的積體電路120的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、112b及112c的厚度可大於連接構件140的線路層142的厚度。第一配線層112a可接觸連接構件140。第三配線層112c可具有被形成於包封體130中的開口131暴露出的部分。在此種情形中，第三配線層112c的厚度tB2可大於第一配線層112a的厚度tB1。在第一配線層112a、第二配線層112b及第三配線層112c中，第三配線層112c的厚度tB2可為最大。當鄰近包封體130的第三配線層112c的厚度tB2被製作成大於鄰近連接構件140的第一配線層112a的厚度tB1或被製作成在第一配線層112a、第二配線層112b及第三配線層112c中為最大時，上述熱膨脹係數之間的差可在一定程度上得到修正，且因此扇出型半導體封裝100B的翹曲可得到控制。核心構件110的厚度可等於或大於用於感測器的積體電路120的厚度，且核心構件110可藉由基板製程來製造，並且配線層112a、112b及112c亦可被形成為具有較大的尺寸。另一方面，藉由例如半導體製程等精密電路製程而形成的連接構件140的線路層142可被形成為具有相對小的尺寸以達成薄度。
圖16為繪示扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100C中，核心構件110可包括第一絕緣層111a；第一配線層112a及第二配線層112b，分別配置於第一絕緣層111a的相對表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第一配線層112a；第三配線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上且覆蓋第二配線層112b；以及第四配線層112d，配置於第三絕緣層111c上。由於核心構件110可包括大量的配線層112a、112b、112c及112d，因此可進一步簡化連接構件140。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a可為基本上相對厚的以維持剛性，且可引入第二絕緣層111b及第三絕緣層111c以形成更大數目的配線層112c及配線層112d。第一絕緣層111a所包含的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可為例如包含核心材料、無機填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜。第一絕緣層111a可由上述材料111as或上述材料111bs製成。在其中使用材料111as來形成第一絕緣層111a的情形中，第一樹脂層111a1可比第二樹脂層111a2更靠近連接構件140。在其中使用材料111bs來形成第一絕緣層111b的情形中，第一樹脂層111b1可比第二樹脂層111b2更靠近連接構件140。將省略重複的說明以避免冗餘。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，第一通孔113a的直徑可大於第二通孔113b及第三通孔113c的直徑。
核心構件110的第三配線層112c的上表面可配置於高於用於感測器的積體電路120的連接墊122的上表面的水平高度上。另外，連接構件140的線路層142與核心構件110的第三配線層112c之間的距離可小於連接構件140的線路層142與用於感測器的積體電路120的連接墊122之間的距離。原因在於，第三配線層112c可被配置成突出形式在第二絕緣層111b上，因而會接觸連接構件140。核心構件110的第一配線層112a及第二配線層112b可配置於用於感測器的積體電路120的主動面與非主動面之間的水平高度上。核心構件110可被形成為具有與用於感測器的積體電路120的厚度對應的厚度。因此，形成於核心構件110中的第一配線層112a及第二配線層112b可配置於用於感測器的積體電路120的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、112b、112c及112d的厚度可大於連接構件140的線路層142的厚度。第三配線層112c可接觸連接構件140。第四配線層112d可具有被形成於包封體130中的開口131暴露出的部分。在此種情形中，第四配線層112d的厚度tC2可大於第三配線層112c的厚度tC1。在第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d中，第四配線層112d的厚度tC2可為最大。在此種情形中，當鄰近包封體130的第四配線層112d的厚度tC2被製作成大於鄰近連接構件140的第三配線層112c的厚度tC1或被製作成在第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d中為最大時，上述熱膨脹係數之間的差可在一定程度上得到修正，且因此扇出型半導體封裝100C的翹曲可得到控制。核心構件110的厚度可等於或大於用於感測器的積體電路120的厚度，且核心構件110可藉由基板製程來製造，並且配線層112a、112b、112c及112d亦可被形成為具有較大的尺寸。另一方面，連接構件140的線路層142可藉由半導體製程來製造以達成薄度，且因此可被形成為具有相對較小的尺寸。其他配置的說明與上述重疊，且因此被省略。
如上所述，根據本揭露中的例示性實施例，可提供一種具有優異的指紋辨識功能、高積體度及優異的剛性的超小型且超薄扇出型感測器封裝。
儘管以上已繪示並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100、1121：半導體封裝 100A、100B、100C、2100：扇出型半導體封裝 110：核心構件 110H：貫穿孔 111、141、2141、2241：絕緣層 111a：第一絕緣層 111a1、111b1：第一樹脂層 111a2、111b2：第二樹脂層 111ac、111bc：加強材料 111as：材料/預浸體 111b：第二絕緣層 111bs：材料/預浸體 111c：第三絕緣層 112a：配線層/第一配線層 112b：配線層/第二配線層 112c：配線層/第三配線層 112d：配線層/第四配線層 113、143、2143、2243：通孔 113a：第一通孔 113b：第二通孔 113c：第三通孔 120：用於感測器的積體電路 121、1101、2121、2221：本體 122、2122、2222：連接墊 123、150、2150、2223、2250：鈍化層 130、2130：包封體 131、2251：開口 140、2140、2240：連接構件 142：線路層 170：電性連接結構 190：被動組件 190P：外部電極 1000：電子裝置 1010、2500：主板 1020：晶片相關組件 1030：網路相關組件 1040：其他組件 1050、1130：照相機模組 1060：天線 1070：顯示器裝置 1080：電池 1090：訊號線 1100：智慧型電話 1110：母板 1120：電子組件 2120、2220：半導體晶片 2142：重佈線層 2160、2260：凸塊下金屬層 2170、2270：焊球 2200：扇入型半導體封裝 2242：配線圖案 2243h：通孔孔洞 2280：底部填充樹脂 2290：模製材料 2301、2302：球柵陣列基板 g：預定間隔 I-I'：線 M1、M2、M3：線路層/層 M4：層 Sr、St：間隔 tA1、ta1、tA2、ta2、tB1、tb1、tB2、tb2、tC1、tC2：厚度 Tx、Rx：感測圖案 Wr、Wt：線寬度
結合附圖閱讀以下詳細說明將更清晰地理解本揭露的上述及其他樣態、特徵及優點，在附圖中： 圖1為繪示電子裝置系統的實例的示意性方塊圖。 圖2為繪示電子裝置的實例的示意性立體圖。 圖3A及圖3B為繪示扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4為繪示扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5為繪示其中扇入型半導體封裝安裝於球柵陣列（ball grid array，BGA）基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。 圖6為繪示其中扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。 圖7為繪示扇出型半導體封裝的示意性剖視圖。 圖8為繪示其中扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。 圖9為繪示扇出型半導體封裝的實例的示意性剖視圖。 圖10為沿圖9的扇出型半導體封裝的線I-I'截取的示意性平面圖。 圖11為繪示圖9的扇出型半導體封裝的M1及M2的實例的視圖。 圖12為繪示圖9的扇出型半導體封裝的M1及M2的另一實例的視圖。 圖13為繪示圖9的扇出型半導體封裝的核心構件的絕緣層的實例的剖視圖。 圖14為繪示圖9的扇出型半導體封裝的核心構件的絕緣層的另一實例的剖視圖。 圖15為繪示扇出型半導體封裝的另一實例的示意性剖視圖。 圖16為繪示扇出型半導體封裝的另一實例的示意性剖視圖。

Claims (21)

  1. 一種扇出型感測器封裝，包括：核心構件，包括包含多層的配線層且具有貫穿孔；用於感測器的積體電路(IC)，配置於所述貫穿孔中，且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；被動組件，與所述用於感測器的積體電路並排地配置於所述貫穿孔中且具有外部電極；包封體，覆蓋所述核心構件、所述用於感測器的積體電路的所述非主動面及所述被動組件的至少部分，且填充所述貫穿孔的至少部分；以及連接構件，配置於所述核心構件、所述用於感測器的積體電路的所述主動面及所述被動組件上，且包括包含多層的線路層，其中所述線路層電性連接至所述配線層、所述連接墊及所述外部電極，且所述線路層包括對電容的變化進行偵測的感測圖案，其中所述配線層的厚度大於所述線路層的所述多層中的每一者的厚度。
  2. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述核心構件包括：絕緣層；第一配線層，配置於所述絕緣層的第一表面上且接觸所述連接構件；第二配線層，配置於所述絕緣層的與所述絕緣層的所述第一表面相對的第二表面上，且至少局部地被形成於所述包封體中的開口暴露出；以及通孔，貫穿所述絕緣層且將所述第一配線層與所述第二配線層彼此電性連接。
  3. 如申請專利範圍第2項所述的扇出型感測器封裝，其中所述第二配線層的厚度大於所述第一配線層的厚度。
  4. 如申請專利範圍第2項所述的扇出型感測器封裝，其中所絕緣層包括第一樹脂層及第二樹脂層以及配置於所述第一樹脂層與所述第二樹脂層之間的加強材料，所述第一樹脂層與所述連接構件之間的距離小於所述第二樹脂層與所述連接構件之間的距離，且所述加強材料包括玻璃纖維。
  5. 如申請專利範圍第4項所述的扇出型感測器封裝，其中所述第二樹脂層的厚度大於所述第一樹脂層的厚度。
  6. 如申請專利範圍第4項所述的扇出型感測器封裝，其中所述第二樹脂層的熱膨脹係數(CTE)及彈性模數大於所述第一樹脂層的熱膨脹係數及彈性模數。
  7. 如申請專利範圍第2項所述的扇出型感測器封裝，更包括電性連接結構，配置於所述包封體的所述開口中且電性連接至經由所述開口而被暴露出的所述第二配線層。
  8. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述連接構件包括將所述線路層電性連接至所述配線層、所述連接墊及所述外部電極的通孔，且所述連接墊及所述外部電極直接接觸所述通孔。
  9. 如申請專利範圍第8項所述的扇出型感測器封裝，其中所述外部電極包含選自由銅(Cu)、鋁(Al)及銀(Ag)組成的群組中的至少一種金屬。
  10. 如申請專利範圍第1項所述的扇出型感測器封裝，更包括配置於所述連接構件上的鈍化層，其中所述鈍化層的介電常數大於構成所述連接構件的絕緣層的介電常數。
  11. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述核心構件包括：第一絕緣層；第一配線層，嵌入所述第一絕緣層中以使得所述第一配線層的一個表面被暴露出且接觸所述連接構件；第二配線層，配置於所述第一絕緣層的與所述第一絕緣層的嵌入有所述第一配線層的一個表面相對的另一表面上；第二絕緣層，配置於所述第一絕緣層上且覆蓋所述第二配線層；第三配線層，配置於所述第二絕緣層上；第一通孔，貫穿所述第一絕緣層且將所述第一配線層與所述第二配線層彼此電性連接；以及第二通孔，貫穿所述第二絕緣層且將所述第二配線層與所述第三配線層彼此電性連接。
  12. 如申請專利範圍第11項所述的扇出型感測器封裝，其中所述第三配線層的厚度大於所述第一配線層的厚度。
  13. 如申請專利範圍第1項所述的扇出型感測器封裝，其中所述核心構件包括：第一絕緣層；第一配線層及第二配線層，分別配置於所述第一絕緣層的相對表面上；第二絕緣層，配置於所述第一絕緣層上且覆蓋所述第一配線層；第三配線層，配置於所述第二絕緣層上且接觸所述連接構件；第三絕緣層，配置於所述第一絕緣層上且覆蓋所述第二配線層；第四配線層，配置於所述第三絕緣層上；第一通孔，貫穿所述第一絕緣層且將所述第一配線層與所述第二配線層彼此電性連接；第二通孔，貫穿所述第二絕緣層且將所述第一配線層與所述第三配線層彼此電性連接；以及第三通孔，貫穿所述第三絕緣層且將所述第二配線層與所述第四配線層彼此電性連接。
  14. 如申請專利範圍第13項所述的扇出型感測器封裝，其中所述第四配線層的厚度大於所述第三配線層的厚度。
  15. 一種扇出型感測器封裝，包括：核心構件，包括包含多層的配線層且具有貫穿孔；用於感測器的積體電路(IC)，配置於所述貫穿孔中，且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；被動組件，與所述用於感測器的積體電路並排地配置於所述貫穿孔中且具有外部電極；包封體，覆蓋所述核心構件、所述用於感測器的積體電路的所述非主動面及所述被動組件的至少部分，且填充所述貫穿孔的至少部分；以及連接構件，配置於所述核心構件、所述用於感測器的積體電路的所述主動面及所述被動組件上，且包括包含多層的線路層，其中所述線路層電性連接至所述配線層、所述連接墊及所述外部電極，且所述線路層包括對電容的變化進行偵測的感測圖案，其中所述感測圖案包括配置於不同線路層上的傳送圖案及接收圖案，且所述傳送圖案及所述接收圖案相對於投影表面被配置成網格形式。
  16. 如申請專利範圍第15項所述的扇出型感測器封裝，其中所述傳送圖案的線寬度大於所述接收圖案的線寬度，且所述傳送圖案之間的間隔小於所述接收圖案之間的間隔。
  17. 如申請專利範圍第15項所述的扇出型感測器封裝，其中所述線路層包括上面配置有所述接收圖案的第一線路層、上面配置有所述傳送圖案的第二線路層、包括電磁波屏蔽圖案的第三線路層及包括重佈線圖案的第四線路層，且所述第一線路層至所述第四線路層依序更靠近所述用於感測器的積體電路的所述主動面。
  18. 一種扇出型感測器封裝，包括：核心構件，包括包含多層的配線層且具有貫穿孔；用於感測器的積體電路(IC)，配置於所述貫穿孔中，且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；被動組件，與所述用於感測器的積體電路並排地配置於所述貫穿孔中且具有外部電極；包封體，覆蓋所述核心構件、所述用於感測器的積體電路的所述非主動面及所述被動組件的至少部分，且填充所述貫穿孔的至少部分；以及連接構件，配置於所述核心構件、所述用於感測器的積體電路的所述主動面及所述被動組件上，且包括包含多層的線路層，其中所述線路層電性連接至所述配線層、所述連接墊及所述外部電極，且所述線路層包括對電容的變化進行偵測的感測圖案，其中所述感測圖案包括配置於所述線路層的所述多層中的同一層上的傳送圖案及接收圖案，且所述傳送圖案與所述接收圖案被交替地配置成菱形形式。
  19. 如申請專利範圍第18項所述的扇出型感測器封裝，其中所述線路層包括上面形成有所述接收圖案及所述傳送圖案的第一線路層、包括電磁波屏蔽圖案的第二線路層及包括重佈線圖案的第三線路層，且所述第一線路層至所述第三線路層依序更靠近所述用於感測器的積體電路的所述主動面。
  20. 一種扇出型感測器封裝，包括：核心構件，具有貫穿孔且包括絕緣層、第一配線層、第二配線層及通孔，所述第一配線層配置於所述絕緣層的上表面上，所述第二配線層配置於所述絕緣層的下表面上，所述通孔貫穿所述絕緣層且將所述第一配線層與所述第二配線層彼此電性連接；用於感測器的積體電路，配置於所述貫穿孔中；包封體，覆蓋所述核心構件及所述用於感測器的積體電路的下表面的至少部分，且填充所述貫穿孔的至少部分；以及連接構件，配置於所述核心構件及所述用於感測器的積體電路的上表面上，且包括多個導電層，其中所述第一配線層與所述連接構件面對彼此，且所述第二配線層的厚度大於所述第一配線層的厚度，其中所述配線層的厚度大於所述多個導電層中的每一者的厚度。
  21. 如申請專利範圍第20項所述的扇出型感測器封裝，更包括與所述用於感測器的積體電路並排地配置於所述貫穿孔中的被動組件，其中所述被動組件的至少部分是被所述包封體覆蓋。
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