TWI663639B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI663639B
TWI663639B TW107136184A TW107136184A TWI663639B TW I663639 B TWI663639 B TW I663639B TW 107136184 A TW107136184 A TW 107136184A TW 107136184 A TW107136184 A TW 107136184A TW I663639 B TWI663639 B TW I663639B
Authority
TW
Taiwan
Prior art keywords
source electrode
oxide semiconductor
semiconductor layer
drain electrode
electrode
Prior art date
Application number
TW107136184A
Other languages
English (en)
Other versions
TW201909257A (zh
Inventor
野田耕生
遠藤佑太
佐佐木俊成
Original Assignee
日商半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商半導體能源研究所股份有限公司 filed Critical 日商半導體能源研究所股份有限公司
Publication of TW201909257A publication Critical patent/TW201909257A/zh
Application granted granted Critical
Publication of TWI663639B publication Critical patent/TWI663639B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

本發明提供包含以下組件之半導體裝置及該半導體裝置的製造方法。該半導體裝置包含基板;氧化物半導體層,在該基板上;源極電極及汲極電極,其末端部分具有錐形角度且其上端部分具有彎曲表面,該源極電極及該汲極電極係電性連接至該氧化物半導體層;閘極絕緣層,係與該氧化物半導體層的一部分接觸,且覆蓋該氧化物半導體層、該源極電極、及該汲極電極;以及閘極電極,係與該氧化物半導體層重疊且在該閘極絕緣層之上。

Description

半導體裝置
本發明有關半導體裝置及該半導體裝置的製造方法。
在此說明書中,半導體裝置意指可藉由使用半導體特徵而作用的一般裝置,且電光裝置、半導體電路、及電子裝置均係半導體裝置。
其中電晶體係使用半導體薄膜而形成於具有絕緣表面之基板上的技術已引起注意。該等電晶體被施加至諸如積體電路(IC)或影像顯示裝置(顯示裝置)之寬廣範圍的電子裝置。以矽為主之半導體材料係廣泛地已知為用於可應用至電晶體之半導體薄膜的材料。做為另一材料,氧化物半導體已引起注意。
例如,揭示有其中主動層包含非晶氧化物,而該非晶氧化物包含銦(In)、鎵(Ga)、及鋅(Zn)且具有小於1018/cm3(立方公分)之電子載子濃度的電晶體(請參閱專利文獻1)。
雖然包含氧化物半導體的電晶體可操作於比包含非晶 矽之電晶體更高的速度處,且可以比包含多晶矽的電晶體更容易地被製造出,但因為電子特徵中之變動的高可能性,所以包含氧化物半導體的電晶體係已知為具有低可靠度的問題。例如,電晶體的臨限電壓會在偏壓溫度應力測試(BT測試)之後變動。
其中當諸如電漿處理之表面處理係執行於閘極絕緣層、源極電極層、及汲極電極層上,且然後,氧化物半導體層形成時,則可抑制由於在氧化物半導體層與源極電極層及汲極電極層之間的雜質進入或接觸電阻增加所導致之元件特徵的劣化之底部閘極底部接觸型電晶體被揭示(請參閱專利文獻2)。
[參考文件] [專利文獻]
[專利文獻1] 日本公開專利申請案第2006-165528號
[專利文獻2] 日本公開專利申請案第2010-135771號
包含氧化物半導體的電晶體之電性特徵中的變化和劣化會相當大地減低半導體裝置的可靠度。因此,本發明之一實施例的目的在於增進半導體裝置的可靠度。
本發明之一實施例係半導體裝置及該半導體裝置的製造方法。該半導體裝置包含基板;氧化物半導體層,在該基板上;源極電極及汲極電極,其末端部分具有錐形角度 且其上端部分具有彎曲表面,該源極電極及該汲極電極係電性連接至該氧化物半導體層;閘極絕緣層,係與氧化物半導體層的一部分接觸,且覆蓋該氧化物半導體層、源極電極、及汲極電極;閘極電極,係與該氧化物半導體層重疊且在該閘極絕緣層之上。
源極電極及汲極電極係形成於閘極絕緣層與氧化物半導體層之間。
選擇性地,源極電極及汲極電極係形成於基板與氧化物半導體層之間。
乾蝕刻法係較佳地使用以形成其中末端部分具有錐形角度的源極電極及汲極電極。阻體遮罩係由於乾蝕刻而在尺寸上縮減,以致可形成其中末端部分具有大於或等於20度且小於90度之錐形角度的源極電極及汲極電極。
透過其中末端部分具有錐形角度的源極電極及汲極電極,可增進至少與源極電極及汲極電極的側表面接觸之氧化物半導體層或閘極絕緣層之側表面的作用範圍。因此,由於源極電極及汲極電極與所形成於其上之層的不良作用範圍所導致之電場濃度而造成的崩潰幾乎不會發生。
其中上端部分具有彎曲表面之源極電極及汲極電極可以以以下方式而形成:電漿係產生於包含稀有氣體(例如,氦、氖、氬、氪、或氙)、氮、氧、及氧化氮(例如,二氧化氮)之至少一者的氛圍中;以及處理係使用該電漿而執行於源極電極及汲極電極的表面上。較佳地,使用具有低反應性之稀有氣體。特別地,在包含電漿的室之 中,可將偏壓施加至基板保持器,以致使正離子相對於源極電極及汲極電極而被加速。例如,在該處理中可使用乾蝕刻設備、CVD設備、濺鍍設備、或其類似物。
較佳地,使用利用濺鍍設備之逆濺鍍法。
因此,源極電極及汲極電極之各自上端部分的曲率半徑可大於或等於該源極電極及該汲極電極之厚度1/100且小於或等於該厚度的1/2。
透過其中上端部分具有彎曲表面的源極電極及汲極電極,可減輕該上端部分周圍之氧化物半導體層或閘極絕緣層上的電場濃度。電場濃度可被減輕;因此,將降低來自電場濃度之該部分的漏電流,而導致電晶體可靠度的增進。
注意的是,該電晶體可包含絕緣層,而該絕緣層係形成於基板與氧化物半導體層之間且與該氧化物半導體層接觸。選擇性地,做為形成於基板與氧化物半導體層之間且與該氧化物半導體層接觸的絕緣層,可使用其中氧係藉由加熱而釋放出的絕緣層。選擇性地,做為該絕緣層,可使用氫濃度小於或等於1.1×1020原子/立方公分的絕緣層。
藉由加熱而釋放出氧意指的是,所釋放出而被轉換成為氧原子之氧的數量係在熱脫附光譜儀(TDS)中大於或等於1.0×1018原子/立方公分,較佳地,大於或等於3.0×1020原子/立方公分。
在上述結構中,其中氧係藉由加熱而釋放出的絕緣層可包含氧過量之氧化矽(SiOX(X>2))。在該氧過量之 氧化矽(SiOX(X>2))中,每一單位體積之氧原子的數目係比每一單位體積之矽原子的數目大兩倍以上。每一單位體積之矽原子的數目及氧原子的數目係藉由拉塞福(Rutherford)反向散射光譜測量儀(RBS)所測量。
藉由自絕緣層而供應氧至氧化物半導體層,可降低絕緣層與氧化物半導體層之間的介面狀態密度。因而,可充分抑制由於半導體裝置之操作或其類似者所產生之電荷或其類似物的陷獲於該絕緣層與該氧化物半導體層間的介面處。
進一步地,在某些情況中,電荷係由於氧化物半導體層之中的氧缺乏所造成。通常,在氧化物半導體中之氧缺乏的一部分用作施體,而產生電子,亦即,載子。因而,電晶體的臨限電壓會以負方向而偏移。此現象主要發生在背面通道側。注意的是,在此說明書中之背面通道意指在絕緣層側之氧化物半導體層的區域。具體而言,在此說明書中之背面通道意指其中氧化物半導體層與絕緣層接觸之區域的附近。自絕緣層至氧化物半導體層之氧的充分釋出可補償氧化物半導體層中之會造成臨限電壓負向偏移的氧缺乏。在此說明書中之臨限電壓表示要使電晶體導通所需的閘極電壓。閘極電壓表示當使用源極電極的電位做為參考電位時之源極電極與閘極電極間的電位差。
換言之,當氧缺乏係產生於氧化物半導體層之中時,則不容易抑制絕緣層與氧化物半導體層間之介面處的電荷陷獲;然而,藉由提供其中氧係藉由加熱而釋放出的絕緣 層做為該絕緣層,可降低氧化物半導體層與絕緣層之間的介面狀態密度及氧化物半導體層之中的氧缺乏,且因此,可使氧化物半導體層與絕緣層間之介面處的電荷陷獲之不利效應降低。
注意的是,透過頂部閘極電晶體之使用,可防止氧化物半導體層的背面通道暴露至氛圍、水分、化學溶液、及電漿。背面通道的潔淨被維持;因此,可製造出具有穩定的電性特徵之電晶體。
如上述地,具有穩定電性特徵及高可靠度的半導體裝置可使用本發明之一實施例而製造出。
依據本發明之一實施例,可提供使用氧化物半導體的半導體裝置有穩定的電性特徵和高的可靠度。
151,152‧‧‧電晶體
100‧‧‧基板
102‧‧‧絕緣層
104‧‧‧彎曲表面
106,508‧‧‧氧化物半導體層
108a,118a‧‧‧源極電極
108b,118b‧‧‧汲極電極
112‧‧‧閘極絕緣層
114‧‧‧閘極電極
θ‧‧‧錐形角度
Ra‧‧‧平均表面粗糙度
301,311‧‧‧主體
302,321,322,330,331,361‧‧‧外殼
303,313,323,324,363‧‧‧顯示部
304‧‧‧鍵盤
314‧‧‧操作鈕
315‧‧‧外部介面
312‧‧‧尖筆
320‧‧‧電子書閱讀器
325‧‧‧鉸鏈
326‧‧‧電源開關
327,335‧‧‧操作鍵
328,333‧‧‧揚聲器
332‧‧‧顯示面板
334‧‧‧微音器
336‧‧‧指標裝置
337‧‧‧相機鏡頭
338‧‧‧外部連接端子
340‧‧‧太陽能電池
341‧‧‧外部記憶體槽
360‧‧‧電視機
365‧‧‧座台
504‧‧‧氮氧化矽層
506,510‧‧‧第二鎢層
502‧‧‧第一鎢層
550,551‧‧‧切線
1002,1012,1022,1032,1042,1044,1052,1054‧‧‧實線
在附圖中:第1A至1C圖係頂視圖及橫剖面視圖,描繪本發明一實施例之半導體裝置的實例;第2A至2E圖係橫剖面視圖,描繪本發明一實施例之半導體裝置的製造方法之實例;第3A至3C圖係頂視圖及橫剖面圖,描繪本發明一實施例之半導體裝置的實例;第4A至4E圖係橫剖面視圖,描繪本發明一實施例之半導體裝置的製造方法之實例;第5A至5E圖係視圖,其各自地描繪電子裝置,做 為本發明一實施例的半導體裝置;第6A及6B圖係影像,顯示電晶體的橫剖面結構;第7A及7B圖係圖形,顯示電晶體的電性特徵;第8A及8B圖係圖形,顯示BT測試的前後之電晶體的電性特徵;第9A及9B圖係圖形,顯示BT測試的前後之電晶體的電性特徵;第10圖係圖形,顯示所使用之光源的光譜;以及第11A及11B圖係圖形,顯示暗狀態及亮狀態中之電晶體的電性特徵。
在下文中,將參照附圖來詳細敘述本發明之實施例。然而,本發明並未受限於下文之說明,且由熟習於本項技藝之該等人士所易於瞭解的是,可將模式及細節予以各式各樣地改變。因此,本發明不應被解讀為受限於該等實施例的說明。在參照該等圖式而敘述本發明的結構中,相同的參考符號係共同地使用於不同圖式中的相同部分。注意的是,相同的影線圖案係施加至相似的部件,且在某些情況中,相似的部件並未藉由參考符號來予以特別地表示。
注意的是,在此說明書中之諸如〝第一〞及〝第二〞的順序號碼係為便利性而使用,且並不表示步驟的順序或層之堆疊順序。此外,在此說明書中之該等順序號碼並非表示指明本發明的特殊名稱。
(實施例1)
在此實施例中,將參照第1A至1C圖及第2A至2E圖來敘述半導體裝置的一實施例及該半導體裝置之製造方法的一實施例。
第1A至1C圖係做為本發明一實施例的實例之電晶體151的頂視圖及橫剖面視圖,而該電晶體151係頂部閘極頂部接觸型電晶體。在此,第1A圖係頂視圖,第1B圖係沿著第1A圖之交變的長短虛線A-B所取得之橫剖面視圖,以及第1C圖係沿著第1A圖之交變的長短虛線C-D所取得之橫剖面視圖。注意的是,在第1A圖中,電晶體151的一些組件(例如,閘極絕緣層112)係為簡明的緣故而被省略。
在第1A至1C圖中所描繪的電晶體151包含:基板100;絕緣層102,在基板100上;氧化物半導體層106,在絕緣層102上;源極電極108a及汲極電極108b,在氧化物半導體層106上;閘極絕緣層112,覆蓋源極電極108a及汲極電極108b,且與氧化物半導體層106部分地接觸;以及閘極電極114,係形成於氧化物半導體層106之上,而閘極絕緣層112介於其間。源極電極108a及汲極電極108b的末端部分具有錐形角度θ,且其上端部分具有彎曲表面104。
錐形角度θ係大於或等於20度且小於90度。較佳的角度係大於或等於40度且小於85度。透過該角度,可防 止閘極絕緣層112之斷裂,且可增進與閘極絕緣層112的作用範圍。例如,在其中錐形角度θ係小於20度的情況中,自上方所看到之由錐形部分所占有的面積會在源極電極108a及汲極電極108b中變大,且因此,電晶體的小型化係困難的。在其中錐形角度θ係大於或等於90度的情況中,將造成步階斷開,而導致漏電流或崩潰。
注意的是,當具有錐形角度之層(在此,源極電極108a或汲極電極108b)係以垂直於橫剖面(其係垂直於基板100之表面的平面)的方向而被觀察時,〝錐形角度θ〞表示該層內部之尖端部分的傾角,而係由該層的側表面與其底部表面所形成。例如,該錐形角度θ對應於當以垂直於橫剖面的方向而被觀察時之與氧化物半導體層106接觸時之源極電極108a或汲極電極108b的下端部分之角度。
進一步地,源極電極108a及汲極電極108b之各自上端部分的彎曲表面104之曲率半徑係大於或等於源極電極108a及汲極電極108b之厚度的1/100且小於或等於該厚度的1/2,較佳地,大於或等於該厚度的3/100且小於或等於該厚度的1/5,而可藉以減輕該上端部分周圍之閘極絕緣層112上的電場濃度,且可降低來自該上端部分的漏電流。因此,可製造出具有穩定的電性特徵和高的可靠度之電晶體。
做為絕緣層102之材料,可使用氧化矽、氮氧化矽、氧化鋁、任何該等材料的混合材料、或其類似物。選擇性 地,該絕緣層102可藉由堆疊氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氧化鋁、氮化鋁、任何該等材料的混合材料、或其類似物與上述材料而形成。例如,絕緣層102具有氮化矽層與氧化矽層的堆疊結構,而可藉以防止包含氫原子之雜質自基板或其類似物而進入電晶體151。在其中絕緣層102具有堆疊結構的情況中,氧化矽、氮氧化矽、氧化鋁、任何該等材料的混合材料、或其類似物之氧化物層係較佳地形成為與氧化物半導體層106接觸。注意的是,該絕緣層102作用成為電晶體151的基底層。做為絕緣層102,可使用其中氧係藉由加熱而釋放出的絕緣層。
注意的是,在此說明書中之氮氧化矽於其組成中包含氧比氮更多,且意指在其中測量係使用拉塞福反向散射光譜測定儀(RBS)及氫順向散射光譜測定儀(HFS)而執行的情況中,較佳地分別包含濃度範圍自50at.%(原子百分比)至70at.%、0.5at.%至15at.%、25at.%至35at.%、及0at.%至10at.%之氧、氮、矽、及氫的物質。進一步地,氧化氮化矽於其組成中包含氮比氧更多,且意指在其中測量係使RBS及HFS而執行的情況中,較佳地分別包含濃度範圍自5at.%至30at.%、20at.%至55at.%、25at.%至35at.%、及10at.%至30at.%之氧、氮、矽、及氫的物質。注意的是,氮、氧、矽、及氫的百分比落在上文所給定的範圍之內,其中包含於該氮氧化矽或氧化氮化矽中之原子的總數係界定為100at.%。
例如,可使用其中每一單位體積之氧原子的數目係比每一單位體積之矽原子的數目大兩倍以上之氧化矽(SiOX(X>2)),做為絕緣層102的材料。
此時,在基板100與絕緣層102間之介面處的氫濃度係小於或等於1.1×1020原子/立方公分,因為可降低由於自基板100與絕緣層102間之介面至氧化物半導體層106的氫之擴散所造成的不利影響。因此,可降低電晶體之臨限電壓的負向偏移,且可增加電晶體的可靠度。
做為使用於氧化物半導體層106之材料,可使用諸如In-Sn-Ga-Zn-O為主的材料之四成分金屬氧化物;諸如In-Ga-Zn-O為主的材料、In-Sn-Zn-O為主的材料、In-Al-Zn-O為主的材料、Sn-Ga-Zn-O為主的材料、Al-Ga-Zn-O為主的材料、Sn-Al-Zn-O為主的材料、或In-Hf-Zn-O為主的材料之三成分金屬氧化物;諸如In-Zn-O為主的材料、Sn-Zn-O為主的材料、Al-Zn-O為主的材料、Zn-Mg-O為主的材料、Sn-Mg-O為主的材料、In-Mg-O為主的材料、或In-Ga-O為主的材料之二成分金屬氧化物;In-O為主的材料;Sn-O為主的材料;Zn-O為主的材料;或其類似物。進一步地,可將氧化矽或包含鑭系元素之氧化物添加至任何上述之材料。在此,例如,In-Ga-Zn-O為主的材料意指包含銦(In)、鎵(Ga)、及鋅(Zn)之氧化物層,且在組成比例上並無特殊的限制。進一步地,該In-Ga-Zn-O為主的材料可包含除了In、Ga、及Zn之外的另外元素。
氧化物半導體層106可係使用藉由InMO3(ZnO)m(m>0)之化學式所代表的材料所形成的薄膜。在此,M表示選自Ga、Al、Mn、及Co之一或更多個金屬元素。例如,M可係Ga、Ga及Al、Ga及Mn、Ga及Co、或其類似物。
較佳地,在氧化物半導體層106中之鹼金屬及鹼土金屬的濃度係2×1016原子/立方公分或更低,或1×1018原子/立方公分或更低。當鹼金屬或鹼土金屬與氧化物半導體結合時,則該結合的一部分會產生載子且會導致臨限電壓的負向偏移。
因為氧化物半導體層106係與其中氧係藉由加熱而釋放出之絕緣層102接觸,所以可降低絕緣層102與氧化物半導體層106之間的介面狀態密度及氧化物半導體層106之中的氧缺乏。藉由該介面狀態密度的降低,可使BT測試的前後之間之臨限電壓的變動變小。進一步地,藉由氧缺乏的降低,臨限電壓的負向偏移會減低,且因此,可獲得常態截止的特徵。
做為使用於源極電極108a及汲極電極108b之導電層,例如,係使用包含選自Al、Cr、Cu、Ta、Ti、Mo、及W之元素的金屬層,或包含上述元素之任一者做為成分的金屬氮化物層(例如,氮化鈦層、氮化鉬層、或氮化鎢層)。Ti、Mo、W、或其類似物的高熔點金屬層,或該等元素之任一者的金屬氮化物層(例如,氮化鈦層、氮化鉬層、或氮化鎢層)可堆疊於Al、Cu、或其類似物之金 屬層的底部側或頂部側,或該二側。注意的是,在此說明書中,於源極電極與汲極電極之間並無特殊的區別。〝源極電極〞及〝汲極電極〞的用語係針對解說電晶體操作的便利性而被使用。
選擇性地,用於源極電極108a及汲極電極108b之導電層可使用導電性金屬氧化物而形成。做為該導電性金屬氧化物,係使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦錫(In2O3-SnO2;縮寫為ITO)、氧化銦鋅(In2O3-ZnO)、或其中包含氧化矽之該等金屬氧化物材料的任一者。
可將導電層設置於源極及汲極電極108a及108b與氧化物半導體層106之間,而該導電層的電阻係高於源極及汲極電極108a及108b的電阻,且低於氧化物半導體層106的電阻。可降低源極及汲極電極108a及108b與氧化物半導體層106間之接觸電阻的材料係使用於該導電層。選擇性地,幾乎不會自氧化物半導體層106提取氧的材料係使用於該導電層。透過該導電層,可抑制由於自氧化物半導體層106之氧的提取所造成之氧化物半導體層106之電阻的降低,且可抑制由於源極及汲極電極108a及108b之氧化物的產生所造成之接觸電阻的增加。選擇性地,在其中使用幾乎不會自氧化物半導體層106提取氧的材料以供源極及汲極電極108a及108b之用的情況中,可省略該導電層。
閘極絕緣層112可具有與絕緣層102之結構相似的結 構,且較佳地,係其中氧係藉由加熱而釋放出的絕緣層。注意的是,諸如釔穩定氧化鋯、氧化鉿、或氧化鋁之具有高介電常數的材料可視電晶體之閘極絕緣層的功能,而使用於閘極絕緣層。選擇性地,諸如釔穩定氧化鋯、氧化鉿、或氧化鋁之具有高介電常數的材料可考慮閘極耐壓及與氧化物半導體的介面狀態,而堆疊於氧化矽、氮氧化矽、或氮化矽之上。
閘極電極114係使用例如,諸如鉬、鈦、鉭、鎢、鋁、銅、釹、或鈧的金屬材料,該等材料之任一者的氮化物,或包含該等材料之任一者做為主要成分的合金材料而形成。注意的是,該閘極電極114可具有單層之結構或堆疊的結構。
進一步地,可將保護絕緣層及佈線設置於電晶體151之上。保護絕緣層可具有與絕緣層102之結構相似的結構。為了要電性連接源極電極108a或汲極電極108b與佈線,可形成開口於絕緣層102、閘極絕緣層112、及其類似物之中。進一步地,可將第二閘極電極設置於氧化物半導體層106的下面。注意的是,無需一定要,但較佳的是,將氧化物半導體層106處理成為島狀形狀。
通道長度L表示第1A圖中之A-B方向中的源極電極108a與汲極電極108b間之距離。通道寬度W表示第1A圖中之C-D方向中的源極電極108a與汲極電極108b間之距離。
雖然並未被描繪出,但氧化物半導體層106的末端可 在閘極電極114的末端之內側。
下文將參照第2A至2E圖來敘述第1A至1C圖中的電晶體151之製造方法的實例。
首先,製備基板100。此時,較佳地使基板100接受第一熱處理。該第一熱處理的溫度係其中可將所吸附至基板上或所包含於基板中的氫脫附之溫度,且典型地,高於或等於100℃且低於該基板的應變點。該第一熱處理的時間週期係比1分鐘更長或等於1分鐘,且比72小時更短或等於72小時。該第一熱處理可降低所吸附至基板表面上之包含氫或其類似物的分子。該第一熱處理係在不包含氫的氛圍中執行,而較佳地係執行於1×10-4帕(Pa)或更低的高真空之中。
在基板100的材料及其類似物上並無特殊的限制,只要該材料具有至少足以耐受稍後將被執行的熱處理之熱阻即可。例如,可使用玻璃基板、陶質基板、石英基板、或藍寶石基板做為基板100。選擇性地,可使用藉由矽、碳化矽、或其類似物所製成的單晶半導體基板或多晶半導體基板,藉由鍺化矽或其類似物所製成的化合物半導體基板、SOI基板、或其類似物做為基板100。仍選擇性地,可使用進一步設置有半導體元件之該等基板的任一者做為基板100。
選擇性地,可使用撓性基板做為基板100。在其中電晶體係設置於撓性基板上的情況中,可將電晶體直接形成於撓性基板上,或可將電晶體形成於不同的基板上且然 後,將其自該基板分離而轉移至撓性基板。為了要自該基板分離電晶體以轉移其至撓性基板,較佳地,將分離層設置於該不同的基板與該電晶體之間。
接著,將絕緣層102形成於基板100上。
絕緣層102係藉由例如,電漿CVD法、濺鍍法、或其類似方法所形成。對於其中氧係藉由加熱而釋放出之絕緣層的形成,較佳地,係使用濺鍍法。該絕緣層102的總厚度係50奈米或更大,較佳地,係200奈米或更大。當將絕緣層102形成為更厚時,可增加自絕緣層102所釋放出之氧的數量。選擇性地,當將絕緣層102形成為更厚時,可降低由於所存在於基板100與絕緣層102間之介面處的氫之擴散所造成的不利效應。可降低由於氫之擴散所造成的不利影響之原因在於距離基板100與絕緣層102間之介面的實體距離會變長,而該介面正好係氫對氧化物半導體層106的擴散源之故。
當其中氧係藉由加熱而釋放出之絕緣層係藉由濺鍍法所形成時,則在其中使用氧和稀有氣體的混合氣體做為膜形成氣體之情況中,氧對稀有氣體的比例係較佳地高。例如,在全部氣體中之氧的濃度係較佳地設定為高於或等於6%且低於100%。注意的是,較佳地,僅使用氧氣做為沈積氣體。
例如,氧化矽層係藉由RF濺鍍法而在以下情形之下形成:石英(較佳地,合成石英)係使用做為靶極;基板溫度係高於或等於30℃且低於或等於450℃(較佳地,高 於或等於70℃且低於或等於200℃);在基板與靶極之間的距離(T-S距離)係大於或等於20毫米且小於或等於400毫米(較佳地,大於或等於40毫米且小於或等於200毫米);壓力係高於或等於0.1帕且低於或等於4帕(較佳地,高於或等於0.2帕且低於或等於1.2帕);高頻電力係高於或等於0.5千瓦(kW)且低於或等於12千瓦(較佳地,高於或等於1千瓦且低於或等於5千瓦);以及在沈積氣體中之(O2/(O2+Ar))的比例係高於或等於1%且低於或等於100%(較佳地,高於或等於6%且低於或等於100%)。注意的是,可使用矽靶極做為靶極,以取代石英(較佳地,合成石英)靶極。做為該沈積氣體,係使用氧或氧和氬的混合氣體。
接著,將氧化物半導體層形成於絕緣層102上,且然後,予以處理而形成具有島狀形狀的氧化物半導體層106(請參閱第2A圖)。
注意的是,在其中執行第一熱處理的情況中,自第一熱處理至氧化物半導體層之形成的步驟係無需暴露至氛圍而執行。進一步較佳地,該等步驟係無需中斷真空而執行。藉由無需暴露至氛圍而執行自第一熱處理至氧化物半導體層之形成的該等步驟,可抑制基板表面上的污染及在基板表面上之包含氫之分子的吸附,且可降低由於隨後所執行的熱處理所導致之氫至氧化物半導體層內的擴散。
然後,可執行第二熱處理。較佳地,該第二熱處理的溫度係其中可使氧自其中氧係藉由加熱而釋放出的絕緣層 供應至氧化物半導體層之溫度,且典型地,高於或等於150℃且低於基板100的應變點。藉由該第二熱處理,氧係自絕緣層102而釋放出;因此,可降低絕緣層102與氧化物半導體層之間的介面狀態密度以及在氧化物半導體層之中的氧缺乏。注意的是,第二熱處理可在任何時序執行,只要其係在氧化物半導體層的形成之後執行即可。進一步地,可將第二熱處理執行複數次。該第二熱處理係執行於氧化氣體氛圍或惰性氣體氛圍中。該第二熱處理的時間週期係比1分鐘更長或等於1分鐘,且比72小時更短或等於72小時。
在氧化物半導體層中之氧缺乏係藉由第二熱處理而降低。此外,由於基板表面上所存在的氫之擴散所導致的不利效應可予以降低;因此,電晶體係製造為具有常態截止的特徵。
熱處理設備並未受限於電爐,且該熱處理設備可係藉由來自諸如加熱之氣體的媒質之熱輻射或熱傳導而加熱將被處理之物件的設備。例如,係使用諸如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備之快速熱退火(RTA)設備。LRTA設備係用以藉由來自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓水銀燈之燈所發射出的光(電磁波)之輻射,而加熱將被處理之物件的設備。GRTA設備係用以使用高溫氣體而執行熱處理的設備。做為該氣體,係使用不會藉熱處理而與將被處理之物件反應的惰性氣體,例如,氮或諸如氬之稀 有氣體。
注意的是,惰性氣體氛圍係包含氮或稀有氣體做為其主要成分,且較佳地,不包含水、氫、及其類似物之氛圍。例如,所引入至熱處理設備內之氮或諸如氦、氖、或氬之稀有氣體的純度係設定為6N(99.9999%)或更高,較佳地,為7N(99.99999%)或更高(亦即,雜質濃度係1ppm或更低,較佳地,0.1ppm或更低)。該惰性氣體係包含惰性氣體做為其主要成分,且包含低於10ppm之濃度的反應氣體的氛圍。該反應氣體係可與半導體、金屬、或其類似物反應的氣體。
注意的是,氧化氣體係氧、臭氧、二氧化氮、或其類似物,且較佳地,該氧化氣體並不包含水、氫、及其類似物。例如,所引入至熱處理設備內之氧、臭氧、或二氧化氮的純度係設定為6N(99.9999%)或更高,較佳地,為7N(99.99999%)或更高(亦即,雜質濃度係1ppm或更低,較佳地,0.1ppm或更低)。用於氧化氣體氛圍,可使用氧化氣體與惰性氣體混合,且包含至少高於或等於10ppm的濃度之氧化氣體的氛圍。
氧化物半導體層係藉由例如,濺鍍法、真空蒸鍍法、脈波雷射沈積法、CVD法、或其類似方法而形成。較佳地,氧化物半導體層的厚度係大於或等於3奈米且小於或等於50奈米。若氧化物半導體層太厚時(例如,100奈米或更大的厚度),則存在有短通道效應會具有大的影響,以及具備小尺寸之電晶體會常態導通之可能性。
在此實施例中,氧化物半導體層係藉由濺鍍法而使用In-Ga-Zn-O為主之氧化物靶極所形成。
做為In-Ga-Zn-O為主之氧化物靶極,例如,係使用具有In2O3:Ga2O3:ZnO=1:1:1[克分子比]之組成比的氧化物靶極。注意的是,無需一定要將靶極的材料及組成比限制為上述者。例如,亦可使用具有In2O3:Ga2O3:ZnO=1:1:2[克分子比]之組成比的氧化物靶極。
氧化物靶極的相對密度係高於或等於90%且低於或等於100%,較佳地高於或等於95%且低於或等於99.9%。此係因為藉由具有高相對密度之氧化物靶極的使用,可將氧化物半導體層形成為密質的。
例如,氧化物半導體層係如下述地形成。惟,本發明並未受限於下文之方法。
沈積情形的實例係如下:基板與靶極之間的距離係60毫米;壓力係0.4帕;直流(DC)電力係0.5千瓦;以及沈積氛圍係氬和氧的混合氛圍(氧的流率係33%)。注意的是,脈波DC濺鍍法係較佳的,因為可降低沈積之中所產生的粉狀物質(亦稱為顆粒或灰塵),且可使膜厚度的分佈均勻。
其次,用作源極電極及汲極電極的導電層係形成於氧化物半導體層106上。該導電層被處理成為源極電極118a及汲極電極118b(請參閱第2B圖)。注意的是,電晶體的通道長度L係藉由在此所形成之源極電極118a的邊緣與汲極電極118b的邊緣之間的距離而決定。
源極電極118a及汲極電極118b係藉由乾蝕刻法而使用透過光微影處理所形成之阻體遮罩來予以處理。蝕刻係以該阻體遮罩且同時在尺寸上縮減該阻體遮罩而執行,以致使源極電極118a及汲極電極118b的末端部分可具有錐形角度。紫外線、KrF雷射光、ArF雷射光、或其類似者係較佳地使用以供該蝕刻中所使用的阻體遮罩之形成時的曝光之用。
在其中執行曝光使得通道長度L係小於25奈米的情況中,在阻體遮罩之形成時的曝光係較佳地使用例如,具有數奈米至數十奈米之極短波長的極短紫外光而執行。在透過極短紫外光的曝光中,解析度會變高且聚焦深度會變大。因此,可使稍後所形成之電晶體的通道長度L縮短,而導致電路的高速度操作。
該蝕刻可透過利用多色調遮罩所形成之阻體遮罩的使用而執行。利用多色調遮罩所形成之阻體遮罩具有複數個厚度,且可藉由灰化而在形狀中予以進一步地改變;因而,可將該阻體遮罩使用於不同圖案的複數個蝕刻步驟中。因此,對應於至少二種不同圖案的阻體遮罩可透過一多色調遮罩的使用而形成。也就是說,可使步驟簡化。
注意的是,在源極電極118a及汲極電極118b的處理中,氧化物半導體層106的一部分會被蝕刻,以致在某些情況中將形成的刻槽(凹陷部分)的氧化物半導體層。
然後,執行電漿處理於源極電極118a及汲極電極118b上,以致使上端部分具有彎曲表面之源極電極108a 及汲極電極108b形成(請參閱第2C圖)。
該電漿係產生於包含稀有氣體,氮、氧、及氧化氮之其中至少一者的氛圍中。源極電極118a及汲極電極118b的表面係接受使用電漿之處理,以致使上端部分可具有彎曲表面。較佳地,使用具有低反應性之稀有氣體。例如,在包含電漿的室之中,可將偏壓施加至基板保持器,以致使正離子相對於源極電極118a及汲極電極118b而被加速。例如,可使用乾蝕刻設備、CVD設備、濺鍍設備、或其類似設備。
例如,逆濺鍍法可以以濺鍍設備而執行。逆濺鍍法的情形可設定如下:所施加至基板側之RF電力係大於或等於50瓦(W)且小於或等於300瓦;濺鍍壓力係大於或等於0.2帕且小於或等於10帕;以及濺鍍氣體係藉由氬氣體所代表之稀有氣體。該處理的時間週期係大於或等於0.5分鐘,且小於或等於20分鐘。
當該電漿處理的時間週期太短時,則源極電極118a及汲極電極118b的上端部分在當自橫剖面而觀察時無法具有彎曲表面。進一步地,當該處理的時間週期太長時,則會使氧化物半導體層106、源極電極108a、及汲極電極108b變薄。
正離子與源極電極及汲極電極的表面碰撞,以致使銳利的上端部分變圓,且彎曲表面可藉以形成。此可就考慮到當正離子垂直進入基板時,則濺鍍速率會到達局部最小值,以及當入射的角度係接近0度或180度時,則濺鍍速 率會變大,而易於被瞭解。換言之,當正離子係朝向基板而垂直地放出時(不用多說地,在濺鍍方法中,離子並非一直朝向基板而垂直地放出,且即使當電極及基板係彼此互相面對而設置時,離子亦會具有某些程度之角度而被放出),則在源極電極及汲極電極的頂部表面處之濺渡速率係最小,且在源極電極及汲極電極的側表面處之濺鍍速率會變大。正離子碰撞的頻率係在愈接近源極電極及汲極電極的下端部分時愈降低;且因而,不容易執行濺鍍於源極電極及汲極電極的下端部分之上。因此,源極電極及汲極電極的上端部分係更可能接受濺鍍,且因而,具有彎曲表面而無轉角。此現象會在當源極電極及汲極電極之厚度對寬度的比例變大時,變成更為明顯。注意的是,除了彎曲表面的形成之外,可使錐形角度θ變小。
在此方式中,源極電極及汲極電極之各自的上端部分之曲率半徑係大於或等於源極電極及汲極電極之厚度的1/100,且小於或等於該厚度的1/2。具備該結構,可減輕源極電極及汲極電極的上端部分周圍之閘極絕緣層112上的電場濃度;且因此,可製造出具有高可靠度的電晶體。
此時,源極電極118a、汲極電極118b、及氧化物半導體層106的表面係藉由電漿處理而加以平坦化。此係因為突出物應藉由電漿處理而優先地蝕刻。透過該平坦化,與稍後所形成之閘極絕緣層112的介面係更佳的,且由於不平坦所造成之電晶體的缺陷數目可予以降低。注意的是,氧化物半導體層、源極電極、及汲極電極的平均表面 粗糙度Ra係較佳地小於或等於0.5奈米。注意的是,〝平均表面粗糙度Ra〞係藉由三維地擴展由JIS(日本產業標準)B0601所界定之中心線平均粗糙度,以便施加至平面所獲得的。該平均表面粗糙度Ra可表示為〝自參考平面至指定平面的偏差之絕對值的平均值〞,且係以下文之公式1所界定。
注意的是,在公式1之中,S0表示測量表面的面積(藉由座標(x1,y1)、(x1,y2)、(x2,y1)、及(x2,y2)所代表之四點所界定的矩形區域),以及Z0表示該測量表面的平均高度。
接著,閘極絕緣層112係形成以覆蓋源極電極108a及汲極電極108b,且成為與氧化物半導體層106的一部分接觸(請參閱第2D圖)。
該閘極絕緣層112係藉由濺鍍法、電漿CVD法、或其類似方法所形成。閘極絕緣層112的總厚度係較佳地大於或等於1奈米且小於或等於300奈米,更佳地大於或等於5奈米且小於或等於50奈米。當閘極絕緣層112的厚度愈大時,則短通道效應會變成更大,且臨限電壓傾向於在負向側而更偏移。此外,當閘極絕緣層112的厚度小於或等於5奈米時,則由於隧道電流之漏電流會增加。
然後,形成閘極電極114(請參閱第2E圖)。該閘極電極114係以此方式而形成,亦即,將成為閘極電極 114之導電層係藉由濺鍍法、蒸鍍法、塗佈法、或其類似方法而形成,且然後,該導電層係使用阻體而予以蝕刻。
透過上述步驟,可製造出電晶體151。
注意的是,氧化物半導體層的背面通道並未暴露至氛圍、水分、化學溶液、及電漿,且因而,背面通道的潔淨可被維持;因此,可製造出具有穩定之電性特徵的電晶體。
依據此實施例,可製造出具備穩定電性特徵及高可靠度的電晶體。
(實施例2)
在此實施例中,頂部閘極底部接觸型電晶體152係描繪做為半導體裝置的另一實例,其係與電晶體151不同。在電晶體152的形成中,在源極電極及汲極電極上之電漿處理以及氧化物半導體層的形成可無需中斷真空而執行。
第3A圖係電晶體152的頂視圖,第3B圖係沿著第3A圖之交變的長短點虛線A-B所取得的橫剖面視圖,以及第3C圖係沿著第3A圖之交變的長短點虛線C-D所取得的橫剖面視圖。注意的是,在第3A圖中,電晶體152的若干組件(例如,閘極絕緣層112)係為簡明之緣故而予以省略。
第3A至3C圖中所描繪的電晶體152係與電晶體151相同,其中基板100、絕緣層102、氧化物半導體層106、源極電極108a、汲極電極108b、閘極絕緣層112、 及閘極電極114係包含在內,且源極電極108a及汲極電極108b的末端部分具有角度θ以及其上端部分具有彎曲表面104。在電晶體152與電晶體151之間的差異係其中氧化物半導體層106連接至源極電極108a及汲極電極108b的位置。換言之,在電晶體152中,氧化物半導體層106的下方部分係與源極電極108a及汲極電極108b接觸。其他的組件則與第1A至1C圖中之電晶體151的該等組件相似。
接著,將參照第4A至4E圖來敘述第3A至3C圖中電晶體152之製造方法的實例。
首先,以製備基板100。此時,較佳地,使基板100接受第一熱處理。
在執行第一熱處理的情況中,於第一熱處理之後,絕緣層102係較佳地形成於基板100之上,而無需暴露至氛圍。更佳地,該第一熱處理及絕緣層102的形成係無需中斷真空而予以執行(請參閱第4A圖)。
接著,用以形成源極電極及汲極電極的導電層(包含藉由與源極電極及汲極電極相同的層所形成之佈線)係形成於絕緣層102上,且該導電層係藉由乾蝕刻法而處理,以形成源極電極118a及汲極電極118b(請參閱第4B圖)。此時,阻體遮罩係在尺寸上藉由蝕刻而予以縮減,使得該源極電極及該汲極電極的末端部分可具有錐形角度。
然後,執行電漿處理於源極電極118a及汲極電極 118b上,以致使末端具有彎曲表面之源極電極108a及汲極電極108b形成(請參閱第4C圖)。
該電漿係產生於包含諸如氮、氖、氬、氪、或氙的稀有氣體,氮、氧、及諸如二氧化氮的氧化氮之其中至少一者的氛圍中。源極電極118a及汲極電極118b的表面係接受使用電漿之處理,以致使上端部分可具有彎曲表面。
當電漿處理的時間週期太短時,則源極電極108a及汲極電極108b的上端部分無法具有彎曲表面。進一步地,當該處理的時間週期太長時,則會使絕緣層102、源極電極108a、及汲極電極108b變薄。
具體而言,源極電極及汲極電極之各自的上端部分之曲率半徑係大於或等於源極電極及汲極電極之厚度的1/100,且小於或等於該厚度的1/2。具備該結構,可減輕源極電極及汲極電極的上端部分周圍之氧化物半導體層106及閘極絕緣層112上的電場濃度;且因此,可製造出具有高可靠度的電晶體。
其次,執行與第一熱處理相似的熱處理,以便使所吸附在絕緣層102、源極電極108a、及汲極電極108b的表面上之氫降低。之後,形成氧化物半導體層,而無需暴露至氛圍。較佳地,該熱處理及氧化物半導體層的形成係無需中斷真空而被執行。
選擇性地,自源極電極118a及汲極電極118b上之電漿處理至氧化物半導體層的形成之該等步驟可無需中斷真空而執行。藉由以此方式而執行該等步驟,在氧化物膜、 有機污染物、或其類似物係藉由電漿處理而自源極電極118a及汲極電極118b的表面去除之後,可防止氧化物膜或有機污染物再生產生。當不具有由源極電極118a及汲極電極118b的材料所形成之氧化物膜或有機污染物於該源極電極108a及汲極電極108b與該氧化物半導體層之間的介面處時,則可降低源極電極108a及汲極電極108b與氧化物半導體層之間的接觸電阻,以致可抑制電晶體之導通狀態電流的減少。因而,可抑制由於在源極電極108a及汲極電極108b的表面上之氧化物膜或有機污染物所造成的電性特徵中之劣化,或由於光、閘極偏壓、及溫度所造成的電性特徵中之劣化。此處,在電性特徵中之劣化意指臨限電壓的偏移、導通狀態電流之減少、或其類似者。
接著,可執行第二熱處理。
然後,將氧化物半導體層處理成為氧化物半導體層106。之後,形成閘極絕緣層112以覆蓋氧化物半導體層106,且與源極電極108a及汲極電極108b的一部分接觸(請參閱第4D圖)。
然後,形成閘極電極114(請參閱第4E圖)。
透過上述步驟,可製造出電晶體152。
如上述地,電晶體152可無需暴露氧化物半導體層的背面通道至氛圍、化學溶液、及電漿而被製造出。
依據此實施例,可提供具有穩定的電性特徵、更少的劣化、及高的可靠度之電晶體。
在此實施例中所敘述之結構、方法、及其類似物可與 其他實施例中所敘述之該等結構、方法、及其類似物適當地結合。
(實施例3)
本發明一實施例之半導體裝置可應用至各式各樣的電子裝置(包含遊戲機)。電子裝置的實例係電視機(亦稱為電視或電視接收器)、電腦或其類似物之監測器,諸如數位相機或數位攝影機之相機、數位像框、行動電話手機(亦稱為行動電話或行動電話裝置)、攜帶式遊戲機、個人數位助理、聲頻再生裝置、及諸如柏青哥(pachinko)機之大型遊戲機。將敘述各自包含上述實施例中所述之半導體裝置的電子裝置之實例。
第5A圖描繪膝上型個人電腦,其包含主體301、外殼302、顯示部303、鍵盤304、及其類似物。藉由應用實施例1或2中所述之半導體裝置,該膝上型個人電腦可具有高的可靠度。
第5B圖描繪個人數位助理(PDA),其包含顯示部313、外部介面315、操作鈕314、及其類似物於主體311中。尖筆312係包含在內,成為用於操作之附件。藉由應用實施例1或2中所述之半導體裝置,該個人數位助理(PDA)可具有更高的可靠度。
第5C圖描繪電子書閱讀器的實例。例如,電子書閱讀器320包含二外殼,亦即,外殼321及外殼322。外殼321及外殼322係以鉸鏈325而結合,以致使電子書閱讀 器320可以以鉸鏈325為軸而開啟及閉合。具備該結構、電子書閱讀器320可與書本一樣地操作。
顯示部323及顯示部324係分別結合於外殼321及外殼322中。顯示部323及顯示部324可顯示一影像或不同影像。當顯示部323及顯示部324顯示不同的影像時,例如,正文可顯示於右側之顯示部(第5C圖中之顯示部323)上,且圖形可顯示於左側之顯示部(第5C圖中之顯示部324)上。藉由應用實施例1或2中所述之半導體裝置,該電子書閱讀器可具有高的可靠度。
第5C圖描繪其中外殼321係設置有操作部及其類似物之實例。例如,外殼321係設置有電源開關326、操作鍵327、揚聲器328、及其類似物。具備該等操作鍵327,可翻閱頁面。注意的是,鍵盤、指標裝置、或其類似物亦可設置在其中設置顯示部於上之外殼的表面上。進一步地,外部連接端子(耳機端子、USB端子、或其類似物)、記錄媒體插入部、及其類似物亦可設置在外殼的背面或側面。此外,電子書閱讀器320可具有電子字典之功能。
電子書閱讀器320可具有能無線地傳送及接收資料之組態。透過無線通訊,可自電子書伺服器而採購或下載所欲的書籍資料或其類似物。
第5D圖描繪個人數位助理,其包含二外殼,亦即,外殼330及外殼331。外殼331包含顯示面板332、揚聲器333、微音器334、指標裝置336、相機鏡頭337、外部 連接端子338、及其類似物。此外,外殼330包含具有個人數位助理之充電功能的太陽能電池340、外部記憶體槽341、及其類似物。進一步地,天線係結合於外殼331中。藉由應用實施例1或2中所述之半導體裝置,該個人數位助理可具有高的可靠度。
進一步地,顯示面板332係以觸控面板而設置。顯示為影像之複數個操作鍵335係藉由點虛線而描繪於第5D圖中。注意的是,亦包含升壓電路,透過該升壓電路,可將來自太陽能電池340所輸出之電壓增至足夠地高,以供每一個電路之用。
在顯示面板332中,可根據使用圖案而適當地改變顯示方向。進一步地,個人數位助理係設置有相機鏡頭337於與顯示面板332相同的表面上,且因此,可將其使用為視訊電話。揚聲器333及微音器334可使用於視訊電話來電,記錄及播放聲音,及其類似者,以及語音通話。此外,可將其中外殼330及331係如第5D圖中所描繪地開啟的狀態中之外殼330及331滑動,使得其中一者重疊在另一者之上;因此,可降低個人數位助理的尺寸,而使該個人數位助理適用於攜帶。
外部連接端子338可連接至AC轉換器及諸如USB電纜之各式各樣類型的電纜,且充電及與個人電腦及其類似物之資料通訊亦係可能的。此外,大量資料可藉由插入記錄媒體至外部記憶體槽341而予以儲存,且可予以移動。
除了上述功能之外,可設置紅外線通訊功能、電視接 收功能、或其類似功能。
第5E圖描繪電視機之實例。在電視機360中,顯示部363係結合於外殼361中。顯示部363可顯示影像。在此,外殼361係藉由座台365而予以支撐。藉由應用實施例1或2中所述之半導體裝置,該電視機360可具有高的可靠度。
電視機360可藉由外殼361之操作開關或分離的遙控器,而予以操作。進一步地,該遙控器可設置有顯示部,用以顯示來自該遙控器所輸出之資料。
注意的是,電視機360係設置有接收器、調變解調器、及其類似物。透過接收器的使用,可接收一般的電視廣播。再者,當電視機係經由調變解調器而有線或無線地連接至通訊網路時,可執行單向(自傳送器至接器)或雙向(在傳送器與接收器之間,或在接收器之間)的資訊通訊。
在此實施例中所述之結構、方法、及其類似者可以與其他實施例中所述之該等結構、方法、及其類似者之任一者適當地結合。
[實例1]
在此實例中,係以掃描透射型電子顯微鏡(STEM)來觀察所製造之取樣1及取樣2的橫剖面形狀。
將敘述取樣1及取樣2的製造方法於下文。注意的是,除非另有陳明,否則該製造方法係使用於取樣1及取 樣2二者。
在取樣1與取樣2之間的差異在於電漿處理(逆濺鍍處理)是否執行於第二鎢層506及氮氧化矽層504之上。在取樣1中,該逆濺鍍處理並未被執行於第二鎢層506及氮氧化矽層504上,以及在取樣2中,該逆濺鍍處理係在第二鎢層506及氮氧化矽層504之上執行。
第6A及6B圖顯示透過STEM之取樣的橫剖面形狀。第6A圖顯示取樣1,以及第6B圖顯示取樣2。取樣1及取樣2的製造方法係敘述如下。
首先,形成第一鎢層502於基板上,而具有150奈米之厚度。
接著,形成氮氧化矽層504為具有100奈米之厚度。
然後,鎢層係形成為具有100奈米之厚度,阻體遮罩係透過光微影術處理而形成,該鎢層係藉由乾蝕刻法而予以處理,且隨後,將阻體遮罩去除,以致使第二鎢層506形成。
接著,僅執行逆濺鍍於取樣2之上,使得上端部分具有彎曲表面的第二鎢層510形成。該逆濺鍍的情形係如下。
‧氣體:Ar(50sccm)
‧電力:0.2千瓦(13.56MHz)
‧壓力:0.6帕
‧溫度:室溫
‧時間:5分鐘
接著,氧化物半導體層508係形成為具有50奈米的厚度。該氧化物半導體層508的沈積情形係如下:
‧靶極:In-Ga-Zn-O(In2O3:Ga2O3:ZnO=1:1:2[克分子比])靶極
‧沈積氣體:Ar(30sccm)、O2(15sccm)
‧電力:0.5千瓦(DC)
壓力:0.4帕
T-S距離:60毫米
‧在沈積中之基板溫度:200℃
取樣1及取樣2係透過上述步驟而製造出。
與取樣1中之第二鎢層的上端部分相較地,在取樣2中之第二鎢層的上端部分係彎曲,且取樣2中之第二鎢層的曲率半徑係10奈米。
注意的是,取樣1的錐形角度θ係85度,以及取樣2的錐形角度θ係79度。該錐形角度θ係計算如下。對第二鎢層之側表面中的線性部分繪製切線(切線550、切線551),將該切線視為斜邊,且將第二鎢層之厚度視為邊,而藉以形成直角三角形於第二鎢層之中。然後,自該直角三角形的底及高而計算錐形角度。
在取樣1中,於第二鎢層506上所形成之氧化物半導體層508的厚度係愈靠近第二鎢層506的上端部分愈小;因此,氧化物半導體層508並非均勻的。相反地,在取樣 2中,於第二鎢層510上所形成的氧化物半導體層508均勻地覆蓋第二鎢層510,即使當靠近該第二鎢層510的上端部分時亦然。
[實例2]
在此實例中,將敘述包含氧化物半導體之頂部閘極底部接觸型電晶體。
於此實例中,係評估取樣3及取樣4中之電晶體的電性特徵和劣化。
將敘述取樣3及取樣4的製造方法於下文。注意的是,除非另有陳明,否則該製造方法係使用於取樣3及取樣4二者。
在取樣3與取樣4之間的差異在於電漿處理(逆濺鍍處理)是否執行於源極電極及汲極電極之上。在取樣3中,該逆濺鍍處理並未被執行於源極電極及汲極電極上,以及在取樣4中,該逆濺鍍處理係在源極電極及汲極電極之上執行。
首先,100奈米厚之氧化氮化矽層係藉由電漿CVD法而形成於玻璃基板之上。
接著,250奈米厚之氧化矽層係藉由濺鍍法所形成。注意的是,該氧化矽層的沈積情形係如下。
‧靶極:石英靶極
‧沈積氣體:Ar(25sccm)、O2(25sccm)
‧電力:1.5千瓦(13.56MHz)
‧壓力:0.4帕
‧T-S距離:60毫米
‧在沈積中之基板溫度:100℃
然後,100奈米厚之鎢層係藉由濺鍍法而形成於氧化矽層之上。之後,阻體遮罩係透過光微影術處理而形成,該鎢層係藉由乾蝕刻法而予以處理,以致使源極電極及汲極電極形成,且然後,將阻體遮罩去除。此時,該阻體遮罩係在尺寸上藉由蝕刻而予以縮減,使得源極電極及汲極電極的末端部分具有錐形角度。
接著,僅使取樣4接受藉由逆濺鍍法之表面處理。該逆濺鍍的情形係如下。
‧氣體:Ar(50sccm)
‧電力:0.2千瓦(13.56MHz)
‧壓力:0.6帕
‧溫度:室溫
‧時間:3分鐘
在該逆濺鍍之後,25奈米厚之氧化物半導體層係藉由濺鍍法所形成,而無需中斷真空。
該氧化物半導體層的沈積情形係如下。
‧靶極:In-Gz-Zn-O(In2O3:Ga2O3:ZnO=1:1:2[克分子比])靶極
‧沈積氣體:Ar(30sccm)、O2(15sccm)
‧電力:0.5千瓦(DC)
‧壓力:0.4帕
‧T-S距離:60毫米
‧在沈積中之基板溫度:200℃
接著,該氧化物半導體層係使用透過光微影術處理所形成之阻體遮罩,而藉由濕蝕刻來加以處理,以成為島狀氧化物半導體層。
然後,30奈米厚之氮氧化矽層係藉由電漿CVD法而形成為覆蓋氧化物半導體層、源極電極、及汲極電極的閘極絕緣層。
其次,30奈米厚之氮化鉭層及370奈米厚之鎢層係藉由濺鍍法所形成。之後,該氮化鉭層及該鎢層係使用透過光微影術處理所形成於該氮化鉭層及該鎢層上之阻體遮罩,而藉由乾蝕刻來加以處理,以具有閘極電極的形狀。
然後,300奈米厚之氧化矽層係藉由濺鍍法所形成。該氧化矽層作用成為層間絕緣層。該層間絕緣層及該閘極絕緣層係使用透過光微影術處理所形成之阻體遮罩而予以處理,以致使到達閘極電極、源極電極、及汲極電極之接觸孔形成。
接著,第一鈦層、鋁層、及第二鈦層係藉由濺鍍法而分別形成為具有50奈米、100奈米、及5奈米的厚度。之後,該第一鈦層、該鋁層、及該第二鈦層係使用透過光微影術處理所形成之阻體遮罩,而藉由乾蝕刻來加以處 理,以具有佈線的形狀。
接著,在250℃之氮氛圍中執行1小時的熱處理於每一個取樣上。
用於取樣3及取樣4之電晶體係透過上述步驟而被製造出。
第7A及7B圖顯示此實例的每一個取樣之電晶體中的汲極電流(Ids)-閘極電壓(Vgs)測量結果。該測量係執行於基板表面上之25個點。測量結果係以其中將它們重疊之狀態而顯示。通道長度L係3微米,以及通道寬度W係20微米。基板溫度係25℃。注意的是,電晶體的源極電極與汲極電極間之電壓Vds係設定為3伏特(V)。第7A圖顯示取樣3之電晶體的Ids-Vgs測量結果,以及第7B圖顯示取樣4之電晶體的Ids-Vgs測量結果。
依據該等測量結果,當與取樣3的電晶體相較時,取樣4的電晶體之臨限電壓的變化及導通狀態電流的減少和變化係變小。
接著,將敘述此實例中之BT測試。執行BT測試於上的電晶體具有3微米之通道長度L及50微米之通道寬度W。在此實例中,首先,設定基板溫度成為25℃以及設定源極電極與汲極電極間之電壓Vds為3伏特,且然後,執行電晶體的Ids-Vgs測量。
接著,將基板台溫度設定成為150℃,且將電晶體的源極電極及汲極電極分別設定為0伏特及0.1伏特。然 後,將負電壓施加至閘極電極,使得所施加至閘極絕緣層的電場強度係2MV/cm,且保持該閘極電極1小時。接著,將閘極電極的電壓設定為0伏特。之後,設定基板溫度成為25℃以及設定源極電極與汲極電極間之電壓Vds為3伏特,且執行電晶體的Ids-Vgs測量。第8A及8B圖分別顯示取樣3及取樣4的電晶體之BT測試的前後之Ids-Vgs測量結果。
在第8A圖中,實線1002指示BT測試前所獲得之取樣3的電晶體之Ids-Vgs測量結果,以及實線1004指示BT測試後所獲得之取樣3的電晶體之Ids-Vgs測量結果。當與BT測試前所獲得之臨限電壓相較時,則在BT測試後所獲得之臨限電壓於正方向中偏移1.16伏特。
在第8B圖中,實線1012指示BT測試前所獲得之取樣4的電晶體之Ids-Vgs測量結果,以及實線1014指示BT測試後所獲得之取樣4的電晶體之Ids-Vgs測量結果。當與BT測試前所獲得之臨限電壓相較時,則BT測試後所獲得之臨限電壓在正方向中偏移0.71伏特。
以相似的方式,在以下情形之下執行每一個取樣的另一電晶體之Ids-Vgs測量:設定基板溫度成為25℃;以及設定源極電極與汲極電極間之電壓Vds為3伏特。該電晶體的通道長度L係3微米,且其通道寬度W係50微米。
接著,將基板台溫度設定成為150℃,且將電晶體的源極電極及汲極電極分別設定為0伏特及0.1伏特。然後,將正電壓施加至閘極電極,使得所施加至閘極絕緣層 的電場強度係2MV/cm,且將該正電壓連續施加1小時。接著,將閘極電極的電壓設定為0伏特。之後,設定基板溫度成為25℃以及設定源極電極與汲極電極間之電壓Vds為3伏特,且執行電晶體的Ids-Vgs測量。第9A及9B圖分別顯示取樣3及取樣4的電晶體之BT測試的前後之Ids-Vgs測量結果。
在第9A圖中,實線1022指示BT測試前所獲得之取樣3的電晶體之Ids-Vgs測量結果,以及實線1024指示BT測試後所獲得之取樣3的電晶體之Ids-Vgs測量結果。當與BT測試前所獲得之Ids-Vgs曲線及導通狀態電流相較時,則在BT測試後所獲得之Ids-Vgs曲線係扭曲,且在BT測試後所獲得之導通狀態電流減少。
在第9B圖中,實線1032指示BT測試前所獲得之取樣4的電晶體之Ids-Vgs測量結果,以及實線1034指示BT測試後所獲得之取樣4的電晶體之Ids-Vgs測量結果。當與BT測試前所獲得之臨限電壓相較時,則BT測試後所獲得之臨限電壓在負方向中偏移0.22伏特。
其次,將敘述此實例中之光致降級測試。執行光致降級測試於上之電晶體具有3微米的通道長度L,及50微米的通道寬度W。基板溫度係設定成為25℃,以及源極電極與汲極電極之間的電壓Vds係設定成為3伏特(V)。在此實例中,首先,電晶體的Ids-Vgs測量係執行於暗狀態中,且然後,電晶體的Ids-Vgs測量係執行於亮狀態中。
第10圖顯示此實例中所使用之光的發射光譜。注意的是,亮狀態意指其中透過具有該發射光譜的光之光照射係執行於36千勒克司(kilolux;klx)之光照度的狀態。
在第11A圖中,實線1042指示暗狀態中的取樣3之電晶體的Ids-Vgs測量結果,以及實線1044指示亮狀態中的取樣3之電晶體的Ids-Vgs測量結果。當與BT測試前所獲得之臨限電壓相較時,則BT測試後所獲得之臨限電壓在負方向中偏移0.05伏特。
在第11B圖中,實線1052指示暗狀態中的取樣4之電晶體的Ids-Vgs測量結果,以及實線1054指示亮狀態中的取樣4之電晶體的Ids-Vgs測量結果。當與BT測試前所獲得之臨限電壓相較時,則BT測試後所獲得之臨限電壓在負方向中偏移0.01伏特。
如上述地,所發現到的是,在此實例中之取樣4的電晶體於BT測試的前後之間以及於光照射時,具有在基板表面的臨限電壓中之小的變化及在電性特徵中之小程度的劣化。
此申請案係根據2010年8月6日在日本專利局所申請之日本專利申請案序號2010-177037,該申請案的全部內容係結合於本文以供參考。

Claims (3)

  1. 一種半導體裝置的製作方法,具有:氧化物半導體層;在前述氧化物半導體層上,與前述氧化物半導體層電連接的源極電極及汲極電極;前述氧化物半導體層上、前述源極電極上及汲極電極上的閘極絕緣層;前述閘極絕緣層上的閘極電極;前述源極電極及前述汲極電極分別在下端部具有錐形角;前述源極電極及前述汲極電極分別在上端部具有曲面形狀;其中,在沿著通道長方向的剖面的前述氧化物半導體層的側端部,被前述源極電極及前述汲極電極覆蓋;前述源極電極及前述汲極電極,係藉由在前述氧化物半導體層上形成導電層,並將前述導電層利用阻體遮罩的乾蝕刻進行加工而形成;在前述乾蝕刻時,藉由使前述阻體遮罩後退同時進行蝕刻,在前述源極電極及前述汲極電極的下端部形成前述錐形角;在前述乾蝕刻後,藉由對前述源極電極及前述汲極電極,利用含有稀有氣體、氮、氧及氧化氮的一種以上的氛圍下生成的電漿進行處理,在前述源極電極及前述汲極電極的上端部形成前述曲面形狀。
  2. 一種半導體裝置的製作方法,具有:氧化物半導體層;在前述氧化物半導體層上,與前述氧化物半導體層電連接的源極電極及汲極電極;前述氧化物半導體層上、前述源極電極上及汲極電極上的閘極絕緣層;前述閘極絕緣層上的閘極電極;前述源極電極及前述汲極電極分別在下端部具有錐形角;前述源極電極及前述汲極電極分別在上端部具有曲面形狀;前述曲面形狀,具有前述源極電極或前述汲極電極的厚度的1/100以上且1/2以下的曲率半徑;其中,在沿著通道長方向的剖面的前述氧化物半導體層的側端部,被前述源極電極及前述汲極電極覆蓋;前述源極電極及前述汲極電極,係藉由在前述氧化物半導體層上形成導電層,並將前述導電層利用阻體遮罩的乾蝕刻進行加工而形成;在前述乾蝕刻時,藉由使前述阻體遮罩後退同時進行蝕刻,在前述源極電極及前述汲極電極的下端部形成前述錐形角;在前述乾蝕刻後,藉由對前述源極電極及前述汲極電極,利用含有氬的氛圍下生成的電漿進行處理,在前述源極電極及前述汲極電極的上端部形成前述曲面形狀。
  3. 如請求項1或2所述之半導體裝置的製作方法,其中,前述利用電漿的處理為逆濺鍍處理。
TW107136184A 2010-08-06 2011-08-02 半導體裝置 TWI663639B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010177037 2010-08-06
JP2010-177037 2010-08-06

Publications (2)

Publication Number Publication Date
TW201909257A TW201909257A (zh) 2019-03-01
TWI663639B true TWI663639B (zh) 2019-06-21

Family

ID=45555464

Family Applications (4)

Application Number Title Priority Date Filing Date
TW107136184A TWI663639B (zh) 2010-08-06 2011-08-02 半導體裝置
TW105122742A TWI595670B (zh) 2010-08-06 2011-08-02 半導體裝置
TW100127417A TWI553875B (zh) 2010-08-06 2011-08-02 半導體裝置
TW106117660A TW201733133A (zh) 2010-08-06 2011-08-02 半導體裝置

Family Applications After (3)

Application Number Title Priority Date Filing Date
TW105122742A TWI595670B (zh) 2010-08-06 2011-08-02 半導體裝置
TW100127417A TWI553875B (zh) 2010-08-06 2011-08-02 半導體裝置
TW106117660A TW201733133A (zh) 2010-08-06 2011-08-02 半導體裝置

Country Status (4)

Country Link
US (2) US20120032172A1 (zh)
JP (1) JP5876682B2 (zh)
KR (1) KR101991690B1 (zh)
TW (4) TWI663639B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8792284B2 (en) 2010-08-06 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
US10079053B2 (en) 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
US9177872B2 (en) 2011-09-16 2015-11-03 Micron Technology, Inc. Memory cells, semiconductor devices, systems including such cells, and methods of fabrication
US9048323B2 (en) 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013232567A (ja) * 2012-04-30 2013-11-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR102099445B1 (ko) 2012-06-29 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6306832B2 (ja) * 2012-07-06 2018-04-04 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP6293229B2 (ja) * 2012-10-17 2018-03-14 株式会社半導体エネルギー研究所 半導体装置
KR102220279B1 (ko) * 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
JP6355374B2 (ja) * 2013-03-22 2018-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103886813B (zh) * 2014-02-14 2016-07-06 上海和辉光电有限公司 双面显示器、双面显示器的控制装置及其制造方法
TWI672804B (zh) 2014-05-23 2019-09-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
CN104134699A (zh) * 2014-07-15 2014-11-05 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及显示装置
JP6393936B2 (ja) * 2014-09-05 2018-09-26 Dic株式会社 薄膜トランジスタ、トランジスタアレイ、薄膜トランジスタの製造方法及びトランジスタアレイの製造方法
JP6293818B2 (ja) * 2016-05-31 2018-03-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN112530978B (zh) * 2020-12-01 2024-02-13 京东方科技集团股份有限公司 开关器件结构及其制备方法、薄膜晶体管膜层、显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275038A1 (en) * 2004-06-14 2005-12-15 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US20080197350A1 (en) * 2007-02-16 2008-08-21 Samsung Electronics Co., Ltd. Thin film transistor and method of forming the same
JP2010060683A (ja) * 2008-09-02 2010-03-18 Hitachi Displays Ltd 表示装置
US20100117086A1 (en) * 2008-11-07 2010-05-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
JP2010135772A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置の作製方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
KR20070092455A (ko) * 2006-03-10 2007-09-13 삼성전자주식회사 표시 장치 및 그 제조 방법
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
DE102006039764A1 (de) * 2006-08-24 2008-02-28 Wabco Gmbh Nutzfahrzeuganhänger mit einem elektronisch gesteuerten Bremssystem
KR20080047085A (ko) * 2006-11-24 2008-05-28 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR20080052107A (ko) * 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
JP2010045159A (ja) * 2008-08-12 2010-02-25 Fujifilm Corp 薄膜電界効果型トランジスタ及びその製造方法
US7989321B2 (en) * 2008-08-21 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device gate structure including a gettering layer
JP2010062233A (ja) * 2008-09-02 2010-03-18 Hitachi Displays Ltd 表示装置
JP5484853B2 (ja) * 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8865516B2 (en) * 2009-06-29 2014-10-21 Sharp Kabushiki Kaisha Oxide semiconductor, thin film transistor array substrate and production method thereof, and display device
KR101093424B1 (ko) * 2009-11-10 2011-12-14 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
WO2011070892A1 (en) * 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5727204B2 (ja) * 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275038A1 (en) * 2004-06-14 2005-12-15 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US20080197350A1 (en) * 2007-02-16 2008-08-21 Samsung Electronics Co., Ltd. Thin film transistor and method of forming the same
JP2010060683A (ja) * 2008-09-02 2010-03-18 Hitachi Displays Ltd 表示装置
US20100117086A1 (en) * 2008-11-07 2010-05-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
JP2010135772A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置の作製方法

Also Published As

Publication number Publication date
US20170278976A1 (en) 2017-09-28
US20120032172A1 (en) 2012-02-09
KR20120024397A (ko) 2012-03-14
TW201225303A (en) 2012-06-16
KR101991690B1 (ko) 2019-06-21
TWI553875B (zh) 2016-10-11
JP2012054544A (ja) 2012-03-15
TW201733133A (zh) 2017-09-16
JP5876682B2 (ja) 2016-03-02
TWI595670B (zh) 2017-08-11
TW201639177A (zh) 2016-11-01
TW201909257A (zh) 2019-03-01

Similar Documents

Publication Publication Date Title
TWI663639B (zh) 半導體裝置
JP7395036B2 (ja) 半導体装置
JP6425769B2 (ja) 半導体装置の作製方法
JP6437147B2 (ja) 半導体装置
JP2022009810A (ja) 半導体装置
KR101803987B1 (ko) 표시 장치
KR20120103566A (ko) 반도체 장치
KR20120106950A (ko) 스퍼터링 타겟 및 그 제작 방법 및 트랜지스터

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees