KR101991690B1 - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차, 전기적 특성의 열화는 반도체 장치의 신뢰성을 현저하게 저하시킨다.
기판 위에 형성되는 산화물 반도체층과, 산화물 반도체층과 전기적으로 접속되며, 단부가 테이퍼 각을 갖고, 또 상단부가 곡면 형상을 갖는 소스 전극 및 드레인 전극과, 산화물 반도체층의 일부와 접하고, 또 산화물 반도체층, 소스 전극 및 드레인 전극을 덮는 게이트 절연층과 산화물 반도체층과 중첩하는 게이트 절연층 위의 게이트 전극을 갖는 반도체 장치 및 그 제작 방법이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 반도체 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 사용할 수 있는 반도체 박막의 재료로서는 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/cm3 미만인 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 비정질 산화물을 사용한 트랜지스터가 개시되어 있다(특허 문헌 1 참조).
산화물 반도체를 사용한 트랜지스터는, 아모퍼스 실리콘을 사용한 트랜지스터보다 동작 속도가 빠르고, 다결정 실리콘을 사용한 트랜지스터보다 제작이 용이하지만, 전기적 특성이 변동하기 쉽고, 신뢰성이 낮다는 문제점이 알려져 있다. 예를 들어, 바이어스-열 스트레스 시험(BT 시험) 전후에 있어서, 트랜지스터의 임계값 전압이 변동되어 버린다.
또한, 게이트 절연층, 소스 전극층 및 드레인 전극층에 대하여 플라즈마 처리 등의 표면 처리를 행함으로써, 그 후에 산화물 반도체층을 형성할 때 불순물의 혼입이나 소스 전극층 및 드레인 전극층과의 접촉 저항의 증대로 인한 소자 특성의 악화를 억제할 수 있는 보텀 게이트·보텀 콘택트형의 트랜지스터가 개시되어 있다(특허 문헌 2 참조).
일본국 특개2006-165528호 공보 일본국 특개2010-135771호 공보
산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차, 전기적 특성의 열화는 반도체 장치의 신뢰성을 현저하게 저하시킨다. 따라서, 본 발명의 일 형태는, 반도체 장치의 신뢰성을 향상시키는 것을 목적으로 한다.
본 발명의 일 형태는, 기판 위에 형성되는 산화물 반도체층과, 산화물 반도체층과 전기적으로 접속되며, 단부가 테이퍼 각을 갖고, 또 상단부가 곡면 형상을 갖는 소스 전극 및 드레인 전극과, 산화물 반도체층의 일부와 접하고, 또 산화물 반도체층, 소스 전극 및 드레인 전극을 덮는 게이트 절연층과 산화물 반도체층과 중첩하는 게이트 절연층 위의 게이트 전극을 갖는 반도체 장치 및 그 제작 방법이다.
여기서 소스 전극 및 드레인 전극은 게이트 절연층 및 산화물 반도체층 사이에 형성된다.
또는 소스 전극 및 드레인 전극은 기판 및 산화물 반도체층 사이에 형성된다.
단부가 테이퍼 각을 갖는 소스 전극 및 드레인 전극을 형성하기 위해서는, 드라이 에칭법을 사용하는 것이 바람직하다. 드라이 에칭법을 사용하여 레지스트 마스크를 후퇴시키면서 가공함으로써 단부의 테이퍼 각이 20° 이상 90° 미만이 되는 소스 전극 및 드레인 전극을 얻을 수 있다.
단부가 테이퍼 각을 갖는 소스 전극 및 드레인 전극을 사용함으로써, 적어도 측면과 접하여 형성되는 산화물 반도체층 또는 게이트 절연층과 소스 전극 및 드레인 전극의 측면부에 있어서의 피복성을 향상시킬 수 있다. 그래서, 소스 전극 및 드레인 전극 위에 형성하는 층의 피복성이 낮은 것에 기인하여 발생되는 전계 집중으로 인한 파괴가 일어나기 어려워진다.
또한, 상단부가 곡면 형상을 갖는 소스 전극 및 드레인 전극은, 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논 등), 질소, 산소 및 산화 질소(아산화 질소 등)를 한가지 이상 포함하는 분위기에서 플라즈마를 생성하고, 상기 플라즈마를 사용하여 소스 전극 및 드레인 전극의 표면을 처리함으로써 형성할 수 있다. 바람직하게는, 반응성이 작은 희가스를 사용한다. 구체적으로는, 상술한 플라즈마를 포함하는 챔버에서 소스 전극 및 드레인 전극에 대하여 양 이온이 가속되도록 기판 홀더에 바이어스를 인가하면 좋다. 예를 들어, 상기 처리에 있어서 드라이 에칭 장치, CVD 장치 또는 스퍼터링 장치 등을 사용하여도 좋다.
바람직하게는 스퍼터링 장치를 사용하여 역 스퍼터링법에 의하여 행한다.
이로써, 소스 전극 및 드레인 전극의 상단부의 곡률 반경을 소스 전극 및 드레인 전극의 두께의 1/100 이상 1/2 이하로 할 수 있다.
상단부가 곡면 형상을 갖는 소스 전극 및 드레인 전극을 사용함으로써, 상단부에 있어서 산화물 반도체층 또는 게이트 절연층의 전계 집중을 완화할 수 있다. 전계 집중을 완화할 수 있기 때문에, 상기 전계 집중 개소로부터의 누설 전류가 저감되어 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 트랜지스터는 기판과 산화물 반도체층 사이에 형성되고, 또 산화물 반도체층에 접하는 절연층을 가져도 좋다. 또는 기판과 산화물 반도체층 사이에 형성되고, 또 산화물 반도체층에 접하는 절연층으로서 가열에 의하여 산소를 방출하는 절연층을 사용하여도 좋다. 또한, 절연층으로서 수소 농도가 1.1×1020atoms/cm3 이하의 절연층을 사용하여도 좋다.
“가열에 의하여 산소를 방출한다”는 것은, TDS(Thermal Desorption Spectroscopy: 승온 이탈 가스 분광법) 분석에 있어서, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 것을 가리킨다.
상기 구성에 있어서, 가열에 의하여 산소를 방출하는 절연층은, 산소 과잉의 산화 실리콘(SiOX(X>2))이어도 좋다. 산소 과잉의 산화 실리콘(SiOX(X>2))이란, 단위 체적당에 실리콘 원자수의 2배보다 많은 산소 원자를 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더포드 후방산란 분광법(RBS: Rutherford Backscattering Spectrometry)에 의하여 측정한 값이다.
절연층으로부터 산화물 반도체층에 산소가 공급됨으로써 절연층 및 산화물 반도체층에 있어서의 계면 준위를 저감할 수 있다. 결과적으로, 반도체 장치의 동작 등에 기인하여 발생될 수 있는 전하 등이 상술한 절연층 및 산화물 반도체층에 있어서의 계면에 포획되는 것을 충분히 억제할 수 있다.
또한, 산화물 반도체층의 산소 결손에 기인하여 전하가 발생되는 경우가 있다. 일반적으로, 산화물 반도체층 내의 산소 결손은 일부가 도너가 되어 캐리어인 전자가 발생한다. 결과적으로, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트하게 된다. 이 경향은 백 채널 측에서 현저히 나타난다. 또한, 본 명세서에 있어서의 “백 채널”이란, 절연층 측의 산화물 반도체층의 영역을 가리킨다. 구체적으로는, 산화물 반도체층에 있어서의 절연층에 접하는 영역 근방을 가리킨다. 산소가 절연층으로부터 산화물 반도체층에 충분히 방출됨으로써 임계값 전압이 마이너스 방향으로 시프트하게 되는 요인인 산화물 반도체층의 산소 결손을 보전(補塡)할 수 있다. 또한, 본 명세서에 있어서 “임계값 전압”이란 트랜지스터를 온 상태로 하기 위하여 필요하게 되는 게이트 전압을 가리킨다. “게이트 전압”이란 소스의 전위를 기준으로 한 게이트 전위와의 전위차를 가리킨다.
즉, 산화물 반도체층에 산소 결손이 생기면, 절연층과 산화물 반도체층의 계면에 있어서의 전하 포획을 억제하기 어렵게 되지만, 절연층으로서 가열에 의하여 산소를 방출하는 절연층을 형성함으로써, 산화물 반도체층 및 절연층에 있어서의 계면 준위, 그리고 산화물 반도체층의 산소 결손을 저감하고, 산화물 반도체층과 절연층의 계면에 있어서의 전하 포획이 주는 영향을 작게 할 수 있다.
또한, 톱 게이트 구조를 채용함으로써, 산화물 반도체층의 백 채널이 대기, 수분, 약액 및 플라즈마에 노출되는 것을 미연에 방지할 수 있다. 백 채널의 청정도(淸淨度)가 유지되기 때문에 안정된 전기적 특성의 트랜지스터를 제작할 수 있다.
상술한 바와 같이, 본 발명의 일 형태를 사용함으로써 전기적 특성이 안정되고 신뢰성이 높은 반도체 장치를 제작할 수 있다.
본 발명의 일 형태에 의하여 전기적 특성이 안정되고 신뢰성이 높은 산화물 반도체를 사용한 반도체 장치가 제공된다.
도 1a 내지 도 1c는 본 발명의 일 형태인 반도체 장치의 일례를 도시하는 상면도 및 단면도.
도 2a 내지 도 2e는 본 발명의 일 형태인 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 3a 내지 도 3c는 본 발명의 일 형태인 반도체 장치의 일례를 도시하는 상면도 및 단면도.
도 4a 내지 도 4e는 본 발명의 일 형태인 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 5a 내지 도 5e는 본 발명의 일 형태인 반도체 장치로서의 전자 기기를 도시하는 도면.
도 6a 및 도 6b는 트랜지스터의 단면 형상을 도시하는 도면.
도 7a 및 도 7b는 트랜지스터의 전기적 특성을 도시하는 도면.
도 8a 및 도 8b는 트랜지스터의 BT 시험 전후의 전기적 특성을 도시하는 도면.
도 9a 및 도 9b는 트랜지스터의 BT 시험 전후의 전기적 특성을 도시하는 도면.
도 10은 사용한 광원의 스펙트럼을 도시하는 도면.
도 11a 및 도 11b는 트랜지스터의 명 상태와 암 상태의 전기적 특성을 도시하는 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통으로 사용한다. 또한, 같은 것을 가리키는 경우에는 해치 패턴을 동일하게 하고, 특히 부호를 붙이지 않는 경우가 있다.
또한, ‘제 1’, ‘제 2’라고 붙이는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 도 1a 내지 도 2e를 사용하여 설명한다.
도 1a 내지 도 1c에는 본 발명의 일 형태의 반도체 장치의 예로서 톱 게이트·톱 콘택트형인 트랜지스터(151)의 상면도 및 단면도를 도시한다. 여기서 도 1a는 상면도이고, 도 1b 및 도 1c는 각각 도 1a에 있어서의 일점 쇄선 A-B 및 일점 쇄선 C-D에서의 단면도이다. 또한, 도 1a에서는, 복잡해지는 것을 방지하기 위하여 트랜지스터(151)의 구성 요소의 일부(예를 들어, 게이트 절연층(112) 등)를 생략한다.
도 1a 내지 도 1c에 도시하는 트랜지스터(151)는, 기판(100)과 기판(100) 위의 절연층(102)과, 절연층(102) 위의 산화물 반도체층(106)과, 산화물 반도체층(106) 위에 형성된 단부가 각도 θ인 테이퍼 각을 갖고, 또 상단부가 곡면 형상(104)을 갖는 소스 전극(108a) 및 드레인 전극(108b)과, 소스 전극(108a) 및 드레인 전극(108b)을 덮어 산화물 반도체층(106)과 일부가 접하는 게이트 절연층(112)과, 산화물 반도체층(106) 위에 게이트 절연층(112)을 사이에 두고 형성된 게이트 전극(114)을 포함한다.
여기서 “테이퍼 각을 갖는다”는 것은, 테이퍼 각의 각도 θ가 20° 이상 90° 미만인 것을 가리킨다. 바람직하게는 40° 이상 85° 미만으로 함으로써 게이트 절연층(112)의 단절(斷切)을 방지할 수 있고 피복성을 높일 수 있다. 예를 들어, 테이퍼 각의 각도 θ가 20° 미만인 경우, 소스 전극(108a) 및 드레인 전극(108b)은 상면 형상에 있어서의 테이퍼 각을 갖는 영역의 점유 면적이 커져 트랜지스터의 미세화가 어려워진다. 또한, 90° 이상인 경우, 단절이 생겨 게이트 절연층(112)에 있어서의 누설이나 파괴의 원인이 된다.
또한, “테이퍼 각의 각도 θ”란, 테이퍼 각을 갖는 층(여기서는 소스 전극(108a) 또는 드레인 전극(108b))을 단면(기판(100)의 표면과 직교하는 면)과 수직인 방향으로부터 관찰하였을 때, 상기 층의 측면과 저면이 이루는 상기 층 내부 측의 선단 부분의 경사각을 나타낸다. 예를 들어, 단면과 수직인 방향으로부터 관찰하였을 때의 소스 전극(108a) 또는 드레인 전극(108b)의 산화물 반도체층(106)에 접하는 하단부의 각도에 상당한다.
또한, 소스 전극(108a) 및 드레인 전극(108b)의 상단부에 있어서의 곡면 형상(104)의 곡률 반경을 소스 전극(108a) 및 드레인 전극(108b)의 두께의 1/100 이상 1/2 이하, 바람직하게는 소스 전극(108a) 및 드레인 전극(108b)의 두께의 3/100 이상 1/5 이하로 함으로써 게이트 절연층(112)의 상기 개소에 있어서의 전계 집중을 완화할 수 있어 상기 개소에서의 누설이 저감되고, 이에 따라 전기적 특성이 안정되고, 또 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(102)의 재료에는, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄 또는 이들의 혼합 재료 등을 사용하면 좋다. 또한, 절연층(102)에는 상술한 재료와 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄 또는 이들의 혼합 재료 등을 적층하여 사용하여도 좋다. 예를 들어, 절연층(102)을 질화 실리콘층과 산화 실리콘층의 적층 구조로 하면, 기판 등으로부터 트랜지스터(151)에 수소 원자를 포함하는 불순물이 혼입하는 것을 방지할 수 있다. 절연층(102)을 적층 구조로 형성하는 경우, 산화물 반도체층(106)과 접하는 측을 산화 실리콘, 산화질화 실리콘, 산화 알루미늄 또는 이들의 혼합 재료 등의 산화물층으로 하면 좋다. 또한, 절연층(102)은 트랜지스터(151)의 하지층으로서 기능한다. 절연층(102)은 가열에 의하여 산소를 방출하는 절연층을 사용하여도 좋다.
또한, 여기서는 산화 질화 실리콘이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것이며, 바람직하게는 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering Spectrometry)을 사용하여 측정한 경우에, 조성 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0at.% 내지 10at.%의 범위에서 포함되는 것을 가리킨다. 또한 질화산화 실리콘이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것이며, 바람직하게는 RBS 및 HFS를 사용하여 측정한 경우에, 조성 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위에서 포함되는 것을 가리킨다. 다만, 산화질화 실리콘 또는 질화산화 실리콘을 구성하는 원자의 합계를 100at.%로 했을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다.
예를 들어, 절연층(102)의 재료에는, 단위 체적당 실리콘 원자의 개수보다 2배 이상 많은 산소 원자를 포함하는 산화 실리콘(SiOX(X>2)을 사용하여도 좋다.
이 때, 기판(100) 및 절연층(102)에 있어서의 계면의 수소의 농도가 1.1×1020atoms/cm3 이하이면 바람직하다. 기판 및 절연층에 있어서의 계면의 수소의 농도가 1.1×1020atoms/cm3 이하인 것에 따라, 기판(100) 및 절연층(102)에 있어서의 계면의 수소가 산화물 반도체층(106)까지 확산되는 것으로 인한 영향을 작게 할 수 있다. 결과적으로, 트랜지스터의 임계값 전압의 마이너스 시프트를 저감할 수 있고, 또 신뢰성을 높일 수 있다.
산화물 반도체층(106)에 사용하는 재료로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, In-Hf-Zn-O계 재료나, 2원계 금속 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, In-Ga-O계 재료나, In-O계 재료, Sn-O계 재료, Zn-O계 재료 등을 사용하여도 좋다. 또한, 상기 재료에 산화 실리콘, 란타노이드를 포함하는 산화물을 포함시켜도 좋다. 여기서, 예를 들어 In-Ga-Zn-O계 재료란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물층이라는 뜻이고, 그 조성 비율은 특별히 한정되지 않는다. 또한, In, Ga, Zn 이외의 원소를 포함하여도 좋다.
또한, 산화물 반도체층(106)은 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용한 박막으로 형성한다. 여기서, M은 Ga, Al, Mn 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 사용하여도 좋다.
또한, 산화물 반도체층(106) 중의 알칼리 금속 및 알칼리 토류 금속은 2×1016atoms/cm3 이하, 또는 1×1018atoms/cm3 이하인 것이 바람직하다. 알칼리 금속 및 알칼리 토류 금속은 산화물 반도체와 결합하면 일부가 캐리어를 생성하여 임계값 전압을 마이너스 시프트시키는 원인이 된다.
또한, 산화물 반도체층(106)과 가열에 의하여 산소를 방출하는 절연층(102)이 접함으로써, 절연층(102) 및 산화물 반도체층(106)에 있어서의 계면 준위, 그리고 산화물 반도체층(106)의 산소 결손을 저감할 수 있다. 계면 준위의 저감에 의하여 BT 시험 전후의 임계값 전압 변동을 작게 할 수 있다. 또한, 산소 결손의 저감에 의하여 임계값 전압의 마이너스 시프트의 양이 저감되어 노멀리 오프의 특성이 얻어진다.
소스 전극(108a) 및 드레인 전극(108b)에 사용하는 도전층으로서, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함하는 금속층, 또는 상술한 원소를 성분으로 하는 금속 질화물층(질화 티타늄층, 질화 몰리브덴층, 질화 텅스텐층) 등을 사용한다. 또한, Al, Cu 등의 금속층의 아래 측 또는 위 측의 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속층 또는 이들의 금속 질화물층(질화 티타늄층, 질화 몰리브덴층, 질화 텅스텐층)을 적층시킨 구성을 사용하여도 좋다. 또한, 본 명세서에 있어서 소스 전극 및 드레인 전극에는 특별한 구별은 없고, 트랜지스터의 동작에 있어서의 편의적인 명칭이다.
또한, 소스 전극(108a) 및 드레인 전극(108b)에 사용하는 도전층은 도전성의 금속 산화물로 하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 주석(In2O3-SnO2, ITO라고 약기함), 산화 인듐 아연(In2O3-ZnO) 또는 이들의 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용한다.
여기서, 소스 전극(108a) 및 드레인 전극(108b)과 산화물 반도체층(106) 사이에 소스 전극(108a) 및 드레인 전극(108b)보다 고저항, 또 산화물 반도체층(106)보다 저저항인 도전층을 형성하여도 좋다. 상기 도전층은, 소스 전극(108a) 및 드레인 전극(108b)과 산화물 반도체층(106)의 접촉 저항을 저감할 수 있는 재료로 한다. 또는, 도전층은 산화물 반도체층(106)으로부터 산소를 거의 추출하지 않는 재료를 사용한다. 상기 도전층을 형성함으로써 산화물 반도체층(106)으로부터 산소가 추출되는 것으로 인한 산화물 반도체층(106)의 저저항화를 억제하고, 또 소스 전극(108a) 및 드레인 전극(108b)의 산화물이 형성되는 것으로 인한 접촉 저항의 증대를 억제할 수 있다. 또는 소스 전극(108a) 및 드레인 전극(108b)으로서 산화물 반도체층(106)으로부터 산소를 거의 추출하지 않는 재료를 사용하는 경우, 상술한 도전층을 생략하여도 상관없다.
게이트 절연층(112)은 절연층(102)과 같은 구성으로 하여도 좋고, 가열에 의하여 산소를 방출하는 절연층인 것이 바람직하다. 이 때, 트랜지스터의 게이트 절연층으로서 기능하는 것을 고려하여 이트리아 안정화 지르코니아(YSZ), 산화 하프늄 또는 산화 알루미늄 등의 비유전율이 높은 재료를 채용하여도 좋다. 또한, 게이트 내압이나 산화물 반도체와의 계면 상태 등을 고려하여 산화 실리콘, 산화질화 실리콘 또는 질화 실리콘에 이트리아 안정화 지르코니아, 산화 하프늄 또는 산화 알루미늄 등의 비유전율이 높은 재료를 적층하여도 좋다.
게이트 전극(114)은, 예를 들어 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 이들의 질화물, 또는 이들을 주성분으로 하는 합금 재료를 사용한다. 또한, 게이트 전극(114)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
트랜지스터(151) 위에는 보호 절연층 및 배선이 더 형성되어도 좋다. 보호 절연층은 절연층(102)과 같은 구성으로 하여도 좋다. 또한, 소스 전극(108a)이나 드레인 전극(108b)과 배선을 전기적으로 접속시키기 위하여 절연층(102), 게이트 절연층(112) 등에는 개구부가 형성되어도 좋다. 또한, 산화물 반도체층(106)의 아래 쪽에 제 2 게이트 전극을 더 가져도 좋다. 또한, 산화물 반도체층(106)은 섬 형상으로 가공되는 것이 바람직하지만, 섬 형상으로 가공되지 않아도 좋다.
또한, 채널 길이 L은 도 1a의 소스 전극(108a) 및 드레인 전극(108b) A-B 방향에서의 간격을 가리킨다. 또한, 채널 폭 W은 소스 전극(108a) 및 드레인 전극(108b) C-D 방향에서의 폭을 가리킨다.
도시되지 않지만, 산화물 반도체층(106)이 게이트 전극(114)보다 내측에 들어가 있어도 좋다.
이하, 도 2a 내지 도 2e를 사용하여 도 1a 내지 도 1c에 도시하는 트랜지스터(151)의 제작 공정의 일례에 대하여 설명한다.
우선, 기판(100)을 준비한다. 이 때 기판(100)에 제 1 열 처리를 행하면 바람직하다. 제 1 열 처리의 온도는, 기판에 흡착 또는 함유되는 수소를 탈리시킬 수 있는 온도가 좋고, 대표적으로는 100℃ 이상 기판의 변형점 미만이다. 제 1 열 처리의 시간은 1분 이상 72시간 이하이다. 제 1 열 처리에 의하여 기판 표면에 흡착하는 수소를 포함하는 분자 등을 저감할 수 있다. 제 1 열 처리는, 수소를 포함하지 않는 분위기에서 행한다. 바람직하게는 1×10-4Pa 이하의 고진공 중에서 행한다.
기판(100)의 재질 등에 큰 제한은 없지만, 적어도 나중의 열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 사용하여도 좋다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(100)으로서 사용하여도 좋다.
또한, 기판(100)으로서 가요성 기판을 사용하여도 좋다. 가요성 기판 위에 트랜지스터를 형성하는 경우, 가요성 기판 위에 직접적으로 트랜지스터를 제작하여도 좋고, 다른 기판에 트랜지스터를 제작한 후, 이것을 박리하고 가요성 기판에 전치하여도 좋다. 또한, 트랜지스터를 박리하고 가요성 기판에 전치하기 위해서는, 상기 다른 기판과 트랜지스터 사이에 박리층을 형성하면 좋다.
다음에, 기판(100) 위에 절연층(102)을 형성한다.
절연층(102)의 성막 방법은, 예를 들어 플라즈마 CVD법이나 스퍼터링법을 사용한다. 가열에 의하여 산소를 방출하는 절연층의 형성에는, 스퍼터링법을 사용하는 것이 바람직하다. 절연층(102)의 합계 막 두께는 50nm 이상, 바람직하게는 200nm 이상으로 한다. 절연층(102)을 두껍게 형성함으로써 절연층(102)으로부터의 산소 방출량을 증가시킬 수 있다. 또는 절연층(102)을 두껍게 형성함으로써 기판(100) 및 절연층(102)에 있어서의 계면의 흡착 수소의 확산에 의한 영향을 저감시킬 수 있다. 흡착 수소의 확산에 의한 영향을 저감할 수 있는 이유는, 수소의 확산원인 기판(100) 및 절연층(102)의 계면으로부터 산화물 반도체층(106)까지의 물리적인 거리가 길어지기 때문이다.
스퍼터링법을 사용하여 가열에 의하여 산소를 방출하는 절연층을 형성하기 위해서는, 성막 가스로서 산소와 희가스의 혼합 가스를 사용하는 경우, 희가스에 대하여 산소의 혼합 비율을 높이면 좋다. 예를 들어, 혼합 가스 중의 산소 농도를 6% 이상 100% 미만으로 하면 좋다. 또한, 바람직하게는 성막 가스로서 산소 가스만을 사용한다.
예를 들어, 석영(바람직하게는 합성 석영)을 타깃으로 사용하고, 기판 온도 30℃ 이상 450℃ 이하(바람직하게는 70℃ 이상 200℃ 이하), 기판과 타깃 사이의 거리(T-S간 거리)를 20mm 이상 400mm 이하(바람직하게는 40mm 이상 200mm 이하), 압력을 0.1Pa 이상 4Pa 이하(바람직하게는 0.2Pa 이상 1.2Pa 이하), 고주파 전원을 0.5kW 이상 12kW 이하(바람직하게는 1kW 이상 5kW 이하), 성막 가스 중의 O2/(O2+Ar) 비율을 1% 이상 100% 이하(바람직하게는 6% 이상 100% 이하)로 하여 RF 스퍼터링법에 의하여 산화 실리콘층을 형성한다. 또한, 석영(바람직하게는 합성 석영) 타깃 대신에 실리콘 타깃을 사용할 수도 있다. 또한, 성막 가스로서는 산소 또는, 산소 및 아르곤의 혼합 가스를 사용하여 행한다.
다음에, 절연층(102) 위에 산화물 반도체층을 형성하고, 가공하여 섬 형상의 산화물 반도체층(106)을 형성한다(도 2a 참조).
또한, 제 1 열 처리를 행하는 경우, 제 1 열 처리부터 산화물 반도체층 형성까지를 대기에 노출시키지 않고 행하는 것이 바람직하다. 더 바람직하게는 진공을 깨지 않고 행한다. 제 1 열 처리부터 산화물 반도체층의 형성까지를 대기에 노출시키지 않고 행함으로써, 기판 표면의 오염 및 수소를 포함하는 분자의 흡착을 억제할 수 있고, 그 후의 열 처리에 의하여 산화물 반도체층에 수소가 확산되는 것을 저감할 수 있다.
다음에, 제 2 열 처리를 행하여도 좋다. 제 2 열 처리의 온도는, 가열에 의하여 산소를 방출하는 절연층으로부터 산화물 반도체층에 산소를 공급할 수 있는 온도인 것이 바람직하고, 대표적으로는 150℃ 이상 기판(100)의 변형점 미만으로 한다. 제 2 열 처리에 의하여 절연층(102)으로부터 산소가 방출되어, 절연층(102) 및 산화물 반도체층의 계면 준위, 그리고 산화물 반도체층의 산소 결손을 저감시킬 수 있다. 또한, 제 2 열 처리는 산화물 반도체층을 형성한 후라면 어떤 타이밍으로 행하여도 좋다. 또한, 복수 회 행하여도 좋다. 제 2 열 처리는 산화성 가스 분위기하, 또는 불활성 가스 분위기하에서 행한다. 처리 시간은, 1분 이상 72 시간 이하로 한다.
제 2 열 처리에 의하여 산화물 반도체층의 산소 결손이 저감된다. 또한, 기판 표면에 존재하는 수소의 확산의 영향을 저감할 수 있기 때문에, 제작하는 트랜지스터는 노멀리 오프의 특성이 얻어진다.
열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도, 또는 열 복사(輻射)에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용한다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의하여, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 열 처리를 행하는 장치이다. 가스로서는 아르곤 등의 희가스 또는 질소와 같이 열 처리에 의하여 피처리물과 반응하지 않는 불활성 가스가 사용된다.
또한, 불활성 가스 분위기란, 질소 또는 희가스를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희가스 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다. 불활성 가스 분위기란, 불활성 가스를 주성분으로 하는 분위기이며, 반응성 가스가 10ppm 미만인 분위기를 가리킨다. 반응성 가스란, 반도체나 금속 등과 반응하는 가스를 가리킨다.
또한, 산화성 가스란, 산소, 오존 또는 아산화 질소 등이며, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 산소, 오존, 아산화 질소의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다. 산화성 가스 분위기에는 산화성 가스를 불활성 가스와 혼합하여 사용하여도 좋고, 산화성 가스가 적어도 10ppm 이상 포함되는 것으로 한다.
산화물 반도체층은, 예를 들어, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적법, CVD법 등을 사용하여 형성된다. 또한, 산화물 반도체층의 두께는, 3nm 이상 50nm 이하로 하는 것이 바람직하다. 산화물 반도체층을 지나치게 두껍게 하면(예를 들어, 두께를 100nm 이상), 단채널 효과의 영향이 크게 되어 사이즈가 작은 트랜지스터로 노멀리 온의 특성이 될 우려가 있기 때문이다.
본 실시형태에서는 산화물 반도체층을 In-Ga-Zn-O계 산화물 타깃을 사용한 스퍼터링법에 의하여 형성한다.
In-Ga-Zn-O계 산화물 타깃으로서는, 예를 들어, 그 조성비로서 In2O3: Ga2O3: ZnO=1:1:1[mol수 비율]의 산화물 타깃을 사용한다. 또한, 타깃의 재료 및 조성을 상술한 것에 한정할 필요는 없다. 예를 들어, In2O3: Ga2O3: ZnO=1:1:2[mol수 비율]의 조성 비율의 산화물 타깃을 사용할 수도 있다.
산화물 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 형성하는 산화물 반도체층을 치밀한 층으로 할 수 있기 때문이다.
예를 들어, 산화물 반도체층은 다음과 같이 형성한다. 다만, 다음 방법에 한정되는 것은 아니다.성막 조건의 일례로서는, 기판과 타깃 사이의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원 0.5kW, 성막 분위기를 아르곤과 산소의 혼합 분위기(산소 유량 비율 33%)로 한다. 또한, 펄스 DC 스퍼터링법을 사용하면, 성막시에 발생하는 분말 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에, 바람직하다.
다음에, 산화물 반도체층(106) 위에 소스 전극 및 드레인 전극이 되는 도전층을 형성한다. 상기 도전층을 가공하여 소스 전극(118a) 및 드레인 전극(118b)을 형성한다(도 2b 참조). 또한, 여기서 형성되는 소스 전극(118a)의 단부와 드레인 전극(118b)의 단부의 간격에 따라 트랜지스터의 채널 길이 L이 결정된다.
소스 전극(118a) 및 드레인 전극(118b)의 가공은, 포토리소그래피법에 의하여 형성한 레지스트 마스크를 사용하고, 드라이 에칭법에 의하여 행한다. 레지스트 마스크를 후퇴시키면서 에칭을 행함으로써, 소스 전극(118a) 및 드레인 전극(118b)의 단부가 테이퍼 각을 갖는다. 상기 에칭에 사용하는 레지스트 마스크 형성시의 노광에는, 자외선이나 KrF 레이저 광이나 ArF 레이저 광 등을 사용하면 좋다.
또한, 채널 길이 L=25nm 미만이 되도록 노광을 행하는 경우에는, 예를 들어, 수nm 내지 수십nm로 파장이 매우 짧은 초자외선(Extreme Ultraviolet)을 사용하여 레지스트 마스크 형성시의 노광을 행하면 좋다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 나중에 제작되는 트랜지스터의 채널 길이 L을 짧게 할 수 있기 때문에, 회로의 동작을 고속화할 수 있게 된다.
또한, 다계조 마스크에 의하여 형성된 레지스트 마스크를 사용하여 에칭을 행하여도 좋다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 애싱에 의하여 더 변형시킬 수 있으므로, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다계조 마스크에 의하여 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 즉, 공정을 간략화할 수 있게 된다.
또한, 소스 전극(118a) 및 드레인 전극(118b)을 가공할 때, 산화물 반도체층(106)의 일부가 에칭되어, 홈부(오목부)를 갖는 산화물 반도체층이 될 수도 있다.
다음에, 소스 전극(118a) 및 드레인 전극(118b)에 대하여 플라즈마 처리를 행하여 상단부가 곡면 형상을 갖는 소스 전극(108a) 및 드레인 전극(108b)을 형성한다(도 2c 참조).
플라즈마는, 희가스, 질소, 산소, 및 산화질소를 한가지 이상 포함하는 분위기에서 생성한다. 상기 플라즈마를 사용하여 소스 전극(118a) 및 드레인 전극(118b)의 표면을 처리함으로써, 상단부를 곡면 형상으로 할 수 있다. 바람직하게는, 반응성이 적은 희가스를 사용한다. 예를 들어, 상술한 플라즈마를 포함하는 챔버에서 소스 전극(118a) 및 드레인 전극(118b)에 대하여 양 이온이 가속되도록 기판 홀더에 바이어스를 인가하면 좋다. 예를 들어, 드라이 에칭 장치, CVD 장치 또는 스퍼터링 장치 등을 사용하여도 좋다.
예를 들어, 스퍼터링 장치를 사용하여 역 스퍼터링법에 의하여 행하여도 좋다. 역 스퍼터링의 방법은, 기판 측에 인가하는 RF 전력을 50W 이상 300W 이하로 하고, 스퍼터링 압력을 0.2Pa 이상 10Pa 이하, 스퍼터링 가스를 아르곤 가스로 대표되는 희가스로 하면 좋다. 처리 시간은, 0.5분 이상 20분 이하로 한다.
플라즈마 처리는, 처리 시간이 지나치게 짧으면 소스 전극(118a) 및 드레인 전극(118b)의 단면 형상에 있어서의 상단부를 곡면 형상으로 하는 효과가 얻어지지 않는다. 또한, 처리 시간이 지나치게 길면, 산화물 반도체층(106), 소스 전극(108a) 및 드레인 전극(108b)이 박막화되어 버린다.
소스 전극 및 드레인 전극의 표면에 대하여 양 이온을 충돌시킴으로써, 상단부의 모서리를 곡면 형상으로 할 수 있다. 이것은 양 이온이 수직으로 입사하면 스퍼터링률이 극소값을 취하고, 0° 또는 180°에 가까울수록 스퍼터링률이 커지는 관계로부터 용이하게 이해할 수 있다. 즉, 기판에 대하여 양 이온을 수직으로 입사시킬 때(말할 필요도 없지만, 스퍼터링법에서는 전극과 기판을 대향하여 설치하더라도 기판에 대하여 수직 성분만 입사하는 것이 아니라 어느 정도의 각도의 범위를 가짐), 소스 전극 및 드레인 전극의 상면에 있어서는 스퍼터링률이 가장 작게 되고, 반대로 소스 전극 및 드레인 전극의 측면부에 있어서는, 스퍼터링률이 크게 된다. 이 때, 소스 전극 및 드레인 전극의 하단부에 가까워짐에 따라, 양 이온의 충돌 빈도가 낮아져 스퍼터링되기 어려워진다. 그래서, 소스 전극 및 드레인 전극의 상단부가 가장 많이 스퍼터링되어 모서리가 곡면 형상이 된다. 이 경향은, 소스 전극 및 드레인 전극의 폭에 대한 두께가 두꺼울수록 현저히 나타난다. 또한, 곡면 형상이 됨과 함께, 테이퍼 각의 각도 θ를 작게 할 수 있다.
이로써, 소스 전극 및 드레인 전극의 상단부의 곡률 반경을 소스 전극 및 드레인 전극의 두께의 1/100 이상 1/2 이하로 할 수 있다. 이와 같은 형상으로 함으로써, 적층하는 게이트 절연층(112)의 소스 전극 및 드레인 전극의 상단부에 있어서의 전계 집중을 완화할 수 있어 신뢰성이 높은 트랜지스터를 제작할 수 있다.
이 때, 소스 전극(118a) 및 드레인 전극(118b), 그리고 산화물 반도체층(106) 표면은, 플라즈마 처리에 의하여 평탄화된다. 이것은, 플라즈마 처리에 의하여 볼록부가 우선적으로 에칭되기 때문이다. 평탄화에 의하여 그 후 형성하는 게이트 절연층(112)과의 계면 상태가 양호하게 되고, 요철에서 유래되는 트랜지스터의 불량을 저감할 수 있다. 또한, 산화물 반도체층, 소스 전극 및 드레인 전극의 평균 면 거칠기 Ra는 0.5nm 이하로 하는 것이 바람직하다. 또한, 평균 면 거칠기 Ra란, JIS B0601로 정의되는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, “기준 면으로부터 지정 면까지의 편차(偏差)의 절대 값을 평균한 값”이라고 표현할 수 있고, 다음 수학식 1로 정의된다.
(수학식 1)
Figure 112011059918390-pat00001
또한, 수학식 1에 있어서, S0은, 측정면(좌표(x1, y1) (x1, y2) (x2, y1) (x2, y2))로 나타내어지는 4점에 의하여 둘러싸이는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다.
다음에, 소스 전극(108a) 및 드레인 전극(108b)을 덮고, 또 산화물 반도체층(106)의 일부와 접하도록 게이트 절연층(112)을 형성한다(도 2d 참조).
게이트 절연층(112)은 예를 들어 스퍼터링법, 또는 플라즈마 CVD법 등에 의하여 형성한다. 게이트 절연층(112)의 합계 막 두께는, 바람직하게는 1nm 이상 300nm 이하, 더 바람직하게는 5nm 이상 50nm 이하로 한다. 게이트 절연층(112)이 두꺼울수록 단채널 효과가 현저히 나타나고, 임계값 전압이 마이너스 시프트되기 쉽다. 또한, 게이트 절연층(112)이 5nm 이하로 되면, 터널 전류에 의한 누설 전류가 증대된다.
그 후, 게이트 전극(114)을 형성한다(도 2e 참조). 게이트 전극(114)은 예를 들어 스퍼터링법, 증착법 또는 도포법 등으로 게이트 전극(114)이 되는 도전층을 형성하고, 상기 도전층을 레지스트 마스크를 사용한 에칭에 의하여 가공하여 형성한다.
이상의 공정으로 트랜지스터(151)를 제작할 수 있다.
또한, 산화물 반도체층의 백 채널이 대기, 수분, 약액 및 플라즈마에 노출되지 않음으로써 백 채널의 청정도가 유지되기 때문에 안정된 전기적 특성의 트랜지스터를 제작할 수 있다.
본 실시형태를 적용함으로써 전기적 특성이 안정되고 신뢰성이 높은 트랜지스터를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 트랜지스터(151)와 다른 반도체 장치의 예로서, 톱 게이트·보텀 콘택트형인 트랜지스터(152)에 대하여 설명한다. 트랜지스터(152)는 소스 전극 및 드레인 전극에 대한 플라즈마 처리와 산화물 반도체층의 형성을 진공을 깨지 않고 행함으로써 제작할 수 있다.
도 3a는, 트랜지스터(152)의 상면도이며, 도 3b 및 도 3c는 각각 도 3a의 일점 쇄선 A-B 및 일점 쇄선 C-D에서의 단면도이다. 또한, 도 3a에서는, 복잡해지는 것을 방지하기 위하여 트랜지스터(152)의 구성 요소의 일부(예를 들어, 게이트 절연층(112) 등)를 생략한다.
도 3a 내지 도 3c에 도시하는 트랜지스터(152)는, 기판(100), 절연층(102), 산화물 반도체층(106), 단부가 각도 θ인 테이퍼 각을 갖고, 또 상단부가 곡면 형상(104)을 갖는 소스 전극(108a) 및 드레인 전극(108b), 게이트 절연층(112), 게이트 전극(114)을 포함하는 점에서 트랜지스터(151)와 공통이다. 트랜지스터(151)와 트랜지스터(152)의 차이점은 산화물 반도체층(106)과 소스 전극(108a) 및 드레인 전극(108b)이 접속하는 위치이다. 즉, 트랜지스터(152)에서는, 산화물 반도체층(106)의 하부에 있어서 산화물 반도체층(106)과 소스 전극(108a) 및 드레인 전극(108b)이 접한다. 그 외의 구성 요소에 대해서는, 도 1a 내지 도 1c에 도시하는 트랜지스터(151)와 마찬가지다.
다음에, 도 4a 내지 도 4e를 사용하여 도 3a 내지 도 3c에 도시하는 트랜지스터(152)의 제작 공정의 일례에 대하여 설명한다.
우선, 기판(100)을 준비한다. 이 때, 기판(100)에 제 1 열 처리를 행하여도 좋다.
제 1 열 처리를 행하는 경우, 제 1 열 처리 후에 대기에 노출시키지 않고 기판(100) 위에 절연층(102)을 형성하면 바람직하다. 더 바람직하게는, 제 1 열 처리와 절연층(102)의 형성은 진공을 깨지 않고 행한다(도 4a 참조).
다음에, 절연층(102) 위에 소스 전극 및 드레인 전극(이것과 같은 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 드라이 에칭법에 의하여 가공하여 소스 전극(118a) 및 드레인 전극(118b)을 형성한다(도 4b 참조). 이 때, 레지스트 마스크를 후퇴시키면서 에칭함으로써, 소스 전극 및 드레인 전극의 단부가 테이퍼 각을 갖는다.
다음에, 소스 전극(118a) 및 드레인 전극(118b)에 대하여 플라즈마 처리를 행하고, 상단부가 곡면 형상을 갖는 소스 전극(108a) 및 드레인 전극(108b)을 형성한다(도 4c 참조).
플라즈마는, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 등의 희가스, 그리고 질소, 산소 및 아산화 질소 등의 산화질소를 한가지 이상 포함하는 분위기에서 생성한다. 상기 플라즈마를 사용하여, 소스 전극(118a) 및 드레인 전극(118b)의 표면을 처리함으로써 상단부를 곡면 형상으로 할 수 있다.
플라즈마 처리는, 처리 시간이 지나치게 짧으면 충분한 모서리를 취하는 효과가 얻어지지 않는다. 또한, 처리 시간이 지나치게 길면, 절연층(102), 소스 전극(108a) 및 드레인 전극(108b)이 박막화되어 버린다.
구체적으로는, 소스 전극 및 드레인 전극의 상단부의 곡률 반경을 소스 전극 및 드레인 전극의 두께의 1/100 이상 1/2 이하로 할 수 있다. 이와 같은 형상으로 함으로써, 적층하는 산화물 반도체층(106) 및 게이트 절연층(112)의 소스 전극 및 드레인 전극의 상단부에 있어서의 전계 집중을 완화할 수 있어 신뢰성이 높은 트랜지스터를 제작할 수 있다.
다음에, 절연층(102), 소스 전극(108a) 및 드레인 전극(108b)의 표면에 흡착하는 수소를 저감하기 위하여 제 1 열 처리와 마찬가지의 열 처리를 행한다. 그 후, 대기에 노출시키지 않고, 산화물 반도체층을 형성한다. 바람직하게는, 상기 열 처리와 산화물 반도체층의 형성을 진공을 깨지 않고 행한다.
또는, 소스 전극(118a) 및 드레인 전극(118b)에 대한 플라즈마 처리부터 산화물 반도체층의 형성까지를 진공을 깨지 않고 행하여도 좋다. 이로써, 플라즈마 처리에 의하여 소스 전극(118a) 및 드레인 전극(118b) 표면의 산화막이나 유기 오염물 등이 제거된 후, 산화막이나 유기 오염물이 다시 생기는 것을 억제할 수 있다. 소스 전극(108a) 및 드레인 전극(108b)과 산화물 반도체층의 계면에 소스 전극(118a) 및 드레인 전극(118b)의 재료의 산화막이나 유기 오염물이 없음으로 인해, 소스 전극(108a) 및 드레인 전극(108b)과 산화물 반도체층과의 콘택트 저항을 저감할 수 있어 트랜지스터의 온 전류의 저하를 억제할 수 있다. 또한, 소스 전극(108a) 및 드레인 전극(108b) 표면의 산화막이나 유기 오염물이 원인으로 일어나는 전기적 특성의 열화, 또는 광, 게이트 바이어스 및 온도에 기인하는 전기적 특성의 열화를 억제할 수 있다. 여기서, 전기적 특성의 열화란 임계값 전압의 시프트나 온 전류의 저감 등을 가리킨다.
다음에, 제 2 열 처리를 행하여도 좋다.
다음에, 산화물 반도체층을 가공하여 산화물 반도체층(106)을 형성한다. 다음에, 산화물 반도체층(106)을 덮고, 또 소스 전극(108a) 및 드레인 전극(108b)의 일부와 접하도록 게이트 절연층(112)을 형성한다(도 4d 참조).
그 후, 게이트 전극(114)을 형성한다(도 4e 참조).
이상의 공정으로 트랜지스터(152)를 제작할 수 있다.
이와 같이, 산화물 반도체층의 백 채널이 대기, 약액, 및 플라즈마에 노출되지 않고 트랜지스터(152)을 제작할 수 있다.
본 실시형태를 적용함으로써, 전기적 특성이 안정되고, 열화가 적고, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
이상으로, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용하여도 좋다.
(실시형태 3)
본 발명의 일 형태에 따른 반도체 장치는 다양한 기억 장치, 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 반도체 장치를 구비하는 전자 기기의 예에 대하여 설명한다.
도 5a는, 노트형 퍼스널 컴퓨터이며, 본체(301), 케이스(302), 표시부(303), 키보드(304) 등으로 구성된다. 실시형태 1과 실시형태 2 중 어느 실시형태에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 노트형 퍼스널 컴퓨터로 할 수 있다.
도 5b는 휴대 정보 단말기(PDA)이며, 본체(311)에는 표시부(313)와, 외부 인터페이스(315)와, 조작 버튼(314) 등이 형성되어 있다. 또한, 조작용 부속품으로서 스타일러스(stylus)(312)가 있다. 실시형태 1과 실시형태 2 중 어느 실시형태에서 제시한 반도체 장치를 적용함으로써, 신뢰성이 더 높은 휴대 정보 단말(PDA)로 할 수 있다.
도 5c는 전자 서적의 일례를 도시한다. 예를 들어, 전자 서적(320)은 케이스(321) 및 케이스(322)의 2개의 케이스로 구성된다. 케이스(321) 및 케이스(322)는, 축부(325)에 의하여 일체로 되어 있고, 이 축부(325)를 축으로 하여 개폐 동작을 행할 수 있다. 이와 같은 구성에 의하여 종이 서적과 같은 동작을 행할 수 있다.
케이스(321)에는 표시부(323)가 조합되고, 케이스(322)에는 표시부(324)가 조합된다. 표시부(323) 및 표시부(324)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 5c에서는 표시부(323))에 문장을 표시하여 왼쪽의 표시부(도 5c에서는 표시부(324))에 화상을 표시할 수 있다. 실시형태 1과 실시형태 2 중 어느 실시형태에서 제시한 반도체 장치를 적용함으로써, 신뢰성이 더 높은 전자 서적으로 할 수 있다.
또한, 도 5c에서는, 케이스(321)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(321)에 있어서, 전원 스위치(326), 조작키(327), 스피커(328) 등을 구비한다. 조작키(327)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 뒷면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(320)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(320)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 할 수도 있다.
도 5d는, 휴대 정보 단말이며, 케이스(330) 및 케이스(331)의 2개의 케이스로 구성된다. 케이스(331)에는, 표시 패널(332), 스피커(333), 마이크로 폰(334), 포인팅 디바이스(336), 카메라용 렌즈(337), 외부 접속 단자(338) 등을 구비한다. 또한, 케이스(330)에는 휴대형 정보 단말을 충전하는 태양 전지 셀(340), 외부 메모리 슬롯(341) 등을 구비한다. 또한, 안테나는 케이스(331) 내부에 내장된다. 실시형태 1과 실시형태 2 중 어느 실시형태에서 제시한 반도체 장치를 적용함으로써, 신뢰성이 높은 휴대 정보 단말로 할 수도 있다.
또한, 표시 패널(332)은, 터치 패널을 구비하고, 도 5d에는 영상 표시되는 복수의 조작 키(335)를 점선으로 도시한다. 또한, 태양 전지 셀(340)로 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장한다.
표시 패널(332)은 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 패널(332)과 동일 면 위에 카메라용 렌즈(337)를 구비하기 때문에, 영상 전화가 가능하다. 스피커(333) 및 마이크로 폰(334)은 음성 통화에 한정하지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 케이스(330)와 케이스(331)는 슬라이드하여 도 5d에 도시하는 바와 같이 전개(展開)되는 상태로부터 중첩한 상태로 할 수 있고, 휴대하기에 적합한 소형화가 가능하다.
외부 접속 단자(338)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(341)에 기록 매체를 삽입하여 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 덧붙여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 5e는 텔레비전 장치의 일례를 도시한다. 텔레비전 장치(360)는 케이스(361)에 표시부(363)가 조합된다. 표시부(363)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(365)에 의하여 케이스(361)를 지지한 구성을 도시한다. 실시형태 1과 실시형태 2 중 어느 실시형태에서 나타낸 반도체 장치를 적용함으로써 신뢰성이 높은 텔레비전 장치(360)로 할 수 있다.
텔레비전 장치(360)의 조작은, 케이스(361)가 구비하는 조작 스위치나, 별체의 리모트컨트롤 조작기에 의하여 행할 수 있다. 또한, 리모트컨트롤 조작기에, 상기 리모트컨트롤 조작기로부터 출력하는 정보를 표시하는 표시부를 설치하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(360)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 할 수도 있다.
이상으로 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 기재한 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, 주사 투과형 전자 현미경(STEM; Scanning Transmission Electron Microscope)에 의하여 제작한 시료 1 및 시료 2의 단면 형상을 관찰을 행하였다.
이하에 시료 1 및 시료 2의 제작 방법을 나타낸다. 또한, 특별히 언급이 없는 한, 본 제작 공정은 시료 1 및 시료 2 양쪽에 적용된다.
시료 1과 시료 2의 차이점은, 제 2 텅스텐층(506) 및 산화질화 실리콘층(504)에 대한 플라즈마 처리(역 스퍼터링 처리)의 유무이다. 시료 1은, 제 2 텅스텐층(506) 및 산화질화 실리콘층(504)에 대하여 역 스퍼터링 처리를 행하지 않고, 시료 2는 제 2 텅스텐층(506) 및 산화질화 실리콘층(504)에 대하여 역 스퍼터링 처리를 행한다.
도 6a 및 도 6b는 각 시료의 STEM에 의한 단면 형상이다. 도 6a는 시료 1을 도시하고, 도 6b는 시료 2를 도시한다. 이하에 시료 1 및 시료 2의 제작 방법을 설명한다.
우선, 기판 위에 제 1 텅스텐층(502)을 150nm의 두께로 형성하였다.
다음에, 산화질화 실리콘층(504)을 100nm의 두께로 형성하였다.
다음에, 텅스텐층을 100nm의 두께로 형성하고, 포토리소그래피에 의하여 레지스트 마스크를 형성하고, 드라이 에칭법을 사용하여 가공하고, 그 후 레지스트 마스크를 박리하여 제 2 텅스텐층(506)을 형성하였다.
다음에, 시료 2에만 역 스퍼터링 처리를 행하고, 상단부에 곡면 형상을 갖는 형상의 제 2 텅스텐층(510)을 형성하였다. 역 스퍼터링 처리의 조건은 이하에 나타내는 바와 같다.
·가스: Ar(50sccm)
·전력: 0.2kW(13.56MHz)
·압력: 0.6Pa
·온도: 실온
·시간: 5분
다음에, 산화물 반도체층(508)을 50nm의 두께로 형성하였다. 산화물 반도체층(508)의 성막 조건을 이하에 나타낸다.
·타깃: In-Ga-Zn-O(In2O3: Ga2O3: ZnO=1:1:2[mol수 비율])타깃
·성막 가스: Ar(30sccm), O2(15sccm)
·전력: 0.5kW(DC)
·압력: 0.4Pa
· T-S간 거리: 60mm
· 성막시 기판 온도: 200℃
이상의 공정으로 시료 1 및 시료 2를 제작하였다.
시료 1과 비교하여 시료 2는, 제 2 텅스텐층의 상단부가 곡면 형상이 되고, 그 곡률 반경은 10nm이였다.
또한, 시료 1의 테이퍼 각의 각도 θ는 85°, 시료 2의 테이퍼 각의 각도 θ는 79°였다. 테이퍼 각의 각도 θ는 제 2 텅스텐층의 측면부에 있어서 직선 형상으로 되어 있는 개소에 접선(접선(550), 접선(551))을 긋고, 상기 접선의 일부를 경사변으로 하고, 또한 제 2 텅스텐층의 두께를 한 변으로 하여 제 2 텅스텐층에 형성되는 직각 삼각형의 저변(底邊)의 길이와 높이로부터 산출한다.
시료 1은, 제 2 텅스텐층(506) 위에 형성한 산화물 반도체층(508)이, 제 2 텅스텐층(506)의 상단부 부근에서 얇아진 개소가 있어 불균일한 것을 알 수 있었다. 한편, 시료 2는 제 2 텅스텐층(510) 위에 형성한 산화물 반도체층(508)이, 제 2 텅스텐층(510)의 상단부 부근에서도 균일성 좋게 피복하고 있음을 알 수 있었다.
(실시예 2)
본 실시예에서는, 톱 게이트·보텀 콘택트 구조의 산화물 반도체를 사용한 트랜지스터에 대하여 설명한다.
본 실시예에서는, 제작한 시료 3 및 시료 4의 트랜지스터에 있어서의 전기적 특성과 그 열화에 대하여 평가하였다.
이하에 시료 3 및 시료 4의 제작 공정을 나타낸다. 또한, 특별히 언급이 없는 한, 본 제작 공정은 시료 3 및 시료 4 양쪽에 적용된다.
시료 3 및 시료 4의 차이점은, 소스 전극 및 드레인 전극에 대한 플라즈마 처리(역 스퍼터링 처리)의 유무이다. 시료 3은, 소스 전극 및 드레인 전극에 대하여 역 스퍼터링 처리를 행하지 않고, 시료 4는 소스 전극 및 드레인 전극에 대하여 역 스퍼터링 처리를 행한다.
우선 유리 기판 위에 질화산화 실리콘층을 플라즈마 CVD법에 의하여 100nm의 두께로 형성하였다.
다음에, 산화 실리콘층을 스퍼터링법으로 250nm의 두께로 형성하였다. 또한, 산화 실리콘층의 성막 조건은 이하에 나타내는 바와 같다.
·타깃: 석영 타깃
·성막 가스: Ar(25sccm), O2(25sccm)
·전력: 1.5kW(13.56MHz)
·압력: 0.4Pa
· T-S간 거리: 60mm
· 성막시 기판 온도: 100℃
다음에, 산화 실리콘층 위에 텅스텐층을 스퍼터링법으로 100nm의 두께로 형성하였다. 그 후, 포토리소그래피에 의하여 레지스트 마스크를 형성하고, 드라이 에칭법을 사용하여 소스 전극 및 드레인 전극의 형상으로 가공하고, 그 후 레지스트 마스크를 박리하였다. 이 때, 레지스트 마스크를 후퇴시키면서 에칭을 행함으로써, 소스 전극 및 드레인 전극의 단부가 테이퍼 각을 갖는다.
다음에, 시료 4에만 역 스퍼터링법에 의하여 표면을 처리하였다. 역 스퍼터링 처리의 조건을 이하에 나타낸다.
·가스: Ar(50sccm)
·전력: 0.2kW(13.56MHz)
·압력: 0.6Pa
·온도: 실온
·시간: 3분
역 스퍼터링 처리를 행한 후, 진공을 깨지 않고 산화물 반도체층을 스퍼터링법에 의하여 25nm의 두께로 형성하였다.
산화물 반도체층의 성막 조건을 이하에 나타낸다.
·타깃: In-Ga-Zn-O(In2O3: Ga2O3: ZnO=1:1:2[mol수 비율])타깃
·성막 가스: Ar(30sccm), O2(15sccm)
·전력: 0.5kW(DC)
·압력: 0.4Pa
· T-S간 거리: 60mm
· 성막시 기판 온도: 200℃
다음에, 산화물 반도체층을 포토리소그래피법에 의하여 형성한 레지스트 마스크를 사용하고, 웨트 에칭에 의하여 섬 형상으로 가공하였다.
다음에, 산화물 반도체층, 소스 전극 및 드레인 전극을 덮는 게이트 절연층으로서 산화질화 실리콘층을 플라즈마 CVD법에 의하여 30nm의 두께로 형성하였다.
다음에, 질화 탄탈층 및 텅스텐층을 스퍼터링법에 의하여 각각 30nm 및 370nm의 두께로 형성하였다. 그 후, 질화 탄탈층 및 텅스텐층 위에 포토리소그래피법에 의하여 레지스트 마스크를 형성하고, 드라이 에칭법에 의하여 질화 탄탈층 및 텅스텐층을 게이트 전극의 형상으로 가공하였다.
다음에, 산화 실리콘층을 스퍼터링법에 의하여 300nm의 두께로 형성하였다. 상기 산화 실리콘층은 층간 절연층으로서 기능한다. 층간 절연층 및 게이트 절연층을 포토리소그래피법에 의하여 형성한 레지스트 마스크를 사용하여 가공하고, 게이트 전극, 소스 전극 및 드레인 전극까지 도달하는 콘택트 홀을 형성하였다.
다음에, 제 1 티타늄층, 알루미늄층 및 제 2 티타늄층을 스퍼터링법에 의하여 각각 50nm, 100nm, 및 5nm의 두께로 형성하였다. 그 후, 상기 제 1 티타늄층, 알루미늄층 및 제 2 티타늄층을 포토리소그래피법에 의하여 형성한 레지스트 마스크를 사용하고, 드라이 에칭법에 의하여 배선 형상으로 가공하였다.
다음에, 각 시료에 대하여 질소 분위기에서 250℃, 1시간의 열 처리를 행하였다.
이상의 공정에 의하여, 트랜지스터를 제작하여 시료 3 및 시료 4로 하였다.
다음에, 본 실시예의 각 시료의 트랜지스터에 있어서의 드레인 전류(Ids)-게이트 전압(Vgs) 측정 결과에 대하여 도 7a 및 도 7b에 도시한다. 측정은 기판 면내 25포인트에서 행하고, 그들의 결과를 중첩시켜 나타낸다. 채널 길이 L은 3㎛이고, 채널 폭 W은 20㎛이다. 기판 온도는 25℃이다. 또한, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압 Vds는 3V로 하였다. 여기서, 도 7a는 시료 3의 트랜지스터의 Ids-Vgs 측정 결과이다. 또한, 도 7b는 시료 4의 트랜지스터의 Ids-Vgs 측정 결과이다.
시료 3과 비교하여 시료 4는 임계값 전압의 변동이 작고, 또는 온 전류의 저하 및 변동이 작은 결과가 나왔다.
다음에, 본 실시예에 있어서의 BT 시험에 대하여 설명한다. BT 시험을 행하는 트랜지스터의 채널 길이 L은 3㎛이고, 채널 폭 W은 50㎛이다. 본 실시예에서는 먼저 기판 온도를 25℃로 하고, 소스 전극과 드레인 전극 사이의 전압 Vds를 3V로 하고, 트랜지스터의 Ids-Vgs 측정을 행하였다.
다음에, 기판 스테이지 온도를 150℃로 하고, 트랜지스터의 소스 전극을 0V, 드레인 전극을 0.1V로 한다. 다음에, 게이트 절연층에 인가되는 전계 강도가 2MV/cm가 되도록 게이트 전극에 음의 전극을 인가하여, 그대로 1시간 유지하였다. 다음에, 게이트 전극의 전압을 0V로 하였다. 다음에, 기판 온도 25℃로 하고, 소스 전극과 드레인 전극 사이의 전압 Vds를 3V로 하고, 트랜지스터의 Ids-Vgs 측정을 행하였다. 시료 3 및 시료 4의 트랜지스터에 있어서의 BT 시험 전후의 Ids-Vgs 측정 결과를 각각 도 8a 및 도 8b에 도시한다.
도 8a에 있어서 실선(1002)은 BT 시험 전의 시료 3의 트랜지스터에 있어서의 Ids-Vgs 측정 결과이고, 실선(1004)은 BT 시험 후의 시료 3의 트랜지스터에 있어서의 Ids-Vgs 측정 결과이다. BT 시험 전과 비교하여 BT 시험 후의 임계값 전압은 플러스 방향으로 1.16V 변동하였다.
도 8b에 있어서 실선(1012)은 BT 시험 전의 시료 4의 트랜지스터에 있어서의 Ids-Vgs 측정 결과이고, 실선(1014)은 BT 시험 후의 시료 4의 트랜지스터에 있어서의 Ids-Vgs 측정 결과이다. BT 시험 전과 비교하여 BT 시험 후의 임계값 전압은 플러스 방향으로 0.71V 변동하였다.
마찬가지로, 시료 내의 측정되는 트랜지스터를 바꿔, 기판 온도 25℃로 하고, 소스 전극과 드레인 전극 사이의 전압 Vds를 3V로 하고, 트랜지스터의 Ids-Vgs 측정을 행하였다. 트랜지스터의 채널 길이 L은 3㎛이고, 채널 폭 W은 50㎛이다.
다음에, 기판 스테이지 온도를 150℃로 하고, 트랜지스터의 소스 전극을 0V, 드레인 전극을 0.1V로 한다. 다음에, 게이트 절연층에 인가되는 전계 강도가 2MV/cm가 되도록 게이트 전극에 양의 전극을 인가하여, 그대로 1시간 유지하였다. 다음에, 게이트 전극의 전압을 0V로 하였다. 다음에, 기판 온도 25℃로 하고, 소스 전극과 드레인 전극 사이의 전압 Vds를 3V로 하고, 트랜지스터의 Ids-Vgs 측정을 행하였다. 시료 3 및 시료 4의 트랜지스터에 있어서의 BT 시험 전후의 Ids-Vgs 측정 결과를 각각 도 9a 및 도 9b에 도시한다.
도 9a에 있어서 실선(1022)은 BT 시험 전의 시료 3의 트랜지스터에 있어서의 Ids-Vgs 측정 결과이고, 실선(1024)은 BT 시험 후의 시료 3의 트랜지스터에 있어서의 Ids-Vgs 측정 결과이다. BT 시험 전과 비교하여 BT 시험 후는 곡선이 일그러진 선이 되어 온 전류가 저하되었다.
도 9b에 있어서 실선(1032)은 BT 시험 전의 시료 4의 트랜지스터에 있어서의 Ids-Vgs 측정 결과이고, 실선(1034)은 BT 시험 후의 시료 4의 트랜지스터에 있어서의 Ids-Vgs 측정 결과이다. BT 시험 전과 비교하여 BT 시험 후의 임계값 전압은 마이너스 방향으로 0.22V 변동하였다.
다음에, 본 실시예에 있어서의 광 열화 시험에 대하여 설명한다. 광 열화 시험을 행하는 트랜지스터의 채널 길이 L은 3㎛이고, 채널 폭 W은 50㎛이다. 기판 온도 25℃로 하고, 소스 전극과 드레인 전극 사이의 전압 Vds를 3V로 하였다. 본 실시예에서는, 먼저 암 상태로 하고, 트랜지스터의 Ids-Vgs 측정을 행하고, 다음에 명 상태에서 트랜지스터의 Ids-Vgs 측정을 행하였다.
도 10에 본 실시예에서 사용한 광의 스펙트럼을 도시한다. 또한, 명 상태란 상술한 스펙트럼을 갖는 광을 360klx의 조도로 조사한 상태이다.
도 11a에 있어서 실선(1042)은 시료 3의 트랜지스터의 암 상태에 있어서의 Ids-Vgs 측정 결과이고, 실선(1044)은 시료 3의 트랜지스터의 명 상태에 있어서의 Ids-Vgs 측정 결과이다. BT 시험 전과 비교하여 BT 시험 후의 임계값 전압은 마이너스 방향으로 0.05V 변동하였다.
도 11b에 있어서 실선(1052)은 시료 4의 트랜지스터의 암 상태에 있어서의 Ids-Vgs 측정 결과이고, 실선(1054)은 시료 4의 트랜지스터의 명 상태에 있어서의 Ids-Vgs 측정 결과이다. BT 시험 전과 비교하여 BT 시험 후의 임계값 전압은 마이너스 방향으로 0.01V 변동하였다.
상술한 바와 같이, 본 실시예의 시료 4의 트랜지스터는, 기판 면내의 임계값 전압의 변동이 작고, 또한 BT 시험 전후 및 광 조사시에 있어서의 전기적 특성의 열화가 작은 것을 알 수 있다.
100: 기판
102: 절연층
104: 곡면 형상
106: 산화물 반도체층
108a: 소스 전극
108b: 드레인 전극
112: 게이트 절연층
114: 게이트 전극
118a: 소스 전극
118b: 드레인 전극
151: 트랜지스터
152: 트랜지스터
208a: 소스 전극
208b: 드레인 전극
301: 본체
302: 케이스
303: 표시부
304: 키보드
311: 본체
312: 스타일러스
313: 표시부
314: 조작 버튼
315: 외부 인터페이스
320: 전자 서적
321: 케이스
322: 케이스
323: 표시부
324: 표시부
325: 축부
326: 전원
327: 조작 키
328: 스피커
330: 케이스
331: 케이스
332: 표시 패널
333: 스피커
334: 마이크로폰
335: 조작키
336: 포인팅 디바이스
337: 카메라용 렌즈
338: 외부 접속 단자
340: 태양 전지 셀
341: 외부 메모리 슬롯
360: 텔레비전 장치
361: 케이스
363: 표시부
365: 스탠드
502: 제 1 텅스텐층
504: 산화질화 실리콘층
506: 제 2 텅스텐층
508: 산화물 반도체층
510: 제 2 텅스텐층
1002: 실선
1004: 실선
1012: 실선
1014: 실선
1022: 실선
1024: 실선
1032: 실선
1034: 실선
1042: 실선
1044: 실선
1052: 실선
1054: 실선

Claims (33)

  1. 반도체 장치의 제작 방법에 있어서,
    기판 위의 절연층을 형성하는 단계;
    상기 절연층 위의 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층과 전기적으로 접속되는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극에 대한 플라즈마 처리를 수행하는 단계;
    상기 산화물 반도체층의 일부와 접하고, 또 상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극을 덮는 게이트 절연층을 형성하는 단계; 및
    상기 산화물 반도체층과 중첩하고 상기 게이트 절연층 위에 있는 게이트 전극을 형성하는 단계를 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 드라이 에칭법에 의하여 레지스트 마스크를 이용하여 도전층을 가공함에 의해 형성되고,
    상기 레지스트 마스크의 사이즈는 상기 드라이 에칭법이 수행되는 동안 감소되어 상기 소스 전극 및 상기 드레인 전극의 단부들에 테이퍼 각들이 형성되고,
    상기 플라즈마 처리의 플라즈마는 희가스, 질소, 산소, 및 산화질소 중의 적어도 하나를 포함하는 분위기에서 생성되고,
    상기 플라즈마 처리에 의해, 상기 소스 전극 및 상기 드레인 전극의 상단부에 곡면 형상들이 형성되는, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법에 있어서,
    기판 위의 절연층을 형성하는 단계;
    상기 절연층 위의 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층과 전기적으로 접속되는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극에 대한 플라즈마 처리를 수행하는 단계;
    상기 산화물 반도체층의 일부와 접하고, 또 상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극을 덮는 게이트 절연층을 형성하는 단계; 및
    상기 산화물 반도체층과 중첩하고 상기 게이트 절연층 위에 있는 게이트 전극을 형성하는 단계를 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 드라이 에칭법에 의하여 레지스트 마스크를 이용하여 도전층을 가공함에 의해 형성되고,
    상기 레지스트 마스크의 사이즈는 상기 드라이 에칭법이 수행되는 동안 감소되어 상기 소스 전극 및 상기 드레인 전극의 단부들에 테이퍼 각들이 형성되고,
    상기 플라즈마 처리의 플라즈마는 희가스, 질소, 산소, 및 산화질소 중의 적어도 하나를 포함하는 분위기에서 생성되고,
    상기 플라즈마 처리에 의해, 상기 소스 전극 및 상기 드레인 전극의 상단부에 곡면 형상들이 형성되고,
    상기 소스 전극의 평균 면 거칠기 Ra는 0.5nm 이하인, 반도체 장치의 제작 방법.
  3. 반도체 장치의 제작 방법에 있어서,
    기판 위의 절연층을 형성하는 단계;
    상기 절연층 위의 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층과 전기적으로 접속되며, 단부가 테이퍼 각을 갖고, 또 플라즈마 처리를 수행함으로써 상단부가 곡면 형상을 갖는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 산화물 반도체층의 일부와 접하고, 또 상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극을 덮는 게이트 절연층을 형성하는 단계; 및
    상기 산화물 반도체층과 중첩하고 상기 게이트 절연층 위에 있는 게이트 전극을 형성하는 단계를 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 드라이 에칭법에 의하여 레지스트 마스크를 이용하여 도전층을 가공함에 의해 형성되고,
    상기 레지스트 마스크의 사이즈는 상기 드라이 에칭법이 수행되는 동안 감소되어 상기 소스 전극 및 상기 드레인 전극의 단부들에 테이퍼 각들이 형성되고,
    상기 플라즈마 처리의 플라즈마는 희가스, 질소, 산소, 및 산화질소 중의 적어도 하나를 포함하는 분위기에서 생성되고,
    상기 산화물 반도체층의 평균 면 거칠기 Ra는 0.5nm 이하인, 반도체 장치의 제작 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 게이트 절연층 및 상기 산화물 반도체층 사이에 있는, 반도체 장치의 제작 방법.
  5. 삭제
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 상기 절연층 위에서 접하여 있는, 반도체 장치의 제작 방법.
  7. 삭제
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연층으로부터의 산소 방출량은 1.0×1018atoms/cm3 이상인, 반도체 장치의 제작 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연층은 단위 체적당에 실리콘 원자수의 2배보다 많은 산소 원자를 함유하는 산화 실리콘을 포함하는, 반도체 장치의 제작 방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 테이퍼 각들의 각도가 20° 이상 90° 미만인, 반도체 장치의 제작 방법.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 상단부들의 곡률 반경은 상기 소스 전극 및 상기 드레인 전극의 두께의 1/100 이상 1/2 이하인, 반도체 장치의 제작 방법.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 In, Ga, 및 Zn 중 적어도 하나를 포함하는, 반도체 장치의 제작 방법.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 상기 단부들 및 상기 상단부들과 중첩하는, 반도체 장치의 제작 방법.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연층은 상기 절연층으로부터 상기 산화물 반도체층으로 산소를 공급할 수 있는, 반도체 장치의 제작 방법.
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