TWI650022B - 用於雙重斜波類比對數位轉換器之斜波信號產生器 - Google Patents

用於雙重斜波類比對數位轉換器之斜波信號產生器 Download PDF

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Abstract

本文中描述用於具有增加之類比對數位轉換範圍之影像感測器之設備及方法。一種實例性方法可包含：停用一比較器之一第一自動調零開關，該第一自動調零開關耦合至該比較器之一斜波電壓輸入；由一斜波產生器增加經提供至該比較器之該斜波電壓輸入之一斜波電壓之一自動調零電壓位準；及停用該比較器之一第二自動調零開關，該第二自動調零開關耦合至該比較器之一位元線輸入。

Description

用於雙重斜波類比對數位轉換器之斜波信號產生器
本發明大體上係關於影像感測器，且更特定言之但不排它地，係關於一影像感測器之增加之類比對數位轉換範圍。
影像感測器已變得無所不在。影像感測器在數位靜態相機、蜂巢電話、保全攝影機、以及醫療、汽車及其他應用中廣泛使用。用以製造影像感測器之技術已經快速地持續發展。例如，針對更高解析度及更低電力消耗之要求已經促進此等裝置之進一步微型化及整合。 影像感測器習知上在一像素陣列上接收光，其在像素中產生電荷。光強度可能影響各像素中產生之電荷量，其中較高強度產生較高電荷量。基於與一參考電壓信號之一比較，可由影像感測器中之類比對數位轉換器(ADC)電路將電荷轉換成電荷之一數位表示。然而，若產生之電荷量大於ADC電路之電壓範圍，則電荷之數位表示可能不正確。 已經採用了諸多技術來增加ADC電路之電壓範圍。然而，此等技術中之一些技術可能不能提供期望之範圍。
本文中描述了用於具有增加之類比對數位轉換範圍之一影像感測器之一設備及方法之實例。在以下描述中，闡述眾多特定細節以提供對實例之一詳盡理解。然而，熟習此項技術者將認知，可在沒有該等特定細節之一或多者之情況下實踐或以其他方法、組件、材料等等實踐本文中描述之技術。在其他例項中，未展示或詳細描述熟知之結構、材料或操作以避免模糊某些態樣。 貫穿此說明書對「一個實例」、或「一個實施例」之參考意謂結合實例描述之一特定特徵、結構或特性包含於本發明之至少一個實例中。因此，在貫穿本說明書之各種地方出現片語「在一個實例中」或「在一個實施例中」不一定皆指稱同一實例。此外，特定特徵、結構或特性可在一或多個實例中依任何合適方式組合。 貫穿本說明書，使用若干術語。此等術語具有其等所源自之技術中之一般含義，除非本文中具體定義或其使用背景清楚地以其他方式指示。應注意，貫穿此文件，元件名稱及符號可互換使用(例如，Si相對於矽)；然而，此兩個皆具有相同意義。 圖1繪示根據本發明之一實施例之一成像系統100之一個實例。成像系統100包含像素陣列102、控制電路104、讀出電路108及功能邏輯106。在一個實例中，像素陣列102係光電二極體或影像感測器像素(例如，像素P1、P2……Pn)之一二維(2D)陣列。如所繪示，光電二極體經配置成列(例如，列R1至Ry)及行(例如，行C1至Cx)以擷取一人、地方、物件等之影像資料，其接著可用於呈現一人、地方、物件等之一2D影像。然而，光電二極體不必配置成列及行且可採取其他組態。 在一個實例中，在像素陣列102中之各影像感測器光電二極體/像素已擷取其影像資料或影像電荷之後，影像資料接著由讀出電路108讀出且接著經轉移至功能邏輯106。讀出電路108可經耦合以自像素陣列102中之複數個光電二極體讀出影像資料。在各種實例中，讀出電路108可包含放大電路、類比對數位轉換(ADC)電路或其他。在一些實施例中，對於讀出列中之各者，可包含一或多個比較器112。功能邏輯106可簡單地儲存影像資料或甚至可藉由施加後期影像效應(例如，剪裁、旋轉、移除紅眼、調整亮度、調整對比度或其他)來操縱影像資料。在一個實例中，讀出電路108可沿著讀出行線(圖中已繪示)一次性讀出一列影像資料，或可使用諸如串列讀出或同時全並行讀出所有像素之多種其他技術(圖中未繪示)來讀出該影像資料。 為了執行ADC，例如，讀出電路108可自一斜波產生器電路110接收一參考電壓VRAMP。比較器112可接收VRAMP，該比較器亦可自像素陣列102之一像素接收影像電荷。比較器112可基於VRAMP與影像電荷電壓位準之一比較來判定影像電荷之一數位表示。取決於ADC操作之時序，信號VRAMP可處於不同之電壓位準，且可用於在由讀出電路108接收(例如，讀取)影像電荷之前對比較器112之輸入進行自動調零。在一些實施例中，例如，當輸入自動調零時，VRAMP可增加，此可提供在信號比較期間使用之電壓範圍之一增加。雖然斜波產生器110被示為成像系統100之一單獨區塊，然斜波產生器110亦可包含在諸如行讀出電路108或一電壓產生器區塊(圖中未展示)之其他區塊中。 在一個實例中，控制電路104耦合至像素陣列102以控制像素陣列102中之複數個光電二極體之操作。例如，控制電路104可產生用於控制影像擷取之一快門信號。在一個實例中，該快門信號係一全域快門信號，其用於同時啟用像素陣列102內之所有像素以在一單個擷取窗期間同時擷取其等之各自影像資料。在另一實例中，該快門信號係一捲動快門信號，使得在連續擷取窗期間循序地啟用像素之各列、行或群組。在另一實例中，影像擷取與光照效應(諸如閃光)同步。 在一個實例中，成像系統100可包含於一數位相機、手機、膝上型電腦或類似者中。另外，成像系統100可耦合至其他硬體零件，諸如一處理器(通用處理器或其他處理器)、記憶體元件、輸出(USB埠、無線發射器、HDMI埠等)、照明/閃光、電輸入(鍵盤、觸控顯示器、追蹤墊、滑鼠、麥克風等等)和/或顯示器。其他硬體零件可將指令傳送至成像系統100，自成像系統100提取影像資料或操縱由成像系統100供應之影像資料。 圖2係根據本發明之一實施例之一比較器212。比較器212可係比較器112之一實例。比較器212可回應於在位元線輸入上接收到之一影像電荷信號與在VRAMP輸入上接收到之一參考電壓信號VRAMP之一比較而提供一輸出信號。例如，輸出信號可提供接收到之影像電荷信號之一數位表示。 比較器212之所繪示實施例包含耦合在一參考電壓(在一些實例中，接地)與兩個NMOS輸入電晶體之間之一NMOS尾電晶體。兩個NMOS輸入電晶體可並聯耦合在NMOS尾電晶體與兩個各自PMOS電晶體之間。兩個PMOS電晶體可並聯耦合在兩個NMOS輸入電晶體與一參考電壓(例如，VDD)之間。兩個PMOS電晶體可進一步藉由其等之閘極耦合在一起。另外，比較器212可包含耦合在兩個NMOS輸入電晶體中之各自NMOS輸入電晶體之閘極與相同NMOS輸入電晶體之汲極側之間之兩個自動調零開關AZQ1及AZQ2。在一些實施例中，可包含兩個雜訊濾波電容器CINREF及CINBL以將其等之各自輸入電容性地耦合至兩個NMOS輸入電晶體之閘極。 比較器212可被描述為具有一參考電壓輸入側及一位元線(例如，影像電荷)輸入側。參考電壓輸入側可接收一參考電壓VRAMP，且位元線輸入側可接收一影像電荷電壓信號。參考電壓輸入側可包含NMOS輸入電晶體中之一者、自動調零開關AZQ1以及PMOS電晶體中之一者。參考電壓輸入側之PMOS電晶體之閘極可耦合至同一電晶體之一汲極，此可導致兩個PMOS電晶體之閘極耦合至汲極。影像電荷輸入側可包含NMOS電晶體中之一者、自動調零開關AZQ2以及PMOS電晶體之一者。 NMOS尾電晶體可經耦合以在一閘極處接收一TAIL BIAS信號，其可啟用/停用NMOS尾電晶體且繼而啟用/停用比較器212。 在操作中，比較器212可在一ADC操作期間將位元線輸入上之一影像電荷信號之一電壓位準與VRAMP參考信號之一電壓位準進行比較。圖3B提供VRAMP參考信號之一實例。例如，ADC期間(例如，圖3B之t6與t7之間)之VRAMP信號之電壓範圍可用於判定影像電荷位準。然而，在ADC之前，比較器之輸入(例如，VRAMP及位元線)可被正規化(例如，自動調零)至PMOS電晶體之一基極電壓位準VDD-Vds，此可在本文中稱為自動調零電壓位準。分別被提供至AZQ1及AZQ2之閘極之控制信號A及B可在執行ADC操作之前將NMOS輸入電晶體之閘極與其等之各自源極耦合/去耦。正規化NMOS輸入電晶體之閘極上之電壓可強制輸入達到相同電壓位準，以便消除ADC操作中之任何誤差或雜訊。 在一些實施例中，增加自動調零電壓位準可容許比較器212判定較大影像電荷值。增加自動調零電壓位準之一種技術可係在比較器212之一自動調零操作期間增加VRAMP之電壓。例如，當比較器212被正規化時，例如在AZQ1被停用之後但在AZQ2被停用之前，可增加VRAMP之一電壓位準，其之一實例在圖3B中提供。增加自動調零電壓可導致比較器212之電壓範圍之一增加，因為自動調零電壓位準與一最小輸入電壓位準之間之電壓差可能增加，此可導致比較器212之電壓範圍之增加。 圖3A係根據本發明之一實施例之一斜波產生器310之一繪示性方塊圖。斜波產生器310可係斜波產生器電路110之一實例。斜波產生器310可產生參考電壓信號VRAMP，其可被提供至諸如讀出電路108之成像系統讀出電路。諸如比較器112及/或212之比較器可接收參考電壓信號VRAMP，該等比較器中之一者可與成像系統之各讀出行(例如，位元線)相關聯。比較器可將讀出行上之影像電荷信號與VRAMP信號進行比較，且相應地輸出數位信號。 斜波產生器310之所繪示實施例包含參考電壓產生器314、斜波偏移產生器316、電壓取樣保持(VSH)電路318、電流源320及積分器322。參考電壓產生器314將參考電壓VREF提供至VSH電路318之一輸入。斜波偏移產生器316產生一偏移電壓Ramp Offset，且經由電容器Voffcap 334將其提供至VSH電路318。VSH電路318將VREF及各種偏移電壓提供至積分器322，其提供電壓信號VRAMP。例如，取決於斜波產生器310之操作，VRAMP可基於VREF及由電流源320提供之電流。如下文將更詳細地論述，VRAMP回應於斜波產生器310之各種電路回應於一或多個控制信號而操作而隨時間變化。控制信號可由諸如(例如)控制電路104之一成像系統控制電路提供。 斜波偏移產生器322之所繪示實施例包含一放大器330及一開關332。斜波偏移產生器322可回應於一控制信號而將偏移電壓Ramp Offset提供至VSH電路318。放大器330可在一非反相輸入處接收一電壓信號VOFFSET，且可在一反相輸入處接收放大器330之一輸出。放大器330之輸出可進一步耦合至開關332之一個端子。開關332可係一第二端子耦合至接地且一第三端子耦合至VSH電路318電容器Voffcap 334之一個側之一三端開關。開關332可由一控制信號OFFSET_EN來控制，該控制信號可使得開關回應於OFFSET_EN轉變為或處於一高邏輯位準(例如，高)而將放大器330之輸出耦合至Voffcap 334。當OFFSET_EN轉變為或處於一低邏輯位準(例如，低)時，作為回應，開關332可將接地耦合至Voffcap 334。VOFFSET之電壓可係與Ramp Offset之電壓位準成比例之一電壓位準。 VSH電路318之所繪示實施例包含一開關360、電壓偏移電容器Voffcap 334及一取樣保持電容器SHcap 336。VSH電路318可取樣及保持由參考電壓產生器314及斜波偏移產生器316提供之電壓並將其提供至積分器322。VSH電路310可提供參考電壓(其可係如下文將更詳細論述之電壓之一組合)，同時與各種參考電壓產生器隔離以便防止參考電壓產生器314及斜波偏移產生器316中產生之雜訊(例如)被提供至積分器322及提供至比較器212上。當開關360回應於控制信號REF_SH為高而閉合時，VSH 318可對VREF取樣。一旦REF_SH轉變為一低邏輯位準，開關360即斷開，導致VSH電路318與參考電壓產生器314隔離。如上文所論述，Ramp Offset電壓可基於開關332之控制被加至VREF。電容器SHcap 336可保持VREF (其可包含Ramp Offset電壓)，並將其提供至積分器322。 積分器322之所繪示實施例包含一放大器324、一回饋電容器326及一開關328。積分器322可基於VREF及由電流源320提供之一電流產生VRAMP。放大器324可具有經耦合以自VSH電路318接收VREF之一非反相輸入，及經耦合以自電流源320接收電流及/或自放大器322之一輸出接收一回饋信號之一反相輸入。回饋信號可取決於控制信號INTEG_EN之一狀態而改變。例如，當開關328由於INTEG_EN係低而斷開時，亦可係VRAMP之放大器322之輸出可由於回饋電容器326對放大器322之反相輸入提供回饋而基於由電流源320提供之電流之一位準自VSH減小至一低電壓。相反，當開關328閉合時，回饋電容器326可被放大器322之輸出旁通，且VRAMP可等於VSH。 圖3B係根據本發明之一實施例之一實例性時序圖300。時序圖300將用於繪示斜波產生器310之操作。另外，時序圖300繪示了斜波產生器310之相對時序及接收VRAMP之一ADC比較器(例如比較器212)之操作。因而，圖2中所示之控制信號包含在時序圖300中。一般言之，斜波產生器310可增加諸如比較器212之一ADC比較器之一自動調零電壓。可在整個發明中提及比較器212，但不應認為有限制。 在時間t1之前，例如控制自動調零開關AZQ1及AZQ2之控制信號A及B可處於一低位準，藉此啟用AZQ1及AZQ2。結果，NMOS輸入電晶體之閘極可耦合至一自動調零電壓，其可係VDD-Vds (如上文所論述)。另外且亦在時間t1之前，斜波產生器310可由於開關360閉合而將VREF提供至VSH電路318，該開關可回應於REF_SH處於高位準而閉合。 在時間t1處，控制信號A轉變為高邏輯位準，從而停用AZQ1。結果，經耦合以接收VRAMP之比較器212之NMOS輸入電晶體之閘極與其汲極斷開。 在時間t2處，VREF之電壓位準可增加與比較器212之NMOS輸入電晶體之臨限電壓(Vth)成比例之一量。VREF之增加量在本文中可被稱為AZ Offset。藉由將AZ Offset加至VREF，VRAMP按比例增加。 在時間t3處，控制信號REF_SH可轉變為低，此可導致開關360斷開以便將參考電壓產生器314與VSH電路318隔離，且繼而與積分器322隔離。在時間t3之後，包含自動調零增加AZ Offset之VREF由VSH電路318保持。 在時間t4處，控制信號B可轉變為高，從而停用AZQ2。結果，比較器212之位元線輸入現在可準備好接收影像電荷信號。 在時間t5之前，控制信號OFFSET_EN可係低，此可導致開關332將接地耦合至電容器Voffcap 334。然而，在時間t5處，OFFSET_EN可轉變為高，此可導致開關332耦合至斜波偏移產生器316之放大器330之輸出，而非接地。結果，Voffcap 334可被充電至與基於VOFFSET之Ramp Offset成比例之一電壓，此可導致VREF且最終導致VRAMP增加等於Ramp Offset電壓之一電壓量。 在時間t6之前，開關328可閉合，此可導致放大器324之輸出將電容器326充電至與VSH相當之一位準。因而，VRAMP可能與VSH之電壓相同。然而，在時間t6處，控制信號INTEG_EN可轉變為高，此可斷開開關328。結果，放大器324之輸出可經由回饋電容器326耦合至放大器324之反相輸入，且來自電流源320之大部分電流對回饋電容進行充電。由於自放大器之輸出至負輸入之回饋，負輸入之電壓可保持在與VSH幾乎相同之電壓，因此放大器324之輸出之電壓可開始下降。因此，在時間t6處，VRAMP可開始與來自電流源320之電流相當地降低。VRAMP可以一負斜波下降例如直至時間t7。在時間t7處，INTEG_EN轉變為低，導致斷開開關328並使VRAMP回至VSH = VREF + AZ Offset+Ramp Offset。在t7之後，可能會發生一後續積分。 當ADC之類比增益例如為低時，可發生AZ Offset加至VREF。可藉由改變斜波信號之斜率來改變ADC之增益。可藉由改變回饋電容326之大小或來自電流源320之電流來改變斜波信號之斜率。或比較器可具有一衰減器(例如，電容分壓器)以減小斜波信號之幅度，且在改變衰減器之增益之情況下，可改變ADC之增益。然而，若接收VRAMP之ADC之類比增益為高(例如為類比增益之2倍)，則可省略AZ Offset之添加。 圖4A係根據本發明之一實施例之一參考電壓產生器414之一實例性示意圖。參考電壓產生器414可係參考電壓產生器314之一實例。例如，參考電壓源414可產生VREF及AZ Offset，並將其提供至一電壓取樣保持電路，例如VSH電路318。另外，參考電壓產生器414可針對程序變化進行調整以確保例如AZ Offset與比較器212之NMOS輸入電晶體之Vth成比例。 參考電壓產生器414之所繪示實施例包含一放大器438、一分壓器440、一自動調零偏移電壓產生器482、一放大器448、一回饋電容器CFB 450、一開關452及一輸入電容器CIN 484。放大器438可經耦合以在一非反相輸入處接收一參考電壓VBGR，且經耦合以透過一分壓器440在一反相輸入處接收回饋。放大器438之一輸出耦合至一電晶體之一閘極，其可耦合在VDD與分壓器440之間。分壓器440包含串聯耦合在電晶體之一源極與接地之間之複數個電阻器。可在電阻器之各者之間形成一節點，且各節點可透過一各自開關耦合至分壓器440之一輸出節點。判定開關之各者之狀態(例如，斷開或閉合)之一控制信號SEL_VREF可由分壓器440接收。結果，可回應於控制信號SEL_VREF及VBGR之一值來判定一輸出電壓VREF_BGR。 放大器448可在一非反相輸入處接收參考電壓VREF_BGR，且可在一反相輸入處接收節點D上之一電壓。將如下文所論述之VREF之電壓位準可取決於開關452之一狀態及開關486之狀態。例如，若開關452閉合，則放大器448之輸出可將回饋提供至放大器448之反相輸入。結果，VREF_BGR可被提供為VREF。然而，當開關452斷開時，電容器CIN 484及CFB 450上之電壓可判定VREF之電壓位準。 自動調零偏移電壓產生器482之所繪示實施例包含一PMOS電晶體442、一NMOS電晶體444、一NMOS電晶體446及一開關486。為瞭解決程序變化，電晶體442至446可類似於比較器212之相似電晶體，但經縮放以減小其等各自之變化及隨機雜訊。電晶體444被進一步縮放以減小其過驅動電壓。例如，PMOS電晶體442可具有較大「m」，其可等於比較器212之PMOS電晶體之aN倍。NMOS電晶體444之大小亦可較大，且可具有m = 16aN以減小其過驅動電壓，且NMOS電晶體446可具有aN/2之一m。NMOS電晶體444可與NMOS輸入電晶體相關聯，且NMOS電晶體446可與兩個比較器212之NMOS尾電晶體相關聯。 三個電晶體442至446可串聯耦合在VDD與接地之間，且例如可模擬比較器212之一參考電壓側。PMOS電晶體442可經耦合以與耦合至VDD之一源極及耦合至NMOS電晶體444之一汲極之一汲極進行二極體耦合。NMOS電晶體亦可與耦合至NMOS電晶體446之一汲極之一源極進行二極體耦合，該NMOS電晶體446之一汲極可在一源極處耦合至接地。NMOS電晶體446之一閘極可經耦合以接收一TAIL BIAS信號，其可啟用自動調零偏移電壓產生器482。TAIL BIAS信號可與由比較器212接收之TAIL BIAS信號相同或類似。 開關486可係一三端開關，且可具有耦合至一節點Voff_H之一個端子及耦合至一節點Voff_L之一第二端子。開關486之一第三端子可耦合至電容器CIN 484之一第一側。節點Voff_H可係其中PMOS電晶體442耦合至NMOS電晶體444之節點，而節點Voff_L可係其中NMOS電晶體444耦合至NMOS電晶體446之節點。一般言之，電晶體442至446可充當一分壓器，其中節點Voff_H及Voff_L處之電壓之間之一電壓差幾乎與比較器212之NMOS輸入電晶體之Vth成比例。 當開關452處於一斷開位置中時，節點D處之電壓可等於VREF_BGR之電壓。 圖4B係根據本發明之一實施例之一實例性時序圖400。時序圖將用於繪示參考電壓產生器414之一實例性操作。 在時間t1之前，VREF_BGR可被提供至放大器448之非反相輸入，且控制信號AZ_VREF可處於一高位準，此可導致開關452閉合。因而，放大器448之輸出可耦合至放大器448之反相輸入。因此，VREF可處於VREF_BGR。然而，在時間t1處，AZ_REF可轉變為低，此可導致開關452斷開。斷開開關452可使得放大器448之輸出透過CFB 450電容性地耦合至負輸入。 在時間t2之前，VREFOFFSET_EN可為低，此可導致節點Voff_H上之電壓耦合至CIN 484。然而，在時間t2處，VREFOFFSET_EN可轉變為高，此可導致開關486將節點Voff_L上之電壓耦合至電容器CIN 484。結果，可將電壓ΔVREF加至VREF_BGR。ΔVREF可與(Voff_H-Voff_L)*CIN/CFB成比例，該(Voff_H-Voff_L)*CIN/CFB可與比較器212之NMOS電晶體之Vth成比例。 圖4C係根據本發明之一實施例之一實例性時序圖405。時序圖405將用於繪示參考電壓產生器414之一實例性操作。時序圖405可類似於時序圖400，除了在時間t2處可發生VREF_BGR之電壓位準之一降低之外。在時間t2處，分壓器440可接收一信號SEL_VREF，其可改變分壓器440之設定。結果，VREF_BGR可減少一量ΔVREF_BGR。ΔVREF_BGR可係確保獲得關於比較器212之NMOS輸入電晶體之Vth之一電壓容限之一量。例如，ΔVREF_BGR可係大約100 mV。 圖5係根據本發明之一實施例之一實例性時序圖500。將參考斜波產生器310、參考電壓產生器414及比較器212來論述時序圖500。時序圖500可類似於圖300，除了VREF之取樣保持操作發生在施加Ramp Offset (例如，加至VREF)之後，而非之前。 在時間t0處，控制信號AZ_REF轉變為低，此可導致開關452斷開。斷開開關452可使節點D浮動，然經由回饋電容CFB 450與VREF耦合。 在時間t1處，控制信號A可轉變為高，此可停用比較器212之自動調零開關AZQ1。停用AZQ1可使斜波參考側NMOS電晶體之閘極去耦。 在時間t2處，控制信號VREFOFFSET_EN可轉變為高，此導致自動調零偏移產生器482之開關486將節點Voff_L耦合至電容器CIN 484，電容器CIN 484在時間t2之前耦合至節點Voff_H。如圖4B中所示，例如，將開關486自Voff_H移動至Voff_L可使得ΔVREF加至VREF_BGR，其中ΔVREF與(Voff_H-Voff_L)*CIN/CFB成比例。在圖5中，ΔVREF被稱為ΔVramp_ref。結果，VREF增加了ΔVREF。 在時間t4處，控制信號B轉變為高，此使自動調零開關AZQ2去耦。結果，比較器212之位元線輸入NMOS電晶體準備好接收影像電荷。應注意，VSH電路318之開關360處於閉合位置中，使得VREF繼續由參考電壓產生器414提供至VSH電路318。 在時間t5處，改變控制信號SEL_VREF，且將VREF_BGR增加與Ramp Offset成比例之電壓。因為開關360在時間t5之前閉合，故將Ramp Offset加至VREF，VREF继而被加至VRAMP。 在時間t6處，控制信號REF_SH轉變為低，此斷開VSH電路318之開關360。在時間t6之前，向VSH電路318提供來自參考電壓產生器314之VREF，其包含AZ Offset電壓增加。可斷開開關360以將參考電壓產生器314中產生之雜訊與積分器322隔離。另外，在開關360斷開之後，VSH電路318可繼續保持VREF (包含AZ Offset及Ramp Offset)至積分器322。 在時間t7處，控制信號INTEG_EN轉變為高，此導致積分器322將來自電流源320之電流與VREF進行積分。積分可導致積分時間期間VRAMP之線性降低，當INTEG_EN轉變為低時，積分可在時間t8處結束。在時間t8之後，VRAMP將由於VREF被VSH電路318保持而增加回至VREF。隨後可能發生額外積分。 圖6A係根據本發明之一實施例之一斜波產生器610之一示意圖。斜波產生器610可係斜波產生器電路110之一實例。斜波產生器610可將一電壓信號VRAMP提供至諸如比較器212之一比較器之一參考電壓輸入。斜波產生器610可將各種偏移電壓加至VRAMP以增加例如可用於比較器212之電壓範圍。在一些實施例中，斜波產生器610可為參考電壓產生器314與斜波偏移產生器316之一組合。 斜波產生器610之所繪示實施例包含一電壓產生器688、一積分器622、電容器Cref 654、電容器Coff 634及電容器CGND 636。電容器654、634及636可耦合在電壓產生器688與積分器622之間。積分器622可類似於積分器322，且因而可不關於圖6A進行詳細論述。另外，電容器634及636可類似於VSH電路318之電容器Voffcap 334及SHcap 336，且可不關於圖6A進行詳細論述。 電壓產生器688可產生ΔVRAMP_REF (例如，AZ Offset)及ΔVRAMP_VOFF (例如，Ramp Offset)。AZ Offset及Ramp Offset皆可被加至VREG_BGR，此可能分別係由於開關656及658之狀態而引起的。AZ Offset及Ramp Offset可由電壓VOFFSET及電容器Cref 654、Coff 634及CGND 636之並聯組合來判定，該等電容器可進行大小調整以提供期望之電壓AZ Offset及Ramp Offset。在一些實施例中，VREF_BGR可由參考電壓產生器414之放大器438及分壓器440之一組合提供。 圖6B係根據本發明之一實施例之一繪示性時序圖600。例如，時序圖600將用於繪示斜波產生器610之與將VRAMP提供至比較器212相關之操作。例如，比較器212可使用參考電壓信號VRAMP進行ADC操作。 在時間t1之前，控制信號REF_SH可轉變為低，此可導致開關660斷開。結果，VREF_BGR可與積分器322之輸入斷開，然VREF_BGR可保持在電容器CGND 636、Coff 634及Cref 654上。在時間t1處，控制信號A可轉變為高，此可停用自動調零開關AZQ1。結果，比較器212之VRAMP輸入可準備好接收參考信號VRAMP。 在時間t2之前，開關658可耦合至接地，且電容Coff 634可被放電。然而，在時間t2處，控制信號VREFOFFSET_EN可轉變為高，此可導致開關658耦合至放大器630，從而可將電壓VOFFSET提供至電容器Coff 634之一個側，而非接地。將開關658耦合至放大器630可將Coff 634之一個側充電至VOFFSET，此可導致電壓ΔVRAMP_REF加至存在於電容器CGND 636上之VREF_BGR。亦可稱為AZ Offset之ΔVRAMP_REF可與VOFFSET*(Coff/(Creff+Coff+CGND))成比例。另外，ΔVRAMP_REF亦可與比較器212之NMOS輸入電晶體之Vth成比例。 在時間t4處，控制信號B可轉變為高，此可停用自動調零開關AZQ2。結果，比較器212之位元線輸入可準備好接收一影像電荷信號。 在時間t5之前，開關654可耦合至接地，此可使電容器Cref 654放電。然而，在時間t5處，控制信號OFFSET_EN可轉變為高，此可導致開關656耦合至放大器630，此可將電壓VOFFSET提供至電容器Cref 654而非接地。將開關656耦合至放大器630可對Cref 654之一個側充電，此可導致電壓ΔVRAMP_VOFF加至存在於電容器CGND 636上之VREF_BGR。亦可稱為Ramp Offset之ΔVRAMP_VOFF可與VOFFSET*(Cref/(Cref+Coff+CGND))成比例。 在時間t6處，控制信號INTEG_En轉變為高，此導致積分器622將來自電流源620之電流與VRAMP (包含AZ Offset及Ramp Offset)進行積分。積分可導致積分時間期間VRAMP之線性降低，當INTEG_EN轉變為低時，積分可在時間t7處結束。在時間t7之後，由於VREF_BGR (包含AZ Offset及Ramp Offset)被電容器CGND 636保持，VRAMP可增加回至VREF_BGR (包含AZ Offset及Ramp Offset)。隨後可能發生額外積分。 圖7A係根據本發明之一實施例之一斜波產生器710之一實例性示意圖。斜波產生器710可係斜波產生器110之一實例。例如，斜波產生器710可將參考電壓信號VRAMP提供至比較器212用於ADC操作。 斜波產生器710之所繪示實施例包含一參考電流產生器782及一電流操縱數位對類比轉換器(DAC) 790。電流操縱DAC 790可產生一電流Iref_sig，其可被提供至電阻器Rout以產生電壓信號VRAMP。參考電流產生器782可產生一電流Iref_offset，其可基於開關766之狀態而被提供至Rout。例如，自Iref_sig中減去Iref_offset可將AZ Offset電壓加至VRAMP。 電流操縱DAC 790之所繪示實施例可包含並聯耦合在一參考電壓VDD與複數個開關764之一各自開關之間之複數個電流源762。複數個開關764可並聯耦合在其等各自電流源與一共同節點G之間。複數個電流源762中之電流源之一組合基於其等各自開關處於一閉合狀態而可產生電流Iref_sig。Iref_sig可被提供至節點G，且可流過電阻器Rout。跨Rout之電壓降可在斜波產生器710之一輸出上產生電壓信號VRAMP。 參考電流產生器782之所繪示實施例可包含一PMOS電晶體776、一NMOS電晶體778、一NMOS電晶體780、一放大器774、一放大器772、一電晶體770、一電晶體768及一開關766。為瞭解決程序變化，電晶體776至780可類似於比較器212之相似電晶體，然經縮放以減小其等各自過驅動電壓，從而可解決程序變化。例如，PMOS電晶體776可具有一較大「m」，其可等於比較器212之PMOS電晶體之面積之aN倍。NMOS電晶體778之大小亦可較大，且可具有m = 16aN，且NMOS電晶體780可具有一aN/2之m。NMOS電晶體778可對應於比較器212之NMOS輸入電晶體，且NMOS電晶體780可對應於兩個比較器212之NMOS尾電晶體。 三個電晶體776至780可例如串聯耦合在VDD與接地之間。PMOS電晶體776可與耦合至VDD之一源極及耦合至NMOS電晶體778之一汲極之一汲極進行二極體耦合。NMOS電晶體778亦可與耦合至NMOS電晶體780之一汲極之一源極進行二極體耦合，NMOS電晶體780之汲極可在一源極處耦合至接地。NMOS電晶體780之一閘極可經耦合以接收一TAIL BIAS信號，其可啟用參考電流產生器782。 放大器774可具有耦合至節點Voff_H之一非反相輸入，及經耦合以自放大器774之一輸出接收回饋之一反相輸入。放大器772可具有耦合至節點Voff_L之一非反相輸入，及經耦合以經由一電阻器Rref接收放大器774之輸出之一反相輸入。放大器772之一輸出可耦合至一電晶體792之一閘極。電晶體792可具有耦合至電阻器Rref之一源極及耦合至電晶體770之一汲極之一汲極。電晶體770可與其閘極進行二極體耦合，該閘極亦耦合至電晶體768之一閘極。電晶體770及768之源極可耦合在一起且耦合至接地。另外，電流操縱DAC 790之電阻器Rout之一個側亦可耦合至電晶體770及760之源極且耦合至接地。電晶體768之一汲極可耦合至開關766之一個側，該一個側可耦合至另一側上之節點G。開關766可接收控制信號IREFOFFSET_EN。 參考電流產生器782可產生Iref_offset，使得由於Iref_offset引起之跨Rout之電壓降產生ΔVRAMP_REF，例如AZ Offset。Iref_Offset可基於由放大器774及772提供之電壓(諸如Voff_H_o及Voff_L_o)差而產生。Voff_H_o及Voff_L_o可分別與Voff_H及Voff_L幾乎相同。此外，Voff_H_o與Voff_L_o之間之差可與比較器212之NMOS電晶體之Vth加上其等之過電壓之四分之一(例如，(Vth+Vov/4))成比例。電晶體768及770以及Rref之m個因數之一比率亦可判定Iref_offset。Iref_offset可藉由Rout轉換為電壓以產生ΔVRAMP_REF。因此，ΔVRAMP_REF可與(Vth+Vov/4)*(y/x)*(Rout/Rref)成比例。因而，當開關766閉合時，Iref_offset可自Iref_sig中減去，此可將流過Rout之電流之量降低Iref_offset，導致自VRAMP中減去ΔVRAMP_REF，例如AZ Offset。然而，斷開開關766可將Iref_sig增加與Iref_offset成比例之一量，此可導致VRAMP增加與ΔVRAMP_REF (例如AZ Offset)成比例之量。 圖7B係根據本發明之一實施例之一實例性時序圖700。時序圖700將用於繪示斜波產生器710之一個實例性操作。 在時間t1處，控制信號A轉變為高，此導致自動調零開關AZQ1被停用，且繼而導致比較器212之VRAMP輸入NMOS電晶體之閘極與其汲極去耦。 在時間t2之前，開關766處於一閉合狀態使得Iref_offset被提供至ΔVRAMP_REF。具體言之，參考電流產生器782可透過Rref產生與可產生跨Rout之ΔVRAMP_REF之一電流成比例之電流Iref_offset。因為Iref_offset流過電晶體792及770，故由於電流鏡像，相同或成比例之電流可能流過電晶體768。此外，因為開關766閉合，故自Iref_sig中減去Iref_offset，使得Iref_sig-Iref_offset正流過Rout。結果，VRAMP處於不包含ΔVRAMP_REF (例如AZ Offset)之一電壓。 然而，在時間t2處，控制信號IREFOFFSET_EN轉變為低，此導致開關766斷開。結果，Iref_offset可能不再自Iref_sig中減去，此可導致額外電流流過Rout，且因此VRAMP可增加Iref_offset*Rout，其可與ΔVRAMP_REF (例如AZ Offset)成比例。一般言之，斷開開關766可將Iref_offset加回至流過Rout之電流，使得VRAMP增加ΔVRAMP_REF。 在時間t2之後，時序圖700可類似於(例如)時序圖300，且將不會進行完整地論述。然而，在時間t5與t6之間之ADC期間，電流操縱DAC 790可線性地降低Iref_sig以提供如時序圖700中所示之VRAMP之形狀。 圖7C係根據本發明之一實施例之一實例性時序圖705。時序圖705將用於繪示斜波產生器710之一實例性操作。由於Iref_sig在時間t2處降低，因此時序圖705與時序圖700不同，此可導致在相同時間期間VRAMP稍微降低。當將ΔVRAMP_REF (例如AZ Offset)與比較器212之NMOS電晶體之Vth進行比較時，Iref_sig之降低可提供一定容限。一實例容限量可係大約100 mV。例如，可藉由電流操縱DAC 790之複數個開關764中之改變來提供Iref_sig之降低。 對本發明之所繪示實例之以上描述(包含在發明摘要中描述之內容)不希望為窮舉性的或將本發明限於所揭示之精確形式。如熟習此項技術者將認知，雖然出於繪示性目的在本文中描述了本發明之特定實例，然各種修改在本發明之範疇內係可能的。 鑒於以上詳細描述可對本發明做出此等修改。以下申請專利範圍中使用之術語不應被解釋為將本發明限於說明書中揭示之特定實例。實情係，本發明之範疇將完全由根據已制定之申請專利範圍解釋規則來解釋之以下申請專利範圍判定。
100‧‧‧成像系統
102‧‧‧像素陣列
104‧‧‧控制電路
106‧‧‧功能邏輯
108‧‧‧讀出電路
110‧‧‧斜波產生器電路
112‧‧‧比較器
212‧‧‧比較器
300‧‧‧時序圖
310‧‧‧斜波產生器
314‧‧‧參考電壓產生器
316‧‧‧斜波偏移產生器
318‧‧‧電壓取樣保持/VSH電路
320‧‧‧電流源
322‧‧‧積分器
324‧‧‧放大器
326‧‧‧回饋電容器
328‧‧‧開關
330‧‧‧放大器
332‧‧‧開關
334‧‧‧電容器
336‧‧‧取樣保持電容器
360‧‧‧開關
400‧‧‧時序圖
405‧‧‧時序圖
414‧‧‧參考電壓產生器
438‧‧‧放大器
440‧‧‧分壓器
442‧‧‧PMOS電晶體
444‧‧‧NMOS電晶體
446‧‧‧NMOS電晶體
448‧‧‧開關
450‧‧‧回饋電容器/CFB
452‧‧‧開關
482‧‧‧自動調零偏移電壓產生器
484‧‧‧輸入電容器/CIN
486‧‧‧開關
500‧‧‧時序圖
600‧‧‧時序圖
610‧‧‧斜波產生器
620‧‧‧電流源
622‧‧‧積分器
630‧‧‧放大器
634‧‧‧電容器
636‧‧‧電容器
654‧‧‧電容器
656‧‧‧開關
658‧‧‧開關
660‧‧‧開關
688‧‧‧電壓產生器
700‧‧‧時序圖
705‧‧‧時序圖
710‧‧‧斜波產生器
762‧‧‧電流源
764‧‧‧開關
766‧‧‧開關
768‧‧‧電晶體
770‧‧‧電晶體
772‧‧‧放大器
774‧‧‧放大器
776‧‧‧PMOS電晶體
778‧‧‧NMOS電晶體
780‧‧‧NMOS電晶體
782‧‧‧參考電流產生器
790‧‧‧數位對類比轉換器/DAC
792‧‧‧電晶體
A‧‧‧控制信號
B‧‧‧控制信號
D‧‧‧節點
AZQ1‧‧‧自動調零開關
AZQ2‧‧‧自動調零開關
C1…Cx‧‧‧行
CGND‧‧‧電容器
CINBL‧‧‧雜訊濾波電容器
Coff‧‧‧電容器
Cref‧‧‧電容器
Iref_offset‧‧‧電流
Iref_sig‧‧‧電流
P1…Pn‧‧‧像素
R1…Ry‧‧‧列
Rout‧‧‧電阻器
Rref‧‧‧電阻器
SHcap‧‧‧取樣保持電容器
t0…t7‧‧‧時間
VBGR‧‧‧參考電壓
VDD‧‧‧參考電壓
Voff_H‧‧‧節點
Voff_L‧‧‧節點
Voffcap‧‧‧電容器
VOFFSET‧‧‧電壓信號
VRAMP‧‧‧參考電壓
VREF‧‧‧參考電壓
Δvramp_ref‧‧‧電壓
ΔVRAMP_REF‧‧‧電壓
Δvramp_voff‧‧‧電壓
ΔVRAMP_VOFF‧‧‧電壓
ΔVREF‧‧‧電壓
ΔVREF_BGR‧‧‧量
參考以下圖式描述本發明之非限制及非詳盡實例，其中相同元件符號貫穿各個視圖指代相同部分，除非另有說明。 圖1繪示根據本發明之一實施例之一成像系統之一個實例。 圖2係根據本發明之一實施例之一比較器。 圖3A係根據本發明之一實施例之一斜波產生器之一繪示性方塊圖。 圖3B係根據本發明之一實施例之一實例性時序圖。 圖4A係根據本發明之一實施例之一參考電壓產生器之一實例性示意圖。 圖4B係根據本發明之一實施例之一實例性時序圖。 圖4C係根據本發明之一實施例之一實例性時序圖。 圖5係根據本發明之一實施例之一實例性時序圖。 圖6A係根據本發明之一實施例之一斜波產生器之一示意圖。 圖6B係根據本發明之一實施例之一繪示性時序圖。 圖7A係根據本發明之一實施例之一斜波產生器之一實例性示意圖。 圖7B係根據本發明之一實施例之一實例性時序圖。 圖7C係根據本發明之一實施例之一實例性時序圖。 對應參考字元貫穿圖式之若干視圖指示對應組件。熟習此項技術者應瞭解，圖中之元件係出於簡單且清楚之目的而繪示，且不一定係按比例繪製。例如，圖中一些元件之尺寸可能相對於其他元件而被誇大以幫助改良對本發明之各種實施例之理解。此外，為了更清楚地瞭解本發明之此等各種實施例，通常不描繪在一商業可行之實施例中有用或必要之常見但好理解之元件。

Claims (21)

  1. 一種用於具有增加類比對數位轉換範圍之影像感測器之方法，其包括：停用(disable)一比較器(comparator)之一第一自動調零開關(auto-zero switch)，該第一自動調零開關耦合至該比較器之一斜波(ramp)電壓輸入；由一斜波產生器增加被提供至該比較器之該斜波電壓輸入之一斜波電壓之一自動調零電壓位準；停用該比較器之一第二自動調零開關，該第二自動調零開關耦合至該比較器之一位元線輸入；由該斜波產生器增加被提供至該比較器之該斜波電壓輸入之該斜波電壓之一斜波偏移(offset)電壓位準；及將該位元線輸入上之一電壓與該斜波電壓輸入上之該斜波電壓進行比較。
  2. 如請求項1之方法，其中由該斜波產生器增加被提供至該比較器之該斜波電壓輸入之該斜波電壓之該自動調零電壓位準包括：在停用該比較器之該第一自動調零開關之後，增加由該斜波產生器之一參考電壓產生器產生之一參考電壓之一電壓位準；至少回應於由該參考電壓產生器產生之該參考電壓而產生該斜波電壓；及將該斜波電壓提供至該比較器之該斜波電壓輸入。
  3. 如請求項1之方法，其中由該斜波產生器增加被提供至該比較器之該斜波電壓輸入之該斜波電壓之該自動調零電壓位準包括：將該斜波電壓之該自動調零電壓位準增加與形成該比較器之該斜波電壓輸入及該位元線輸入之NMOS電晶體之一臨限電壓成比例之一量。
  4. 如請求項1之方法，其中由該斜波產生器增加被提供至該比較器之該斜波電壓輸入之該斜波電壓之該自動調零電壓位準包括：將一第一參考電壓提供至一第一電容器，該第一電容器耦合在接地與一積分器(integrator)之一輸入之間；將一偏移(offset)電壓位準提供至一第二電容器，該第二電容器耦合在一第一側上之該積分器之該輸入與一第二側上之一比較器之一輸出之間；及將該第二電容器之該第二側耦合至接地以將該自動調零電壓位準放電至該第一電容器上，其中被提供至該第一電容器之該第一參考電壓將該自動調零電壓位準增加與形成該比較器之該斜波電壓輸入及該位元線輸入之NMOS電晶體之一臨限電壓成比例之一量。
  5. 如請求項1之方法，其中由該斜波產生器增加被提供至該比較器之該斜波電壓輸入之該斜波電壓之該自動調零電壓位準包括：由該斜波產生器之一參考電流產生器產生一參考電流，其中該參考電流產生該斜波電壓作為跨一電阻器之一壓降(drop)；由耦合至該參考電流產生器之一電流偏移產生器產生一偏移電流；及將該偏移電流加至該參考電流以將該自動調零電壓位準增加與該比 較器之NMOS輸入電晶體之一臨限電壓成比例之一量。
  6. 如請求項1之方法，其進一步包括：在該比較器之該位元線輸入上接收一影像電荷信號；及在一信號積分期間將該影像電荷信號與該斜波電壓進行比較。
  7. 一種用於操作類比對數位轉換之方法，其包括：由一斜波產生器將一基極(base)參考電壓提供至一比較器之一參考電壓輸入，該參考電壓輸入包含具有一閘極之一NMOS電晶體，其中該基極參考電壓耦合至該NMOS電晶體之該閘極；停用耦合至該比較器之該參考電壓輸入之一第一自動調零開關；由該斜波產生器將一自動調零偏移電壓加至該基極參考電壓；及停用耦合至該比較器之一位元線輸入之一第二自動調零開關。
  8. 如請求項7之方法，其中該自動調零偏移電壓與該NMOS電晶體之一臨限電壓成比例。
  9. 如請求項7之方法，其進一步包括：由該斜波產生器將一斜波偏移電壓加至該基極參考電壓與該自動調零偏移電壓之一組合，其中該斜波產生器將一電容器放電以增加該斜波偏移電壓。
  10. 如請求項7之方法，其中該斜波產生器藉由將一基極參考電流提供至 一輸出電阻器產生該基極參考電壓，且其中由於該基極參考電流引起之跨該輸出電阻器之一電壓降係該基極參考電壓，且其中由該斜波產生器將一自動調零偏移電壓加至該基極參考電壓包括：將一偏移參考電流加至該基極參考電流以增加跨該輸出電阻器之一電壓降，其中由於將該偏移參考電流加至該基極參考電流引起之跨該輸出電阻器之該電壓降係該基極參考電壓加上該自動調零偏移電壓。
  11. 如請求項7之方法，其中由該斜波產生器將該自動調零偏移電壓加至該基極參考電壓包括：在一第一時間將該基極參考電壓提供至一積分器；在一第二時間將該自動調零偏移電壓提供至該積分器，該積分器基於一回饋電壓及與電容性地耦合至該比較器之一輸入之該比較器之該NMOS電晶體之一臨限電壓成比例之一電壓差之一組合將該自動調零偏移電壓加至該基極參考電壓。
  12. 如請求項7之方法，其中該基極參考電壓被提供至一取樣保持電路，且由一第一電容器保持，且其中該取樣保持電路包含一第二電容器，其經耦合以充電至與該自動調零偏移電壓成比例之一電壓，且其中由該斜波產生器將一自動調零偏移電壓加至該基極參考電壓包括放電與保持在該第二電容器上之該自動調零偏移電壓成比例之該電壓以加至保持在該第一電容器上之該基極參考電壓。
  13. 如請求項7之方法，其進一步包括：在停用該第二自動調零開關之前，由該斜波產生器將一斜波偏移電壓加至該基極參考電壓與該自動調零偏移電壓之一組合。
  14. 如請求項7之方法，其進一步包括：由該比較器在該位元線輸入上接收一影像電荷信號；由該斜波產生器對該基極參考電壓、該自動調零偏移電壓及斜波偏移電壓之一組合進行積分，以將一負斜波電壓提供至該比較器之該參考電壓輸入；及將該影像電荷信號與該負斜波電壓進行比較，以提供該影像電荷信號之一數位表示。
  15. 一種成像系統，其包括：一像素陣列，其用於擷取影像光並產生影像電荷；讀出電路，其經耦合以讀出該影像電荷且將該影像電荷轉換(convert)成對應於該影像電荷之一或多個數位信號以回應於該影像電荷與一斜波電壓之一比較，該讀出電路包含：一比較器，其經耦合以在一參考信號輸入處接收該斜波電壓並在一位元線輸入處接收該影像電荷，其中該參考信號輸入及該位元線輸入被自動調零開關(auto-zeroed)，其係在該影像電荷與該斜波電壓之該比較之前藉由啟用(enabling)各自參考輸入自動調零開關及位元線輸入自動調零開關；及一斜波產生器，其經耦合以將該斜波電壓提供至該讀出電路，其中在 該參考輸入自動調零開關被停用之後，但在該位元線輸入自動調零開關被停用之前，將該斜波電壓增加一自動調零偏移電壓。
  16. 如請求項15之成像系統，其中該自動調零偏移電壓與該比較器之NMOS輸入電晶體之一臨限電壓成比例，該NMOS輸入電晶體形成該比較器之該參考信號輸入及該位元線輸入。
  17. 如請求項15之成像系統，其中該斜波產生器包含具有至少第一電容器、第二電容器及第三電容器之一電壓取樣保持電路，其中該第一電容器經耦合以接收一偏移電壓，其中該第一電容器經放電以將該自動調零偏移電壓加至儲存在該第三電容器上之一參考電壓，且其中回應於該偏移電壓及該第一電容器、該第二電容器及該第三電容器之一組合而提供該自動調零偏移電壓。
  18. 如請求項15之成像系統，其中該斜波產生器包括：一操縱(steering)數位對類比轉換器(DAC)，其經耦合以產生一參考電流且將該參考電流提供至一輸出電阻器以產生該斜波電壓；及一偏移參考電流產生器，其經耦合以將一偏移參考電流提供至該操縱DAC，其中將該偏移參考電流加至該參考電流將該斜波電壓增加該自動調零偏移電壓。
  19. 如請求項15之成像系統，其中該斜波產生器包括：一自動調零偏移電壓產生器，其透過一輸入電容器耦合至一積分器， 其中該積分器將該自動調零偏移電壓加至一參考電壓以提供該斜波電壓，且其中回應於透過一回饋電容器耦合至該積分器之一輸入之一回饋電壓及與透過該輸入電容器耦合至該積分器之該輸入之該比較器之該NMOS電晶體之一臨限電壓成比例之一電壓差之一組合而產生該自動調零偏移電壓。
  20. 如請求項15之成像系統，其中該斜波產生器包括：一電壓取樣保持電路，其經耦合以自一參考電壓產生器接收一參考電壓，該電壓取樣保持電路包含第一電容器及第二電容器，其中該第一電容器經耦合以保持該參考電壓，且該第二電容器經耦合以將一斜波偏移電壓量增加提供至該參考電壓；及耦合至該電壓取樣保持電路之一積分器，該積分器經耦合以對該參考電壓、該自動調零偏移電壓及該斜波偏移電壓之一組合進行積分以將一負斜波電壓提供至該比較器。
  21. 如請求項20之成像系統，其中該斜波產生器包括：一斜波偏移電壓產生器，其經電容性地耦合以將該斜波偏移電壓提供至該電壓取樣保持電路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11240456B2 (en) 2019-06-14 2022-02-01 Omnivision Technologies, Inc. Column amplifier reset circuit

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3222034B1 (en) * 2014-11-20 2019-06-19 Teledyne Dalsa B.V. A circuit controller for controlling a pixel circuit and a method of controlling a pixel circuit
EP4125203A1 (en) * 2015-03-16 2023-02-01 General Electric Technology GmbH Start-up of hvdc networks
JP2018019269A (ja) * 2016-07-28 2018-02-01 ソニーセミコンダクタソリューションズ株式会社 センサ、駆動方法、及び、電子機器
US10079990B2 (en) * 2016-09-27 2018-09-18 Omnivision Technologies, Inc. Comparator for double ramp analog to digital converter
US10401942B2 (en) * 2017-02-22 2019-09-03 Ambiq Micro Inc. Reference voltage sub-system allowing fast power up from extended periods of ultra-low power standby mode
KR20190044261A (ko) * 2017-10-20 2019-04-30 에스케이하이닉스 주식회사 저잡음 싱글-슬롭 비교 장치 및 그에 따른 아날로그-디지털 변환 장치와 씨모스 이미지 센서
US10356351B1 (en) 2018-02-07 2019-07-16 Omnivision Technologies, Inc. Image sensor with dual conversion gain readout
KR102469116B1 (ko) * 2018-03-13 2022-11-22 에스케이하이닉스 주식회사 램프 신호 발생 장치 및 그를 이용한 씨모스 이미지 센서
US10721427B2 (en) * 2018-06-25 2020-07-21 Primesensor Technology Inc. Image sensor circuit and ramp signal generator thereof
CN109167942A (zh) * 2018-09-04 2019-01-08 深圳阜时科技有限公司 一种模数转换器和控制方法及成像装置
JP7089182B2 (ja) * 2018-11-19 2022-06-22 日本電信電話株式会社 可変基準電圧源
IT201900001847A1 (it) * 2019-02-08 2020-08-08 St Microelectronics Srl Un'interfaccia di amplificazione, e relativo sistema di misura e procedimento per calibrare un'interfaccia di amplificazione
KR20210107957A (ko) 2020-02-24 2021-09-02 삼성전자주식회사 이미지 센서 및 이를 포함하는 이미지 장치
CN112165586A (zh) * 2020-09-28 2021-01-01 成都微光集电科技有限公司 Adc功能安全校验装置和方法、cmos图像传感器、参考像素单元
US11363228B1 (en) * 2021-03-23 2022-06-14 Shenzhen GOODIX Technology Co., Ltd. Current steering architecture with high supply noise rejection
CN113920938B (zh) * 2021-10-27 2022-08-19 锐芯微电子股份有限公司 校准装置、显示芯片和显示器
WO2023114215A1 (en) * 2021-12-13 2023-06-22 Gigajot Technology, Inc. Low row noise ramp generator
CN114625207A (zh) * 2022-03-21 2022-06-14 四川创安微电子有限公司 一种dac电路及其增益调整方法
WO2023197163A1 (en) * 2022-04-12 2023-10-19 Huawei Technologies Co., Ltd. Comparator and method of comparing voltages

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461425A (en) * 1994-02-15 1995-10-24 Stanford University CMOS image sensor with pixel level A/D conversion
US6493030B1 (en) * 1998-04-08 2002-12-10 Pictos Technologies, Inc. Low-noise active pixel sensor for imaging arrays with global reset
US20080219585A1 (en) * 2007-03-09 2008-09-11 Masanori Kasai Image Processing Apparatus, Image Apparatus, Image Processing Method, and Computer Program
US20110292259A1 (en) * 2010-05-26 2011-12-01 Sony Corporation Power supply circuit, integrated circuit device, solid-state imaging apparatus, and electronic apparatus
US20110310278A1 (en) * 2010-06-16 2011-12-22 Aptina Imaging Corporation Systems and methods for adaptive control and dynamic range extension of image sensors
US20150237274A1 (en) * 2014-02-17 2015-08-20 Samsung Electronics Co., Ltd. Correlated double sampling circuit and image sensor including the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100748553B1 (ko) * 2004-12-20 2007-08-10 삼성전자주식회사 리플-프리 고전압 발생회로 및 방법, 그리고 이를 구비한반도체 메모리 장치
JP4774064B2 (ja) * 2008-02-07 2011-09-14 シャープ株式会社 Ａ／ｄ変換回路及び固体撮像装置
US8743258B2 (en) 2010-11-29 2014-06-03 Samsung Electronics Co., Ltd. Correlated double sampling circuit, method thereof and devices having the same
US8957994B2 (en) * 2013-03-15 2015-02-17 Samsung Electronics Co., Ltd. CDS circuit and analog-digital converter using dithering, and image sensor having same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461425A (en) * 1994-02-15 1995-10-24 Stanford University CMOS image sensor with pixel level A/D conversion
US6493030B1 (en) * 1998-04-08 2002-12-10 Pictos Technologies, Inc. Low-noise active pixel sensor for imaging arrays with global reset
US20080219585A1 (en) * 2007-03-09 2008-09-11 Masanori Kasai Image Processing Apparatus, Image Apparatus, Image Processing Method, and Computer Program
US20110292259A1 (en) * 2010-05-26 2011-12-01 Sony Corporation Power supply circuit, integrated circuit device, solid-state imaging apparatus, and electronic apparatus
US20110310278A1 (en) * 2010-06-16 2011-12-22 Aptina Imaging Corporation Systems and methods for adaptive control and dynamic range extension of image sensors
US20150237274A1 (en) * 2014-02-17 2015-08-20 Samsung Electronics Co., Ltd. Correlated double sampling circuit and image sensor including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11240456B2 (en) 2019-06-14 2022-02-01 Omnivision Technologies, Inc. Column amplifier reset circuit
TWI766292B (zh) * 2019-06-14 2022-06-01 美商豪威科技股份有限公司 縱行放大器重設電路

Also Published As

Publication number Publication date
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CN107888850B (zh) 2020-10-30

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