TWI643463B - 積分式類比－數位轉換器 - Google Patents

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Abstract

本發明揭示一種積分式類比-數位轉換器。根據本發明諸實例，藉由將一差動放大器併入於一積分式類比-數位轉換器中來改良針對外部雜訊之抵抗。一些實例亦包含一區段，其中同時阻斷一輸入電壓及一參考電壓，使得可最小化切換雜訊且亦穩定供應一參考電壓。此外，實例經設計以管理並不由一額外轉換器處理而係在控制邏輯自身中處理之一殘差值，從而減小一電路器件之一大小，該殘差值可在完成一類比輸入值之一積分運算時產生。

Description

積分式類比-數位轉換器 [相關申請案之交叉參考]
此申請案根據35 U.S.C.§119(a)之規定主張在2014年2月24日韓國智慧財產局中申請之韓國專利申請案第10-2014-0021543號之優先權利，出於所有目的，該案之全部內容以引用之方式併入本文中。
本發明係關於一種積分式類比-數位轉換器。本發明亦係關於一種類比-數位轉換器，其經組態以當將一類比輸入信號轉換為一數位輸出信號時抵抗切換雜訊且經組態以減少電力消耗以改良一積分式類比-數位轉換器。
一類比-數位轉換器係指一器件，藉由該器件，一類比物理量(諸如電壓、電流、溫度、濕度、壓力、通量、速度)或呈現一連續值範圍之另一物理量經轉換為具有離散值之一數位信號。藉由使用此一數位信號，計算更簡單，結果更精確且資訊更易如所需而處理。然而，由於數位信號之一處理速度日益增加，且需要類比信號之一高解析度之數位表示，故其有助於類比-數位轉換器(其係用於此內容背景中之核心電路之一者)可具有一高解析度之特徵。
舉例而言，採用類比-數位轉換器以及一感測器及一電腦及其他相關硬體，或類比-數位轉換器經部署於一感測器內。此處，感測器係將待量測之連續物理量轉換為具有一對應特性(諸如電壓、電流或 頻率)之一對應電信號之一器件。類比-數位轉換器用來將電量轉換為由一電腦可讀之一並聯或串聯資料流。特定言之，類比-數位轉換器以迅速精確地將一類比信號轉換為一數位信號以執行即時數位信號處理。因此，該類比-數位轉換器之效能判定感測器或整個系統之品質。
就此一類比-數位轉換器而言，存在許多種類，諸如一係數近似類型、一逐次近似類型、一快閃式類比-數位轉換器(ADC)及一積分器。其中，一積分式類比-數位轉換器係以積分接收之一參考電壓以及在一輸出狀態下之一類比輸入電壓之一方式操作直到積分器之一輸出呈現一接地值零，且係以計數積分時間之一方式操作。因此，積分式類比-數位轉換器作為一轉換器器件操作，該器件提供關於實現相較於其他類比-數位轉換器之一高解析度、一些偏移及一些增益誤差之一感測器裝置或一量測裝置中之特定特性。
如在圖1中所展示之一積分式類比-數位轉換器包含一操作放大器10，其經組態以接收一正參考電壓+VREF或一負參考電壓-VREF以及一輸入電壓VIN，其之輸出經連接至一電容器C1。圖1之積分式類比-數位轉換器亦包含經組態以與操作放大器10之輸出連接之一比較器20。比較器20具有一反相端(-)與操作放大器10之輸出連接且一非反相端(+)接地之特性。
圖1之積分式類比-數位轉換器經組態使得在一初始重設狀態下，藉由根據積分器邏輯之一切換控制信號操作之一開關SW，一操作放大器10經由一反相端(-)接收正參考電壓+VREF或負參考電壓-VREF以及一輸入電壓VIN。接著，由於使用一電阻器R1及一電容器C1，故在一升壓區段期間充電輸入電壓VIN。當充電完成時，接著根據一切換操作在一降壓區段期間放電。
因此，類比值輸出在比較器20中比較之一時脈脈衝。接著，一 積分邏輯單元30計數在放電電容器C1之時間期間比較器20中輸出之一特定頻率之一時脈脈衝。因此，當施加至比較器20之反相端(-)之一電壓降壓至接地位準時，比較器20輸出一高位準。因此，一高位準值被計數，其以此方式輸出持續一特定時段。
然而，上述積分式類比-數位轉換器呈現下列問題。
首先，在圖1之積分式類比-數位轉換器中，操作以將正參考電壓+VREF或負參考電壓-VREF提供至一操作放大器之一開關SW係根據當電容器C1放電時一輸入電壓VIN之一位準選定。隨著此發生，歸因於切換雜訊，可發生一開關SW無法精確操作之一些情境。舉例而言，可因此發生正參考電壓+VREF或負參考電壓-VREF並不提供至具有一預定量級之操作放大器10之現象。因此，其不利地使積分式類比-數位轉換器之轉換能力受損。此外，在將此一積分式類比-數位轉換器應用至一感測器之情況中，一感測能力可大體被降低。
此外，在圖1之積分式類比-數位轉換器中，存在同時接收或同時阻斷一正參考電壓+VREF及一負參考電壓-VREF以處理積分時當一開關SW涉及一切換操作時所產生之雜訊之一區段。然而在此方法中，所有開關呈現一開啟狀態，且從而消耗相對更多之電力。
另外，圖1之積分式類比-數位轉換器使用一操作放大器10來實現一電阻器-電容器(R-C)積分器，使得待使用一大容量電容器C1及一電阻器R1。
此外，在一些方法中，存在一殘差位元，當自類比轉換至數位時並不使用其之一輸入電壓。此處，殘差位元係一一般「1」位元，且變為「0」或「1」。然而，殘差位元因未使用位元之併入係一解析度降低之一原因。一些方法提供處理殘差位元之一結構。因此，在一些方法中，額外使用含有專用於處理殘差位元之結構之一類比-數位轉換器。此導致放大電路大小之另一缺點。
此發明內容經提供以依一簡化形式併入一概念選擇，於下文將在【實施方式中】予以進一步描述。此發明內容並不意在識別所申請之標的之關鍵特徵或本質特徵，亦不意在用於幫助判定所申請之標的之範疇。
本實例意在解決類比-數位轉換器之上述問題，且本實例之一目標係提供經組態以抵抗一外部雜訊源之一積分式類比-數位轉換器。
本實例之另一目標係提供一積分式類比-數位轉換器，其經組態以在執行一積分運算時同時阻斷一輸入電壓及一參考電壓之一方式最小化一切換雜訊且降低電力消耗。
本實例之另一目標係提供一積分式類比-數位轉換器，其經組態以邏輯處理一殘差位元之一方式減小一電路大小，對於該位元，當自類比轉換為數位時未處理一轉換。
根據一個實例，一積分式類比-數位轉換器包含：一輸入單元，其經組態以接收一輸入電壓及一預定參考電壓；一差動放大器，其經組態以基於經由輸入單元之一輸出端輸出之輸入電壓接收一差動輸入電壓；一比較器，其經組態以比較自差動放大器輸出之一差動輸出電壓；及一控制邏輯單元，其經組態以根據比較器之一結果輸出一經計數之數位輸出值作為一最終輸出值。
輸入單元可包含：一第一開關，其與經組態以具有一正輸入電壓之一節點連接；一第二開關，其與經組態以具有一負輸入電壓之一節點連接；一第三開關及一第四開關，其等與經組態以具有一正參考電壓之一節點連接；一第五開關及一第六開關，其等與經組態以具有一負參考電壓之一節點連接；及額外開關，其等與第一開關、第二開關、連接第三開關及第五開關之一第一節點、及連接第四開關及第六開關之一第二節點之各自後端連接。
控制邏輯單元可輸出基於比較器之一結果而開啟及關閉該等開關中之第三開關、第四開關、第五開關、第六開關及額外開關之一開關控制信號，且可同時開啟及關閉額外開關。
第三開關及第五開關及第四開關及第六開關可在與彼此相對之狀態中操作，且其中回應於轉變一狀態之第三開關及第六開關以及第四開關及第五開關，額外開關可經同時處於一關閉狀態中。
在額外開關關閉之一時段中，差動放大器之一反相輸入電壓及一非反相輸入電壓係處於一浮動狀態中或差動放大器之差動輸出電壓可經維持為不變。
回應於處於一關閉狀態中之額外開關，所有參考電壓及輸入電壓可自提供一電壓而被阻斷。
回應於額外開關再次被開啟，若額外開關最初被關閉，則第三開關及第六開關以及第四開關及第五開關可轉變一狀態，則完成一狀態轉變。
回應於差動放大器之一正輸出電壓及一負輸出電壓與彼此相等，比較器之一結果係輸出一高位準信號。
正輸出電壓及負輸出電壓可在一循環期間具有一升壓區段、一浮動區段及一降壓區段。
積分式類比-數位轉換器之一解析度可藉由控制升壓區段之長度與降壓區段之長度之一比率及重複循環之一數量予以判定。
控制邏輯單元可基於比較器之結果確認存在或不存在一殘差位元。
回應於存在殘差位元，控制邏輯單元可僅基於比較器之結果而輸出最終輸出值。
最終輸出值可藉由自降壓之總數減去升壓之總數予以判定。
回應於存在殘差位元，控制邏輯單元可基於根據比較器之一輸 出狀態之再計算而輸出最終輸出值。
回應於比較器之一輸出狀態為負，控制邏輯可輸出一值作為最終輸出值，藉由將該值加上一第一計算值而計數放電至一負參考電壓之一時間。
回應於比較器之一輸出狀態為正，控制邏輯可輸出一值作為最終輸出值，藉由將該值減去一第一計算值計數充電至一正參考電壓之一時間。
可藉由在轉換器之一循環期間自降壓之總數減去升壓之總數而界定第一計算值。
可藉由在轉換器之一循環期間自降壓之總數減去升壓之總數而界定第一計算值。
回應於正輸入電壓與負輸入電壓之間的一差為0，控制邏輯將最終輸出值輸出為0。
在另一一般態樣中，一積分式類比-數位轉換器包含：一差動放大器，其經組態以基於一輸入電壓及一預定參考電壓自一輸入單元接收一差動輸入電壓，其中由開關調節至差動放大器中之輸入電壓及預定參考電壓之傳輸；一比較器，其經組態以比較自差動放大器輸出之一差動輸出電壓；及一控制邏輯單元，其經組態以根據比較器之一結果輸出一經計數之數位輸出值作為一最終輸出值，且經組態以輸出根據比較器之一結果控制開關之一開關控制信號。
如上文討論根據各種實例組態之積分式類比-數位轉換器提供下列有利效應。
根據如上文組態之本發明諸實例之積分式類比-數位轉換器，存在如下效應。
首先，本發明諸實例經設計以使用經組態以接收兩個輸入值之一差動放大器作為一積分式類比-數位轉換器之部分且使用差值。因 此，與其他類比-數位轉換器相比改良了抵抗一外部雜訊之電阻。
此外，在其他積分式類比-數位轉換器中，同時施加或同時阻斷一正參考電壓+VREF及一負參考電壓-VREF以管理積分時發生之一切換雜訊。與之相反，本發明諸實例包含若干電路來同時阻斷所有輸入電壓及參考電壓，從而最小化電力消耗。此外，根據諸實例之此一電路組態，有可能穩定提供一正參考電壓VRFP或一負參考電壓VRFN。
再者，本實例經設計使得當積分時可能產生之殘差位元係在控制邏輯中處理而不使用額外類比-數位轉換器電路。整個系統之大小及複雜度因此被減小。
自下列實施方式、圖式及申請專利範圍瞭解其他特徵及態樣。
10‧‧‧操作放大器
20‧‧‧比較器
30‧‧‧積分邏輯單元
100‧‧‧積分式類比-數位轉換器
110‧‧‧第一輸入單元
120‧‧‧第二輸入單元
130‧‧‧第三輸入單元
140‧‧‧差動放大器
150‧‧‧積分器
160‧‧‧比較器
170‧‧‧控制邏輯單元
a‧‧‧節點
b‧‧‧節點
B‧‧‧點
C‧‧‧點
C1‧‧‧電容器
CF‧‧‧電容器
FLAT1‧‧‧區段
FLAT2‧‧‧區段
FLAT3‧‧‧區段
FLATn‧‧‧區段
FLATn+1‧‧‧區段
FLATn+2‧‧‧區段
Iinn‧‧‧負輸入電流
Iinp‧‧‧正輸入電流
Irn‧‧‧負參考電壓電流
Irp‧‧‧正參考電壓電流
R‧‧‧電阻器
R1‧‧‧電阻器
RF‧‧‧電阻器
RSDCLK‧‧‧殘差時脈
SW1‧‧‧開關
SW1’‧‧‧開關
SW2‧‧‧開關
SW2’‧‧‧開關
SW3‧‧‧開關
SW3’‧‧‧開關
SW4‧‧‧開關
SW5‧‧‧開關
Tru‧‧‧區段
Tru’‧‧‧區段
Trd‧‧‧區段
Trd’‧‧‧區段
Tref‧‧‧區段
Trsd‧‧‧區段
Vin‧‧‧輸入電壓
+VREF‧‧‧正參考電壓
_VREF‧‧‧負參考電壓
VCOM‧‧‧共同電壓
VRFN‧‧‧負參考電壓
VRFP‧‧‧正參考電壓
VINN‧‧‧負輸入電壓
VINP‧‧‧正輸入電壓
VINTN‧‧‧負輸出電壓
VINTP‧‧‧正輸出電壓
圖1係一積分式類比-數位轉換器之一電路之一構成圖。
圖2係展示根據一實例之一積分式類比-數位轉換器之一電路之一構成圖。
圖3係展示圖2之積分式類比-數位轉換器之操作之一實例之一操作時序視圖。
圖4係展示根據正輸入電壓VINP及負輸入電壓VINN之一電壓量級之一Tru區段及一Trd區段之改變之一視圖。
圖5及圖6係展示一殘差位元在圖3之操作時序視圖中產生之一狀態之實例視圖。
遍及圖式及實施方式，除非另有描述或提供，否則相同圖式元件符號將理解為係指相同元件、特徵部及結構。圖式可不按比例繪製，且圖式中之元件之相對大小、比例及描繪可為明確、繪示及方便起見而放大。
下列實施方式經提供以輔助讀者獲取對於本文描述之方法、裝 置及/或系統之一全面理解。然而，一般技術者將瞭解本文描述之系統、裝置及/或方法之各種改變、修改及等效物。所描述之處理步驟及/或操作之進展係一實例；然而，步驟及/或操作之次序並不限於本文提及之次序且可如在本技術中已知而改變(除必須按一特定順序發生之步驟及/或操作外)。同樣地，為增加清晰度及方便性可省略熟習一般技術者熟知之功能及構造之描述。
本文描述之特徵可以不同形式實施，且並不被視為限於本文描述之實例。實情係已提供本文描述之實例，使得此揭示內容徹底且完全，且將此揭示內容之全部範疇傳達給一般技術者。
本實例提供抵抗當在一積分式類比-數位轉換器中積分時產生之一切換雜訊之特性。實例藉由應用一差動放大器至一積分式類比-數位轉換器且同時阻斷正及負輸入電壓及正及負參考電壓，從而使得一開關平衡而達成此效應。另外，藉由減小用於處理控制邏輯中之一殘差位元之結構而減小一電路大小。
隨後，進一步描述根據本實例之一積分式類比-數位轉換器之一視圖，其提供參考隨附圖式之上述技術特性。
圖2係展示根據一實例之一積分式類比-數位轉換器之一電路之一構成圖。
如在圖2中展示，在積分式類比-數位轉換器100中，包含一輸入單元，其接收一類比輸入電壓及一參考電壓，且其中開關經組態以在根據一切換信號之開/關狀態中操作。
因此，輸入單元包含一第一輸入單元110，第一輸入單元110包含與經組態以接收一正輸入電壓VINP、一正參考電壓VRFP及一負參考電壓VRFN之一節點連接之開關SW1、SW2及SW3。輸入單元進一步包含第二輸入單元120，第二輸入單元120包含與經組態以接收一負輸入電壓VINN、一負參考電壓VRFN及一正參考電壓VRFP之一節點連 接之開關SW1'、SW2'及SW3'。此處，一正參考電壓VRFP、一負參考電壓VRFN、一正輸入電壓VINP及一負輸入電壓VINN表示具有基於一共同電壓VCOM之相同量級之一不同值之電壓，其中電壓信號係與彼此相反。
輸入單元包含一第三輸入單元130。第三輸入單元130用於當開關SW2及SW3以及SW2'及SW3'藉由在開/關狀態之間切換而操作時降低一切換雜訊，且與第一輸入單元110及第二輸入單元120之後端連接。在此一第三輸入單元130中，組態四個開關。因此，存在分別與開關SW1及SW1'連接之兩個開關，一開關與開關SW2及SW3之一連接節點「a」連接，且一開關與開關SW2'及SW3'之一連接節點「b」連接。在圖2之實例中，所有此等開關經標記為SW4。SW4開關根據操作以控制開關之一邏輯同時一起開啟或關閉。此處，由於所有SW4開關皆關閉之一狀態(即，輸入至一差動放大器140之一電流變為「0」之一狀態)，且無電流經輸入至一電容器CF，故輸出電壓VINTP及VINTN在SW4開關關閉前維持其等值使之保持正確，且保持不變。
第三輸入單元130與藉由接收一差動輸入電壓操作之一差動放大器140連接。即，正輸入電壓VINP及負輸入電壓VINN之一差值(-)經輸入為一輸入電壓。當然，一共同電壓VCOM經施加至差動放大器140。共同電壓VCOM通常具有一源電壓VDD之約1/2之一量級。在差動放大器140之一反相端(-)及一非反相端(+)與具有正值及負值之一輸出端之間，分別連接一回饋電容器CF。回饋電容器CF用來充電或放電在充電及放電區段期間儲存之一輸入電壓。此處，組態一開開SW5，其分別並聯連接至回饋電容器CF以用於控制充電或放電。
同樣地，如討論，由於一積分式類比-數位轉換器100使用一差動放大器140，故此處呈現之實例達成抵抗外部雜訊且穩定輸出一輸出值。同時，經連接至開關SW4之後端之電阻器RF、R、差動放大器 140及電容器CF用作一積分器150。在圖2中，開關SW5亦係積分器150之部分。
一比較器160經連接至差動放大器140之一輸出。比較器160比較作為來自差動放大器140之輸出遞送之一正輸出電壓VINTP及一負輸出電壓VINTN。同樣地，當正輸出電壓VINTP及一負輸出電壓VINTN變得與彼此相等或當一預設時間後負輸出電壓VINTN變得大於正輸出電壓VINTP時，比較器160輸出一高位準值。此處，比較器160先前處於輸出一低位準值之一狀態中。
一控制邏輯單元170經組態以輸出一類比電壓值作為轉換之一最終輸出值，此係基於比較器160之一比較結果之遞送。控制邏輯單元170亦經組態以控制開關(即，SW1、SW2、SW3、SW1’、SW2’、SW3’及SW4)之開/關操作。此處，根據存在或不存在一殘差位元不同地計算控制邏輯單元170輸出之一最終輸出值。在下文進一步討論一殘差位元之此處理。
考量如上文組態之積分式類比-數位轉換器之一應用。參考展示積分式類比-數位轉換器之一操作實例之圖3描述此一應用。
首先，考量參考圖3之實例之積分式類比-數位轉換器之一積分循環，當一基本操作之一循環為Tref時，正輸入電壓VINP係處於一最大值VINP_max，且負輸入電壓VINN係處於最小值VINN_min。因此，區段Tru及區段Trd經積分式一區段變為一個積分循環。接著，根據重複區段Tru與區段Trd之一比率及一對應循環之數量來判定積分式類比-數位轉換器之一解析度。此處，基於Tref區段之區段Tru與區段Trd之比率係與1：N之一比率有關。其中N(例如)係9，一操作發生9次，其中Tref區段及SW4在Trd區段期間自一開啟狀態轉變至一關閉狀態。
因此，積分式類比-數位轉換器之一操作首先產生一升壓區段。
升壓區段隨著在一初始重設狀態下自外側施加正輸入電壓VINP 及負輸入電壓VINN而開始。此處，正輸入電壓VINP及負輸入電壓VINN係類比值。
接著，一控制邏輯單元170控制所有SW1、SW1'、SW2、SW2'及SW4以將其等開啟。因此，正輸入電壓VINP經由SW1及SW4施加至差動放大器140之一反相端(-)。此處，正參考電壓VRFP經由SW2及SW4施加至差動放大器140之一非反相端(-)。即，待將負載有正輸入電壓VINP之正參考電壓VRFP施加在一起。同樣地，負輸入電壓VINN經由SW1'及SW4施加至差動放大器140之一非反相端(+)。此處，負參考電壓VRFN經由SW2'及SW4亦施加至差動放大器140之一非反相端(+)。即，待將負載有負輸入電壓VINN之負參考電壓VRFN施加在一起。
因此，在差動放大器140之輸出電壓中，正輸出電壓VINTP變得極大，且基於一共同電壓VCOM以添加負輸入電流Iinn及負參考電壓電流Irn之此一方式而具有一特定梯度。相反地，輸出電壓VINTN變得極小，且基於一共同電壓VCOM而具有一特定梯度。此一狀態對應於圖3中之Tru區段，且待係一升壓區段。即，可識別正輸出電壓VINTP及負輸出電壓VINTN係自一共同電壓VCOM之基礎對稱發散。
此後，在升壓區段進行時，當一預設時段消逝時，接著進行一降壓區段。進入降壓區段使SW4開啟持續一特定時間。接著，控制邏輯單元170輸出起始降壓操作之一開關控制信號。即，開關控制信號係將SW1及SW1’呈現為連續開啟、將SW2及SW2’呈現為關閉且將SW3及SW3’呈現為開啟之一信號。另外，在其他開關操作後，控制邏輯單元再次開啟SW4。此處，當SW4處於一關閉狀態時，正輸出電壓VINTP及負輸出電壓VINTN呈現一浮動狀態。因此，在SW4關閉期間，如圖3中「FLAT 1」、「FLAT 2」、「FLAT 3」、「FLAT n」、「FLAT n+1」、「FLAT n+2」，正輸出電壓VINTP及負輸出電 壓VINTN經維持為處於一平穩狀態。
當降壓區段到來時，正輸入電壓VINP經由SW1及SW4施加至一差動放大器140之一反相端(-)。此處，負參考電壓VRFN經由SW3及SW4施加至差動放大器140之一反相端(-)。同樣地，負輸入電壓VINN經由SW1’及SW4施加至一差動放大器140之一非反相端(+)。此處，正參考電壓VRFP經由SW3’及SW4施加至一差動放大器140之一非反相端(+)。
因此，在差動放大器140之輸出電壓中，一正輸出電壓變小，且因具有比負輸入電流Iinn更高之一負電流值之負參考電壓VRFN之一電力值而具有一特定梯度。負輸出電壓VINTN亦變小，且亦具有一對應特定梯度。此處，藉由具有一特定梯度而變小指示正輸出電壓VINTP及負輸出電壓VINTN靠近於一共同電壓VCOM之一水平線。此一狀態在圖3中繪示為Trd區段，且變為一降壓區段。
以此方式，如同Trd區段，正輸出電壓VINTP逐漸減小，同時負輸出電壓VINTN逐漸增大，此等電壓經施加至比較器160。
接著，在一不斷變化之基礎上，比較器160比較正輸出電壓VINTP及負輸出電壓VINTN。此後，比較器160輸出一低位準信號。其後，在比較結果後，若到達正輸出電壓VINTP與負輸出電壓VINTN變得相等或正輸出電壓VINTP與負輸出電壓VINTN交叉之一點，則接著輸出一高位準信號。此處，交叉指示正輸出電壓VINTP變得小於負輸出電壓VINTN或(反之亦然)負輸出電壓VINTN相應變得大於正輸出電壓VINTP之一點。當到達此交叉點時，比較器160接著輸出一高位準信號。此一點在圖3中被指定為A。
自比較器160輸出之高位準信號經遞送至控制邏輯單元170。控制邏輯單元170接著辨識關於正輸入電壓VINP及負輸入電壓VINN之一積分運算完成一個循環且指示一高位準信號。此外，控制邏輯單元 170輸出一開關控制信號以實施一後續循環升壓區段，即圖3之Tru'區段。
開關控制信號變為位置開關SW1及SW1’連續開啟且開關SW3及SW3’關閉且開關SW2及SW2’開啟之一信號。然而，甚至在此情況中，SW4關閉且接著開啟。
因此，再次實施上述Tru區段。隨後，若完成Tru'區段，則實施Trd'區段。即，參考圖示，展示再次實施Tru'區段及Trd'區段，使得Tru及Tru'以及對應之Trd及Trd'分別指示升壓區段及降壓區段，且實施相同操作。
圖4係展示根據正輸入電壓VINP及負輸入電壓VINN之一電壓量級之一Tru區段及一Trd區段之改變之一視圖。
參考圖4，當輸入電壓VINP係正輸入電壓之一最大值VINP_max時，且當負輸入電壓VINN係負輸入電壓之一最小值VINN_min時。在Tru區段中輸入之電流量Iinp_max+Irp呈現一最大值，且在Trd區段中輸入之電流量Iinp_max-Irn呈現一最小值，且因此對應於Tru區段及Trd區段之一比率呈現一最大值。同樣地，若正輸入電壓VINP大於VCOM且小於VINP_max，則Tru區段之一輸入電流Iinp+Irp減小且Trd區段之輸入電流量Iinp-Iinn減小，且因此Tru區段及Trd區段之一比率逐漸變小。同樣地，若正輸入電壓VINP及負輸入電壓VINN等於VCOM，則Tru區段之輸入電流量Irp及Trd區段之輸入電流量-Irn變得相等，且從而Tru區段及Trd區段之一比率變為1：1。
如討論連續反復實施升壓區段及降壓區段，且根據一所需解析度，重複數量進行直至預設數量。根據降壓區段中之正輸出電壓VINTP及負輸出電壓VINTN之比較結果，每次當如討論達到正輸出電壓VINTP及負輸出電壓VINTN變得相等，或正輸出電壓VINTP變為小於負輸出電壓VINTN或(反之亦然)負輸出電壓VINTN相應變為大於正 輸出電壓VINTP之一點時，一控制邏輯單元170接收自比較器160輸出之一高位準信號。
因此，相對於自外側施加一預設時段之一類比輸入值，控制邏輯單元170能夠確認自比較器160遞送之降壓總數及升壓總數。此外，控制邏輯單元170輸出藉由自降壓總數減去升壓總數而計算之一值(在下文中稱為一「第一計算值」)作為一最終輸出值。此處，最終輸出值對應於根據一對應解析度所完成之預設重複數之一點。
換言之，如在圖4中繪示，積分式類比-數位轉換器經組態使得升壓總數及降壓總數根據類比輸入值之一量級改變。然而，由於完成一預設總數量之重複，可存在一殘差位元，其之一積分運算在完成時間未處理。在一些方法中，若如上文討論存在一殘差位元，則可使用一額外類比-數位轉換器來處理殘差位元。在未能處理殘差位元之其他情況下，問題可在於一解析度被降低。
該殘差位元係如同在圖3中之Trsd區段。結合此參考圖5及圖6，其如下文所討論記錄。即，在一比較器160在一降壓區段中正常輸出一高位準信號之一點前，正輸出電壓VINTP及負輸出電壓VINTN可變得相等或正輸出電壓VINTP可大於負輸出電壓VINTN或正輸出電壓VINTP可小於負輸出電壓VINTN。接著，存在在圖5及圖6中點B與點C之間待處理之一殘差位元。
在此情況下，其中在積分式類比-數位轉換器之一積分運算之時間存在一殘差位元，實例藉由控制邏輯單元170處理殘差位元。
因此，控制邏輯單元170經組態亦根據比較器160之一輸出狀態處理，藉由比較器160比較正輸出電壓VINTP之一電壓值及負輸出電壓VINTN之一電壓值。比較器160之輸出被分為一正值(+)及一負值(-)。
首先，展示一比較結果具有如圖5中之一負值(-)之一情況。
在此情況中，控制邏輯單元170藉由將SW1及SW1’關閉而阻斷正輸入電壓VINP及負輸入電壓VINN。接著，其關閉SW2及SW2’且開啟SW3及SW3’，從而藉由一差動放大器140之一反相端(-)連接輸入之正參考電壓VRFN。一非反相端(+)連接負參考電壓VRFP。接著，當開啟SW4開關時，在一電容器CF中累積之一電流將作為一參考電壓放電，使得在此處，計數殘差時脈RSDCLK之數量。殘差時脈之計數繼續直至比較器之一輸出自一負值(-)改變至一正值(+)，接著當比較器之輸出改變至一正值(+)時儲存一最終計數值。藉由將殘差值加上第一計算值而推導最終輸出值，其係由控制邏輯單元170處理且接著輸出該值。
與此情況相反，展示一比較結果具有如圖6之一正值(+)之一情況。
在此情況中，控制邏輯單元170藉由關閉SW1及SW1’而阻斷正輸入電壓VINP及負輸入電壓VINN。接著，其開啟SW2及SW2’且關閉SW3及SW3’，從而藉由一差動放大器140之一反相端(-)連接輸入之正參考電壓VRFP。一非反相端(+)連接負參考電壓VRFN。接著，當開啟SW4時，一電流經充電至一電容器CF作為一參考電壓，使得在此處，計數殘差時脈RSDCLK之數量。殘差時脈之計數繼續直至比較器之一輸出自一正值(+)改變至一負值(-)，接著當比較器之輸出改變至一負值(-)時儲存一最終計數值。藉由自第一計算值減去殘差值而推導最終輸出值，其係由控制邏輯單元170處理且接著輸出該值。
在如上文存在殘差位元之情況中，如討論額外執行將一殘差值計算至第一計算值之一步驟以正確處理此一殘差位元。
同時，在正輸入電壓VINP及負輸入電壓VINN(其等係自外側施加至本文所揭示值實例之一積分式類比-數位轉換器之類比值)等於一VCOM(其係一共同電壓)之情況中，存在其等之差值即為0或零之一 情境。在此情況中，正參考電壓VRFP及負參考電壓VRFN僅處於相對方向上，且具有相同值，使得升壓總數及降壓總數變得實質上相等。因此，在此情境中，由一控制邏輯單元170輸出之一最終輸出值變為0或零。
如上文討論，實例將一差動放大器應用至一積分式類比-數位轉換器，從而提供經組態以抵抗雜訊且能夠輸出一穩定輸出值之一類比-數位轉換器。
同時，如上文提及，本揭示內容經設計使得開關SW2、SW2'、SW3及SW3'在一升壓區段改變至一降壓區段及升壓區段及降壓區段之一個循環完成之點處在各不同狀態中轉變一開關狀態。
因此，SW2、SW2'、SW3及SW3'同時開啟之一區段可能存在。舉例而言，在開啟SW2且關閉SW3之時刻，可能產生SW2及SW3同時開啟之一點。接著，產生伴隨切換雜訊。同樣地，所有開關處於開啟之一狀態中。因此，一電流消耗相應係相對大的。
因此，在實例中，當SW2及SW3轉變時，一控制邏輯單元170控制一開關時序以關閉與一後端提前連接之所有開關SW4。接著，一積分器150之一輸入部分呈現一浮動狀態。在此處理中，SW2及SW3以及SW2’及SW3’同時開啟之一區段被移除，從而使一切換雜訊能夠被移除且電流消耗得以節省，亦使穩定提供一正參考電壓VRFP或一負參考電壓VRFN。在圖3中，此等區段經指示為FLAT1、FLAT2及FLAT3。
如上文討論，根據諸實例，提供用於一類比-數位轉換器中之一差動放大器，及使用經改良不僅同時阻斷一輸入電壓及一參考電壓而且以邏輯處理一殘差位元，以便抵抗雜訊，節省電力且減小一電路大小，從而改良功能性且最小化成本之一類比-數位轉換器之一電路。
同時，本發明諸實例之積分式類比-數位轉換器可應用於經組態 以將一類比值輸出至一數位值之各種感測器中。舉例而言，轉換器可能廣泛用於如一溫度感測器、一紅-綠-藍(RGB)感測器、一光感測器、一近接感測器及類似感測器之此等應用中。
可使用硬體組件來實施本文描述之裝置及單元。硬體組件可包含(例如)控制器、感測器、處理器、產生器、驅動器及其他等效電子組件。可使用一或多個通用或專用電腦(例如，一處理器、一控制器及一計算邏輯單元、一數位信號處理器、一微電腦、一場可程式化陣列、一程式化邏輯單元、一微處理器或能夠以一經界定方式回應於且執行指令之任何其他器件)來實施此等硬體組件。此等硬體組件可執行一操作系統(OS)及在OS上執行之一或多個軟體應用。此等硬體組件亦可回應於軟體之執行而存取、儲存、操縱、處理及產生資料。為簡明起見，一處理器件之描述用作單數；然而，熟習此項技術者將瞭解，一處理器件可包含多個處理元件及多種類型之處理元件。舉例而言，一硬體組件可包含多個處理器或一處理器及一控制器。另外，不同處理組態係可能的，諸如並行處理器。
上文描述之方法可寫作一電腦程式、一段代碼、一指令或其等之一些組合以用於獨立或共同指示或組態處理器件如所需操作。軟體及資料可以能夠提供指令或資料至處理器件或由處理器件解讀之任何類型之機器、組件、實體或虛擬設備、電腦儲存媒體或器件永久或臨時體現。軟體亦可遍佈於網路耦合式電腦系統，使得軟體以一分散式方式儲存且執行。特定言之，可由一或多個非暫時性電腦可讀記錄媒體來儲存軟體及資料。媒體亦可包含(單獨或與之組合)軟體程式指令、資料檔案、資料結構及類似物。非暫時性電腦可讀記錄媒體可包含可儲存其後由一電腦系統或處理器件讀取之資料之任何資料儲存器件。非暫時性電腦可讀記錄媒體之實例包含唯讀記憶體(ROM)、隨機存取記憶體(RAM)、光碟唯讀式記憶體(CD-ROM)、磁帶、USB、軟 碟、硬碟、光記錄媒體(例如，CD-ROM、DVD)及PC介面(例如，PCI、快速PCI、WiFi等等)。另外，用於完成本文揭示之實例之功能程式、代碼及代碼段可由熟習此項技術者之程式設計者基於圖之流程圖及方塊圖及如本文提供之其等對應描述而構造。
雖然此揭示內容包含特定實例，一般技術者將瞭解，可在不脫離申請專利範圍及其等等效物之精神及範疇的情況下，在此等實例中做出形式及細節中之各種改變。本文描述之實例僅將被視為具有一描述性意義，且並非為限制之目的。在各實例中之特徵或態樣之描述將被視為可應用於其他實例中之類似特徵或態樣。若以一不同順序執行描述之技術及/或若一描述之系統、架構、器件或電路中之組件以一不同方式組合及/或由其他組件或其等等效物替換或增補，則可達成適當結果。因此，本揭示內容之範疇並不由實施方式界定，而由申請專利範圍及其等等效物界定，且在申請專利範圍及其等等效物之範疇內之所有變化將視為包含於本揭示內容中。

Claims (20)

  1. 一種積分式類比-數位轉換器，其包括：一輸入單元，其經組態以接收一輸入電壓及一預定參考電壓；一差動放大器，其經組態以基於經由該輸入單元之一輸出端輸出之該輸入電壓而接收一差動輸入電壓；一比較器，其經組態以比較自該差動放大器輸出之一差動輸出電壓；及一控制邏輯單元，其經組態以根據該比較器之一結果輸出一經計數之數位輸出值作為一最終輸出值，其中當該參考電壓轉變時，輸入至該差動放大器之該輸入電壓提前被阻斷。
  2. 如請求項1之積分式類比-數位轉換器，其中該輸入單元包括：一第一開關，其係與經組態以具有一正輸入電壓之一節點連接；一第二開關，其係與經組態以具有一負輸入電壓之一節點連接；一第三開關及一第四開關，其等係與經組態以具有一正參考電壓之一節點連接；一第五開關及一第六開關，其等係與經組態以具有一負參考電壓之一節點連接；及額外開關，其等係與該第一開關、該第二開關、連接該第三開關及該第五開關之一第一節點及連接該第四開關及該第六開關之一第二節點之各自後端連接。
  3. 如請求項2之積分式類比-數位轉換器， 其中該控制邏輯單元基於該比較器之一結果而輸出一開關控制信號，該開關控制信號開啟及關閉該等開關中之該第三開關、該第四開關、該第五開關、該第六開關及該等額外開關，且其中同時開啟及關閉該等額外開關。
  4. 如請求項3之積分式類比-數位轉換器，其中該第三開關及該第五開關以及該第四開關及該第六開關在與彼此相反之狀態中操作，且其中回應於該第三開關及該第六開關以及該第四開關及該第五開關轉變一狀態，該等額外開關同時處於一關閉狀態中。
  5. 如請求項4之積分式類比-數位轉換器，其中在該等額外開關關閉之一時段中，該差動放大器之一反相輸入電壓及一非反相輸入電壓係處於一浮動狀態，或該差動放大器之該差動輸出電壓經維持不變。
  6. 如請求項5之積分式類比-數位轉換器，其中回應於該等額外開關處於一關閉狀態，阻止所有該等參考電壓及該等輸入電壓提供一電源。
  7. 如請求項6之積分式類比-數位轉換器，其中回應於該等額外開關再次開啟，若該等額外開關最初關閉，且該第三開關及該第六開關以及該第四開關及該第五開關轉變一狀態，則完成一狀態轉變。
  8. 如請求項3之積分式類比-數位轉換器，其中回應於該差動放大器之一正輸出電壓及一負輸出電壓與彼此相等，該比較器之一結果係輸出一高位準信號。
  9. 如請求項8之積分式類比-數位轉換器，其中該正輸出電壓及該負輸出電壓在一循環期間具有一升壓 區段、一浮動區段及一降壓區段。
  10. 如請求項9之積分式類比-數位轉換器，其中該積分式類比-數位轉換器之一解析度係藉由控制該升壓區段之長度與該降壓區段之長度之一比率及重複循環之一數量予以判定。
  11. 如請求項1之積分式類比-數位轉換器，其中該控制邏輯單元基於該比較器之該結果確認存在或不存在一殘差位元。
  12. 如請求項10之積分式類比-數位轉換器，其中回應於存在該殘差位元，該控制邏輯單元僅基於該比較器之該結果輸出該最終輸出值。
  13. 如請求項11之積分式類比-數位轉換器，其中該最終輸出係藉由自該等降壓之總數減去該等升壓之總數予以判定。
  14. 如請求項10之積分式類比-數位轉換器，其中回應於存在該殘差位元，該控制邏輯單元基於根據該比較器之一輸出狀態之再計算而輸出該最終輸出值。
  15. 如請求項14之積分式類比-數位轉換器，其中回應於該比較器之一輸出狀態為負，該控制邏輯單元輸出一值作為該最終輸出值，藉由將該值加上一第一計算值而計數放電至一負參考電壓之一時間。
  16. 如請求項14之積分式類比-數位轉換器，其中回應於該比較器之一輸出狀態為正，該控制邏輯單元輸出一值作為該最終輸出值，藉由將該值減去一第一計算值而計數充電至一正參考電壓之一時間。
  17. 如請求項15之積分式類比-數位轉換器， 其中藉由在該轉換器之一循環期間自該等降壓之該總數減去該等升壓之該總數而界定該第一計算值。
  18. 如請求項16之積分式類比-數位轉換器，其中藉由在該轉換器之一循環期間自該等降壓之該總數減去該等升壓之該總數而界定該第一計算值。
  19. 如請求項12之積分式類比-數位轉換器，其中回應於在該正輸入電壓與該負輸入電壓之間的一差為0，該控制邏輯單元將該最終輸出值輸出為0。
  20. 一種積分式類比-數位轉換器，其包括：一差動放大器，其經組態以基於自一輸入單元之一輸入電壓及一預定參考電壓接收一差動輸入電壓，其中該輸入電壓及該預定參考電壓至差動放大器中之傳輸係由開關調節；一比較器，其經組態以比較自該差動放大器輸出之一差動輸出電壓；及一控制邏輯單元，其經組態以根據該比較器之一結果輸出一經計數之數位輸出值作為一最終輸出值，且經組態以根據該比較器之一結果輸出控制該等開關之一開關控制信號，其中當該參考電壓轉變時，輸入至該差動放大器之該輸入電壓提前被阻斷。
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