TWI638409B - 用於減輕半導體器件中之寄生電容之效應之方法及裝置 - Google Patents

用於減輕半導體器件中之寄生電容之效應之方法及裝置 Download PDF

Info

Publication number
TWI638409B
TWI638409B TW103145827A TW103145827A TWI638409B TW I638409 B TWI638409 B TW I638409B TW 103145827 A TW103145827 A TW 103145827A TW 103145827 A TW103145827 A TW 103145827A TW I638409 B TWI638409 B TW I638409B
Authority
TW
Taiwan
Prior art keywords
gate layer
contact
segment
distance
layer
Prior art date
Application number
TW103145827A
Other languages
English (en)
Other versions
TW201528380A (zh
Inventor
全成 鄭
潤滋 常
Original Assignee
巴貝多商馬維爾國際貿易有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 巴貝多商馬維爾國際貿易有限公司 filed Critical 巴貝多商馬維爾國際貿易有限公司
Publication of TW201528380A publication Critical patent/TW201528380A/zh
Application granted granted Critical
Publication of TWI638409B publication Critical patent/TWI638409B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

實施例包含一種半導體器件,其包括:一閘極層,其包括(i)一第一區段及(ii)一第二區段,其中該閘極層呈非線性使得該閘極層之該第一區段相對於該閘極層之該第二區段偏移;及一第一接觸件及一第二接觸件,其中該閘極層之該第一區段(i)與該第一接觸件相距一第一距離且(ii)與該第二接觸件相距一第二距離,其中該第一距離不同於該第二距離。

Description

用於減輕半導體器件中之寄生電容之效應之方法及裝置 【相關申請交叉參考】
本揭示內容主張2014年1月9日申請之美國臨時專利申請案第61/925,481號之優先權,該案之全文以引用方式併入本文中。
本揭示內容之實施例係關於一種寄生電容管理,且特定言之係關於一種用於減輕半導體器件中之寄生電容之效應之方法及裝置。
半導體器件之大小變得越來越小。隨著大小減小,一半導體器件之兩個組件(例如,一閘極層與一汲極接觸件)之間的距離亦不斷減小,從而導致例如該兩個組件之間的寄生電容之產生。例如,可在一半導體器件之一閘極層與一汲極接觸件之間產生寄生電容,此歸因於例如該閘極層與該汲極接觸件之間的相對較小距離。當半導體器件用於例如高頻切換操作時,此寄生電容可具有非期望效應。
在各項實施例中,本揭示內容提供一種半導體器件,其包括:一閘極層,其包括(i)一第一區段及(ii)一第二區段,其中該閘極層呈非線性使得該閘極層之該第一區段相對於該閘極層之該第二區段偏移;及一第一接觸件及一第二接觸件,其中該閘極層之該第一區段(i)與該第一接觸件相距一第一距離且(ii)與該第二接觸件相距一第二距離,其中該第一距離不同於該第二距離。
在各項實施例中,本揭示內容提供一種形成一半導體器件之方法,其包括:形成一閘極層,其中該閘極層包括(i)一第一區段及(ii)一第二區段,其中該閘極層呈非線性使得該閘極層之該第一區段相對於該閘 極層之該第二區段偏移;及形成一第一接觸件及一第二接觸件,其中該閘極層之該第一區段(i)與該第一接觸件相距一第一距離且(ii)與該第二接觸件相距一第二距離,其中該第一距離不同於該第二距離。
100‧‧‧半導體器件
102a~102c‧‧‧擴散層
104a~104d‧‧‧接觸件
106a~106c‧‧‧閘極層
106a1~106a3‧‧‧區段
108a‧‧‧第一電晶體
108b‧‧‧第二電晶體
108c‧‧‧第三電晶體
200‧‧‧設計
202a~202c‧‧‧擴散層
204a~204d‧‧‧接觸件
206a~206c‧‧‧閘極層
210‧‧‧線性度指示層
306‧‧‧層
306a~306c‧‧‧遮罩層
306a1~306a3‧‧‧區段
402a‧‧‧虛線
402b‧‧‧虛線
406a~406c‧‧‧閘極層
500‧‧‧器件
500a‧‧‧半導體器件
500b‧‧‧半導體器件
506a~506c‧‧‧閘極層
526a~526c‧‧‧閘極層
X‧‧‧距離
Y1‧‧‧距離
Y2‧‧‧距離
藉由結合隨附圖式之下文詳細描述將容易理解本揭示內容之實施例。為了促進此描述,相同參考數字標示相同結構元件。各項實施例係在隨附圖式之圖中以實例方式而非以限制方式繪示。
圖1示意地繪示具有一非線性閘極層之一半導體器件之一俯視圖。
圖2繪示一半導體器件之一設計,其中該設計包括用於指示一閘極層之非線性度之一線性度指示層。
圖3A至圖3F繪示與一半導體器件之形成相關聯之各種操作。
圖4A及圖4B繪示一半導體器件,其中該半導體器件之一閘極層之區段被切割。
圖5示意地繪示包括複數個半導體器件之一器件之一俯視圖。
圖6係形成一半導體器件之一例示性方法之一流程圖。
圖1示意地繪示具有一非線性閘極層106a之一半導體器件100(後文亦被稱為「器件100」)之一俯視圖。在一項實施例中,器件100包括例如複數個電晶體。
在一項實施例中,器件100包括複數個擴散層102a、102b、102c。在一項實例中,器件100包括一鰭式場效應電晶體(FinFET)器件,其中擴散層102a、102b、102c之一或多者係該器件之鰭。在一項實例中,擴散層102a、102b、102c係傳導通道,被薄矽鰭纏繞以形成器件100之一本體。在一項實例中,擴散層102a、102b、102c之個別者表示器件100之任何適當區,例如,一源極區、一汲極區等。儘管圖1中繪示三個擴散層,但器件100可具有任何不同數目之擴散層。
在一項實施例中,器件100進一步包括複數個接觸件104a、104b、104c及104d。在一項實例中,接觸件104a、104b、104c及104d之個別者係一源極接觸件或一汲極接觸件。接觸件104a、104b、104c及104d係例如耦合至對應區之金屬接觸件。例如,儘管圖1中未繪示,但接觸件104a、104b、104c及104d之個別者電連接至擴散層102a、...、102c之對應一或多者。儘管圖1中繪示四個接觸件104a、...、104d,但器件100可具有任何不同數目之接觸件。
在一項實施例中,器件100進一步包括複數個閘極層106a、106b及106c。在一項實例中,閘極層106a、106b及106c之一或多者包括金屬。在另一實例中,閘極層106a、106b及106c之一或多者包括任何其他適當材料,例如多晶矽(在一閘極層包括多晶矽之情況中,該閘極層亦可被稱為多晶閘極層)。
在一項實例中,接觸件104a及104b以及閘極層106a連同一或多個其他組件形成一第一電晶體108a;接觸件104b及104c以及閘極層106b連同一或多個其他組件形成一第二電晶體108b;且接觸件104c及104d以及閘極層106c連同一或多個其他組件形成一第三電晶體108c。因此,例如,接觸件104b係第一電晶體108a及第二電晶體108b兩者之一部件。在一項實例中,接觸件104b充當第一電晶體108a之一汲極接觸件(例如,一汲極區之接觸件),且亦充當第二電晶體108b之一源極接觸件(例如,一源極區之接觸件)。由於接觸件104a、...、104d之個別者可充當一源極接觸件及/或一汲極接觸件,故接觸件104a、...、104d亦在本文中被稱為源極/汲極接觸件。
在一項實施例中,閘極層106b經形成與相鄰接觸件104b及104c實質上相距相等距離。例如,閘極層106b與接觸件104b之間的距離係X單位(其中X可具有任何適當值),且閘極層106b與接觸件104c之間的距離實質上亦係X單位,如圖1中所示。類似地,閘極層106c經形成與相鄰接觸件104c及104d實質上相距相等距離。
在一項實施例中,閘極層106a具有一非線性形狀。例如,閘極層106a包括一區段106a1、一區段106a2及一區段106a3。在一項實施 例中,閘極層106a之區段106a2相對於閘極層106a之區段106a1及106a3偏移。在一項實施例中,區段106a1未相對於區段106a3偏移。區段106a1及106a3形成閘極層106a之兩個端部分,同時區段106a2形成閘極層106a之一中間部分,如圖1中所示。在一項實例中,閘極層106a之區段106a1與接觸件104a及104b之各者之間的距離實質上等於X單位;且閘極層106a之區段106a3與接觸件104a及104b之各者之間的距離亦實質上等於X單位,如圖1中所示。然而,閘極層106a之區段106a2與接觸件104a之間的距離為Y1單位;而閘極層106a之區段106a2與接觸件104b之間的距離為Y2單位,其中Y1不同於Y2。在圖1之實例中,Y2高於Y1(即,閘極層106之區段106a2更接近接觸件104a而非接觸件104b)。在一項實例中,接觸件104b形成第一電晶體108a之一汲極接觸件,且接觸件104a形成第一電晶體108a之一源極接觸件。在一項實施例中,基於接觸件104b形成第一電晶體108a之汲極接觸件,距離Y2高於距離Y1。
在包括多個電晶體之一半導體器件中,一或多個電晶體可比該半導體器件之一或多個其他電晶體更關鍵。例如,一關鍵電晶體可用於一關鍵操作(例如,用於高速及高頻切換),且可期望減小該關鍵電晶體中之一閘極層與一相鄰金屬接觸件之間的寄生電容或米勒(Miller)電容。例如,可期望減小一關鍵電晶體之一閘極層與一汲極接觸件之間的寄生電容或米勒電容(例如,與減小該關鍵電晶體之閘極層與一源極接觸件之間的寄生電容相比)。
在一項實例中,電晶體108a係一關鍵電晶體(例如,相對於電晶體108b及108c)。例如,電晶體108a可用於一高速及高頻切換操作。作為一項實例,期望減小電晶體108a中之閘極層106a與一相鄰接觸件之間的寄生電容與米勒電容(例如,與減小電晶體108b及/或108c中之電容相比)。閘極層106a與一相鄰接觸件之間的寄生電容與米勒電容係基於該閘極層106與該相鄰接觸件之間的距離。此外,更期望減小電晶體108a之閘極層106a與汲極接觸件104b之間的寄生電容或米勒電容(例如,與減小電晶體108a之閘極層106a與汲極接觸件104a之間的寄生電容或米勒電容相比)。
在一項實施例中,形成非線性閘極層106a導致閘極層106之區段106a2與接觸件104b之間的距離之一增大,同時導致閘極層106之區段106a2與接觸件104a之間的距離之一減小。此外,在一項實例中,接觸件104b充當電晶體108a之一汲極接觸件。據此,電晶體108a之閘極層106a與汲極接觸件104b之間的寄生電容或米勒電容歸因於閘極層106a之非線性形狀而減小。閘極層106a之非線性形狀亦導致電晶體108a之閘極層106a與源極接觸件104a之間的寄生電容或米勒電容之一增大。然而,如前文所論述,對於高頻操作,一電晶體之一閘極層與一汲極接觸件之間的電容之減小更關鍵(例如,即使其導致該電晶體之閘極層與源極接觸件之間的電容之一增大)。因此,閘極層106a之非線性形狀導致閘極層106a與汲極接觸件104b之間的寄生電容與米勒電容之一減小,且藉此改良電晶體108a之一效能。
在一項實施例中,器件100之形成係基於控制器件100之形成之一資料庫及一設計演算法。例如,一系統(圖中未繪示)包括一或多個處理器及一非暫時性電腦可讀儲存媒體(例如,記憶體),其中指令有形地儲存於該電腦可讀儲存媒體上。指令可由一或多個處理器執行以使該等處理器能夠控制器件100之形成。控制器件100之形成之資料庫及演算法可儲存於電腦可讀儲存媒體上。
在一項實施例中,資料庫儲存形成器件100所要之資料(例如,指示形成器件100之各種組件、組件之形狀及大小、組件之間的連接等之資料)。資料庫例如包含指示閘極層106a、106b及106c之形成之資料。
在一項實施例中,資料庫亦包含指示閘極層106a具有一非線性形狀之資料,且亦包含指示閘極層106s之中間部分所位移之一側之資料。例如,資料庫可包含對應於閘極層106a、106b及106c之各者之一2位元標誌。該標誌之一第一位元例如指示對應閘極層呈線性還是呈非線性;且若對應閘極層呈非線性,則該標誌之一第二位元指示其中對應閘極層之中間區段所位移之一方向。該標誌之一00值例如指示對應閘極層呈線性。例如,對應閘極層106b及106c之標誌具有一00值。該標誌之一10或11值指示對應閘極層呈非線性。例如,該標誌之一10值指示對應閘極 層呈非線性,且對應閘極層之中間區段位移至右側;且該標誌之一01值指示對應閘極層呈非線性,則對應閘極層之中間區段位移至左側。在圖1之實例中,對應於閘極層106a之標誌具有一01值。
在另一實例中,替代對應於一閘極層之一標誌(或除其以外),任何其他類型之資料亦可包含於資料庫中以指示一閘極層呈非線性。例如,在資料庫中,對於非線性地形成之一閘極層,一線性度指示層與對應閘極層相關聯。圖2繪示如包含於用於形成器件100之一資料庫中之一器件100之設計200,其中該設計200包括用於指示一閘極層之非線性度之一線性度指示層210。設計200包含擴散層202a、202b、202c、接觸件204a、204b、204c及204d以及閘極層206a、206b及206c,其等表示器件100之對應組件。在設計200中,閘極層206a被設計為一線性閘極層。設計200進一步包括層疊於閘極層206a及接觸件204b上方之線性度指示層210。線性度指示層210充當一指示器以在形成或製造器件100時指示閘極層106a呈非線性,且亦指示閘極層106a之一中間區段遠離器件100中之接觸件104b偏斜。線性度指示層210係一虛擬層-即,線性度指示層210存在於包含於資料庫中之設計200中,但實際上不存在於器件100中。線性度指示層210指示對應閘極層(例如,線性度指示層210層疊於其上)依一非線性方式形成,如圖1中所示。藉由例如使用線性度指示層210而非實際設計閘極層206a以具有設計200中之一非線性形狀,可簡化器件100之設計200之產生。在一項實施例中,線性度指示層210係一光學近接校正(OPC)優化層。
圖3A至圖3F繪示與圖1之器件100之形成相關聯之各種操作。類似於圖1,圖3A至圖3F繪示在形成器件100時該器件100之俯視圖。
參考圖3A,形成複數個擴散層102a、...、102c。擴散層102a、...、102c可使用用於形成此等擴散層之任何適當操作而形成。儘管圖中未繪示,但擴散層102a、...、102c可形成於任何適當組件或層上方,例如可形成於一基板上方。
圖3B至圖3E旨在形成閘極層106a、...、106c。參考圖3B, 將一層306至少部分沈積於擴散層102a、...、102c上方。在一項實例中,層306包括用於形成閘極層106a、...、106c之材料。例如,若閘極層106a、...、106c包括一適當金屬,則層306包括該金屬。在另一實例中,若閘極層106a、...、106c包括多晶矽,則層306包括多晶矽。
圖3C繪示將遮罩層306a、306b及306c沈積於層306上方。遮罩層306a、306b及306c可使用用於形成此等遮罩層之任何適當操作而形成。在一項實例中,遮罩層306a、306b及306c之形狀及位置分別對應於閘極層106a、...、106c之形狀及位置。在一項實施例中,遮罩層306b及306c呈線性形狀,而遮罩層306a對應於閘極106a之形狀而呈非線性形狀。例如,遮罩層306a包括區段306a1、306a2及306a3,其等對應於圖1之閘極層106a之各自區段106a1、106a2及106a3。
在一項實例中,圖2之設計200繪示形成於閘極層206a上方之線性度指示層210,且基於在設計200中線性度指示層210形成於閘極層206a上方,遮罩層306a呈非線性形狀。在另一實例中,基於在器件100之設計中與閘極層106a相關聯之一標誌指示閘極層106a非線性地形成(例如,該標誌具有一01值),遮罩層306a呈非線性形狀,如前文所論述。
在沈積遮罩層306a、...、306c之後,蝕刻層306之未暴露部分,如圖3D中所示。雖然選擇性地蝕刻層306,但是並未蝕刻被遮罩層306a、...、306c覆蓋之層306之區段。在選擇性地蝕刻層306之後,蝕刻遮罩層306a、...、306c,藉此形成閘極層106a、...、106c,如圖3E中所示。可使用任何適當方式(例如,藉由採用雷射蝕刻、化學蝕刻等)執行層306及遮罩層306a、...、306c之選擇性蝕刻。
一旦形成閘極層106a、...、106c,則形成接觸件104a、...、104d(如圖3F中所示),藉此形成器件100。接觸件104a、...、104d之形成可藉由用於形成此等接觸件之任何適當操作而執行。儘管圖3A至圖3F繪示在形成閘極層106a、...、106c之後接觸件104a、...、104d之形成,但在另一實施例中(且儘管圖中未繪示),可在形成閘極層106a、...、106c之前(或同時)形成接觸件104a、...、104d。
圖4A及圖4B繪示其中閘極層106a之區段被切割之器件 100。圖4A繪示虛線402a及402b層疊於器件100上方。虛線402a及402b可形成於例如圖2之設計200上。虛線402a及402b囊封閘極層106a、...、106c之部分。例如,虛線402a及402b分別囊封閘極層106a之區段106a1及106a3之部分。在一項實例中,虛線402a及402b分別囊封閘極層106a之區段160a1與160a2之間的邊界及區段160a2與160a3之間的邊界。
如圖4B中所示,沿虛線402a及402b切割閘極層106a、...、106c。圖4B之所得器件400具有分別藉由切割閘極層106a、...、106c形成之閘極層406a、406b及406c。閘極層406a對應於圖1之器件100之區段106a2(例如,當區段106a1及106a3被切割時)。即,藉由使閘極層106a之區段106a2與其他區段分離而形成閘極層406a,使得閘極層406a僅包括區段106a2之至少一部分。在一項實施例中,閘極層406a呈線性形狀。
類似於圖1,閘極層406b與相鄰接觸件104b及104c之各者相距一距離X。閘極層406a與電晶體108a之相鄰源極接觸件104a相距距離Y1,且與電晶體108b之相鄰汲極接觸件104b相距距離Y2。如前文參考圖1所論述,在圖4中閘極層406a與電晶體108a之汲極接觸件108b之間的寄生接觸件相對較小(例如,此係歸因於距離Y2高於距離Y1),藉此導致器件400之電晶體108a之一改良效能。
圖5示意地繪示包括複數個半導體器件之一器件500之一俯視圖。例如,器件500包括圖1之器件100,且亦包括半導體器件500a及500b。半導體器件500a及500b之各者至少部分類似於圖1之器件100。例如,半導體器件500a及500b之各者包括複數個擴散層、複數個接觸件及複數個閘極層(為了清楚起見,圖5中未標記此等組件之一些)。例如,器件500a包括閘極層506a、506b及506c,且器件500b包括閘極層526a、526b及526c。
如圖5中所示,半導體器件100、500a及500b之一者之一閘極層耦合至一相鄰半導體器件之一對應閘極層。例如,閘極層506a、106a及526a耦合或連接,從而導致一連續閘極層。在一項實施例中,閘極層506a、106a及526a例如使用一單個遮罩層形成在一起,如參考圖3C至圖3E所論述。
在圖5之實例中,半導體器件500a之閘極層506a、506b及506c皆不呈非線性,而半導體器件500b之閘極層526b呈非線性。儘管圖5中未繪示,但在一項實施例中,例如可在形成器件500之後切割或分割兩個相鄰半導體器件之間的閘極層,如參考圖4A及圖4B所論述。
如圖5中所示,器件100之閘極層106a之區段106a1及106a3分別連接至相鄰半導體器件500a及500b之對應閘極層。據此,無法使整個閘極層106a朝向接觸件104a位移(例如,而非使閘極層106a呈非線性)。換言之,由於器件100之閘極層106a之區段106a1及106a3分別連接至相鄰半導體器件500a及500b之對應閘極層,故閘極層106a之區段106a1及106a3無法朝向接觸件104a位移。據此,在圖1及圖5之實例中,僅閘極層106a之中間區段106a2朝向接觸件104a位移,藉此導致閘極層106a之非線性形狀。
圖6係用於形成一半導體器件(例如,分別係圖1及圖4之器件100及400)之一例示性方法600之一流程圖。在604處,當設計包括複數個電晶體之一半導體器件時,識別其之一閘極層與一汲極接觸件之間的一寄生電容減小之一電晶體(例如,器件100之電晶體108a)。在一項實例中,識別之電晶體用於高頻切換操作。
在608處,當設計半導體器件時,修改設計資料以指示電晶體之一非線性閘極層(例如,圖1之閘極層106a)。例如,在設計資料中,具有一適當值及/或一線性度指示層之一標誌與電晶體之閘極層相關聯以指示該閘極層之非線性形狀。
在612處,當形成半導體器件時,形成電晶體之閘極層以具有一非線性形狀。在一項實例中,閘極層包括(i)一第一區段(例如,閘極層106a之區段106a2)及(ii)一第二區段(例如,閘極層106a之區段106a1),且閘極層呈非線性使得閘極層之第一區段相對於閘極層之第二區段偏移。
在616處,形成第一接觸件(例如,圖1之接觸件104a)及一第二接觸件(例如,圖1之接觸件104b)。在一項實例中,閘極層之第一區段(i)與第一接觸件相距一第一距離(例如,距離Y1)且(ii)與第二接觸件相距一第二距離(例如,距離Y2),且第一距離不同於第二距離。在一項實例中, 第一距離小於第二距離。在一項實例中,基於第一距離小於第二距離,閘極層與第二接觸件之間的一寄生電容或米勒電容小於閘極層與第一接觸件之間的一寄生電容或米勒電容。
本描述可使用片語「在一項實施例」或「在實施例中」,其等可各指代相同或不同實施例之一或多者。重複使用片語「在一些實施例中」。該片語通常不指代相同實施例;然而,其可指代相同實施例。除非文中另有指明,否則術語「包括」、「具有」及「包含」係同義詞。片語「A及/或B」意指(A)、(B)或(A及B)。片語「A/B」意指(A)、(B)或(A及B),其類似於片語「A及/或B」。片語「A、B及C之至少一者」意指(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。片語「(A)B」意指(B)或(A及B),即,A係可選項。
儘管本文中已繪示且描述特定實施例,但在不悖離本發明之範疇之情況下,旨在達成相同目的之多項替代及/或等效實施例或實施方式可替換所示及所描述之實施例。本申請案旨在涵蓋本文中所論述之實施例之任何改動或變動。因此,顯然希望根據本發明之實施例僅受申請專利範圍及其等效物限制。

Claims (20)

  1. 一種半導體器件,其包括:一閘極層,其包括(i)一第一區段及(ii)一第二區段,其中該閘極層呈非線性使得該閘極層之該第一區段相對於該閘極層之該第二區段偏移,且其中該閘極層的該第一區段及該閘極層的該第二區段形成一連續閘極層區段;及一第一接觸件、一第二接觸件、第三接觸件、及第四接觸件,其中該閘極層之該第一區段(i)與該第一接觸件相距一第一距離且(ii)與該第二接觸件相距一第二距離,其中該第一距離不同於該第二距離,其中該閘極層的該第二區段與該第三接觸件及該第四接觸件中的各者實質上相距一第三距離,其中該閘極層的該第一區段的至少一部份包含於一第一電晶體之中,其中該閘極層的該第二區段的至少一部份包含於一第二電晶體之中,且其中該第二電晶體不同於該第一電晶體,且該第二電晶體相鄰於該第一電晶體。
  2. 如申請專利範圍第1項之半導體器件,其中該閘極層之該第二區段與該第一接觸件及該第二接觸件之各者實質上相距一相同距離。
  3. 如申請專利範圍第1項之半導體器件,其中:該閘極層進一步包括一第三區段;且該閘極層之該第一區段相對於該閘極層之該第三區段偏移。
  4. 如申請專利範圍第3項之半導體器件,其中:該閘極層之該第二區段相對於該閘極層之該第三區段呈線性。
  5. 如申請專利範圍第1項之半導體器件,其中:該第一接觸件係一電晶體之一汲極接觸件;且該第二接觸件係該電晶體之一源極接觸件。
  6. 如申請專利範圍第5項之半導體器件,其中:基於該第一接觸件係該電晶體之該汲極接觸件且該第二接觸件係該電晶體之該源極接觸件,該第一距離高於該第二距離。
  7. 如申請專利範圍第1項之半導體器件,其中: 該第一接觸件電耦合至該第一電晶體之一汲極區;且該第二接觸件電耦合至該第一電晶體之一源極區。
  8. 如申請專利範圍第7項之半導體器件,其中該第一電晶體包括(i)該汲極區、(ii)耦合至該汲極區之該第一接觸件、(iii)該源極區、(iv)耦合至該源極區之該第二接觸件及(v)該閘極層的該第一區段的該至少一部份。
  9. 如申請專利範圍第1項之半導體器件,其中:在該閘極層與該第一接觸件之間產生一第一寄生電容;在該閘極層與該第二接觸件之間產生一第二寄生電容;且基於該閘極層之非線性形狀,該第一寄生電容不同於該第二寄生電容。
  10. 一種半導體器件,包括:一第一閘極層,其包括(i)一第一區段及(ii)一第二區段,其中該第一閘極層呈非線性使得該第一閘極層之該第一區段相對於該第一閘極層之該第二區段偏移;一第一接觸件、一第二接觸件,其中該第一閘極層之該第一區段(i)與該第一接觸件相距一第一距離且(ii)與該第二接觸件相距一第二距離,其中該第一距離不同於該第二距離;一第二閘極層,其中該第二閘極層呈線性形狀;及一第三接觸件,其中該第二閘極層與該第二接觸件及該第三接觸件之各者實質上相距一相同距離。
  11. 一種形成一半導體器件之方法,其包括:形成一閘極層,其中該閘極層包括(i)一第一區段及(ii)一第二區段,其中該閘極層呈非線性使得該閘極層之該第一區段相對於該閘極層之該第二區段偏移,且其中該閘極層的該第一區段及該閘極層的該第二區段形成一連續閘極層區段;形成一第一接觸件、一第二接觸件、第三接觸件、及第四接觸件,其中該閘極層之該第一區段(i)與該第一接觸件相距一第一距離且(ii)與該第二接觸件相距一第二距離,其中該第一距離不同於該第二距離,其中該閘極層的該第二區段與該第三接觸件及該第四接觸件中的各者實質上 相距一第三距離;形成一第一電晶體,使得該閘極層的該第一區段的至少一部份包含於該第一電晶體之中;及形成一第二電晶體,使得該閘極層的該第二區段的至少一部份包含於該第二電晶體之中,其中該第二電晶體不同於該第一電晶體,且該第二電晶體相鄰於該第一電晶體。
  12. 如申請專利範圍第11項之方法,其中該閘極層之該第二區段與該第一接觸件及該第二接觸件之各者實質上相距一相同距離。
  13. 如申請專利範圍第11項之方法,其中:該閘極層進一步包括一第三區段;該閘極層之該第一區段相對於該閘極層之該第三區段偏移;且該閘極層之該第二區段相對於該閘極層之該第三區段呈線性。
  14. 如申請專利範圍第11項之方法,其進一步包括:形成該第一電晶體的一汲極區,其中該第一接觸件係電耦合至該汲極區之一汲極接觸件;及形成該第一電晶體一源極區,其中該第二接觸件係電耦合至該源極區之一源極接觸件,其中基於該第一接觸件係該第一電晶體之該汲極接觸件且該第二接觸件係該第一電晶體之該源極接觸件,該第一距離高於該第二距離。
  15. 一種形成一半導體器件之方法,包括:在設計該半導體器件時,將一第一值指派至該半導體器件之一設計中之一標誌,其中該標誌與該閘極層相關聯,且其中該第一值指示一閘極層呈非線性且朝向一第一接觸件偏斜;基於該第一值指派至與該閘極層相關聯之該標誌,形成該閘極層使得(i)該閘極層包括一第一區段及一第二區段,(ii)該閘極層呈非線性以令該閘極層之該第一區段相對於該閘極層之該第二區段偏移及(iii)該閘極層之該第一區段朝向該第一接觸件偏斜;及形成該第一接觸件及一第二接觸件,其中該閘極層之該第一區段(i)與該第一接觸件相距一第一距離且(ii)與該第二接觸件相距一第二距離,其 中該第一距離不同於該第二距離。
  16. 一種形成一半導體器件之方法,包括:在設計該半導體器件時且在該半導體器件之一設計中,使一線性度指示層與一閘極層及一第一接觸件相關聯;及基於該線性度指示層與該閘極層及該第一接觸件相關聯,形成該閘極層使得該閘極層包括一第一區段及一第二區段,(ii)該閘極層呈非線性以令該閘極層之該第一區段相對於該閘極層之該第二區段偏移,及(ii)該閘極層之該第一區段朝向該第一接觸件偏斜;以及形成該第一接觸件及一第二接觸件,其中該閘極層之該第一區段(i)與該第一接觸件相距一第一距離且(ii)與該第二接觸件相距一第二距離,其中該第一距離不同於該第二距離。
  17. 如申請專利範圍第16項之方法,其中該線性度指示層包括一光學近接校正(OPC)優化層。
  18. 一種形成一半導體器件之方法,包括:形成一閘極層,其中該閘極層包括(i)一第一區段及(ii)一第二區段,其中該閘極層呈非線性使得該閘極層之該第一區段相對於該閘極層之該第二區段偏移;以及形成一第一接觸件及一第二接觸件,其中該閘極層之該第一區段(i)與該第一接觸件相距一第一距離且(ii)與該第二接觸件相距一第二距離,其中該第一距離不同於該第二距離,其中形成該閘極層包括:形成複數個擴散層;在該複數個擴散層上方形成一第一層;使用一第一遮罩遮蔽該第一層之至少一部分,其中該第一遮罩之一形狀對應於該閘極層之一形狀;在遮蔽該第一層之該至少一部分之後,蝕刻該第一層之未遮蔽部分;及在蝕刻該第一層之部分之後,蝕刻該第一遮罩以形成該閘極層。
  19. 一種形成一半導體器件之方法,包括: 形成一閘極層,其中該閘極層包括(i)一第一區段及(ii)一第二區段,其中該閘極層呈非線性使得該閘極層之該第一區段相對於該閘極層之該第二區段偏移;形成一第一接觸件及一第二接觸件,其中該閘極層之該第一區段(i)與該第一接觸件相距一第一距離且(ii)與該第二接觸件相距一第二距離,其中該第一距離不同於該第二距離;以及自該閘極層形成一修改之閘極層使得該修改之閘極層包括該閘極層之該第一區段之至少一部分,其中該修改之閘極層不包含該閘極層之該第二區段。
  20. 一種形成一半導體器件之方法,包括:形成一第一閘極層,其中該第一閘極層包括(i)一第一區段及(ii)一第二區段,其中該第一閘極層呈非線性使得該第一閘極層之該第一區段相對於該第一閘極層之該第二區段偏移;形成一第一接觸件及一第二接觸件,其中該第一閘極層之該第一區段(i)與該第一接觸件相距一第一距離且(ii)與該第二接觸件相距一第二距離,其中該第一距離不同於該第二距離;形成一第二閘極層,其中該第二閘極層呈線性形狀;及形成一第三接觸件,其中該第二閘極層與該第二接觸件及該第三接觸件之各者實質上相距一相同距離。
TW103145827A 2014-01-09 2014-12-26 用於減輕半導體器件中之寄生電容之效應之方法及裝置 TWI638409B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201461925481P 2014-01-09 2014-01-09
US61/925,481 2014-01-09
US14/567,971 US9397218B2 (en) 2014-01-09 2014-12-11 Method and apparatus for mitigating effects of parasitic capacitance in semiconductor devices
US14/567,971 2014-12-11

Publications (2)

Publication Number Publication Date
TW201528380A TW201528380A (zh) 2015-07-16
TWI638409B true TWI638409B (zh) 2018-10-11

Family

ID=53495830

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103145827A TWI638409B (zh) 2014-01-09 2014-12-26 用於減輕半導體器件中之寄生電容之效應之方法及裝置

Country Status (4)

Country Link
US (1) US9397218B2 (zh)
CN (1) CN105900242B (zh)
TW (1) TWI638409B (zh)
WO (1) WO2015105625A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102532427B1 (ko) 2015-12-31 2023-05-17 삼성전자주식회사 반도체 메모리 소자
US10475790B2 (en) * 2017-09-28 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric gate pitch
KR20210073142A (ko) 2019-12-10 2021-06-18 삼성전자주식회사 반도체 장치
CN113054006A (zh) * 2021-03-18 2021-06-29 广东省大湾区集成电路与系统应用研究院 一种半导体器件布局结构
CN116994951A (zh) * 2022-04-24 2023-11-03 长鑫存储技术有限公司 半导体结构的制作方法及其结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020617A (en) * 1997-05-23 2000-02-01 U.S. Philips Corporation Lateral MOS transistor with weakly doped drain extension
US20050184350A1 (en) * 2004-02-24 2005-08-25 Yutaka Hayashi High voltage operating field effect transistor, and bias circuit therefor and high voltage circuit thereof
US20090302392A1 (en) * 2008-06-09 2009-12-10 Qimonda Ag Integrated circuit including a buried wiring line
US20120211802A1 (en) * 2011-02-23 2012-08-23 Sony Corporation Field effect transistor, semiconductor switch circuit, and communication apparatus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5211689B2 (ja) * 2007-12-28 2013-06-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
DE102008023216A1 (de) 2008-05-19 2009-12-03 Friedrich-Alexander-Universität Erlangen-Nürnberg Verfahren zur Betriebstemperaturmessung eines MOS-gesteuerten Halbleiterleistungsbauelementes und Bauelement zur Ausführung des Verfahrens
US8258578B2 (en) * 2009-08-31 2012-09-04 Advanced Micro Devices, Inc. Handshake structure for improving layout density

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020617A (en) * 1997-05-23 2000-02-01 U.S. Philips Corporation Lateral MOS transistor with weakly doped drain extension
US20050184350A1 (en) * 2004-02-24 2005-08-25 Yutaka Hayashi High voltage operating field effect transistor, and bias circuit therefor and high voltage circuit thereof
US20090302392A1 (en) * 2008-06-09 2009-12-10 Qimonda Ag Integrated circuit including a buried wiring line
US20120211802A1 (en) * 2011-02-23 2012-08-23 Sony Corporation Field effect transistor, semiconductor switch circuit, and communication apparatus

Also Published As

Publication number Publication date
CN105900242A (zh) 2016-08-24
WO2015105625A1 (en) 2015-07-16
CN105900242B (zh) 2019-04-12
US9397218B2 (en) 2016-07-19
TW201528380A (zh) 2015-07-16
US20150194518A1 (en) 2015-07-09

Similar Documents

Publication Publication Date Title
TWI638409B (zh) 用於減輕半導體器件中之寄生電容之效應之方法及裝置
US10916637B2 (en) Method of forming gate spacer for nanowire FET device
US11056570B2 (en) Nanosheet transistor with dual inner airgap spacers
JP6670319B2 (ja) 電子及び正孔移動度向上のためのデュアル・フィン集積
US20190378915A1 (en) Forming nanosheet transistor with inner spacers at highly scaled gate pitch
JP6324621B2 (ja) シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスの製造方法
JP6373686B2 (ja) 半導体装置
US10658459B2 (en) Nanosheet transistor with robust source/drain isolation from substrate
US20160093511A1 (en) Multigate transistor device and method of isolating adjacent transistors in multigate transistor device using self-aligned diffusion break (sadb)
JP2016504764A5 (zh)
US9735167B2 (en) Semiconductor memory device and method for manufacturing the same
JP2009016525A (ja) 半導体装置
US10665569B2 (en) Vertical transistor device and method for fabricating the same
CN106158663B (zh) 形成finfet半导体装置的鳍片的方法及其半导体装置
JP6974446B2 (ja) 誘電体材料層を使用してチャネル領域に応力を加えるフィン電界効果トランジスタ(FET)(FinFET)
CN104701184A (zh) 形成多鳍结构场发射晶体管的方法
US10672891B2 (en) Stacked gate all around MOSFET with symmetric inner spacer formed via sacrificial pure Si anchors
US9620649B1 (en) Semiconductor device and manufacturing method thereof
JP2007123729A (ja) 半導体装置
JP5612236B2 (ja) 半導体装置、および、半導体装置の製造方法
TW201834148A (zh) 半導體裝置及其製造方法
EP3339244A1 (en) Source and drain contacts in fin- or nanowire- based semiconductor devices.
US9892922B1 (en) Methods for fabricating integrated circuits with triple gate oxide devices
WO2015008548A1 (ja) 半導体装置の製造方法
JP5815813B2 (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees