JP6670319B2 - 電子及び正孔移動度向上のためのデュアル・フィン集積 - Google Patents

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Description

本開示は、一般に、集積回路デバイス製造における電子及び正孔移動度に関し、より詳細には、電子及び正孔移動度向上のためのデュアル・フィン集積に関する。
固体物理学において、電子移動度は、電場によって引き寄せられたときに電子が金属又は半導体を通ってどれだけすばやく移動できるかを特徴付ける。半導体では、正孔について正孔移動度と呼ばれる同様の量がある。キャリア移動度という用語は、半導体において電子及び正孔の両方に対して全般的に言及するものである。
電子及び正孔移動度は、印加された電場下の荷電粒子の電気移動度の特別な場合である。例えば、電場Ｅが材料片を横切って印加されたとき、電子は、ドリフト速度と呼ばれる平均速度で移動することによって反応を示す。
伝導度は、移動度とキャリア濃度との積に比例する。例えば、同じ伝導度が、各々が高い移動度を有する少数の電子、又は各々が小さい移動度を有する多数の電子から生じ得る。半導体の場合、トランジスタ及び他のデバイスの挙動は、低移動度の多数の電子又は高移動度の少数の電子のどちらが存在するかに依存して非常に異なる場合がある。したがって、移動度は、半導体材料にとって非常に重要なパラメータである。ほとんどの場合、他のことが等しければ、移動度が高いほど、より良好なデバイス性能がもたらされる。
したがって、上記挙動を改善することが当該分野で必要とされている。
本発明の目的は、電子及び正孔移動度が向上した半導体デバイスを提供することである。
実施形態は、半導体デバイスを形成する方法を含む。この方法は、複数の犠牲マンドレルを、半導体層の上に堆積されたハードマスク層の上に形成することと、複数のスペーサを複数の犠牲マンドレルの側壁上に形成することと、複数の犠牲マンドレルを除去して複数のスペーサを残すことと、マスキング・プロセスを行って、複数のスペーサの第１の組を露出したまま、複数のスペーサの第２の組を保護することとを含む。マスキング・プロセスに応じて、複数のスペーサの第１の組を用いて、第１のフィン・エッチング・プロセスを行ってフィンの第１の組を半導体層内に形成し、ここでフィンの第１の組は、垂直側壁プロファイルを有する。別のマスキング・プロセスを行って、複数のスペーサの第２の組を露出したまま、複数のスペーサの第１の組及びフィンの第１の組を保護する。別のマスキング・プロセスに応じて、複数のスペーサの第２の組を用いて第２のフィン・エッチング・プロセスを行って、フィンの第２の組を前記半導体層内に形成し、ここでフィンの第２の組は、台形側壁プロファイルを有する。
実施形態は、半導体デバイスを形成する方法を含む。この方法は、基板上に台形形状フィンを形成することであって、台形形状フィンの台形形状が電子移動度を向上させることと、基板上に垂直形状フィンを形成することとを含む。垂直形状フィンの直線的な垂直形状は、正孔移動度を向上させ、台形形状フィンは、垂直形状フィンより大きい底部を有する。台形形状フィン及び垂直形状フィンによって集積回路が形成される。
実施形態は、半導体デバイスを含む。台形形状フィンが基板上に形成され、台形形状フィンの台形形状が電子移動度を向上させる。垂直形状フィンが基板上に形成され、垂直形状フィンの直線的な垂直形状が正孔移動度を向上させる。台形形状フィンは、垂直形状フィンより大きい底部を有する。台形形状フィン及び垂直形状フィンは、集積回路内で構成要素として一緒に形成される。
付加的な特徴及び利点は、本明細書で説明する技術を通して実現される。他の実施形態及び態様は、本明細書において詳細に説明される。より良い理解のために、説明及び図面を参照されたい。
本発明を、以下の図面に示すような好ましい実施形態を参照して、例示のみを目的として説明する。
本発明の好ましい実施形態を実装することができる、従来技術によるフィン電界効果トランジスタ（ＦｉｎＦＥＴ）の例を示す。 本発明の好ましい実施形態によるフィン構造体の例を示す。 図３Ａから図３Ｊまでは、ひとまとまりで、本発明の好ましい実施形態による電子及び正孔移動度向上のためのデュアル・フィン集積構造体の製造のプロセスフローを示し、その中で図３Ａは、基板上に堆積されたフィン材料層の層、及びフィン材料の上に堆積されたフィン・ハードマスクを、フィン・ハードマスク上に堆積されたスペーサ及び犠牲層と共に示す。 犠牲層を除去して自立したスペーサを残すことを示す。 マスクがＮＦＥＴ用に指定された領域の上に堆積されることを示す。 垂直フィン側壁をエッチングし、その間、指定されたＮＦＥＴ領域は保護されたままであることを示す。 指定されたＮＦＥＴ領域からマスクを除去することを示す。 ＰＦＥＴ用に指定された領域の上にマスクを堆積することを示す。 エッチングしてテーパ付きフィン側壁を得、その間、指定されたＰＦＥＴ領域は保護されたままであることを示す。 指定されたＰＦＥＴ領域からマスクを除去することを示す。 垂直フィン及びテーパ付きフィンの上部からハードマスクを除去することを示す。 垂直フィン及びテーパ付きフィンの両方の上にゲート酸化物及びゲートを堆積することを示す。 本発明の好ましい実施形態によるテーパ付きフィンのさらなる詳細を示す。 本発明の好ましい実施形態による、電子及び正孔移動度向上のためのデュアル・フィン集積による半導体デバイスを形成する方法を示す。 本発明の好ましい実施形態による、電子及び正孔移動度向上のためのデュアル・フィン集積による半導体デバイスを形成する方法を示す。 本発明の好ましい実施形態による、電子及び正孔移動度向上のためのデュアル・フィン集積による半導体デバイスを形成する方法を示す。 本発明の好ましい実施形態を実装することができる、従来技術による、能力を有するコンピュータの例を示す。
開示される実施形態の添付の図面及び以下の詳細な説明において、図中に示された種々の要素には、３桁又は４桁の符号が付されている。各符号の最も左の桁は、その要素が最初に示された図面に対応する。
プレーナ電界効果トランジスタ（ＦＥＴ）は、そのスケーラブルな寿命の終わりに達しているかのように見えていたが、半導体産業は、ＦｉｎＦＥＴによる代替的な手法を見いだした。ＦｉｎＦＥＴ技術は、多くの人々によって、次世代先進プロセスのための最良の選択肢であると目されている。
２０ナノメートル（ｎｍ）などの先進的な幾何学的プレーナＦＥＴ技術では、ソース及びドレインがチャネルに侵入し、それらの間を漏れ電流が流れることをたやすくし、トランジスタを完全にオフにすることを非常に困難にする。ＦｉｎＦＥＴは、基板上に隆起したフィンに似た三次元構造体であり、それゆえこのように名付けられた。図１は、ＦｉｎＦＥＴデバイス１００の一例を示す。フィン１０は、基板５０上に形成することができる。フィン１０は、ソース２０及びドレイン２５（反対側の端）を形成し、同じ面積に対してプレーナ・トランジスタより大きい体積を効果的に与える。ゲート３０は、フィン１０を取り巻き、より良好なチャネルの制御をもたらし、デバイスが「オフ」状態のときに本体を通って漏れる電流が非常に少なくなることを可能にする。このことが、ひいては、より低い閾値電圧の使用を可能にし、その結果、プレーナ・トランジスタと比べてより良好な性能及び出力を与える。
図２は、例示的なフィン構造体２００を示す。ＦｉｎＦＥＴにおいて、Ｗｅｆｆ＝２ＨＦｉｎ＋ＤＦｉｎなので、フィンの高さ（ｚ方向）（ＨＦｉｎ）は、全有効電流（Ｉｅｆｆ）毎インチの増大のための大きなノブ（変数）である。ＤＦｉｎは、ｙ方向の幅である。Ｗｅｆｆは、有効チャネル幅である。電子と正孔（電子の欠如）は、反対方向に移動することができるが、説明の目的で、電流は矢印２０５、２１０、２１５の方向（例えば、ｘ方向）に移動するものとする。電流は、フィン２００の外面に沿って流れる。
キャリア移動度は一般に異方性（全ての方向に同じではない）なので、フィンの配向は、非常に密接な関係がある。例えば、電子移動度は、（１００）平面（（１００）平面は（００１）平面に等しい）において最高である。（１００）平面（すなわちｘ−ｙ平面）は、−ｘ方向に電流矢印２０５を有する。電流矢印２０５で流れるものとして表される電子移動度（電流の流れ）は、（１００）平面内で最高であり、一方、正孔移動度は最低である。（１００）平面（ｘ−ｙ平面）は、フィン２００における幅「ｄ」の上面である。
逆に、正孔移動度は、（１１０）平面内で最大であり、一方、電子移動度は最低である。（１１０）平面（すなわちｘ−ｚ平面）は、−ｘ方向の電流２１０を有する。電流矢印２１０で流れるものとして表される正孔移動度（電流の流れ）は、（１１０）平面内で最高である。（１１０）平面（ｘ−ｚ平面）は、フィン２００における高さ「ａ」の垂直側壁である。
また、フィン構造体２００は、底部に角度付き脚部を有する。角度付き脚部は、角度φで外方に延びる。角度付き脚部は、電流矢印２１５を示す移行平面を作り出す。角度付き脚部の移行平面において、電子移動度及び正孔移動度は、最高でも最低でもないが、その間にある。
シリコン・オン・インシュレータ（ＳＯＩ）ＦｉｎＦＥＴにおいて、電子移動度は本来的に正孔移動度より大きいので、（１１０）平面は、通常、正孔移動度を向上させるための基板として用いられる。電子は、負チャネル電界効果トランジスタ（ＮＦＥＴ）においては主キャリアであり、一方、正孔は、正チャネル電界効果トランジスタ（ＰＦＥＴ）において主キャリアである。フィンのサイズを決定するとき、正孔移動度が増大したフィンと、電子移動度が増大したフィンとの間には、トレードオフが存在する。
実施形態によれば、電子及び正孔移動度の両方に好適な平面の有益な使用のための新規なデュアル・フィン・プロファイル集積が開示される。図３Ａから図３Ｊまでは、ひとまとまりで、実施形態による電子及び正孔移動度向上のためのデュアル・フィン集積構造体の製造のプロセスフローを示す。図３Ａは、基板３００上に堆積されたフィン材料層３０２の層を有する基板３００示す。フィン材料３０２の上にフィン・ハードマスク３０４が堆積される。
（将来の）フィンをパターン付けし、フィンのピッチを定める準備のために、スペーサ・リソグラフィが行われる。スペーサ・リソグラフィは、側壁イメージ転写（ＳＩＴ）を含むことができる。犠牲層３０６（マンドレル）を、層堆積、パターン付け及びエッチングによって形成し、マンドレル３０６の側壁上にスペーサ３０８（ＳＩＴスペーサ）を形成する。スペーサ層３０８は、例えば、ハードマスク３０４及びマンドレル３０６上のブランケット堆積と、それに続く、スペーサ層材料の水平に堆積された表面を除去するための異方性（方向性）エッチングとによって形成することができる。
基板３００は、絶縁体などの材料とすることができる。フィン材料３０２は、シリコン、ゲルマニウム等とすることができる。フィン材料３０２は、フィン（製造中）の高さを決定する。フィン・ハードマスク３０４は、二酸化シリコン又は酸化ゲルマニウムといった酸化物とすることができる。また、フィン・ハードマスク３０４はまた、窒化物とすることもできる。スペーサ３０８は、フィン・ハードマスク３０４が酸化物の場合、窒化物とすることができ、スペーサ３０８は、フィン・ハードマスク３０４が窒化物の場合、酸化物とすることができる。犠牲層３０６は、ポリシリコン材料とすることができる。スペーサ３０８の幅は、フィン（垂直フィン、及びテーパ付きフィンの上部幅に合わせて製造中）の幅を決定する。
図３Ｂにおいて、犠牲層３０６を除去して自立したスペーサ３０８を残す。４つの自立したスペーサ３０８の領域は、フィン・レジメを定める。左側の２つのスペーサ３０８は、ＮＦＥＴの構築用に指定され、右側の２つのスペーサは、ＰＦＥＴの構築用に指定される。スペーサ３０８の位置は、将来のフィンの配置を決定する。スペーサ３０８は、ＰＦＥＴ及びＮＦＥＴの両方のためのものである（同時に形成される）。スペーサ３０８の寸法（高さ及び幅）は、ＰＦＥＴ及びＮＦＥＴの両方のフィンに対して同じにすることができる。
各スペーサ３０８のスペーサ幅３１３は、実質的に等しい。スペーサ幅３１３は、６〜１０ｎｍの範囲を含むことができる。各スペーサ間のピッチ３１１は、実質的に等しい。ピッチ３１１は、例えば２１ｎｍ〜３２ｎｍとすることができる。
図３Ｃは、２つの左側スペーサ３０８及びフィン・ハードマスク３０４の左側部分を保護するために、マスク３１０が、２つの左側スペーサ３０８（ＮＦＥＴ用に指定）の上に堆積され、かつ、フィン・ハードマスク３０４の左側部分の上に堆積されることを示す。さらに、マスク３１０は、ＰＦＥＴ用のフィンを準備するために行われるエッチングの前に、ＮＦＥＴ用に指定された領域を保護する。
図３Ｄは、２つの右側スペーサ３０８の直下にはないフィン・ハードマスク３０４及びフィン材料３０２の両方を除去するための、反応性イオンエッチングＲＩＥなどのエッチングを示す。指定されたＰＦＥＴ領域内のエッチングは、ＰＦＥＴ用の直線的なフィン側壁（１１０）平面を形成し、一方、指定されたＮＦＥＴ領域は保護されたままである。エッチングは、乾式エッチングとすることができ、２つの垂直プロファイル・フィン３１５が得られるように時間が調節される。例えば、エッチングがその終点に達した（例えば基板３００上で停止した）後、オーバーエッチング時間及び角度を調節して垂直フィンを得ることができる。
図３Ｅにおいて、マスク３１０は、例えば乾式エッチングによって除去される。図３Ｆは、２つの右側スペーサ３０８及びフィン・ハードマスク３０４の右側部分を保護するために、マスク３２０が、２つの右側スペーサ３０８の上及びＰＦＥＴ領域内のハードマスク３０４の上に堆積されることを示す。この場合、マスク３２０は、ＮＦＥＴ用のフィンを準備するために行われるエッチングの前に、ＰＦＥＴ用に指定された領域を保護する。マスク３１０及び３２０は、酸化物とすることができる。
図３Ｇは、２つのテーパ付きフィン３２５のための、（１００）平面に近づくテーパ付きフィン側壁を得るためのエッチング（例えばＲＩＥ）を示す。エッチング（例えば、乾式エッチング）及び時間を調節して、２つのテーパ付きフィン３２５を得る。テーパ付きフィン３２５は、台形形状に形成され、台形の下部の底部は、台形の上部の幅より広い。例えば、エッチングがその終点に達した（例えば基板３００上で停止した）後、オーバーエッチング時間の低減を調節して、テーパ付きフィンを得ることができる。
図３Ｈは、指定されたＰＦＥＴ領域からマスク３２０が除去されることを示す。フィン・ハードマスク３０４は、テーパ付きフィン３２５及び垂直フィン３１５の上部から除去される。テーパ付きフィン３２５及び垂直フィン３１５は、フィン材料３０２及びフィン・ハードマスク３０４のための同じ堆積プロセス中に／同じ堆積プロセスを共有して近接して形成され、それでもなお、それぞれ電子移動度（ＮＦＥＴ）及び正孔移動度（ＰＦＥＴ）に対して最適化することができる。テーパ付きフィン３２５と垂直フィン３１５との間の間隔「ｓ」は、およそ１８〜３０ｎｍとすることができる。
図３Ｉは、フィン・ハードマスク３０４が、垂直フィン３１５及びテーパ付きフィン３２５の上部から除去されることを示す。図３Ｉにおいて、デュアル・フィン構造体３８０は、ＮＦＥＴ用に電子移動度を向上させて製造されたテーパ付きフィン３２５と、正孔移動度を向上させて製造された垂直フィン３１５との両方を有する。垂直フィン３１５及びテーパ付きフィン３２５は、両方とも高さ「ｈ」を有する。テーパ付きフィン３２５の上部は、垂直フィン３１５と同じ幅「ｄ」を有する。しかしながら、テーパ付きフィン３２５の底部は、より広い底部幅「ｂｗ」を有する。上部幅「ｄ」は、約５又は６ナノメートル（ｎｍ）とすることができる。底部幅「ｂｗ」は、約１１又は１２ｎｍとすることができる。さらに、底部幅「ｂｗ」は、上部幅「ｄ」の約２倍になるように設計されており、電子移動度がテーパ付き平面（図４においてテーパ付き側壁４２０で示される）に沿って改善されるようになっている。高さ「ｈ」は、約３０〜４５ｎｍ、又は意図する用途に応じて所望通りにすることができる。
スペーサ幅３１３は、各スペーサ３０８で等しく（又はほぼ等しく）することができ、スペーサ・ピッチ３１１は、各スペーサ３０８間で等しい（又はほぼ等しい）（図３Ｂに示す）が、それでもなお、製造プロセスは、テーパ付きフィン３２５内の電子移動度を最適化し、かつ、垂直フィン３１５内の正孔移動度を最適化するように構成される（これらは両方とも同じマイクロプロセッサ上にある）。
図３Ｊは、垂直フィン３１５及びテーパ付きフィン３２５の両方の上に堆積され、それにより２つのＮＦＥＴ３６０及び２つのＰＦＥＴを形成する、ゲート酸化物層３４０及びゲート電極層３５０を含むゲートスタックを示す。ゲート電極層３５０及びゲート酸化物層３４０（ゲート電極層３５０の下にある）をエッチングして、図３Ｊに示す構造体３８０を形成する（当業者に公知のいずれかの技術を用いる）。ゲート酸化物層３４０は、テーパ付きフィン３２５及び垂直プロファイル・フィン３１５を取り巻き（上部及び側部）、ゲート電極層３５０は、当業者に理解されるようにゲート酸化物層３４０の上にあり、ＮＦＥＴ３６０及びＰＦＥＴ３６５が形成されるようになっている。ゲート電極層３５０のゲート材料は、シリコン、ゲルマニウム、金属、合金、及びこれらの組合せを含むことができ、これらはドーパントでドープされて電気を伝導する。ゲート酸化物層３４０は、高Ｋ誘電体、例えば酸化ハフニウムの薄層とすることができる。
図３Ａから図３Ｊは、ＮＦＥＴ用のテーパ付き（台形）フィン３２５を形成する前にＰＦＥＴ用の垂直フィン３１５を構築することを示しているが、実施形態は、この順序に限定されることを意味しているわけではない。１つの実施形態において、ＮＦＥＴ用のテーパ付き（台形）フィン３２５を、ＰＦＥＴ用の垂直フィン３１５の前に形成することができる。
図４は、実施形態によるテーパ付きフィン３２５のさらなる詳細を示す。図２に示すように、電子移動度は、（１００）平面（ｘ−ｙ平面）内で最高であり、これは、電流２０５に対応する。テーパ付きフィン３２５は、電子移動度を増大させて、垂直フィン３１５の垂直側壁よりも良好に、かつ図２の角度付き脚部よりも良好になるように最適化された、テーパ付き側壁４２０を有する。テーパ付き側壁４２０がより平らに（すなわちより水平に）なるほど、電流４１５における電子移動度がより良好になる。上部幅「ｄ」及び高さ「ｈ」は一定なので、底部幅「ｂｗ」を拡げて、それに対応して電子移動度を増大させることができる（これにより角度φが小さくなる）。したがって、底部幅「ｂｗ」は、上部幅「ｄ」の長さの約２倍にすべきである。
図３Ｉ及び図３Ｊを再び参照すると、デュアル・フィン構造体３８０は、同じ構造体（回路）上にＮＦＥＴ用のテーパ付きフィン３２５及びＰＦＥＴ用の垂直フィン３１５を伴って最適化されている。デュアル・フィン構造体３８０は、マイクロプロセッサとすることができる。一例において、デュアル・フィン構造体３８０は、半導体マイクロプロセッサ内ビルディング・ブロック／回路である、静的ランダム・アクセス・メモリ（ＳＲＡＭ）とすることができる。デュアル・フィン構造体３８０は、同じ回路を利用して種々の論理回路、例えば「ＡＮＤ」回路、「ＯＲ」回路、及び「ＮＯＴ］回路を形成することができる。例えば、デュアル・フィン構造体３８０は、インバータ回路とすることができる。
ここで図５Ａ及び図５Ｂを参照して、半導体デバイスを（電子及び正孔移動度向上のためのデュアル・フィン集積を用いて）形成する方法５００を実施形態に従って提示する。本明細書において論じる図１〜図４、図６、及び図７を参照することができる。
ブロック５０５において、図３Ａに示すように、複数の犠牲マンドレル３０６がハードマスク３０４の上に形成され、ここでハードマスク３０４は、半導体層３０２の上に堆積されている。
ブロック５１０において、図３Ａに示すように、複数のスペーサ３０８が犠牲マンドレル３０６の側壁上に形成される。ブロック５１５において、図３Ｂに示すように、犠牲マンドレル３０６が除去され、複数のスペーサ３０８が残される。
ブロック５２０において、図３Ｃに示すように、マスキング・プロセスを行って、複数のスペーサ３０８の第１の組を露出したまま、複数のスペーサ３０８の第２の組を保護する。ブロック５２５において、図３Ｄ及び図３Ｅに示すように、スペーサ３０８の第１の組（例えば、スペーサ３０８の右側の組）を用いて第１のフィン・エッチング・プロセスを行って、フィンの第１の組（例えば垂直プロファイル・フィン３１５）を半導体層３０２内に形成し、フィン３１５の第１の組が垂直側壁プロファイルを有するようにする。
ブロック５３０において、図３Ｆに示すように、別のマスキング・プロセスを行って、スペーサ３０８の第２の組（例えばスペーサ３０８の右側の組）を露出したまま、一方で、スペーサ３０８の第１の組及びフィン３１５の第１の組を保護する。ブロック５３５において、図３Ｇに示すように、スペーサ３０８の第２の組を用いて第２のフィン・エッチング・プロセスを行って、フィンの第２の組（例えば、台形／テーパ付きフィン３２５）を半導体層３０２内に形成し、フィン３２５の第２の組が台形状側壁プロファイルを有するようにする。
マスキング・プロセス中、第１のマスク３１０は、複数のスペーサ３０８の第２の組を覆い、第１のマスクは、酸化物とすることができる。
他のマスキング・プロセス中、第２のマスク３２０は、複数のスペーサ３０８の第１の組を覆い、第２のマスクは、酸化物とすることができる。
複数のスペーサ３０８は、酸化物及び窒化物の少なくとも１つを含むことができる。半導体層３０２は、シリコン及びゲルマニウムの少なくとも１つを含むことができる。図３Ｊに示すように、フィン３１５の第１の組は、正チャネル電界効果トランジスタ（ＰＦＥＴ）デバイスを構成し、フィン３２５の第２の組は、負チャネル電界効果トランジスタ（ＮＦＥＴ）デバイスを構成する。ゲート電極３５０が、フィン３１５の第１の組及びフィン３２５の第２の組の上に形成される。
フィン３２５の第２の組の底部幅（「ｂｗ」）は、フィン３２５の第２の組の上部幅の長の少なくとも２倍である（図４を参照することができる）。フィン３２５の第２の組の高さ（「ｈ」）は、フィン３１５の第１の組の高さ（「ｈ」）にほぼ等しい。台形形状フィン３２５は、垂直形状フィンの底部（「ｄ」）より大きい底部（「ｂｗ」）を有する。
集積回路は、フィン３１５の第１の組及びフィン３２５の第２の組を含む。個別のマイクロプロセッサ（例えば構造体３８０）は、フィン３１５の第１の組及びフィン３２５の第２の組を有する集積回路を含み、フィンの第１の組がＰＦＥＴデバイス３６５を構成し、フィンの第２の組がＮＦＥＴデバイス３６０を構成するようになっている。
同じマイクロプロセッサ上に台形形状フィン３２５及び垂直形状フィン３１５の両方を有する（例えば、デュアル・フィン構造体３８０は半導体マイクロプロセッサ（すなわちチップ）である）ことにより、マイクロプロセッサの速度は、台形形状フィンのみを有する場合又は垂直形状フィンのみを有する場合のどちらと比べても上昇する。マイクロプロセッサ・デュアル・フィン構造体３８０において、電子電流は、台形／テーパ付きフィン３２５ゆえにＮＦＥＴ３６０において最適化され、正孔電流は、垂直形状フィン３１５ゆえにＰＦＥＴ３６５において最適化される。
図６は、実施形態による、電子及び正孔移動度の向上のための半導体デバイス・デュアル・フィン集積を形成する方法６００を示す。図１〜図５、及び図７を参照することができる。
ブロック６０５において、負チャネル電界効果トランジスタ（ＮＦＥＴ）３６０が設けられ、ここでＮＦＥＴ３６０は、ソース及びドレイン用の台形形状フィン３２５を有する。ソースは、ゲート３５０の片側にあり、他方、ドレインは、ゲート３５０を越えて、台形形状フィン３２５の反対側にある。
ブロック６１０において、正チャネル電界効果トランジスタ（ＰＦＥＴ）が設けられ、ここでＰＦＥＴは、垂直形状フィン３１５を有する。
ブロック６１５において、台形形状フィンは、垂直形状フィンよりも大きい底部（底部幅「ｂｗ」）を有し、台形形状フィン及び垂直形状フィンは、共にマイクロプロセッサ（例えばデュアル・フィン構造体３８０）内の同じ基板３００上にある。
台形フィン３２５の底部幅「ｂｗ」は、台形フィン３２５の上部幅「ｄ」の長さの約２倍である。台形フィン３２５の高さ「ｈ」は、垂直形状フィン３１５の高さとほぼ等しい。
図７は、例示的な実施形態に含めることができる能力を有するコンピュータ７００の一例を示す。本明細書で論じる種々の方法、手順、モジュール、フロー図、ツール、アプリケーション、回路、要素、及び技術もまた、コンピュータ７００の能力を組み込む及び／又は利用することができる。さらに、コンピュータ７００の能力を利用して、本明細書で論じる例示的な実施形態の特徴を実装することができる。コンピュータ７００の能力の１つ又は複数を利用して、図１〜図６において（当業者に理解されるように）本明細書において論じるいずれかの要素を、実装し、組み込み、接続し、及び／又は支持することができる。
一般に、ハードウェア・アーキテクチャに関して、コンピュータ７００は、ローカルインタフェースを介して通信可能に結合された１つ又は複数のプロセッサ７１０と、コンピュータ可読ストレージメモリ７２０と、１つ又は複数の入力及び／又は出力（Ｉ／Ｏデバイス７７０）とを含むことができる。ローカルインタフェースは、当該分野で公知のように、例えば、限定されないが、１つ又は複数のバス又は他の有線若しくは無線接続とすることができる。ローカルインタフェースは、通信を可能にする、コントローラ、バッファ（キャッシュ）、ドライバ、中継器、及び受信機などの付加的な要素を有することができる。さらに、ローカルインタフェースは、上述の構成要素間の適切な通信を可能にする、アドレス、コントロール、及び／又はデータ接続を含むことができる。
プロセッサ７１０は、メモリ７２０内に格納することができるソフトウェアを実行するための、ハードウェアデバイスである。プロセッサ７１０は、事実上あらゆるカスタムメイド若しくは市販のプロセッサ、中央処理ユニット（ＣＰＵ）、データ信号プロセッサ（ＤＳＰ）、又はコンピュータ７００に関連付けられた幾つかのプロセッサの中の補助プロセッサとすることができ、プロセッサ７１０は、半導体ベースのマイクロプロセッサ（マイクロチップの形態）又はマイクロプロセッサとすることができる。メモリ７２０は、分散型アーキテクチャを有することができ、そこでは、種々の構成要素は、互いに遠隔に位置するが、プロセッサ７１０によってアクセスすることができることに留意されたい。
コンピュータ可読メモリ７２０内のソフトウェアは、１つ又は複数の別個のプログラムを含むことができ、その各々は、論理関数を実装するための実行可能命令の順序付きリストを含む。メモリ７２０内のソフトウェアは、適切なオペレーションシステム（Ｏ／Ｓ）７５０及び例示的な実施形態の１つ又は複数のアプリケーション７６０を含む。図示したように、アプリケーション７６０は、例示的な実施形態の特徴、プロセス、方法、機能及び動作を実装するための多数の機能的構成要素を含む。コンピュータ７００のアプリケーション７６０は、本明細書で論じるような多数のアプリケーション、エージェント、ソフトウェア、構成要素、モジュール、インタフェース、コントローラ等を表すことができるが、アプリケーション７６０は限定を意味するものではない。
オペレーティング・システム７５０は、他のコンピュータプログラムの実行を制御することができ、スケジューリング、入出力制御、ファイル及びデータ管理、メモリ管理、並びに通信制御及び関連のサービスを提供する。
アプリケーション７６０は、ソースプログラム、実行可能プログラム（オブジェクトコード）、スクリプト、又は実行される命令のセットを含む他のいずれかのエンティティとすることができる。ソースプログラムの場合、プログラムは、通常、コンパイラ、アセンブラ、インタプリタ又は同様のものを介して翻訳され、これらはメモリ７２０に含まれている場合も含まれていない場合もあり、Ｏ／Ｓ７５０と関連して適正に動作するようになっている。さらに、アプリケーション７６０は、（ａ）データ及び方法のクラスを有するオブジェクト指向プログラミング言語、又は（ｂ）ルーチン、サブルーチン、及び／又は関数を有する手続型プログラミング言語として記述することができる。
Ｉ／Ｏデバイス７７０は、入力装置（又は周辺装置）、例えば、限定されないが、マウス、キーボード、スキャナ、マイクロホン、カメラ等を含むことができる。さらに、Ｉ／Ｏデバイス７７０は、出力装置（又は周辺装置）、例えば、限定されないが、プリンタ、ディスプレイ等を含むこともできる。最後に、Ｉ／Ｏデバイス７７０は、入力及び出力の両方を通信する装置、例えば限定されないが、ＮＩＣ又は変調器／復調器（例えば、遠隔デバイス、他のファイル、デバイス、システム、又はネットワークへのアクセス用）、無線周波数（ＲＦ）又は他のトランシーバ、電話インタフェース、ブリッジ、ルータ等をさらに含むことができる。Ｉ／Ｏデバイス７７０はまた、インターネット又はイントラネットなどの種々のネットワーク上で通信するための構成要素も含む。Ｉ／Ｏデバイス７７０は、Ｂｌｕｅｔｏｏｔｈ接続及びケーブル（例えばユニバーサル・シリアル・バス（ＵＳＢ）ポート、シリアルポート、パラレルポート、ＦｉｒｅＷｉｒｅ、ＨＤＭＩ（高精細度マルチメディア・インタフェース）、ＰＣＩｅ、ＩｎｆｉｎｉＢａｎｄ（商標）、又は専用インタフェース等）を利用して、プロセッサ７１０と接続及び／又は通信することができる。
コンピュータ７００の動作時、プロセッサ７１０は、メモリ７２０内に格納されたソフトウェアを実行し、データをメモリ７２０に及びメモリ７２０から通信し、ソフトウェアに従ってコンピュータ７００の動作を全般的に制御するように構成される。アプリケーション７６０及びＯ／Ｓ７５０は、プロセッサ７１０によって全体的又は部分的に読み出され、場合によってはプロセッサ７１０内にバッファされ、次いで実行される。
アプリケーション７６０がソフトウェア内に実装される場合、アプリケーション７６０は、いずれかのコンピュータ関連システム又は方法によって又はそれらと関連して使用するための事実上あらゆるコンピュータ可読ストレージ媒体に格納することができることに留意されたい。
アプリケーション７６０は、命令実行システム、装置、サーバ、若しくはデバイス、例えばコンピュータベースのシステム、プロセッサを含むシステム、又は、命令実行システム、装置、若しくはデバイスから命令を取得して該命令を実行することができる他のシステムによって又はそれらとの関連で使用するための、あらゆるコンピュータ可読媒体において具体化することができる。
例示的な実施形態において、アプリケーション７６０がハードウェア内に実装される場合、アプリケーション７６０は、各々が当該分野で周知の以下の技術、すなわち、データ信号に対して論理関数を実施するための論理ゲートを有するディスクリート論理回路、適切な組合せ論理ゲートを有する特定用途向け集積回路（ＡＳＩＣ）、プログラム可能ゲートアレイ（ＰＧＡ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）等のいずれか１つ又は組合せにより実装することができる。
コンピュータ７００は、本明細書で論じる種々のデバイス、サーバ、及びシステムに含めることができるソフトウェア及びハードウェア構成要素の非限定的な例を含むことが理解され、付加的なソフトウェア及びハードウェア構成要素は、例示的な実施形態で論じる種々のデバイス及びシステムに含めることができることが理解される。
幾つかの実施形態において、種々の機能又は動作は、所与の位置において、及び／又は１つ又は複数の装置又はシステムの動作と関連して行われるものとすることができる。幾つかの実施形態において、所与の機能又は動作の一部を、最初のデバイス又は位置において行うことができ、機能又は動作の残りを、１つ又は複数の付加的なデバイス又は位置において行うことができる。
本明細書で用いられる用語は、特定の実施形態の説明のみを目的としたものであり、限定を意図しない。本明細書で用いる場合、単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り複数形もまた含むことが意図される。さらに、本明細書内で使用する場合に、「備える、含む」及び／又は「備えている、含んでいる」という用語は、そこに述べた特徴、整数、ステップ、動作、要素及び／又は構成要素の存在を明示しているが、１つ又は複数の特徴、整数、ステップ、動作、要素、構成要素及び／又はそれらの群の存在又は付加を排除するものではないことは理解されるであろう。
以下の特許請求の範囲における全ての「手段又はステップと機能との組み合わせ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、動作、及び均等物は、その機能を、明確に特許請求された他の請求要素との組み合わせで実行するためのあらゆる構造、材料、又は動作を含むことが意図されている。本開示は、例証及び説明を目的として提示されたものであるが、網羅的であること又は開示された形態に限定することを意図したものではない。本開示の範囲及び思想から逸脱しない多くの修正及び変形が当業者には明らかであろう。実施形態は、本開示の原理及び実際の用途を最も良く説明するように、また企図される特定の用途に適するような種々の修正を伴う種々の実施形態に関して本開示を当業者が理解するのを可能にするように、選択しかつ説明したものである。
本明細書で示す図は例証的である。本開示の思想から逸脱することなく、この図又はその中に記載されたステップ（又は動作）に対する多くの変形が存在し得る。例えば、動作を異なる順序で実行することができ、又は動作を追加、削除若しくは修正することができる。また、「結合」という用語は、２つの要素間に信号路を有することを説明するものであり、間に介在する要素／接続を伴わない要素間の直接接続を含意したものではない。これらの変形の全ては、開示の一部とみなされる。
当業者は、現在及び未来の両方において、以下の請求項の範囲内に入る種々の改善及び強化を行うことができることが理解される。
１０：フィン
２０：ソース
２５：ドレイン
３０：ゲート
５０：基板
１００：ＦｉｎＦＥＴデバイス
２００：フィン構造体
２０５、２１０、２１５：電流矢印
３００：基板
３０２：フィン材料、半導体層
３０４：フィン・ハードマスク
３０６：犠牲層（犠牲マンドレル）
３０８：スペーサ
３１０、３２０：マスク
３１１：スペーサ・ピッチ
３１３：スペーサ幅
３１５：垂直フィン
３２５：テーパ付きフィン
３６０：ＮＦＥＴ
３６５：ＰＦＥＴ
３８０：デュアル・フィン構造体
４２０：テーパ付き側壁
５００：半導体デバイスを形成する方法
６００：半導体デバイス・デュアル・フィン集積を形成する方法
７００：コンピュータ

Claims (17)

  1. 半導体デバイスを形成する方法であって、
    複数の犠牲マンドレルを、半導体層の上に堆積されたハードマスク層の上に形成することと、
    複数のスペーサを前記複数の犠牲マンドレルの側壁上に形成することと、
    前記複数の犠牲マンドレルを除去して前記複数のスペーサを残すことと、
    第１のマスキング・プロセスを行って、前記複数のスペーサの第１の組を露出したまま、前記複数のスペーサの第２の組を保護することと、
    前記第１のマスキング・プロセスに応じて、前記複数のスペーサの前記第１の組を用いて第１のフィン・エッチング・プロセスを行って、正チャネル電界効果トランジスタ（ＰＦＥＴ）デバイスを構成する垂直側壁プロファイルを有するフィンの第１の組を前記半導体層内に形成することと、
    前記第１のマスキング・プロセスの第１のマスクを除去して、前記複数のスペーサの前記第２の組を露出することと、
    第２のマスキング・プロセスを行って、前記複数のスペーサの前記第２の組を露出したまま、前記複数のスペーサの前記第１の組及び前記フィンの第１の組を保護することと、
    前記第２のマスキング・プロセスに応じて、前記複数のスペーサの第２の組を用いて第２のフィン・エッチング・プロセスを行って、負チャネル電界効果トランジスタ（ＮＦＥＴ）デバイスを構成する台形側壁プロファイルを有するフィンの第２の組を前記半導体層内に形成することと、
    を含む、方法。
  2. 前記第１のマスキング・プロセス中に、前記第１のマスクが前記複数のスペーサの前記第２の組を覆う、請求項１に記載の方法。
  3. 前記第１のマスクが酸化物である、請求項２に記載の方法。
  4. 前記第２のマスキング・プロセス中に、第２のマスクが前記複数のスペーサの前記第１の組を覆う、請求項１に記載の方法。
  5. 前記第２のマスクが酸化物である、請求項４に記載の方法。
  6. 前記複数のスペーサは、酸化物及び窒化物の少なくとも１つを含む、請求項１に記載の方法。
  7. 前記半導体層は、シリコン及びゲルマニウムの少なくとも１つを含む、請求項１に記載の方法。
  8. ゲート電極が、前記フィンの第１の組及び前記フィンの第２の組の上に形成される、請求項１に記載の方法。
  9. 前記フィンの第２の組の底部幅が、前記フィンの第２の組の上部幅の少なくとも２倍である、請求項１に記載の方法。
  10. 前記フィンの第２の組の高さが、前記フィンの第１の組の高さとほぼ等しい、請求項１に記載の方法。
  11. 集積回路が、前記フィンの第１の組及び前記フィンの第２の組を含む、請求項１に記載の方法。
  12. 個々のマイクロプロセッサが、前記フィンの第１の組及び前記フィンの第２の組を有する前記集積回路を含む、請求項１１に記載の方法。
  13. 半導体デバイスを形成する方法であって、
    基板上に負チャネル電界効果トランジスタ（ＮＦＥＴ）デバイスを構成する台形形状フィンを形成することであって、前記台形形状フィンの台形形状が電子移動度を向上させることと、
    前記基板上に正チャネル電界効果トランジスタ（ＰＦＥＴ）デバイスを構成する垂直形状フィンを形成することであって、前記垂直形状フィンの直線的な垂直形状が正孔移動度を向上させ、前記台形形状フィンが前記垂直形状フィンより大きい底部を有することと、
    を含み、
    前記台形形状フィン及び前記垂直形状フィンによって集積回路が形成される、
    方法。
  14. 前記集積回路がマイクロプロセッサである、請求項１３に記載の方法。
  15. 前記台形形状フィン及び前記垂直形状フィンの上にゲート電極を形成することをさらに含む、請求項１３に記載の方法。
  16. 半導体デバイスであって、
    基板上に形成された負チャネル電界効果トランジスタ（ＮＦＥＴ）デバイスを構成する台形形状フィンであって、前記台形形状フィンの台形形状が電子移動度を向上させる、台形形状フィンと、
    前記基板上に形成された正チャネル電界効果トランジスタ（ＰＦＥＴ）デバイスを構成する垂直形状フィンであって、前記垂直形状フィンの直線的な垂直形状が正孔移動度を向上させ、前記台形形状フィンが前記垂直形状フィンより大きい底部を有する、垂直形状フィンと、
    を備え、
    前記台形形状フィン及び前記垂直形状フィンが、集積回路内で構成要素として一緒に形成される、
    半導体デバイス。
  17. 前記台形形状フィン及び前記垂直形状フィンの両方を有する前記集積回路が、マイクロプロセッサである、請求項１６に記載の半導体デバイス。
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