TWI621956B - 程式化記憶胞之裝置、方法及非暫時性電腦可讀媒體 - Google Patents

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TWI621956B
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Abstract

本發明提供一種方法，其包括在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件。該第一擊穿條件係在該半導體電晶體結構之一源極重疊區域與該半導體電晶體結構之一閘極之間。該第二擊穿條件係在該半導體電晶體結構之一汲極重疊區域與該閘極之間。

Description

程式化記憶胞之裝置、方法及非暫時性電腦可讀媒體
本發明大體而言係關於程式化記憶胞。
技術之進步已導致更小且能力更強之計算器件。舉例而言，當前存在多種攜帶型個人計算器件，包括諸如攜帶型無線電話之無線計算器件、個人數位助理(PDA)及傳呼器件，該等器件體積小、重量輕且易於由使用者攜帶。更具體言之，諸如蜂巢式電話及網際網路協定(IP)電話之攜帶型無線電話可經由無線網路傳達語音及資料封包。此外，許多此等無線電話包括併入於其中的其他類型之器件。舉例而言，無線電話亦可包括數位靜態相機、數位視訊攝影機、數位記錄器及音訊檔案播放器。又，此等無線電話可處理可執行指令，包括可用以對網際網路進行存取之軟體應用程式(諸如，網頁瀏覽器應用程式)。因而，此等無線電話可包括相當大的計算能力。
無線電話及其他電子器件內之電路可使用可程式化一次(one-time-programmable，OTP)器件來程式化及儲存資料值。OTP器件可藉由在器件內之電晶體(諸如，互補金屬氧化物半導體(CMOS)電晶體)之源極、汲極及/或通道區域處建立閘極氧化物擊穿來程式化資料值。閘極氧化物擊穿在讀取電壓經施加時使電流能夠在電晶體之閘極與電晶體之源極/汲極區域及電晶體之通道區域之間流動，而非可程式化器件將展現實質上為零的閘極至源極/汲極電流。然而，OTP器 件之使用可消耗大量晶粒面積。
此外，閘極氧化物擊穿位置相對於源極、汲極及通道區域之變化可在氧化物擊穿後影響電阻的量。舉例而言，通道區域處之氧化物擊穿可造成大的雙極性電阻，而源極區域抑或汲極區域處之氧化物擊穿可造成較小線性電阻。
在氧化物擊穿之後，可將讀取電壓施加至電晶體以偵測針對介電質擊穿之讀取電流。然而，當將讀取電壓施加至OTP器件以在閘極氧化物擊穿之後讀取儲存資料值時，若讀取電壓對應於用於通道區域中之擊穿之讀取電壓(亦即，用於補償較大電阻之大讀取電壓)，則電晶體之源極及汲極區域可能受到過應力。電晶體之源極及汲極區域受到過應力可在OTP器件處造成可靠性故障。
揭示用以程式化記憶胞之系統及方法。一可程式化兩次(two-time-programmable，TTP)器件包括一可程式化電晶體。可藉由在該可程式化電晶體之一閘極與該可程式化電晶體之一源極之間建立一第一導電性路徑(亦即，一閘極氧化物擊穿)及在該閘極與該可程式化電晶體之一汲極之間建立一第二導電性路徑來程式化該可程式化電晶體。舉例而言，該閘極與該源極之間的一電壓差可超過一擊穿電壓，因而在該閘極與該源極之間建立導電性路徑。同樣地，該閘極與該汲極之間的一電壓差可超過該擊穿電壓，因而在該閘極與該汲極之間建立第二導電性路徑。為了建立導電性路徑，可將一閘極電壓、一源極電壓及一汲極電壓分別施加至該閘極、該源極及該汲極。藉由將使該閘極與一通道之間的電壓差小於一介電質擊穿電壓之一電壓施加至該可程式化電晶體之一井來防止在該電晶體之一通道區域處發生擊穿。在TTP器件程式化及讀取操作期間，該可程式化電晶體被設置在一「關」狀態下(例如，該源極與該汲極之間的零或近似零的電流)。
在一特定實施例中，一方法包括在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件。該第一擊穿條件係在該半導體電晶體結構之一源極重疊區域與該半導體電晶體結構之一閘極之間。該第二擊穿條件係在該半導體電晶體結構之一汲極重疊區域與該閘極之間。
在另一特定實施例中，一裝置包括一半導體電晶體結構，該半導體電晶體結構包括一源極重疊區域及一汲極重疊區域。該源極重疊區域可被選擇性地偏壓以在該源極重疊區域與該半導體電晶體結構之一閘極之間建立一第一擊穿條件。該汲極重疊區域可被選擇性地偏壓以在該汲極重疊區域與該閘極之間建立一第二擊穿條件。
與關於可程式化一次(OTP)器件的具有兩個記憶胞、每個記憶胞具一個邏輯狀態對比，由所揭示實施例中之至少一者提供的一個特定優點為藉由准許每個記憶胞具兩個邏輯狀態而減小晶粒面積之能力。本發明之其他態樣、優點及特徵將在審視包括以下部分的整個申請案之後變得顯而易見：【圖式簡單說明】、【實施方式】及【申請專利範圍】。
100‧‧‧半導體電晶體結構
105a‧‧‧淺溝槽隔離區
105b‧‧‧淺溝槽隔離區
106‧‧‧閘極
107‧‧‧介電質
108‧‧‧源極
108a‧‧‧源極重疊區域
109a‧‧‧分隔層
109b‧‧‧分隔層
110‧‧‧汲極
110a‧‧‧汲極重疊區域
112‧‧‧井
113‧‧‧基板
124‧‧‧第一擊穿條件
126‧‧‧第二擊穿條件
130‧‧‧主要字線
131a‧‧‧第一電流
131b‧‧‧第二電流
200‧‧‧可操作以在一半導體電晶體結構處選擇性地建立一 第一擊穿條件及一第二擊穿條件之電路
202‧‧‧半導體電晶體結構
204‧‧‧第一存取電晶體
206‧‧‧主要閘極
208‧‧‧主要源極/鰭狀物
208a‧‧‧源極重疊區域
210‧‧‧主要汲極/鰭狀物
210a‧‧‧汲極重疊區域
212‧‧‧主要通道區域
214‧‧‧第一閘極
216‧‧‧第一源極
218‧‧‧第一汲極
220‧‧‧第一通道區域
224‧‧‧氧化物或介電質擊穿條件/第一擊穿條件
226‧‧‧氧化物或介電質擊穿條件
230‧‧‧主要字線
231a‧‧‧第一汲極電流
231b‧‧‧第二汲極電流
232‧‧‧第一字線
234‧‧‧字線
236‧‧‧位元線
240‧‧‧第二字線
244‧‧‧第二存取電晶體
254‧‧‧第二閘極
256‧‧‧第二源極
258‧‧‧第二汲極
260‧‧‧第二通道區域
305a‧‧‧淺溝槽隔離區
305b‧‧‧淺溝槽隔離區
307‧‧‧介電質
309a‧‧‧分隔層
309b‧‧‧分隔層
311‧‧‧氧化物層
312‧‧‧矽井
313‧‧‧基板
331a‧‧‧源極連接
331b‧‧‧汲極連接
400‧‧‧電路
402‧‧‧半導體電晶體結構
404‧‧‧第一存取電晶體
406‧‧‧主要閘極
408‧‧‧主要源極
408a‧‧‧源極重疊區域
410‧‧‧主要汲極
410a‧‧‧汲極重疊區域
412‧‧‧主要通道區域
414‧‧‧第一閘極
416‧‧‧第一源極
418‧‧‧第一汲極
420‧‧‧第一通道區域
424‧‧‧氧化物擊穿條件
426‧‧‧氧化物擊穿條件
430‧‧‧主要字線
431a‧‧‧第一汲極電流/第一源極電流
431b‧‧‧第二汲極電流
432‧‧‧第一字線
434‧‧‧井線
436‧‧‧位元線
440‧‧‧第二字線
444‧‧‧第二存取電晶體
454‧‧‧第二閘極
456‧‧‧第二源極
458‧‧‧第二汲極
460‧‧‧第二通道區域
505a‧‧‧淺溝槽隔離區
505b‧‧‧淺溝槽隔離區
507‧‧‧介電質
509a‧‧‧分隔層
509b‧‧‧分隔層
511‧‧‧氧化物層
512‧‧‧矽井
513‧‧‧基板
531a‧‧‧源極連接
531b‧‧‧汲極連接
600‧‧‧在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件之方法
602‧‧‧在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件
604‧‧‧偏壓該半導體電晶體結構之一本體觸點以防止該半導體電晶體結構之一通道區域與該閘極之間的一擊穿條件
606‧‧‧在建立該第一擊穿條件之後可在該半導體電晶體結構處執行一第一讀取操作
608‧‧‧在建立該第二擊穿條件之後可在該半導體電晶體結構處執行一第二讀取操作
700‧‧‧無線器件
702‧‧‧可程式化兩次(TTP)器件
710‧‧‧處理器
722‧‧‧系統級封裝或系統單晶片器件
726‧‧‧顯示控制器
728‧‧‧顯示器
730‧‧‧輸入器件
732‧‧‧記憶體
734‧‧‧編碼器/解碼器(CODEC)
736‧‧‧揚聲器
738‧‧‧麥克風
740‧‧‧無線控制器
742‧‧‧天線
744‧‧‧電源供應器
756‧‧‧指令
780‧‧‧射頻(RF)介面
800‧‧‧電子器件製造程序
802‧‧‧實體器件資訊
804‧‧‧使用者介面
806‧‧‧研究電腦
808‧‧‧處理器
810‧‧‧記憶體
812‧‧‧程式庫檔案
814‧‧‧設計電腦
816‧‧‧處理器
818‧‧‧記憶體
820‧‧‧電子設計自動化(EDA)工具
822‧‧‧電路設計資訊
824‧‧‧使用者介面
826‧‧‧圖形資料系統(GDSII)檔案
828‧‧‧製造程序
830‧‧‧遮罩製造商
832‧‧‧遮罩
834‧‧‧晶圓
836‧‧‧晶粒
838‧‧‧封裝程序
840‧‧‧封裝
842‧‧‧印刷電路板(PCB)設計資訊
844‧‧‧使用者介面
846‧‧‧電腦
848‧‧‧處理器
850‧‧‧記憶體
852‧‧‧GERBER檔案
854‧‧‧板裝配程序
856‧‧‧印刷電路板(PCB)
858‧‧‧印刷電路裝配件(PCA)
860‧‧‧產品製造程序
862‧‧‧電子器件
864‧‧‧電子器件
圖1為一半導體電晶體結構之一特定說明性實施例的圖；圖2為一電路之一特定說明性實施例的圖，該電路可操作以在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件；圖3為圖2之半導體電晶體結構之一特定說明性實施例的圖；圖4為一電路之一特定說明性實施例的另一圖，該電路可操作以在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件；圖5為圖4之半導體電晶體結構之一特定說明性實施例的圖； 圖6為在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件之一方法之一特定實施例的流程圖；圖7為包括一組件之一無線器件的方塊圖，該組件可操作以在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件；以及圖8為用以製造包括一組件之電子器件之一製造程序之一特定說明性實施例的資料流程圖，該組件可操作以在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件。
參看圖1，展示了半導體電晶體結構100之一特定說明性實施例。展示了半導體電晶體結構100之橫截面圖及半導體電晶體結構100之俯視圖。在一特定實施例中，半導體電晶體結構100可包括p型電晶體，諸如，p型金屬氧化物半導體(PMOS)電晶體或p型鰭式場效電晶體(PFinFET)。在另一特定實施例中，半導體電晶體結構100可包括n型電晶體，諸如，n型金屬氧化物半導體(NMOS)電晶體或n型鰭式場效電晶體(NFinFET)。
半導體電晶體結構100包括閘極106、源極108、汲極110及井112(亦即，通道區域)。介電質107將閘極106與源極108、汲極110及井112分開。介電質107可為包含具高介電常數之材料的絕緣層。在半導體電晶體結構100之一特定說明性實施例中，源極重疊區域108a為源極108之在閘極106及介電質107下延伸之一特定區。汲極重疊區域110a為汲極110之在閘極106及介電質107下延伸之一特定區。與具有重摻雜濃度的源極108之區域及汲極110之區域對比，重疊區域108a、110a可具有輕微摻雜濃度。舉例而言，若源極108及110以N+濃度摻雜，則與源極108及汲極110之剩餘區相比，重疊區域108a、110a可具有輕微摻雜N+濃度。作為另一實例，若源極108及110以P+濃度摻 雜，則與源極108及汲極110之剩餘區相比，重疊區域108a、110a可具有輕微摻雜P+濃度。在其他特定實施例中，源極108及汲極110可以P-濃度摻雜，且源極重疊區域108a及汲極重疊區域110a可具有輕微摻雜P-濃度。在另一特定實施例中，源極108及汲極110可以N-濃度摻雜，且源極重疊區域108a及汲極重疊區域110a可具有輕微摻雜N-濃度。
半導體電晶體結構100進一步包括經組態以將源極108及汲極110與閘極106分開之分隔層109a、109b。井112對應於半導體電晶體結構100之經植入電晶體(亦即，n型電晶體或p型電晶體)之一區域。井112可具有與源極108及汲極110相反之摻雜特性。舉例而言，當源極108及汲極110具有P+濃度時，井112可具有N-濃度。作為另一實例，當源極108及汲極110具有N+濃度時，井112可具有P-濃度。一通道區域可形成於源極108與汲極110之間的井112內。舉例而言，一通道(亦即，一傳導路徑)可形成於井112之連接源極108與汲極110之部分內。
半導體電晶體結構100進一步包括提供鄰近半導體器件組件之間的隔離且防止鄰近半導體器件組件之間的電流洩漏之淺溝槽隔離區105a、105b。舉例而言，半導體電晶體結構100可為一記憶體中之複數個鄰近半導體電晶體結構中之一者，每一半導體電晶體結構對應於單一記憶胞。淺溝槽隔離區105a、105b可防止來自記憶體中之另一半導體電晶體結構的電流洩漏影響圖1所示之半導體電晶體結構100。半導體電晶體結構100進一步包括基板113。井112及淺溝槽隔離區105a、105b係形成於基板113內。記憶體中之該複數個鄰近半導體電晶體結構之組件亦可形成於基板113內。在一特定實施例中，基板113可以P-濃度摻雜。
在操作期間，可在半導體電晶體結構100處選擇性地建立第一擊穿條件124及/或第二擊穿條件126。可藉由使閘極106與源極重疊區域108a之間的第一電壓差超過半導體電晶體結構100之介電質之擊穿電 壓來建立第一擊穿條件124。第一擊穿條件124對應於閘極106與源極重疊區域108a之間的介電質107中之擊穿(亦即，導電性路徑之建立)。可藉由使閘極106與汲極重疊區域110a之間的第二電壓差超過半導體電晶體結構100之介電質之擊穿電壓來建立第二擊穿條件126。可藉由對半導體電晶體結構100之本體觸點偏壓以將閘極106與井112之間的電壓差減小至小於半導體電晶體結構100之介電質之擊穿電壓來防止在閘極106與井112(亦即，通道區域)之間建立導電性路徑。
第一擊穿條件124可對應於半導體電晶體結構100之一第一可程式化狀態且可指示一第一邏輯值。第二擊穿條件126可對應於半導體電晶體結構100之一第二可程式化狀態且可指示一第二邏輯值。在一特定實施例中，該第一邏輯值與該第二邏輯值可相等(亦即，該第一及第二邏輯值可各自對應於邏輯「1」或邏輯「0」)。在一替代實施例中，該第一邏輯值與該第二邏輯值可不同(亦即，該第一邏輯值可對應於邏輯「1」，而該第二邏輯值對應於邏輯「0」，或反之亦然)。
在第一特定實施例中，半導體電晶體結構100可包括n型電晶體，諸如NMOS電晶體或NFinFET。源極108及汲極110可以N+濃度摻雜且重疊區域108a、110a可以較輕的N+濃度摻雜。閘極106可為N+摻雜多晶矽、N型金屬閘極或P型金屬閘極。歸因於自建電場，P型金屬閘極可導致較少的介電質擊穿電壓。如關於圖2至圖3所解釋，在此特定實施例中，第一擊穿條件124及第二擊穿條件126可對應於n型電晶體處之程式化操作。閘極電壓可經由主要字線130而施加至閘極106，且程式化電壓可經由流經第一存取電晶體204之第一電流131a而施加至源極108(且因此，源極重疊區域108a)。程式化電壓可大於閘極電壓且足夠大以在閘極106與源極重疊區域108a之間造成氧化物或介電質擊穿(亦即，第一擊穿條件124)。另外或替代地，主要字線130可將閘極電壓施加至閘極106，且程式化電壓可經由流經第二存取電晶體244之 第二電流131b而施加至汲極110(且因此，汲極重疊區域110a)。可自第一存取電晶體204及第二存取電晶體244傳遞程式化電壓，如關於圖2所述。如關於圖2至圖3進一步描述，在此特定實施例中，可藉由經由井線(未圖示)將井電壓施加至n型電晶體之本體(亦即，施加至井112)而將閘極106與井112之間的電壓差維持在小於半導體電晶體結構100之介電質之擊穿電壓。井電壓可近似等於閘極電壓。舉例而言，如關於圖2所描述，可經由字線而將閘極電壓偏壓至接地且可經由字線而將井電壓偏壓至接地。
在第二特定實施例中，半導體電晶體結構100包括p型電晶體，諸如PMOS電晶體或PFinFET。源極108及汲極110可以P+濃度摻雜且重疊區域108a、110a可以較輕的P+濃度摻雜。閘極106可為P+摻雜多晶矽、P型金屬閘極或N型金屬閘極。歸因於自建電場，N型金屬閘極可導致較低的介電質擊穿電壓。如關於圖4至圖5所描述，在此特定實施例中，第一擊穿條件124及第二擊穿條件126對應於p型電晶體處之程式化操作。程式化電壓可經由主要字線130而施加至閘極106，且汲極電壓可經由流經存取電晶體204之第一電流131a而施加至源極108(且因此，源極重疊區域108a)。另外或替代地，主要字線可將程式化電壓施加至閘極106，且汲極電壓可經由流經另一存取電晶體244之第二電流131b而施加至汲極110(且因此，汲極重疊區域110a)。程式化電壓可大於源極/汲極電壓且足夠大以分別在閘極106與源極重疊區域108a及該閘極106與汲極重疊區域110a之間造成氧化物或介電質擊穿(亦即，第一擊穿124及第二擊穿126)。如關於圖4至圖5進一步解釋，在此特定實施例中，可藉由經由井線(未圖示)將井電壓施加至p型電晶體之本體(亦即，施加至井112)而將閘極106與井112之間的電壓差維持在小於半導體電晶體結構100之介電質之擊穿電壓。可使井電壓與程式化電壓之間的電壓差足夠小以防止閘極106與通道區域(亦即， 井112)之間的閘極氧化物或介電質擊穿。
將瞭解，與關於可程式化一次(OTP)器件的具有兩個記憶胞、每個記憶胞具一個邏輯狀態對比，建立兩個擊穿條件124、126可藉由准許每個記憶胞具兩個邏輯狀態來減小晶粒面積。
參看圖2，展示了電路200之一特定說明性實施例，該電路可操作以在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件。電路200可為可程式化兩次(TTP)器件(亦即，n型TTP器件)之電路，其包括半導體電晶體結構202、第一存取電晶體204及第二存取電晶體244。半導體電晶體結構202可對應於圖1之半導體電晶體結構100。半導體電晶體結構202可為主要n型核心電晶體，第一存取電晶體204可為第一n型IO電晶體，且第二存取電晶體244可為第二n型IO電晶體。核心電晶體可具有比IO電晶體薄的閘極介電質及比IO電晶體低的介電質擊穿電壓。n型電晶體可為NMOS電晶體、NFinFET或其任何組合。使用第一存取電晶體204及第二存取電晶體244可在半導體電晶體結構202中可靠地誘發兩個氧化物或介電質擊穿條件224、226。結果，半導體電晶體結構202可儲存可經由第一存取電晶體204及第二存取電晶體244獨立讀取之多達兩個可程式化一次(OTP)值。
半導體電晶體結構202(亦即，主要n型電晶體)包括主要閘極206、主要源極208、主要汲極210及主要通道區域212。第一存取電晶體204(亦即，第一n型電晶體)包括第一閘極214、第一源極216、第一汲極218及第一通道區域220。第二存取電晶體244(亦即，第二n型電晶體)包括第二閘極254、第二源極256、第二汲極258及第二通道區域260。主要n型電晶體之主要源極208經耦接以接收來自第一n型電晶體之第一汲極218的第一汲極電流231a，且主要n型電晶體之主要汲極210經耦接以接收來自第二n型電晶體之第二汲極258的第二汲極電流231b。第一汲極電流231a可對應於圖1之第一電流131a，且第二汲極 電流231b可對應於圖1之第二電流131b。
主要閘極206係耦接至主要字線230且回應於主要字線230之電壓。舉例而言，隨著主要字線230之電壓增加超過一臨限電壓，主要n型電晶體之汲極至源極傳導性可增加(亦即，接通通道)。第一閘極214及第二閘極254分別耦接至第一字線232及第二字線240。第一閘極214回應於第一字線232之電壓且第二閘極254回應於第二字線240之電壓，該等閘極之回應方式類似於主要閘極206回應於主要字線230。主要通道區域212、第一通道區域220及第二通道區域260係耦接至井線234。第一源極216及第二源極256係耦接至位元線236。
在程式化操作期間，電路200在半導體電晶體結構202處選擇性地建立第一擊穿條件224(亦即，導電性路徑之建立)及/或第二擊穿條件226。第一擊穿條件224及第二擊穿條件226可分別對應於圖1之第一擊穿條件124及第二擊穿條件126。第一擊穿條件224可在半導體電晶體結構202之一源極重疊區域與主要閘極206之間，而第二擊穿條件226可在半導體電晶體結構202之一汲極重疊區域與主要閘極206之間。該源極重疊區域對應於主要源極208之在主要閘極206之閘極氧化物或介電質下延伸之區域。該源極重疊區域可具有一輕微摻雜N+濃度(與具有重摻雜N+濃度之區域對比)。該汲極重疊區域對應於主要汲極210之在主要閘極206之閘極氧化物或介電質下延伸之區域。該汲極重疊區域可具有一輕微摻雜N+濃度(與具有重摻雜N+濃度之區域對比)。「主要源極208」與「源極重疊區域」可互換地使用，且「主要汲極210」與「汲極重疊區域」可互換地使用。閘極膜可為N+型多晶矽、N型金屬閘極或P型金屬閘極。閘極介電質膜可為氧化物膜或高介電常數介電質膜。電路器件200亦可防止在主要通道區域212與主要閘極206之間的擊穿條件。
第一擊穿條件224(在主要源極208處而非在主要通道區域212處) 可對應於第一程式化操作且可藉由使主要閘極206與源極重疊區域(亦即，主要源極208)之間的第一電壓差超過主要n型電晶體之擊穿電壓來建立。可藉由將閘極電壓施加至主要閘極206及經由第一存取電晶體204將程式化電壓施加至主要源極208(而非主要汲極210或主要通道區域212)來造成主要閘極206與主要源極208之間的第一電壓差。程式化電壓可大於閘極電壓、小於主要源極208 N+/P-接面擊穿電壓，但足夠大以在主要閘極206與主要源極208之間造成氧化物擊穿。舉例而言，主要字線230可將近似等於接地(亦即，零伏特)之閘極電壓施加至主要n型電晶體之主要閘極208。系統程式化電壓(Vp)可經由第一字線232而施加至第一存取電晶體204之第一閘極214且經由位元線236而施加至第一存取電晶體204之第一源極216。井線234可將近似等於接地(亦即，零伏特)之井電壓施加至半導體電晶體結構202及第一存取電晶體204之本體觸點。結果，歸因於第一閘極214(Vp)與本體偏壓(接地)之間的電壓差，第一存取電晶體204之通道被接通，且允許實現經由第一通道區域220的通道傳導。程式化電壓(例如，系統程式化電壓(Vp)減去第一存取電晶體204之臨限電壓(Vt))被提供至半導體電晶體結構202之主要源極208。
因此，半導體電晶體結構202之通道被關斷，且源極重疊區域可被選擇性地偏壓以建立第一擊穿條件224。回應於主要閘極206與主要源極208之間的第一電壓差超過介電質擊穿電壓，第一擊穿條件224出現在源極重疊區域與主要閘極206之間。因此，第一汲極電流231a沿著自位元線236穿過第一存取電晶體204至主要源極208且跨越閘極氧化物或介電質至半導體電晶體結構202之主要閘極206之一程式化路徑流動。
以一類似方式，第二擊穿條件226可對應於第二程式化操作，且可藉由使主要閘極206與汲極重疊區域之間的第二電壓差超過主要n型 電晶體之擊穿電壓來建立。造成主要閘極206與主要汲極210之間的第二電壓差亦可包括將閘極電壓施加至主要閘極206。然而，當建立第二電壓差時，可經由第二存取電晶體244將程式化電壓施加至主要汲極210(而非主要源極208或主要通道區域)。以與關於第一存取電晶體204之方式類似的方式，系統程式化電壓(Vp)可經由第二字線240而施加至第二存取電晶體244之第二閘極254且經由位元線236而施加至第二存取電晶體244之第二源極256。結果，程式化電壓係經由第二存取電晶體244提供至主要汲極210，其方式類似於經由第一存取電晶體204將程式化電壓施加至主要源極208。因此，汲極重疊區域可被選擇性地偏壓以建立第二擊穿條件226。
電路200可藉由將閘極電壓(亦即，接地電壓)施加至主要閘極206及將井電壓施加至主要通道區域212來防止主要通道區域212與主要閘極206之間的擊穿條件。閘極電壓可近似等於井電壓，以保持主要通道區域212關斷且將半導體電晶體202之主要閘極206與本體觸點之間的電壓差保持在小於介電質擊穿電壓。
第一擊穿條件224可對應於半導體電晶體結構202之一第一可程式化狀態且可指示一第一邏輯值。第二擊穿條件226可對應於半導體電晶體結構202之一第二可程式化狀態且可指示一第二邏輯值。在一特定實施例中，該第一邏輯值與該第二邏輯值可相等(亦即，該第一及第二邏輯值可各自對應於邏輯「1」或邏輯「0」)。在一替代實施例中，該第一邏輯值與該第二邏輯值可不同(亦即，該第一邏輯值可對應於邏輯「1」，而該第二邏輯值對應於邏輯「0」，或反之亦然)。
在建立第一擊穿條件224及/或第二擊穿條件226之後，可藉由將讀取電壓施加至源極重疊區域來執行第一擊穿條件224之第一讀取操作，且可藉由將讀取電壓施加至汲極重疊區域來執行第二擊穿條件226之第二讀取操作。舉例而言，執行該等讀取操作可包括藉由在主 要字線230及井線234經接地時使位元線236偏壓於系統讀取電壓(Vread)及使第一字線232及第二字線240偏壓於系統供應電壓(Vdd)而將讀取電壓施加至源極重疊區域。系統讀取電壓(Vread)小於系統供應電壓(Vdd)以防止未經程式化記憶胞之氧化物或介電質擊穿，且防止經程式化記憶胞之介電質擊穿路徑受到過應力。可藉由將小於一臨限電壓之讀取電壓(Vread)施加至閘極206及將源極208或汲極210保持在低電壓(接地)來反轉讀取方向。
將瞭解，與在可程式化一次(OTP)器件的情況下具有兩個記憶胞、每個記憶胞具一個邏輯狀態對比，建立兩個擊穿條件224、226(亦即，TTP器件)可藉由准許每個記憶胞具兩個邏輯狀態來減小晶粒面積。電路200可被並行或連續地進行程式化且可比OTP器件可靠，此係因為擊穿條件224、226可視施加至第一字線232及第二字線240之系統程式化電壓(Vp)而對應於不同電阻(亦即，不同邏輯值)。舉例而言，一讀取電壓可被施加(由一感測電路)至兩個擊穿條件224、226(而非OTP器件之單一擊穿條件)，且該感測電路可比較該讀取電壓與兩個擊穿條件224、226。比較該讀取電壓與兩個擊穿條件224、226可減少在一個擊穿條件224、226具有缺陷之情況下可能造成之感測誤差。亦將瞭解，可施加較低讀取電壓以讀取對應於擊穿條件224、226之儲存邏輯值，此係因為擊穿條件224、226在主要閘極206與源極/汲極重疊區域之間。舉例而言，在一特定實施例中，系統讀取電壓(Vread)可小於100毫伏(mV)。將瞭解，較低系統讀取電壓(Vread)可防止主要源極208及/或主要汲極210受到過應力，改良TTP器件之可靠性，且與較大讀取電壓相比亦可減少電力消耗。
參看圖3，展示了圖2之半導體電晶體結構202(亦即，主要n型電晶體)之一特定說明性實施例。如所示，半導體電晶體結構202可為金屬氧化物半導體場效電晶體(MOSFET)或鰭式場效電晶體(FinFET)。
參考MOSFET實施，半導體電晶體結構202包括主要閘極206、主要源極208、主要汲極及主要通道區域212(亦即，井)。源極重疊區域208a係描繪於圖3中且可對應於關於圖2所描述之源極重疊區域。汲極重疊區域210a係描繪於圖3中且可對應於關於圖2所描述之汲極重疊區域。介電質307將主要閘極206與主要源極208、源極重疊區域208a、主要通道區域212、主要汲極210及汲極重疊區域210a分開。閘極膜可為N+型多晶矽、N型金屬或P型金屬閘極。
主要通道區域212可為主要源極208與主要汲極210之間的一通道區域。舉例而言，當閘極電壓大於臨限電壓時，可在主要通道區域212中建立一通道(亦即，一傳導路徑)，該通道連接主要源極208與主要汲極210。在程式化及讀取操作期間，藉由使閘極電壓保持小於臨限電壓來關斷通道導電性。主要通道區域212可具有與主要源極208(及主要汲極210)相反之摻雜特性。舉例而言，主要源極208具有N+濃度，而主要通道區域212具有P-濃度。
半導體電晶體結構202包括分隔層309a、309b，該分隔層經組態以將主要源極208與主要閘極206分開且將主要汲極210與主要閘極206分開。分隔層309a、309b可對應於圖1之分隔層109a、109b且可以實質上類似於圖1之分隔層109a、109b之方式操作。半導體電晶體結構202進一步包括提供鄰近半導體器件組件之間的隔離且防止鄰近半導體器件組件之間的電流洩漏之淺溝槽隔離區305a、305b。淺溝槽隔離區305a、305b可對應於圖1之淺溝槽隔離區105a、105b且可以實質上類似於圖1之淺溝槽隔離區105a、105b之方式操作。半導體電晶體結構202進一步包括基板313。主要通道區域212及淺溝槽隔離區305a、305b係形成於基板313內。基板113係以P-濃度摻雜。替代地，該基板亦可以N-濃度摻雜。基板313可對應於圖1之基板113且可以實質上類似於圖1之基板113之方式起作用。
在一第一特定實施例中，主要閘極206可包含N型金屬或N+濃度。在第一特定實施例之程式化操作期間，主要字線230可將閘極電壓施加至主要閘極206，且程式化電壓可經由源極連接331a而施加至主要源極208以建立第一擊穿條件224。舉例而言，第一汲極電流231a可經由源極連接331a而施加至主要源極208。另外或替代地，主要字線230可將閘極電壓施加至主要閘極206，且程式化電壓可經由汲極連接331b而施加至主要汲極210以建立第二擊穿條件226。舉例而言，第二汲極電流231b可經由汲極連接331b而施加至主要汲極210。閘極電壓可為近似零伏特，且圖2之井線234可將近似零伏特之井電壓施加至主要通道區域212，從而關斷主要通道區域212。因此，擊穿條件224、226(亦即，程式化路徑)係分別自主要閘極206至主要源極208及主要汲極210，而非自主要閘極206至主要通道區域212，此係因為閘極至源極電壓(例如，近似等於程式化電壓)高於閘極至井電壓(例如，零伏特)。
在第一特定實施例之讀取操作期間，第一讀取路徑(亦即，第一擊穿條件224)係自主要閘極206至主要源極208(亦即，源極重疊區域208a)，且第二讀取路徑(亦即，第二擊穿條件226)係自主要閘極206至主要汲極210(亦即，汲極重疊區域210a)。閘極電壓可為近似零，且讀取電壓可經由源極連接331a而施加至主要源極208且經由汲極連接331b而施加至主要汲極210。如關於圖2所解釋，可使用減小之系統讀取電壓(Vread)(例如，100mV)以避免主要源極208及主要汲極210受到過應力且改良可靠性。可藉由將小於一臨限電壓之讀取電壓(Vread)施加至閘極206及將源極208或汲極210保持在一低電壓(接地)來反轉讀取方向。
在一第二特定實施例中，主要閘極206可包含P型金屬。第二特定實施例之程式化操作可以類似於第一特定實施例之程式化操作之方 式起作用。第二特定實施例之讀取操作可以類似於第一特定實施例之讀取操作之方式起作用。
參考FinFET實施，(MOSFET實施之)主要源極208及主要汲極210可實施為突出於矽井312之一表面的鰭狀物208、210(亦即，源極至汲極通道)。矽井312可包含N-濃度。矽井312可對應於圖2之主要通道區域212。介電質307可圍繞鰭狀物208、210置放，且主要閘極206可圍繞介電質307置放。氧化物層311可置放於矽井312上以將主要閘極206及介電質307與矽井312隔離。可以類似於關於MOSFET實施所描述之方式的方式來建立第一擊穿條件224及第二擊穿條件226。
圖3所示的半導體電晶體結構202之實施可以圖2之電路200來實施。將瞭解，在關於圖3之MOSFET實施所描述的半導體電晶體結構202之第一特定實施例中，分別施加至第一存取電晶體204之第一閘極214及第二存取電晶體244之第二閘極254的系統程式化電壓(Vp)可低於關於MOSFET或Finfet實施所描述的半導體電晶體結構202之第一特定實施例中的系統程式化電壓(Vp)。舉例而言，歸因於第二特定實施例中的主要閘極206之P型金屬組成及主要源極208及主要汲極210之N+濃度，可能需要與第一實施例相比較低之系統程式化電壓(Vp)。減小程式化電壓(Vp)可減小電力消耗。
參看圖4，展示了電路400之一特定說明性實施例，該電路可操作以在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件。電路400可為可程式化兩次(TTP)器件(亦即，p型TTP器件)之電路，其包括半導體電晶體結構402、第一存取電晶體404及第二存取電晶體444。半導體電晶體結構402可對應於圖1之半導體電晶體結構100。半導體電晶體結構402可為主要p型核心電晶體，第一存取電晶體404可為第一p型IO電晶體，且第二存取電晶體444可為第二p型IO電晶體。核心電晶體可具有比IO電晶體薄的閘極介電質及比IO電晶體 低的介電質擊穿電壓。p型電晶體可為PMOS電晶體、PFinFET或其任何組合。使用第一存取電晶體404及第二存取電晶體444可在半導體電晶體結構402中可靠地誘發兩個氧化物擊穿條件424、426。結果，半導體電晶體結構402可儲存可經由第一存取電晶體404及第二存取電晶體444獨立讀取之多達兩個可程式化一次(OTP)值。
半導體電晶體結構402(亦即，主要p型電晶體)包括主要閘極406、主要源極408、主要汲極410及主要通道區域412。第一存取電晶體404(亦即，第一p型電晶體)包括第一閘極414、第一源極416、第一汲極418及第一通道區域420。第二存取電晶體444(亦即，第二p型電晶體)包括第二閘極454、第二源極456、第二汲極458及第二通道區域460。主要p型電晶體之主要源極408係耦接至第一p型電晶體之第一汲極418以將第一汲極電流431a提供至第一p型電晶體之第一汲極418，且主要p型電晶體之主要汲極410係耦接至第二p型電晶體之第二汲極458以將第二汲極電流431b提供至第二p型電晶體之第二汲極458。第一汲極電流431a可對應於圖1之第一電流131a，且第二汲極電流431b可對應於圖1之第二電流131b。
主要閘極406係耦接至主要字線430且回應於主要字線430之電壓。舉例而言，隨著主要字線430之電壓降至一臨限電壓之下，主要p型電晶體之汲極至源極導電性可增加。在程式化及讀取操作期間，藉由將一正電壓施加至主要閘極406來關斷半導體電晶體結構202之通道導電性。第一閘極414及第二閘極454分別耦接至第一字線432及第二字線440。第一閘極414回應於第一字線432之電壓且第二閘極454回應於第二字線440之電壓，該等閘極之回應方式類似於主要閘極406回應於主要字線430。主要通道區域412、第一通道區域420及第二通道區域460係耦接至井線434。第一源極416及第二源極456係耦接至位元線436。
在程式化操作期間，電路400在半導體電晶體結構402處選擇性地建立第一擊穿條件424(亦即，導電性路徑之建立)及/或第二擊穿條件426。第一擊穿條件424及第二擊穿條件426可分別對應於圖1之第一擊穿條件124及第二擊穿條件126。第一擊穿條件424可在半導體電晶體結構402之一源極重疊區域與主要閘極406之間，而第二擊穿條件426可在半導體電晶體結構402之一汲極重疊區域與主要閘極406之間。該源極重疊區域對應於主要源極408之在主要閘極406之閘極氧化物或介電質下延伸之區域。該源極重疊區域可具有一輕微摻雜P+濃度(與具有重摻雜P+濃度之區域對比)。該汲極重疊區域對應於主要汲極410之在主要閘極406之閘極氧化物或介電質下延伸之區域。該汲極重疊區域可具有一輕微摻雜P+濃度(與具有重摻雜P+濃度之區域對比)。「主要源極408」與「源極重疊區域」可互換地使用，且「主要汲極410」與「汲極重疊區域」可互換地使用。電路400亦可防止主要通道區域412與主要閘極406之間的擊穿條件。
第一擊穿條件424(在主要源極408處，而非在主要通道區域412)可對應於第一程式化操作且可藉由使主要閘極406與源極重疊區域(亦即，主要源極408)之間的第一電壓差超過主要p型電晶體之擊穿電壓來建立。可藉由將系統程式化電壓(Vp)施加至主要閘極406及經由第一存取電晶體404將汲極電壓(例如，臨限電壓(Vt))施加至主要源極408(而非主要汲極410或主要通道區域412)來造成主要閘極406與主要源極408之間的第一電壓差。舉例而言，接地電壓(亦即，零伏特)被施加至位元線436且施加至第一字線432以允許實現第一存取電晶體404之傳導。系統程式化電壓(Vp)可藉由主要字線430而提供至主要閘極406，且汲極電壓(例如，近似為第一存取電晶體404之臨限電壓(Vt))可經由第一存取電晶體404而提供至主要源極408。井線434可將系統供應電壓(Vdd)提供至半導體電晶體結構402之本體觸點，以偏壓 主要通道區域412且在主要源極408附近造成第一擊穿條件424。因此，源極重疊區域(亦即，主要源極408)可被選擇性地偏壓以建立第一擊穿條件424。回應於主要閘極406與主要源極408之間的第一電壓差超過擊穿電壓，第一擊穿條件424出現在源極重疊區域與主要閘極406之間。因此，電流沿著自主要閘極406且跨越半導體電晶體結構402之閘極氧化物穿過主要源極408及第一存取電晶體404至位元線436之一程式化路徑流動。
以一類似方式，第二擊穿條件426可對應於第二程式化操作且可藉由使主要閘極406與汲極重疊區域之間的第二電壓差超過主要p型電晶體之擊穿電壓來建立。造成主要閘極406與主要汲極410之間的第二電壓差亦可包括將系統程式化電壓(Vp)施加至主要閘極406。然而，當建立第二電壓差時，汲極電壓可經由第二存取電晶體444而施加至主要汲極410(而非主要源極408或主要通道區域)。以類似於第一存取電晶體404之方式，接地電壓可經由第二字線440而施加至第二存取電晶體444之第二閘極454且經由位元線436而施加至第二存取電晶體444之第二源極456。結果，汲極電壓係經由第二存取電晶體444提供至主要汲極410，其方式類似於汲極電壓係經由第一存取電晶體404而施加至主要源極408。因此，汲極重疊區域可被選擇性地偏壓以建立第二擊穿條件426。
電路400可藉由將系統程式化電壓(Vp)施加至主要閘極406及將系統供應電壓(Vdd)(亦即，井電壓)施加至主要通道區域412來防止主要通道區域412與主要閘極406之間的擊穿條件。半導體電晶體結構402之通道導電性可在程式化期間及在讀取操作期間關斷。系統程式化電壓(Vp)與系統供應電壓(Vdd)之間的電壓差可小於半導體電晶體結構402之擊穿電壓，因而防止主要通道區域412與主要閘極406之間的擊穿條件。
第一擊穿條件424可對應於半導體電晶體結構402之一第一可程式化狀態且可指示一第一邏輯值。第二擊穿條件426可對應於半導體電晶體結構402之一第二可程式化狀態且可指示一第二邏輯值。在一特定實施例中，該第一邏輯值與該第二邏輯值可相等(亦即，該第一及該第二邏輯值可各自對應於邏輯「1」或邏輯「0」)。在一替代實施例中，該第一邏輯值與該第二邏輯值可不同(亦即，該第一邏輯值可對應於「1」，而該第二邏輯值對應於「0」，或反之亦然)。
在建立第一擊穿條件424及/或第二擊穿條件426之後，可藉由使主要字線偏壓於系統讀取電壓(Vread)(亦即，將系統讀取電壓(Vread)施加至主要閘極406)來執行第一擊穿條件424之第一讀取操作。第一讀取路徑係自半導體電晶體結構202之主要閘極406至主要源極408，且可讀取由第一擊穿條件424建立之儲存邏輯值。第二讀取路徑係自主要閘極406至主要汲極410且可讀取由第二擊穿條件426建立之儲存邏輯值。系統讀取電壓(Vread)小於系統程式化電壓(Vp)及供應電壓(Vdd)以防止未程式化記憶胞之氧化物擊穿及防止已程式化記憶胞受到過應力。
將瞭解，與關於可程式化一次(OTP)器件的具有兩個記憶胞、每個記憶胞具一個邏輯狀態對比，建立兩個擊穿條件424、426(亦即，TTP器件)可藉由准許每個記憶胞具兩個邏輯狀態來減小晶粒面積。電路400可並行或連續地進行程式化且可比OTP器件可靠，因為擊穿條件424、426可視經由第一字線432及第二字線440施加至閘極406之系統程式化電壓(Vp)而對應於不同電阻(亦即，不同邏輯值)。舉例而言，一讀取電壓可施加(藉由一感測電路)至兩個擊穿條件424、426(而非OTP器件之單一擊穿條件)，且該感測電路可比較該讀取電壓與兩個擊穿條件424、426。比較該讀取電壓與兩個擊穿條件424、426可減少在一個擊穿條件424、426具有缺陷之情況下可能造成之感測誤 差。亦將瞭解，可施加較低讀取電壓以讀取對應於擊穿條件424、426之儲存邏輯值，此係因為擊穿條件424、426在主要閘極406與源極/汲極重疊區域之間。舉例而言，在一特定實施例中，系統讀取電壓(Vread)可小於100毫伏(mV)。將瞭解，較低系統讀取電壓(Vread)可防止主要源極408及/或主要汲極410受到過應力，與較大讀取電壓相比亦可減少電力消耗，且可改良TTP器件可靠性。可藉由將小於井電壓之讀取電壓(Vread)施加至源極408或汲極410及將閘極406保持在一低電壓(亦即，接地)來反轉讀取方向。
參看圖5，展示了圖4之半導體電晶體結構402(亦即，主要p型電晶體)之一特定說明性實施例。如所示，半導體電晶體結構402可為金屬氧化物半導體場效電晶體(MOSFET)或鰭式場效電晶體(FinFET)。
參考MOSFET實施，半導體電晶體結構402包括主要閘極406、主要源極408、主要汲極410及主要通道區域412(亦即，井)。源極重疊區域408a係描繪於圖5中且可對應於關於圖4所描述之源極重疊區域。汲極重疊區域410a係描繪於圖5中且可對應於關於圖4所描述之汲極重疊區域。介電質507將主要閘極406與主要源極408、源極重疊區域408a、主要通道區域412、主要汲極410及汲極重疊區域410a分開。
主要通道區域412可為主要源極408與主要汲極410之間的一通道區域。舉例而言，當閘極至源極電壓(Vgs)小於臨限電壓時，可在主要通道區域412中建立一通道(亦即，一傳導路徑)，該通道連接主要源極408與主要汲極410。在程式化及讀取操作期間，可藉由將閘極至源極電壓(Vgs)維持在小於臨限電壓而將通道導電性保持在「關」狀態。主要通道區域412可具有與主要源極408(及主要汲極410)相反之摻雜特性。舉例而言，主要源極408具有P+濃度，而主要通道區域412具有N-濃度。
半導體電晶體結構402包括分隔層509a、509b，分隔層經組態以 將主要源極408與主要閘極406分開且將主要汲極410與主要閘極406分開。分隔層509a、509b可對應於圖1之分隔層109a、109b且可以實質上類似於圖1之分隔層109a、109b之方式操作。半導體電晶體結構402進一步包括提供鄰近半導體器件組件之間的隔離且防止鄰近半導體器件組件之間的電流洩漏之淺溝槽隔離區505a、505b。淺溝槽隔離區505a、505b可對應於圖1之淺溝槽隔離區105a、105b且可以實質上類似於圖1之淺溝槽隔離區105a、105b之方式操作。半導體電晶體結構402進一步包括基板513。主要通道區域412及淺溝槽隔離區505a、505b係形成於基板513內。基板113係以P-濃度摻雜。基板513可對應於圖1之基板113且可以實質上類似於圖1之基板113之方式起作用。
在一第一特定實施例中，主要閘極406可包含P型金屬或P+濃度。在第一特定實施例之程式化操作期間，主要字線430可將系統程式化電壓(Vp)施加至主要閘極406，且(第一存取電晶體404之)源極電壓可經由源極連接531a而施加至主要源極408以建立第一擊穿條件424。舉例而言，第一源極電流431a可經由源極連接531a而施加至主要源極408。另外或替代地，主要字線430可將系統程式化電壓(Vp)施加至主要閘極406，且(第二存取電晶體444之)汲極電壓可經由汲極連接531b而施加至主要汲極410以建立第二擊穿條件426。舉例而言，第二汲極電流431b可經由汲極連接531b而施加至主要汲極410。圖4之井線434可將井電壓(亦即，系統供應電壓(Vdd))施加至主要通道區域412以防止擊穿條件在主要通道區域412處出現。因此，與自主要閘極406至主要通道區域412相比，擊穿條件424、426(亦即，程式化路徑)係分別自主要閘極406至主要源極408及主要汲極410，此係因為閘極至源極電壓高於閘極至井電壓。
在第一特定實施例之讀取操作期間，第一讀取路徑(亦即，第一擊穿條件424)係自主要閘極406至主要源極408(亦即，源極重疊區域 408a)，且第二讀取路徑(亦即，第二擊穿條件426)係自主要閘極406至主要汲極410(亦即，汲極重疊區域410a)。在讀取操作期間，系統讀取電壓(Vread)可經由主要字線430而施加至主要閘極406。如關於圖4所解釋，可使用減小之系統讀取電壓(Vread)(例如，100mV或更小電壓)以避免主要源極408及主要汲極410受到過應力且改良可靠性。
在一第二特定實施例中，主要閘極406可包含N型金屬。第二特定實施例之程式化操作可以類似於第一特定實施例之程式化操作之方式起作用。第二特定實施例之讀取操作可以類似於第一特定實施例之讀取操作之方式起作用。
參考FinFET實施，(MOSFET實施之)主要源極408及主要汲極410可實施為突出於矽井512之一表面的鰭狀物408、410(亦即，源極至汲極區域)。矽井512可包含P-濃度。替代地，該矽井亦可包含N-濃度。矽井512可對應於圖4之主要通道區域412。介電質507可圍繞鰭狀物408、410置放，且主要閘極406可圍繞介電質507置放。氧化物層511可置放於矽井512上以將主要閘極406及介電質507與矽井512隔離。第一擊穿條件424及第二擊穿條件426可以類似於關於MOSFET實施所描述之方式的方式來建立。
圖5所示的半導體電晶體結構402之實施可以圖4之電路400來實施。將瞭解，在關於圖5之MOSFET或Finfet實施所描述的半導體電晶體結構402之第一特定實施例中，施加至主要閘極406之系統程式化電壓(Vp)可低於關於MOSFET或Finfet實施所描述的半導體電晶體結構402之第二特定實施例中之系統程式化電壓(Vp)。舉例而言，歸因於第二特定實施例中的主要閘極406之N型金屬組成及主要源極408及主要汲極410之P+濃度，可能需要相比於第一實施例較低之系統程式化電壓(Vp)。減小程式化電壓(Vp)可減小電力消耗。
參看圖6，展示了在一半導體電晶體結構處選擇性地建立一第一 擊穿條件及一第二擊穿條件之方法600之一特定實施例的流程圖。在一說明性實施例中，可使用圖1之半導體電晶體結構100、圖2之電路200、圖3之半導體電晶體結構202、圖4之電路400或圖5之半導體電晶體結構402來執行方法600。
該方法包括在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件(在602)。舉例而言，在圖1之第一特定實施例中，閘極電壓可經由主要字線130而施加至閘極106，且程式化電壓可經由流經一第一存取電晶體(諸如，圖2之第一存取電晶體404)之第一電流131a而施加至源極108(且因此，源極重疊區域108a)。另外或替代地，主要字線130可將閘極電壓施加至閘極106，且程式化電壓可經由流經一第二存取電晶體(諸如，圖2之第二存取電晶體444)之第二電流131b而施加至汲極110(且因此，汲極重疊區域110a)。程式化電壓可大於閘極電壓且足夠大以造成閘極106與源極重疊區域108a之間的第一擊穿條件124及閘極106與汲極重疊區域110a之間的第二擊穿條件126。
作為另一實例，在圖1之第二實施例中，程式化電壓可經由主要字線130而施加至閘極106，且汲極電壓可經由流經一第一存取電晶體(諸如，圖4之第一存取電晶體404)之第一電流131a而施加至源極108(且因此，源極重疊區域108a)。另外或替代地，主要字線130可將程式化電壓施加至閘極106，且汲極電壓可經由流經一第二存取電晶體(諸如，圖4之第二存取電晶體444)之第二電流131b而施加至汲極110(且因此，汲極重疊區域110a)。程式化電壓可大於汲極電壓且足夠大以分別在閘極106與源極重疊區域108a及該閘極與汲極重疊區域110a之間造成氧化物或介電質擊穿(亦即，第一擊穿條件124及第二擊穿條件126)。
可偏壓該半導體電晶體結構之一本體觸點以防止該半導體電晶 體結構之一通道區域與該閘極之間的一擊穿條件(在604)。舉例而言，在圖2中，井線234可使半導體電晶體結構202之一本體觸點(亦即，圖3中之井)偏壓至近似接地，以防止主要通道區域212與主要閘極206之間的擊穿條件。作為另一實例，在圖4中，井線434可使半導體電晶體結構402之一本體觸點(圖5中之井)偏壓至近似系統供應電壓(Vdd)，以防止主要通道區域412與主要閘極406之間的擊穿條件。
在建立該第一擊穿條件之後可在該半導體電晶體結構處執行一第一讀取操作(在606)。舉例而言，在圖2中，可藉由將讀取電壓施加至源極重疊區域來執行該第一讀取操作，施加讀取電壓係藉由在主要字線230及井線234經接地時使位元線236偏壓於系統讀取電壓(Vread)及使第一字線232偏壓於系統供應電壓(Vdd)而進行。作為另一實例，在圖4中，可藉由使主要字線偏壓於系統讀取電壓(Vread)(亦即，將系統讀取電壓(Vread)施加至主要閘極206)來執行該第一讀取操作。
在建立該第二擊穿條件之後可在該半導體電晶體結構處執行一第二讀取操作(在608)。舉例而言，在圖2中，可藉由將讀取電壓施加至汲極重疊區域來執行該第二讀取操作，施加讀取電壓係藉由在主要字線230及井線234經接地時使位元線236偏壓於系統讀取電壓(Vread)及使第二字線240偏壓於系統供應電壓(Vdd)而進行。作為另一實例，在圖4中，可藉由使主要字線偏壓於系統讀取電壓(Vread)(亦即，將系統讀取電壓(Vread)施加至主要閘極206)來執行該第一讀取操作。
將瞭解，與關於可程式化一次(OTP)器件的具有兩個記憶胞、每個記憶胞具一個邏輯狀態對比，圖6之方法600可建立兩個擊穿條件424、426(亦即，TTP器件)，該等擊穿條件可藉由准許每個記憶胞具兩個邏輯狀態來減小晶粒面積。
參看圖7，展示了包括可操作以在一半導體電晶體結構處建立一擊穿條件之組件的無線器件700的方塊圖。器件700包括耦接至記憶體 732之處理器710，諸如，數位信號處理器(DSP)。
圖7亦展示耦接至處理器710且耦接至顯示器728之顯示控制器726。編碼器/解碼器(CODEC)734亦可耦接至處理器710。揚聲器736及麥克風738可耦接至CODEC 734。圖7亦指示，無線控制器740可經由安置於無線控制器740與天線742之間的射頻(RF)介面790而耦接至處理器710且耦接至天線742。可程式化兩次(TTP)器件702亦可耦接至處理器710。TTP器件702可對應於圖2之電路200或圖4之電路400。在特定實施例中，TTP器件702包括圖1之半導體電晶體結構100。半導體電晶體結構100可對應於圖2至圖3之半導體電晶體結構202或對應於圖4至圖5之半導體電晶體結構402。
記憶體732可為包括可執行指令756之有形非暫時性處理器可讀儲存媒體。該等指令756可由諸如處理器710之處理器執行，以在一半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件。 該第一擊穿條件可在該半導體電晶體結構之一源極重疊區域與該半導體電晶體結構之一閘極之間，且該第二擊穿條件可在該半導體電晶體結構之一汲極重疊區域與該閘極之間。舉例而言，處理器710可根據圖1之第一特定實施例而將至主要字線130之偏壓控制在閘極電壓。處理器710亦可根據圖2之電路200而控制至位元線236以及第一字線232及第二字線240之偏壓，以將第一電流131a及第二電流131b分別提供至源極108及汲極110。作為另一實例，處理器710可根據圖1之第二特定實施例而將至主要字線130之偏壓控制在系統程式化電壓(Vp)。處理器710亦可根據圖4之電路400而控制至位元線436以及第一字線432及第二字線440之偏壓，以將第一電流131a及第二電流131b分別提供至源極108及汲極110。該等指令756亦可由耦接至處理器810之一替代處理器(未圖示)來執行。
在一特定實施例中，處理器710、顯示控制器726、記憶體732、 CODEC 734及無線控制器740包括於系統級封裝或系統單晶片器件722中。在一特定實施例中，輸入器件730及電源供應器744耦接至系統單晶片器件722。此外，在一特定實施例中，如圖7中所說明，顯示器728、輸入器件730、揚聲器736、麥克風738、天線742及電源供應器744在系統單晶片器件722外部。然而，顯示器728、輸入器件730、揚聲器736、麥克風738、天線742及電源供應器744中之每一者可耦接至系統單晶片器件722之一組件，諸如，一介面或一控制器。
結合所述實施例，一裝置包括用於建立一半導體電晶體結構之一源極重疊區域與該半導體電晶體結構之一閘極之間的一第一擊穿條件之構件。舉例而言，用於建立該第一擊穿條件之該構件可包括圖1之第一字線130、圖2至圖3之第一字線230、圖4至圖5之第一字線430、圖2之存取電晶體204、圖2之位元線236、圖2之第二字線232、圖2之井線234、圖4之存取電晶體404、圖4之位元線436、圖4之第二字線432、圖4之井線434、經程式化以執行圖7之指令756的處理器710、用以建立該第一擊穿條件之一或多個其他器件、電路、模組或指令，或前述各者之任何組合。
該裝置亦可包括用於建立該半導體電晶體結構之一汲極重疊區域與該閘極之間的一第二擊穿條件之構件。舉例而言，用於建立該第二擊穿條件之該構件可包括圖1之第一字線130、圖2至圖3之第一字線230、圖4至圖5之第一字線430、圖2之存取電晶體204、圖2之位元線236、圖2之第二字線232、圖2之井線234、圖4之存取電晶體404、圖4之位元線436、圖4之第二字線432、圖4之井線434、經程式化以執行圖7之指令756的處理器710、用以建立該第二擊穿條件之一或多個其他器件、電路、模組或指令，或前述各者之任何組合。
先前所揭示之器件及功能性可設計且組態至儲存於電腦可讀媒體上之電腦檔案(例如，RTL、GDSII、GERBER等)中。可將一些或所 有此等檔案提供至基於此等檔案來製造器件之製造處置器。所得產品包括半導體晶圓，該等半導體晶圓接著被切割成半導體晶粒且封裝至半導體晶片中。接著在上述器件中使用該等晶片。圖8描繪電子器件製造程序800之特定說明性實施例。
在製造程序800處(諸如，在研究電腦806處)接收實體器件資訊802。實體器件資訊802可包括表示一半導體器件之至少一實體性質之設計資訊，該半導體器件諸如包括以下各者之器件：圖1之半導體電晶體結構100、圖1之半導體電晶體結構100之組件、圖2之電路200、圖2之電路200之組件、圖3之半導體電晶體結構202、圖3之半導體電晶體結構202之組件、圖4之電路400、圖4之電路400之組件、圖5之半導體電晶體結構402、圖5之半導體電晶體結構402之組件，或前述各者之任何組合。舉例而言，實體器件資訊802可包括實體參數、材料特性及經由耦接至研究電腦806之使用者介面804鍵入之結構資訊。研究電腦806包括耦接至一電腦可讀媒體(諸如，記憶體810)之處理器808(諸如，一或多個處理核心)。記憶體810可儲存可執行以使處理器808變換實體器件資訊802以遵守一檔案格式且產生程式庫檔案812之電腦可讀指令。
在一特定實施例中，程式庫檔案812包括至少一資料檔案，其包括經變換設計資訊。舉例而言，程式庫檔案812可包括半導體器件之一程式庫，該等半導體器件包括：圖1之半導體電晶體結構100、圖1之半導體電晶體結構100之組件、圖2之電路200、圖2之電路200之組件、圖3之半導體電晶體結構202、圖3之半導體電晶體結構202之組件、圖4之電路400、圖4之電路400之組件、圖5之半導體電晶體結構402、圖5之半導體電晶體結構402之組件，或經提供以供電子設計自動化(EDA)工具820使用的前述各者之任何組合。
程式庫檔案812可在包括耦接至記憶體818之處理器816(諸如， 一或多個處理核心)之設計電腦814處結合EDA工具820使用。EDA工具820可作為處理器可執行指令而儲存於記憶體818處，以使設計電腦814之使用者能夠設計包括程式庫檔案812之以下各者之器件：圖1之半導體電晶體結構100、圖1之半導體電晶體結構100之組件、圖2之電路200、圖2之電路200之組件、圖3之半導體電晶體結構202、圖3之半導體電晶體結構202之組件、圖4之電路400、圖4之電路400之組件、圖5之半導體電晶體結構402、圖5之半導體電晶體結構402之組件或前述各者之任何組合。舉例而言，設計電腦814之一使用者可經由耦接至設計電腦814之使用者介面824而鍵入電路設計資訊822。
電路設計資訊822可包括表示一半導體器件之至少一實體性質之設計資訊，該半導體器件包括以下各者：圖1之半導體電晶體結構100、圖1之半導體電晶體結構100之組件、圖2之電路200、圖2之電路200之組件、圖3之半導體電晶體結構202、圖3之半導體電晶體結構202之組件、圖4之電路400、圖4之電路400之組件、圖5之半導體電晶體結構402、圖5之半導體電晶體結構402之組件，或前述各者之任何組合。為了說明，電路設計性質可包括對特定電路及與電路設計中之其他元件之關係的識別、定位資訊、特徵大小資訊、互連資訊，或表示半導體器件之實體性質之其他資訊。
設計電腦814可經組態以變換設計資訊(包括電路設計資訊822)以遵守一檔案格式。為了說明，檔案資訊可包括一資料庫二進位檔案格式，其以階層格式(諸如，圖形資料系統(GDSII)檔案格式)表示平面幾何形狀、文字標示及關於電路佈局之其他資訊。設計電腦814可經組態以產生包括經變換設計資訊之一資料檔案，諸如，包括描述包括以下各者之器件之資訊的GDSII檔案826：圖1之半導體電晶體結構100、圖1之半導體電晶體結構100之組件、圖2之電路200、圖2之電路200之組件、圖3之半導體電晶體結構202、圖3之半導體電晶體結構 202之組件、圖4之電路400、圖4之電路400之組件、圖5之半導體電晶體結構402、圖5之半導體電晶體結構402之組件或前述各者之任何組合，且該器件亦將額外電子電路及組件包括於SOC內。
可在製造程序828處接收GDSII檔案826，以根據GDSII檔案826中之經變換資訊製造包括以下各者之半導體器件：圖1之半導體電晶體結構100、圖1之半導體電晶體結構100之組件、圖2之電路200、圖2之電路200之組件、圖3之半導體電晶體結構202、圖3之半導體電晶體結構202之組件、圖4之電路400、圖4之電路400之組件、圖5之半導體電晶體結構402、圖5之半導體電晶體結構402之組件或前述各者之任何組合。舉例而言，一器件製造程序可包括將GDSII檔案826提供至遮罩製造商830以產生一或多個遮罩(諸如，將用於光微影處理之遮罩，說明為代表性遮罩832)。可在該製造程序期間使用遮罩832以產生一或多個晶圓834，該一或多個晶圓可經測試且分離成晶粒，諸如代表性晶粒836。晶粒836包括一電路，該電路包括圖1之半導體電晶體結構100、圖1之半導體電晶體結構100之組件、圖2之電路200、圖2之電路200之組件、圖3之半導體電晶體結構202、圖3之半導體電晶體結構202之組件、圖4之電路400、圖4之電路400之組件、圖5之半導體電晶體結構402、圖5之半導體電晶體結構402之組件或前述各者之任何組合。
可將晶粒836提供至封裝程序838，在該程序中，將晶粒836併入至代表性封裝840中。舉例而言，封裝840可包括單一晶粒836或多個晶粒，諸如系統級封裝(SiP)配置。封裝840可經組態以符合一或多個標準或規範，諸如聯合電子器件工程委員會(JEDEC)標準。
可諸如經由儲存於電腦846處之一組件程式庫而將關於封裝840之資訊散佈至各種產品設計者。電腦846可包括耦接至記憶體850之處理器848(諸如，一或多個處理核心)。一印刷電路板(PCB)工具可作為 處理器可執行指令而儲存於記憶體850處，以處理經由使用者介面844自電腦846之一使用者接收之PCB設計資訊842。PCB設計資訊842可包括一已封裝半導體器件在一電路板上之實體定位資訊，該已封裝半導體器件對應於包括一器件之封裝840，該器件包括以下各者：圖1之半導體電晶體結構100、圖1之半導體電晶體結構100之組件、圖2之電路200、圖2之電路200之組件、圖3之半導體電晶體結構202、圖3之半導體電晶體結構202之組件、圖4之電路400、圖4之電路400之組件、圖5之半導體電晶體結構402、圖5之半導體電晶體結構402之組件或前述各者之任何組合。
電腦846可經組態以變換PCB設計資訊842以產生一資料檔案，諸如，具有包括一已封裝半導體器件在一電路板上之實體定位資訊以及諸如跡線及介層孔之電連接之佈局之資料的GERBER檔案852，其中該已封裝半導體器件對應於包括以下各者之封裝840：圖1之半導體電晶體結構100、圖1之半導體電晶體結構100之組件、圖2之電路200、圖2之電路200之組件、圖3之半導體電晶體結構202、圖3之半導體電晶體結構202之組件、圖4之電路400、圖4之電路400之組件、圖5之半導體電晶體結構402、圖5之半導體電晶體結構402之組件或前述各者之任何組合。在其他實施例中，藉由經變換PCB設計資訊產生之資料檔案可具有除GERBER格式之外的格式。
可在板裝配程序854處接收GERBER檔案852且將該檔案用以產生根據儲存於GERBER檔案852內之設計資訊製造之PCB，諸如，代表性PCB 856。舉例而言，GERBER檔案852可被上載至一或多個機器以執行PCB生產程序之各種步驟。PCB 856可被包括封裝840之電子組件填入以形成代表性印刷電路裝配件(PCA)858。
可在產品製造程序860處接收PCA 858且將其整合至一或多個電子器件(諸如，第一代表性電子器件862及第二代表性電子器件864) 中。作為一說明性非限制性實例，第一代表性電子器件862、第二代表性電子器件864或其兩者可選自一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一通信器件、一個人數位助理(PDA)、一固定位置資料單元及一電腦之群組，以下各者經整合至電子器件中：圖1之半導體電晶體結構100、圖1之半導體電晶體結構100之組件、圖2之電路200、圖2之電路200之組件、圖3之半導體電晶體結構202、圖3之半導體電晶體結構202之組件、圖4之電路400、圖4之電路400之組件、圖5之半導體電晶體結構402、圖5之半導體電晶體結構402之組件或前述各者之任何組合。作為另一說明性非限制性實例，電子器件862及864中之一或多者可為遠端單元，諸如行動電話、手持型個人通信系統(PCS)單元、攜帶型資料單元(諸如，個人資料助理、具備全球定位系統(GPS)功能之器件、導航器件)、固定位置資料單元(諸如，儀錶讀取設備)或儲存或擷取資料或電腦指令之任何其他器件，或前述各者之任何組合。除了根據本發明之教示之遠端單元外，可在包括作用中積體電路(包括記憶體及晶載電路)之任何器件中合適地使用本發明之實施例。
如說明性程序800所描述，可製造、處理一器件且將該器件整合至一電子器件中，該器件包括圖1之半導體電晶體結構100、圖1之半導體電晶體結構100之組件、圖2之電路200、圖2之電路200之組件、圖3之半導體電晶體結構202、圖3之半導體電晶體結構202之組件、圖4之電路400、圖4之電路400之組件、圖5之半導體電晶體結構402、圖5之半導體電晶體結構402之組件或前述各者之任何組合。關於圖1至圖7所揭示的實施例之一或多個態樣可包括於各種處理階段處(諸如，包括於程式庫檔案812、GDSII檔案826及GERBER檔案852內)，以及儲存於研究電腦806之記憶體810、設計電腦814之記憶體818、電腦846之記憶體850、在各種階段(諸如，在板裝配程序854)使用的一或 多個其他電腦或處理器(未圖示)之記憶體處，且亦併入至一或多個其他實體實施例(諸如，遮罩832、晶粒836、封裝840、PCA 858、諸如原型電路或器件(未圖示)之其他產品或其任何組合)中。儘管描繪了自實體器件設計至最終產品之各種代表性生產階段，但在其他實施例中，可使用較少階段或可包括額外階段。類似地，程序800可由單一實體或由執行程序800之各種階段之一或多個實體來執行。
熟習此項技術者應進一步瞭解，結合本文中所揭示之實施例所描述之各種說明性邏輯區塊、組態、模組、電路及演算法步驟可實施為電子硬體、由處理器執行之電腦軟體或兩者之組合。上文大體上在功能性方面描述了各種說明性組件、區塊、組態、模組、電路及步驟。此功能性係實施為硬體或處理器可執行指令取決於特定應用及強加於整個系統之設計約束。熟習此項技術者可針對每一特定應用以不同方式來實施所述功能性，但此等實施決策不應解譯為導致脫離本發明之範疇。
結合本文中所揭示之實施例所描述之方法或演算法之步驟可直接以硬體、以由處理器執行之軟體模組或以兩者之組合體現。軟體模組可駐存於隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM)、暫存器、硬碟、抽取式磁碟、緊密光碟唯讀記憶體(CD-ROM)或此項技術中已知的任何其他形式之非暫時性儲存媒體中。例示性儲存媒體係耦接至處理器，以使得處理器可自儲存媒體讀取資訊及將資訊寫入至儲存媒體。在替代例中，儲存媒體可與處理器成一體。處理器及儲存媒體可駐留於特殊應用積體電路(ASIC)中。ASIC可駐留於計算器件或使用者終端機中。在替代實施例中，處理器及儲存媒體可作為離散組件而駐留於計算器件或使用者終端機中。
提供所揭示實施例之先前描述以使任何熟習此項技術者能夠製造或使用所揭示實施例。對此等實施例之各種修改對熟習此項技術者而言將為顯而易見的，且本文中所界定之一般原理可在不脫離本發明之範疇的情況下應用於其他實施例。因此，本發明不欲限於本文中所展示之實施例，而是應符合與如由以下申請專利範圍所界定之原理及新穎特徵相一致的最廣可能範疇。

Claims (45)

  1. 一種程式化一記憶胞之裝置，其包含：一半導體電晶體結構，其包括一源極重疊區域及一汲極重疊區域，其中該源極重疊區域可被選擇性地偏壓以在該源極重疊區域與該半導體電晶體結構之一閘極之間建立一第一擊穿條件，且其中該汲極重疊區域可被選擇性地偏壓以在該汲極重疊區域與該閘極之間建立一第二擊穿條件；一第一存取電晶體，其耦接至該半導體電晶體結構；一第二存取電晶體，其耦接至該半導體電晶體結構；及一井線，其耦接至該第一存取電晶體之一本體且耦接至該第二存取電晶體之一本體。
  2. 如請求項1之裝置，其中：該井線係耦接至該半導體電晶體結構之一本體；該第一存取電晶體係耦接至該半導體電晶體結構之一源極以允許實現對該源極重疊區域之選擇性偏壓；且該第二存取電晶體係耦接至該半導體電晶體結構之一汲極以允許實現對該汲極重疊區域之選擇性偏壓。
  3. 如請求項1之裝置，其中該半導體電晶體結構之一通道區域可透過該井線被偏壓以防止在該通道區域與該閘極之間的一擊穿條件。
  4. 如請求項1之裝置，其中在該源極重疊區域與該閘極之間的一第一電壓差超過該半導體電晶體結構之一介電質之一擊穿電壓時建立該第一擊穿條件。
  5. 如請求項4之裝置，其中在該汲極重疊區域與該閘極之間的一第二電壓差超過該半導體電晶體結構之該介電質之該擊穿電壓時 建立該第二擊穿條件。
  6. 如請求項5之裝置，其中該第一擊穿條件對應於該半導體電晶體結構之指示一第一邏輯值的一第一可程式化狀態。
  7. 如請求項6之裝置，其中該第二擊穿條件對應於該半導體電晶體結構之指示一第二邏輯值的一第二可程式化狀態。
  8. 如請求項7之裝置，其中該第一邏輯值等於該第二邏輯值。
  9. 如請求項8之裝置，其中該第一邏輯值不同於該第二邏輯值。
  10. 如請求項1之裝置，其中該半導體電晶體結構為一n型電晶體。
  11. 如請求項10之裝置，其中該n型電晶體為一n型金屬氧化物半導體(NMOS)電晶體或一n型鰭式場效電晶體(NFinFET)，其中該閘極之一閘極材料係N+摻雜的、一N型金屬或一P型金屬。
  12. 如請求項1之裝置，其中該半導體電晶體結構為一p型電晶體。
  13. 如請求項12之裝置，其中該p型電晶體為一p型金屬氧化物半導體(PMOS)電晶體或一p型鰭式場效電晶體(PFinFET)，其中該閘極之一閘極材料係P+摻雜的、一P型金屬或一N型金屬。
  14. 如請求項1之裝置，其整合至至少一半導體晶粒中。
  15. 如請求項1之裝置，其進一步包含選自由下列各者組成之群組之一器件：一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一通信器件、一個人數位助理(PDA)、一固定位置資料單元及一電腦，該半導體電晶體結構係整合至該器件中。
  16. 一種程式化一記憶胞之方法，其包含：對一井線施加一電壓，該井線係耦接至一第一存取電晶體之一本體且耦接至一第二存取電晶體之一本體，該第一存取電晶體及該第二存取電晶體耦接至一半導體電晶體結構；及在該半導體電晶體結構處選擇性地建立一第一擊穿條件及一 第二擊穿條件，其中該第一擊穿條件係在該半導體電晶體結構之一源極重疊區域與該半導體電晶體結構之一閘極之間，且其中該第二擊穿條件係在該半導體電晶體結構之一汲極重疊區域與該閘極之間。
  17. 如請求項16之方法，其進一步包含透過該井線偏壓該半導體電晶體結構之一本體觸點以防止在該半導體電晶體結構之一通道區域與該閘極之間的一擊穿條件。
  18. 如請求項16之方法，其中該半導體電晶體結構為一n型電晶體。
  19. 如請求項18之方法，其中該n型電晶體為一n型金屬氧化物半導體(NMOS)電晶體或一n型鰭式場效電晶體(NFinFET)，其中該閘極之一閘極材料係N+摻雜的、一N型金屬或一P型金屬。
  20. 如請求項18之方法，其中該第一擊穿條件對應於該n型電晶體處之一第一程式化操作，且其中建立該第一擊穿條件包括使該源極重疊區域與該閘極之間的一第一電壓差超過該n型電晶體之一介電質擊穿電壓。
  21. 如請求項20之方法，其中使該第一電壓差超過該擊穿電壓包括將一閘極電壓施加至該閘極及將一程式化電壓施加至該源極重疊區域。
  22. 如請求項21之方法，其中該程式化電壓大於該閘極電壓。
  23. 如請求項17之方法，其中偏壓該本體觸點包括將一閘極電壓施加至該閘極及將一井電壓施加至該通道區域，且其中該閘極電壓近似等於該井電壓。
  24. 如請求項23之方法，其中該閘極電壓近似接地。
  25. 如請求項18之方法，其進一步包含在建立該第一擊穿條件之後在該n型電晶體處執行一第一讀取操作，其中執行該第一讀取操作包括將一讀取電壓施加至該源極重疊區域。
  26. 如請求項25之方法，其進一步包含在建立該第二擊穿條件之後在該n型電晶體處執行一第二讀取操作，其中執行該第二讀取操作包括將該讀取電壓施加至該汲極重疊區域。
  27. 如請求項25之方法，其進一步包含在建立該第二擊穿條件之後在該n型電晶體處執行一第二讀取操作，其中執行該第二讀取操作包括將該讀取電壓施加至該閘極。
  28. 如請求項18之方法，其進一步包含在建立該第一擊穿條件之後在該n型電晶體處執行一第一讀取操作，其中執行該第一讀取操作包括將一讀取電壓施加至該閘極。
  29. 如請求項16之方法，其中該半導體電晶體結構為一p型電晶體。
  30. 如請求項29之方法，其中該p型電晶體為一p型金屬氧化物半導體(PMOS)電晶體或一p型鰭式場效電晶體(PFinFET)，其中一閘極材料係P+摻雜的、一P型金屬或一N型金屬。
  31. 如請求項29之方法，其中該第一擊穿條件對應於該p型電晶體處之一第一程式化操作，且其中建立該第一擊穿條件包括使該源極重疊區域與該閘極之間的一第一電壓差超過該p型電晶體之一介電質擊穿電壓。
  32. 如請求項31之方法，其中使該第一電壓差超過該擊穿電壓包括將一程式化電壓施加至該閘極及將一汲極電壓施加至該汲極重疊區域。
  33. 如請求項32之方法，其中該汲極電壓近似等於一存取電晶體之一臨限電壓。
  34. 如請求項16之方法，其中選擇性地建立該第一擊穿條件及該第二擊穿條件係由整合至一電子器件中之一處理器起始。
  35. 如請求項16之方法，其中該電壓係近似零。
  36. 一種程式化一記憶胞之裝置，其包含： 用於在一半導體電晶體結構之一源極重疊區域與該半導體電晶體結構之一閘極之間建立一第一擊穿條件之構件；用於在該半導體電晶體結構之一汲極重疊區域與該閘極之間建立一第二擊穿條件之構件；用於存取該半導體電晶體結構之第一構件；用於存取該半導體電晶體結構之第二構件；及用於偏壓該半導體電晶體結構之一本體觸點之構件，其中該用於偏壓該半導體電晶體結構之一本體觸點之構件係耦接至該第一構件之一本體及該第二構件之一本體。
  37. 如請求項36之裝置，其進一步包含用於在建立該第一或第二擊穿條件之後在該半導體電晶體結構處執行一讀取操作之構件。
  38. 如請求項36之裝置，其中：用於存取該半導體電晶體結構之該第一構件係耦接至該半導體電晶體結構之一源極以允許實現對該源極重疊區域之選擇性偏壓；且用於存取該半導體電晶體結構之該第二構件係耦接至該半導體電晶體結構之一汲極以允許實現對該汲極重疊區域之選擇性偏壓。
  39. 一種程式化一記憶胞之非暫時性電腦可讀媒體，其包含在由一處理器執行時使該處理器進行以下操作之指令：對一井線施加一電壓，該井線係耦接至一第一存取電晶體之一本體且耦接至一第二存取電晶體之一本體，該第一存取電晶體及該第二存取電晶體耦接至一半導體電晶體結構；及在該半導體電晶體結構處選擇性地建立一第一擊穿條件及一第二擊穿條件，其中該第一擊穿條件係在該半導體電晶體結構之一源極重疊區域與該半導體電晶體結構之一閘極之間，且其 中該第二擊穿條件係在該半導體電晶體結構之一汲極重疊區域與該閘極之間。
  40. 如請求項39之非暫時性電腦可讀媒體，其進一步包含在由該處理器執行時使該處理器進行以下操作之指令：偏壓該半導體電晶體結構之一本體觸點以防止在該半導體電晶體結構之一通道區域與該閘極之間的一擊穿條件。
  41. 如請求項39之非暫時性電腦可讀媒體，其進一步包含在由該處理器執行時使該處理器進行以下操作之指令：在建立該第一或第二擊穿條件之後在該半導體電晶體結構處執行一讀取操作。
  42. 一種程式化一記憶胞之方法，其包含：用於對一井線施加一電壓之一步驟，該井線係耦接至一第一存取電晶體之一本體且耦接至一第二存取電晶體之一本體，該第一存取電晶體及該第二存取電晶體耦接至一半導體電晶體結構；及用於在該半導體電晶體結構之一源極重疊區域與該半導體電晶體結構之一閘極之間建立一第一擊穿條件之一步驟；及用於在該半導體電晶體結構之一汲極重疊區域與該閘極之間建立一第二擊穿條件之一步驟。
  43. 如請求項42之方法，其中用於建立該第一擊穿條件之該步驟係在整合至一電子器件之一處理器處執行。
  44. 一種程式化一記憶胞之方法，其包含：接收表示一半導體器件之至少一實體性質之設計資訊，該半導體器件包含：包括一源極重疊區域及一汲極重疊區域之一半導體電晶體結構，其中該源極重疊區域可被選擇性地偏壓以在該源極重疊區域與該半導體電晶體結構之一閘極之間建立一第一擊穿 條件，且其中該汲極重疊區域可被選擇性地偏壓以在該汲極重疊區域與該閘極之間建立一第二擊穿條件；一第一存取電晶體，其耦接至該半導體電晶體結構；一第二存取電晶體，其耦接至該半導體電晶體結構；及一井線，其耦接至該第一存取電晶體之一本體且耦接至該第二存取電晶體之一本體；變換該設計資訊以遵守一檔案格式；及產生包括該經變換設計資訊之一資料檔案。
  45. 如請求項44之方法，其中該資料檔案包含一GDSII格式或一GERBER格式之一或多者。
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