CN104969299A - 用于对存储器单元进行编程的系统和方法 - Google Patents

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Abstract

一种方法包括在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况。第一击穿状况是在该半导体晶体管结构的源极交叠区域与该半导体晶体管结构的栅极之间。第二击穿状况是在该半导体晶体管结构的漏极交叠区域与该栅极之间。

Description

用于对存储器单元进行编程的系统和方法
相关申请的交叉引用
本申请要求共同拥有的于2013年2月5日提交的美国非临时专利申请No.13/759,344的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
领域
本公开一般涉及对存储器单元进行编程。
相关技术描述
技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络来传达语音和数据分组。此外，许多此类无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。
无线电话和其他电子设备内的电路系统可以使用一次可编程(OTP)器件来编程和存储数据值。OTP器件可通过在该器件内的晶体管(诸如互补金属氧化物半导体(CMOS)晶体管)的源极、漏极和/或沟道区创建栅极氧化物击穿来编程数据值。在施加了读电压时，栅极氧化物击穿使得电流能在晶体管的栅极与该晶体管的源极/漏极区和该晶体管的沟道区之间流动，而非可编程器件将呈现基本为0的栅极到源极/漏极电流。然而，使用OTP器件可能消耗大量管芯面积。
此外，栅极氧化物击穿位置相对于源极、漏极和沟道区的变动可能影响继氧化物击穿之后的电阻量。例如，沟道区处的氧化物击穿可导致较大的双极电阻，而源极区或漏极区处的氧化物击穿可导致较小的线性电阻。
在氧化物击穿之后，可以向晶体管施加读电压以检测因电介质击穿导致的读电流。然而，当在栅极氧化物击穿之后向OTP器件施加读电压以读取所存储的数据值时，如果该读电压对应于致使沟道区中的击穿的读电压(即，用于补偿较大电阻的较大读电压)，则晶体管的源极和漏极区可能超限。使晶体管的源极和漏极区超限可能导致OTP器件处的可靠性故障。
概述
公开了用于对存储器单元进行编程的系统和方法。两次可编程(TTP)器件包括可编程晶体管。该可编程晶体管可通过在该可编程晶体管的栅极与该可编程晶体管的源极之间创建第一导电性路径(即，栅极氧化物击穿)以及在该可编程晶体管的栅极与漏极之间创建第二导电性路径来编程。例如，栅极与源极之间的电压差可超过击穿电压，由此在栅极与源极之间创建导电性路径。同样，栅极与漏极之间的电压差可超过击穿电压，由此在栅极与漏极之间创建第二导电性路径。为了创建导电性路径，可分别向栅极、源极和漏极施加栅极电压、源极电压和漏极电压。通过向晶体管的阱施加使栅极与沟道之间的电压差小于电介质击穿电压的一电压来防止在可编程晶体管的沟道区发生击穿。在TTP器件编程和读操作期间，可编程晶体管被建立在“截止”状态(例如，0或大致为0的电流在源极与漏极之间流动)。
在特定实施例中，一种方法包括在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况。第一击穿状况是在该半导体晶体管结构的源极交叠区域与该半导体晶体管结构的栅极之间。第二击穿状况是在该半导体晶体管结构的漏极交叠区域与该栅极之间。
在另一特定实施例，一种装置包括半导体晶体管结构，该半导体晶体管结构包括源极交叠区域和漏极交叠区域。源极交叠区域能被选择性地偏置以在该源极交叠区域与该半导体晶体管结构的栅极之间创建第一击穿状况。漏极交叠区域能被选择性地偏置以在该漏极交叠区域与栅极之间创建第二击穿状况。
由所公开实施例中的至少一个实施例提供的一种特定优点在于通过准许每单元有两个逻辑状态来减小管芯面积的能力，这与针对一次可编程(OTP)器件具有两个单元且每个单元有一个逻辑状态形成对比。本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括下述章节：附图简述、详细描述以及权利要求。
附图简述
图1是半导体晶体管结构的特定解说性实施例的示图；
图2是可操作用于在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况的电路的特定解说性实施例的示图；
图3是图2的半导体晶体管结构的特定解说性实施例的示图；
图4是可操作用于在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况的电路的特定解说性实施例的另一示图；
图5是图4的半导体晶体管结构的特定解说性实施例的示图；
图6是在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况的方法的特定实施例的流程图；
图7是包括可操作用于在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况的组件的无线设备的框图；以及
图8是用于制造包括可操作用于在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况的组件的电子设备的制造过程的特定解说性实施例的数据流图。
详细描述
参考图1，示出了半导体晶体管结构100的特定解说性实施例。示出了半导体晶体管结构100的横截面视图以及半导体晶体管结构100的俯视图。在特定实施例中，半导体晶体管结构100可包括p型晶体管，诸如p型金属氧化物半导体(PMOS)晶体管或p型鳍式场效应晶体管(PFinFET)。在另一特定实施例中，半导体晶体管结构100可包括n型晶体管，诸如n型金属氧化物半导体(NMOS)晶体管或n型鳍式场效应晶体管(NFinFET)。
半导体晶体管结构100包括栅极106、源极108、漏极110以及阱112(即，沟道区)。电介质107将栅极106与源极108、与漏极110以及与阱112分开。电介质107可以是由具有高介电常数的材料构成的绝缘层。在半导体晶体管结构100的特定解说性实施例中，源极交叠区域108a是源极108的在栅极106和电介质107下方延伸的特定区域。漏极交叠区域110a是漏极110的在栅极106和电介质107下方延伸的特定区域。与具有重掺杂浓度的源极区108和漏极区110不同，交叠区域108a、110a可具有轻掺杂浓度。例如，如果源极108和漏极110掺杂有N+浓度，则交叠区域108a、110a与源极108和漏极110的其余区域相比可具有轻掺杂N+浓度。作为另一示例，如果源极108和漏极110掺杂有P+浓度，则交叠区域108a、110a与源极108和漏极110的其余区域相比可具有轻掺杂P+浓度。在其他特定实施例中，源极108和漏极110可掺杂有P-浓度，并且源极交叠区域108a和漏极交叠区域110a可具有轻掺杂P-浓度。在另一特定实施例中，源极108和漏极110可掺杂有N-浓度，并且源极交叠区域108a和漏极交叠区域110a可具有轻掺杂N-浓度。
半导体晶体管结构100进一步包括间隔层109a、109b，间隔层被配置成将源极108和漏极110与栅极106分开。阱112对应于半导体晶体管结构100中植入有晶体管(即，n型晶体管或p型晶体管)的区域。阱112可具有与源极108和漏极110相反的掺杂特性。例如，当源极108和漏极110具有P+浓度时，阱112可具有N-浓度。作为另一示例，当源极108和漏极110具有N+浓度时，阱112可具有P-浓度。可在源极108和漏极110之间的阱112内形成沟道区。例如，可以在阱112的一部分内形成将源极108与漏极110相连接的沟道(即，导电路径)。
半导体晶体管结构100进一步包括浅沟槽隔离区105a、105b，它们提供隔离并防止毗邻半导体器件组件之间的电流漏泄。例如，半导体晶体管结构100可以是存储器中的多个毗邻半导体晶体管结构之一，每个半导体晶体管结构对应于单个存储器单元。浅沟槽隔离区105a、105b可以防止来自存储器中的另一半导体晶体管结构的电流漏泄影响图1中所示的半导体晶体管结构100。半导体晶体管结构100进一步包括基板113。阱112和浅沟槽隔离区105a、105b形成在基板113内。存储器中的多个毗邻半导体晶体管结构的组件也可以形成在基板113内。在特定实施例中，基板113可以掺杂有P-浓度。
在操作期间，可在半导体晶体管结构100处选择性地创建第一击穿状况124和/或第二击穿状况126。可以通过使栅极106与源极交叠区域108a之间的第一电压差超过半导体晶体管结构100的电介质的击穿电压来创建第一击穿状况124。第一击穿状况124对应于穿透栅极106与源极交叠区域108a之间的电介质107的击穿(即，创建了导电性路径)。可以通过使栅极106与漏极交叠区域110a之间的第二电压差超过半导体晶体管结构100的电介质的击穿电压来创建第二击穿状况126。可通过偏置半导体晶体管结构100的体触点以将栅极106与阱112之间的电压差降低至小于半导体晶体管结构100的电介质的击穿电压来防止在栅极106与阱112(即，沟道区)之间创建导电性路径。
第一击穿状况124可对应于半导体晶体管结构100的第一可编程状态并且可指示第一逻辑值。第二击穿状况126可对应于半导体晶体管结构100的第二可编程状态并且可指示第二逻辑值。在特定实施例中，第一和第二逻辑值可以是相等的(即，第一和第二逻辑值可以各自对应于逻辑“1”或对应于逻辑“0”)。在替换实施例中，第一和第二逻辑值可以不同(即，第一逻辑值可对应于逻辑“1”而第二逻辑值对应于逻辑“0”，反之亦然)。
在第一特定实施例中，半导体晶体管结构100可包括n型晶体管，诸如NMOS晶体管或NFinFET。源极108和漏极110可掺杂有N+浓度，并且交叠区域108a、110a可掺杂有较轻N+浓度。栅极106可以是N+掺杂多晶硅、N型金属栅极、或P型金属栅极。P型金属栅极可由于自建电场而导致较小的电介质击穿电压。如参照图2-3所解释的，在该特定实施例中，第一击穿状况124和第二击穿状况126可对应于n型晶体管处的编程操作。可经由主字线130向栅极106施加栅极电压，并且可经由流经第一存取晶体管204的第一电流131a向源极108(以及由此向源极交叠区域108a)施加编程电压。编程电压可以大于栅极电压并且大到足以导致栅极106与源极交叠区域108a之间的氧化物或电介质击穿(即，第一击穿状况124)。附加地或替换地，主字线130可向栅极106施加栅极电压，并且编程电压可经由流经第二存取晶体管244的第二电流131b被施加至漏极110(以及由此施加至漏极交叠区域110a)。编程电压可以从第一存取晶体管204和第二存取晶体管244传递而来，如参照图2描述的。如参照图2-3进一步描述的，在该特定实施例中，可通过经由阱线(未示出)向n型晶体管的体(即，向阱112)施加阱电压来将栅极106与阱112之间的电压差维持成小于半导体晶体管结构100的电介质的击穿电压。阱电压可以大致等于栅极电压。例如，如参照图2所描述的，可以经由字线将栅极电压偏置到接地，并且可以经由字线将阱电压偏置到接地。
在第二特定实施例中，半导体晶体管结构100可包括p型晶体管，诸如PMOS晶体管或PFinFET。源极108和漏极110可掺杂有P+浓度，并且交叠区域108a、110a可掺杂有较轻P+浓度。栅极106可以是P+掺杂多晶硅、P型金属栅极、或N型金属栅极。N型金属栅极可由于自建电场而导致较小的电介质击穿电压。如参照图4-5所描述的，在该特定实施例中，第一击穿状况124和第二击穿状况126对应于p型晶体管处的编程操作。可经由主字线130向栅极106施加编程电压，并且可经由流经存取晶体管204的第一电流131a向源极108(以及由此向源极交叠区域108a)施加漏极电压。附加地或替换地，主字线可向栅极106施加编程电压，并且漏极电压可经由流经另一存取晶体管244的第二电流131b被施加至漏极110(以及由此施加至漏极交叠区域110a)。编程电压可以大于源极/漏极电压并且大到足以导致栅极106分别与源极交叠区域108a和漏极交叠区域110a之间的氧化物或电介质击穿(即，第一击穿124和第二击穿126)。如参照图4-5进一步解释的，在该特定实施例中，可通过经由阱线(未示出)向p型晶体管的体(即，向阱112)施加阱电压来将栅极106与阱112之间的电压差维持成小于半导体晶体管结构100的电介质的击穿电压。阱电压与编程电压之间的电压差可以小到足以防止栅极106与沟道区(即，阱112)之间的栅极氧化物或电介质击穿。
将领会，与如一次可编程(OTP)器件那样具有两个单元且每个单元有一个逻辑状态相反，创建两个击穿状况124、126可通过准许每单元有两个逻辑状态来减小管芯面积。
参照图2，示出了可操作用于在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况的电路200的特定解说性实施例。电路200可以是包括半导体晶体管结构202、第一存取晶体管204和第二存取晶体管244的两次可编程(TTP)器件(即，n型TTP器件)的电路。半导体晶体管结构202可对应于图1的半导体晶体管结构100。半导体晶体管结构202可以是主n型核晶体管，第一存取晶体管204可以是第一n型IO晶体管，且第二存取晶体管244可以是第二n型IO晶体管。核晶体管可具有比IO晶体管更薄的栅极电介质和更低的电介质击穿电压。n型晶体管可以是NMOS晶体管、NFinFET、或其任何组合。可使用第一存取晶体管204和第二存取晶体管244在半导体晶体管结构202内可靠地引起两个氧化物或电介质击穿状况224、226。结果，半导体晶体管结构202可存储最多两个可经由第一和第二存取晶体管204、244独立地读取的一次可编程(OTP)值。
半导体晶体管结构202(即，主n型晶体管)包括主栅极206、主源极208、主漏极210、和主沟道区212。第一存取晶体管204(即，第一n型晶体管)包括第一栅极214、第一源极216、第一漏极218、和第一沟道区220。第二存取晶体管244(即，第二n型晶体管)包括第二栅极254、第二源极256、第二漏极258、和第二沟道区260。主n型晶体管的主源极208被耦合成接收来自第一n型晶体管的第一漏极218的第一漏极电流231a，并且主n型晶体管的主漏极210被耦合成接收来自第二n型晶体管的第二漏极258的第二漏极电流231b。第一漏极电流231a可对应于图1的第一电流131a，并且第二漏极电流231b可对应于图1的第二电流131b。
主栅极206耦合至主字线230并且响应于主字线230的电压。例如，主n型晶体管的漏-源导电性可随主字线230的电压增大到阈值电压以上而增加(即，使沟通导通)。第一栅极214和第二栅极254分别耦合至第一字线232和第二字线240。按照与主栅极206响应于主字线230类似的方式，第一栅极214响应于第一字线232的电压，并且第二栅极254响应于第二字线240。主沟道区212、第一沟道区220和第二沟道区260耦合至阱线234。第一源极216和第二源极256耦合至位线236。
在编程操作期间，电路200在半导体晶体管结构202处选择性地创建第一击穿状况224(即，创建导电性路径)和/或第二击穿状况226。第一击穿状况224和第二击穿状况226可分别对应于图1的第一击穿状况124和第二击穿状况126。第一击穿状况224可以是在半导体晶体管结构202的源极交叠区域与主栅极206之间，而第二击穿状况226可以是在半导体晶体管结构202的漏极交叠区域与主栅极206之间。源极交叠区域对应于主源极208的在主栅极206的栅极氧化物或电介质下方延伸的区域。源极交叠区域可具有轻掺杂N+浓度(与具有重掺杂N+浓度的区域形成对比)。漏极交叠区域对应于主漏极210的在主栅极206的栅极氧化物或电介质下方延伸的区域。漏极交叠区域可具有轻掺杂N+浓度(与具有重掺杂N+浓度的区域形成对比)。“主源极208”和“源极交叠区域”可以可互换地使用，并且“主漏极210”和“漏极交叠区域”可以可互换地使用。栅极膜可以是N+型多晶硅、N型金属、或P型金属栅极。栅极电介质膜可以是氧化物膜或高k电介质膜。电路器件200还可防止主沟道区212与主栅极206之间的击穿状况。
第一击穿状况224(在主源极208处，这与在主沟道区212处形成对比)可对应于第一编程操作并且可通过使主栅极206与源极交叠区域(即，主源极208)之间的第一电压差超过主n型晶体管的击穿电压来创建。可通过向主栅极206施加栅极电压并经由第一存取晶体管204向主源极208(这与主漏极210或主沟道区212形成对比)施加编程电压来引起主栅极206与主源极208之间的第一电压差。编程电压可以大于栅极电压、小于主源极208N+/P-结击穿电压，但大到足以导致主栅极206与主源极208之间的氧化物击穿。例如，主字线230可以向主n型晶体管的主栅极208施加大致等于接地(即，0伏)的栅极电压。可以经由第一字线232向第一存取晶体管204的第一栅极214施加系统编程电压(Vp)并且经由位线236向第一存取晶体管204的第一源极216施加Vp。阱线234可以向半导体晶体管结构202和第一存取晶体管204的体触点施加大致等于接地(即，0伏)的阱电压。结果，由于第一栅极214(Vp)与体偏置(接地)之间的电压差，第一存取晶体管204沟道被导通并且通过第一沟道区220启用沟道导电。编程电压(例如，系统编程电压(Vp)减去第一存取晶体管204的阈值电压(Vt))被提供给半导体晶体管结构202的主源极208。
由此，半导体晶体管结构202沟道被截止并且源极交叠区域可被选择性地偏置以创建第一击穿状况224。响应于主栅极206与主源极208之间的第一电压差超过电介质击穿电压，在源极交叠区域与主栅极206之间发生第一击穿状况224。由此，第一漏极电流231a沿编程路径从位线236通过第一存取晶体管204流至主源极208，并且跨栅极氧化物或电介质流至半导体晶体管结构202的主栅极206。
以类似方式，第二击穿状况226可对应于第二编程操作，并且可以通过使主栅极206与漏极交叠区域之间的第二电压差超过主n型晶体管的击穿电压来创建第二击穿状况226。引起主栅极206与主漏极210之间的第二电压差还可包括向主栅极206施加栅极电压。然而，在创建第二电压差时，可经由第二存取晶体管244向主漏极210(这与主源极208或主沟道区形成对比)施加编程电压。以与关于第一存取晶体管204相似的方式，系统编程电压(Vp)可经由第二字线240被施加至第二存取晶体管244的第二栅极254并经由位线236被施加至第二存取晶体管244的第二源极256。结果，以与经由第一存取晶体管204向主源极208施加编程电压类似的方式，经由第二存取晶体管244向主漏极210提供编程电压。由此，漏极交叠区域可被选择性地偏置以创建第二击穿状况226。
电路200可通过向主栅极206施加栅极电压(即，接地电压)并向主沟道区212施加阱电压来防止主沟道区212与主栅极206之间的击穿状况。栅极电压可大致等于阱电压以保持主沟道区212截止并保持主栅极206与半导体晶体管结构202的体触点之间的电压差小于电介质击穿电压。
第一击穿状况224可对应于半导体晶体管结构202的第一可编程状态并且可指示第一逻辑值。第二击穿状况226可对应于半导体晶体管结构202的第二可编程状态并且可指示第二逻辑值。在特定实施例中，第一和第二逻辑值可以相等(即，第一和第二逻辑值可以各自对应于逻辑“1”或对应于逻辑“0”)。在替换实施例中，第一和第二逻辑值可以不同(即，第一逻辑值可对应于逻辑“1”而第二逻辑值对应于逻辑“0”，反之亦然)。
在创建了第一击穿状况224和/或第二击穿状况226之后，可通过向源极交叠区域施加读电压来执行第一击穿状况224的第一读操作，并且可通过向漏极交叠区域施加该读电压来执行第二击穿状况226的第二读操作。例如，执行读操作可包括通过在主字线230和阱线234接地时以系统读电压(Vread)来偏置位线236并以系统电源电压(Vdd)来偏置第一字线232和第二字线240来向源极交叠区域施加读电压。系统读电压(Vread)小于系统电源电压(Vdd)以防止未编程单元的氧化物或电介质击穿并防止使已编程单元的电介质击穿路径超限。读方向可通过向栅极206施加小于阈值电压的读电压(Vread)并保持源极208或漏极210处于低电压(接地)来被反转。
将领会，与具有两个单元且每个单元有一个逻辑状态(如同一次可编程(OTP)器件的情形)形成对比的是，创建两个击穿状况224、226(即，TTP器件)可通过准许每单元有两个逻辑状态来减小管芯面积。电路200可被并发地或串行地编程并且可比OTP器件更可靠，因为取决于施加至第一字线232和第二字线240的系统编程电压(Vp)，击穿状况224、226可对应于不同电阻(即，不同逻辑值)。例如，可(由感测电路)施加对这两个击穿状况224、226(与OTP器件的单个击穿状况形成对比)的读电压并且感测电路可将该读电压与这两个击穿状况224、226进行比较。将读电压与这两个击穿状况224、226进行比较可减少在一个击穿状况224、226有缺陷的情况下可能引起的感测差错。还将领会，可施加较低读电压来读取与击穿状况224、226相对应的所存储逻辑值，因为击穿状况224、226在主栅极206与源极/漏极交叠区域之间。例如，在特定实施例中，系统读电压(Vread)可以小于100毫伏(mV)。将领会，较低系统读电压(Vread)可防止使主源极208和/或主漏极210超限，提高TTP器件的可靠性，并且与较大读电压相比还可降低功耗。
参照图3，示出了图2的半导体晶体管结构202(即，主n型晶体管)的特定解说性实施例。如图所示，半导体晶体管结构202可以是金属氧化物半导体场效应晶体管(MOSFET)或鳍式场效应晶体管(FinFET)。
参照MOSFET实现，半导体晶体管结构202包括主栅极206、主源极208、主漏极、和主沟道区212(即，阱)。源极交叠区域208a在图3中描绘并且可对应于参照图2描述的源极交叠区域。漏极交叠区域210a在图3中描绘并且可对应于参照图2描述的漏极交叠区域。电介质307将主栅极206与主源极208、源极交叠区域208a、主沟道区212、主漏极210、和漏极交叠区域210a分开。栅极膜可以是N+型多晶硅、N型金属、或P型金属栅极。
主沟道区212可以是主源极208与主漏极210之间的沟道区。例如，在栅极电压大于阈值电压时，可在主沟道区212内建立将主源极208与主漏极210相连接的沟道(即，导电路径)。在编程和读操作期间，通过保持栅极电压小于阈值电压来使沟道导电性截止。主沟道区212可具有与主源极208(和主漏极210)相反的掺杂特性。例如，主源极208具有N+浓度，而主沟道区212具有P-浓度。
半导体晶体管结构202包括间隔层309a、309b，间隔层被配置成将主源极208与主栅极206分开并且将主漏极210与主栅极206分开。间隔层309a、309b可对应于图1的间隔层109a、109b并且可以按与图1的间隔层109a、109b基本类似的方式操作。半导体晶体管结构202进一步包括浅沟槽隔离区305a、305b，它们提供隔离并防止毗邻半导体器件组件之间的电流漏泄。浅沟槽隔离区305a、305b可对应于图1的浅沟槽隔离区105a、105b并且可以按与图1的浅沟槽隔离区105a、105b基本类似的方式操作。半导体晶体管结构202进一步包括基板313。主沟道区212和浅沟槽隔离区305a、305b形成在基板313内。基板113掺杂有P-浓度。替换地，其也可掺杂有N-浓度。基板313可对应于图1的基板113并且可以按与图1的基板113基本类似的方式起作用。
在第一特定实施例中，主栅极206可包括N型金属或N+浓度。在第一特定实施例的编程操作期间，主字线230可以向主栅极206施加栅极电压，并且编程电压可经由源极连接331a被施加至主源极208以创建第一击穿状况224。例如，可经由源极连接331a向主源极208施加第一漏极电流231a。附加地或替换地，主字线230可以向主栅极206施加栅极电压，并且编程电压可经由漏极连接331b被施加至主漏极210以创建第二击穿状况226。例如，可经由漏极连接331b向主漏极210施加第二漏极电流231b。栅极电压可以大致为0伏并且图2的阱线234可以向主沟道区212施加大致为0伏的阱电压，从而使主沟道区212截止。由此，击穿状况224、226(即，编程路径)是从主栅极206分别到主源极208和主漏极210(这与从主栅极206到主沟道区212形成对比)，这是因为栅-源电压(例如，大致等于编程电压)高于栅-阱电压(例如，0伏)。
在第一特定实施例的读操作期间，第一读路径(即，第一击穿状况224)是从主栅极206到主源极208(即，源极交叠区域208a)，而第二读路径(即，第二击穿状况226)是从主栅极206到主漏极210(即，漏极交叠区域210a)。栅极电压可以大致为0，且读电压可经由源极连接331a被施加至主源极208并经由漏极连接331b被施加至主漏极210。如参照图2所解释的，减小的系统读电压(Vread)(例如，100mV)可被用于避免使主源极208和主漏极210超限并用于提高可靠性。读方向可通过向栅极206施加小于阈值电压的读电压(Vread)并保持源极208或漏极210处于低电压(接地)来反转。
在第二特定实施例中，主栅极206可包括P型金属。第二特定实施例的编程操作可以按与第一特定实施例的编程操作类似的方式起作用。第二特定实施例的读操作可以按与第一特定实施例的读操作类似的方式起作用。
参照FinFET实现，(MOSFET实现的)主源极208和主漏极210可被实现为从硅阱312的表面突出的鳍208、210(即，源极-漏极沟道)。硅阱312可包括N-浓度。硅阱312可对应于图2的主沟道区212。电介质307可被置于鳍208、210周围，并且主栅极206可被置于电介质307周围。氧化物层311可被置于硅阱312上以将主栅极206和电介质307与硅阱312隔离。第一击穿状况224和第二击穿状况226可按照与参照MOSFET实现所描述的类似方式来创建。
图3中示出的半导体晶体管结构202的实现可以在图2的电路200中实现。将领会，在参照图3的MOSFET实现所描述的半导体晶体管结构202的第一特定实施例中，分别施加至第一存取晶体管204的第一栅极214和第二存取晶体管244的第二栅极254的系统编程电压(Vp)可以低于参照MOSFET或Finfet实现所描述的半导体晶体管结构202的第一特定实施例中的系统编程电压(Vp)。例如，由于第二特定实施例中主栅极206的P型金属组成以及主源极208和主漏极210的N+浓度，因而与第一实施例相比，可需要较低的系统编程电压(Vp)。减小编程电压(Vp)可以降低功耗。
参照图4，示出了可操作用于在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况的电路400的特定解说性实施例。电路400可以是包括半导体晶体管结构402、第一存取晶体管404和第二存取晶体管444的两次可编程(TTP)器件(即，p型TTP器件)的电路。半导体晶体管结构402可对应于图1的半导体晶体管结构100。半导体晶体管结构402可以是主p型核晶体管，第一存取晶体管404可以是第一p型IO晶体管，且第二存取晶体管444可以是第二p型IO晶体管。核晶体管可具有比IO晶体管更薄的栅极电介质和更低的电介质击穿电压。p型晶体管可以是PMOS晶体管、PFinFET、或其任何组合。可使用第一存取晶体管404和第二存取晶体管444在半导体晶体管结构402内可靠地引起两个氧化物击穿状况424、426。结果，半导体晶体管结构402可存储最多两个可经由第一和第二存取晶体管404、444独立地读取的一次可编程(OTP)值。
半导体晶体管结构402(即，主p型晶体管)包括主栅极406、主源极408、主漏极410、和主沟道区412。第一存取晶体管404(即，第一p型晶体管)包括第一栅极414、第一源极416、第一漏极418、和第一沟道区420。第二存取晶体管444(即，第二p型晶体管)包括第二栅极454、第二源极456、第二漏极458、和第二沟道区460。主p型晶体管的主源极408耦合至第一p型晶体管的第一漏极418以将第一漏极电流431a提供给第一p型晶体管的第一漏极418，并且主p型晶体管的主漏极410耦合至第二p型晶体管的第二漏极458以将第二漏极电流431b提供给第二p型晶体管的第二漏极458。第一漏极电流431a可对应于图1的第一电流131a，并且第二漏极电流431b可对应于图1的第二电流131b。
主栅极406耦合至主字线430并且响应于主字线430的电压。例如，主p型晶体管的漏-源导电性可随主字线430的电压降到阈值电压以下而增加。在编程和读操作期间，通过向主栅极406施加正电压来使半导体晶体管结构202的沟道导电性截止。第一栅极414和第二栅极454分别耦合至第一字线432和第二字线440。按照与主栅极406响应于主字线430类似的方式，第一栅极414响应于第一字线432的电压，并且第二栅极454响应于第二字线440。主沟道区412、第一沟道区420和第二沟道区460耦合至阱线434。第一源极416和第二源极456耦合至位线436。
在编程操作期间，电路400在半导体晶体管结构402处选择性地创建第一击穿状况424(即，创建导电性路径)和/或第二击穿状况426。第一击穿状况424和第二击穿状况426可分别对应于图1的第一击穿状况124和第二击穿状况126。第一击穿状况424可以是在半导体晶体管结构402的源极交叠区域与主栅极406之间，而第二击穿状况426可以是在半导体晶体管结构402的漏极交叠区域与主栅极406之间。源极交叠区域对应于主源极408的在主栅极406的栅极氧化物或电介质下方延伸的区域。源极交叠区域可具有轻掺杂P+浓度(与具有重掺杂P+浓度的区域形成对比)。漏极交叠区域对应于主漏极410的在主栅极406的栅极氧化物或电介质下方延伸的区域。漏极交叠区域可具有轻掺杂P+浓度(与具有重掺杂P+浓度的区域形成对比)。“主源极408”和“源极交叠区域”可以可互换地使用，并且“主漏极410”和“漏极交叠区域”可以可互换地使用。电路400还可防止主沟道区412与主栅极406之间的击穿状况。
第一击穿状况424(在主源极408处，这与在主沟道区412处形成对比)可对应于第一编程操作并且可通过使主栅极406与源极交叠区域(即，主源极408)之间的第一电压差超过主p型晶体管的击穿电压来创建。可通过向主栅极406施加系统编程电压(Vp)并经由第一存取晶体管404向主源极408(这与主漏极408或主沟道区412形成对比)施加漏极电压(例如，阈值电压(Vt))来引起主栅极406与主源极408之间的第一电压差。例如，向位线436和第一字线432施加接地电压(即，0伏)以使第一存取晶体管404能够导电。可通过主字线430向主栅极406提供系统编程电压(Vp)，并且可经由第一存取晶体管404向主源极408提供漏极电压(例如，大致为第一存取晶体管404的阈值电压(Vt))。阱线434可向半导体晶体管结构402的体触点提供系统电源电压(Vdd)以偏置主沟道区412并在主源极408附近引起第一击穿状况424。由此，源极交叠区域(即，主源极408)可被选择性地偏置以创建第一击穿状况424。响应于主栅极406与主源极408之间的第一电压差超过击穿电压，在源极交叠区域与主栅极406之间发生第一击穿状况424。由此，电流沿编程路径从主栅极406并跨半导体晶体管结构402的栅极氧化物通过主源极408和第一存取晶体管404流至位线436。
以类似方式，第二击穿状况426可对应于第二编程操作，并且可以通过使主栅极406与漏极交叠区域之间的第二电压差超过主p型晶体管的击穿电压来创建第二击穿状况426。引起主栅极406与主漏极410之间的第二电压差还可包括向主栅极406施加系统编程电压(Vp)。然而，在创建第二电压差时，可经由第二存取晶体管444向主漏极410(这与主源极408或主沟道区形成对比)施加漏极电压。以与关于第一存取晶体管404相似的方式，接地电压可经由第二字线440被施加至第二存取晶体管444的第二栅极454并经由位线436被施加至第二存取晶体管444的第二源极456。结果，以与经由第一存取晶体管404向主源极408施加漏极电压类似的方式，经由第二存取晶体管444向主漏极410提供漏极电压。由此，漏极交叠区域可被选择性地偏置以创建第二击穿状况426。
电路400可通过向主栅极406施加系统编程电压(Vp)并向主沟道区412施加系统电源电压(Vdd)(即，阱电压)来防止主沟道区412与主栅极406之间的击穿状况。半导体晶体管结构402的沟道导电性可在编程期间和在读操作期间截止。系统编程电压(Vp)与系统电源电压(Vdd)之间的电压差可小于半导体晶体管结构402的击穿电压，由此防止主沟道区412与主栅极406之间的击穿状况。
第一击穿状况424可对应于半导体晶体管结构402的第一可编程状态并且可指示第一逻辑值。第二击穿状况426可对应于半导体晶体管结构402的第二可编程状态并且可指示第二逻辑值。在特定实施例中，第一和第二逻辑值可以相等(即，第一和第二逻辑值可以各自对应于逻辑“1”或对应于逻辑“0”)。在替换实施例中，第一和第二逻辑值可以不同(即，第一逻辑值可对应于逻辑“1”而第二逻辑值对应于逻辑“0”，反之亦然)。
在创建了第一击穿状况424和/或第二击穿状况426之后，第一击穿状况424的第一读操作可通过以系统读电压(Vread)偏置主字线(即，向主栅极406施加系统读电压(Vread))来执行。第一读路径是从半导体晶体管结构202的主栅极406至主源极408，并且可读取由第一击穿状况424创建的所存储逻辑值。第二读路径是从主栅极406至主漏极410，并且可读取由第二击穿状况426创建的所存储逻辑值。系统读电压(Vread)小于系统编程电压(Vp)和电源电压(Vdd)以防止未编程单元的氧化物击穿并防止使已编程单元超限。
将领会，与具有两个单元且每个单元有一个逻辑状态(如同一次可编程(OTP)器件的情形)形成对比的是，创建两个击穿状况424、426(即，TTP器件)可通过准许每单元有两个逻辑状态来减小管芯面积。电路400可被并发地或串行地编程并且可比OTP器件更可靠，因为取决于经由第一字线432和第二字线440施加至栅极406的系统编程电压(Vp)，击穿状况424、426可对应于不同电阻(即，不同逻辑值)。例如，可(由感测电路)施加对这两个击穿状况424、426(与OTP器件的单个击穿状况形成对比)的读电压并且感测电路可将该读电压与这两个击穿状况424、426进行比较。将读电压与这两个击穿状况424、426进行比较可减小在一个击穿状况424、426有缺陷的情况下可能引起的感测差错。还将领会，可施加较低读电压来读取与击穿状况424、426相对应的所存储逻辑值，因为击穿状况424、426在主栅极406与源极/漏极交叠区域之间。例如，在特定实施例中，系统读电压(Vread)可以小于100毫伏(mV)。将领会，较低系统读电压(Vread)可防止使主源极408和/或主漏极410超限，与较大读电压相比还可降低功耗，并且可提高TTP器件可靠性。读方向可通过向源极408或漏极410施加小于阱电压的读电压(Vread)并保持栅极406处于低电压(接地)来反转。
参照图5，示出了图4的半导体晶体管结构402(即，主p型晶体管)的特定解说性实施例。如图所示，半导体晶体管结构402可以是金属氧化物半导体场效应晶体管(MOSFET)或鳍式场效应晶体管(FinFET)。
参照MOSFET实现，半导体晶体管结构402包括主栅极406、主源极408、主漏极410、和主沟道区412(即，阱)。源极交叠区域408a在图5中描绘并且可对应于参照图4描述的源极交叠区域。漏极交叠区域410a在图5中描绘并且可以对应于参照图4描述的漏极交叠区域。电介质507将主栅极406与主源极408、源极交叠区域408a、主沟道区412、主漏极410、和漏极交叠区域410a分开。
主沟道区412可以是主源极408与主漏极410之间的沟道区。例如，在栅-源电压(Vgs)小于阈值电压时，可在主沟道区412内建立将主源极408与主漏极410相连接的沟道(即，导电路径)。在编程和读操作期间，可通过维持栅-源电压(Vgs)小于阈值电压来使沟道导电性保持于“截止”状态。主沟道区412可具有与主源极408(和主漏极410)相反的掺杂特性。例如，主源极408具有P+浓度，而主沟道区412具有N-浓度。
半导体晶体管结构402包括间隔层509a、509b，间隔层被配置成将主源极408与主栅极406分开并且将主漏极410与主栅极406分开。间隔层509a、509b可对应于图1的间隔层109a、109b并且可以按与图1的间隔层109a、109b基本类似的方式操作。半导体晶体管结构402进一步包括浅沟槽隔离区505a、505b，它们提供隔离并防止毗邻半导体器件组件之间的电流漏泄。浅沟槽隔离区505a、505b可对应于图1的浅沟槽隔离区105a、105b并且可以按与图1的浅沟槽隔离区105a、105b基本类似的方式操作。半导体晶体管结构402进一步包括基板513。主沟道区412和浅沟槽隔离区505a、505b形成在基板513内。基板113掺杂有P-浓度。基板513可以对应于图1的基板113并且可以按与图1的基板113基本类似的方式起作用。
在第一特定实施例中，主栅极406可包括P型金属或P+浓度。在第一特定实施例的编程操作期间，主字线430可以向主栅极406施加系统编程电压(Vp)，并且(第一存取晶体管404的)源极电压可经由源极连接531a被施加至主源极408以创建第一击穿状况424。例如，可经由源极连接531a向主源极408施加第一源极电流431a。附加地或替换地，主字线430可以向主栅极406施加系统编程电压(Vp)，并且(第二存取晶体管444的)漏极电压可经由漏极连接531b被施加至主漏极410以创建第二击穿状况426。例如，可经由漏极连接531b向主漏极410施加第二漏极电流431b。图4的阱线434可向主沟道区412施加阱电压(即，系统电源电压(Vdd))以防止在主沟道区412发生击穿状况。因此，击穿状况424、426(即，编程路径)是从主栅极406分别到主源极408和主漏极410(这与从主栅极406到主沟道区412形成对比)，这是因为栅-源电压高于栅-阱电压。
在第一特定实施例的读操作期间，第一读路径(即，第一击穿状况424)是从主栅极406到主源极408(即，源极交叠区域408a)，而第二读路径(即，第二击穿状况426)是从主栅极406到主漏极410(即，漏极交叠区域410a)。在读操作期间，可经由主字线430将系统读电压(Vread)施加至主栅极406。如参照图4所解释的，减小的系统读电压(Vread)(例如，100mV或更小)可被用于避免使主源极408和主漏极410超限并用于提高可靠性。
在第二特定实施例中，主栅极406可包括N型金属。第二特定实施例的编程操作可以按与第一特定实施例的编程操作类似的方式起作用。第二特定实施例的读操作可以按与第一特定实施例的读操作类似的方式起作用。
参照FinFET实现，(MOSFET实现的)主源极408和主漏极410可被实现为从硅阱512的表面突出的鳍408、410(即，源极-漏极区)。硅阱512可包括P-浓度。替换地，其也可包括N-浓度。硅阱512可对应于图4的主沟道区412。电介质507可被置于鳍408、410周围，并且主栅极406可被置于电介质507周围。氧化物层511可被置于硅阱512上以将主栅极406和电介质507与硅阱512隔离。第一击穿状况424和第二击穿状况426可按照与参照MOSFET实现所描述的类似方式来创建。
图5中示出的半导体晶体管结构402的实现可以在图4的电路400中实现。将领会，在参照图5的MOSFET或Finfet实现所描述的半导体晶体管结构402的第一特定实施例中，施加至主栅极406的系统编程电压(Vp)可以低于参照MOSFET或Finfet实现所描述的半导体晶体管结构402的第二特定实施例中的系统编程电压(Vp)。例如，由于第二特定实施例中主栅极406的N型金属组成以及主源极408和主漏极410的P+浓度，因而与第一实施例相比，可需要较低的系统编程电压(Vp)。减小编程电压(Vp)可以降低功耗。
参照图6，示出了在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况的方法600的特定实施例的流程图。在解说性实施例中，方法600可以使用图1的半导体晶体管结构100、图2的电路200、图3的半导体晶体管结构202、图4的电路400、或者图5的半导体晶体管结构402来执行。
该方法包括在602，在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况。例如，在图1的第一特定实施例中，可经由主字线130向栅极106施加栅极电压，并且可经由流经第一存取晶体管(诸如图2的第一存取晶体管404)的第一电流131a向源极108(以及由此向源极交叠区域108a)施加编程电压。附加地或替换地，主字线130可向栅极106施加栅极电压，并且编程电压可经由流经第二存取晶体管(诸如图2的第二存取晶体管444)的第二电流131b被施加至漏极110(以及由此施加至漏极交叠区域110a)。编程电压可以大于栅极电压并且大到足以导致栅极106与源极交叠区域108a之间的第一击穿状况124以及栅极106与漏极交叠区域110a之间的第二击穿状况126。
作为另一示例，在图1的第二实施例中，可经由主字线130向栅极106施加编程电压，并且可经由流经第一存取晶体管(诸如图4的第一存取晶体管404)的第一电流131a向源极108(以及由此向源极交叠区域108a)施加漏极电压。附加地或替换地，主字线130可向栅极106施加编程电压，并且漏极电压可经由流经第二存取晶体管(诸如图4的第二存取晶体管444)的第二电流131b被施加至漏极110(以及由此施加至漏极交叠区域110a)。编程电压可以大于漏极电压并且大到足以导致栅极106分别与源极交叠区域108a和漏极交叠区域110a之间的氧化物或电介质击穿(即，第一击穿状况124和第二击穿状况126)。
在604，可偏置半导体晶体管结构的体触点以防止该半导体晶体管结构的沟道区与栅极之间的击穿状况。例如，在图2中，阱线234可将半导体晶体管结构202的体触点(即，图3中的阱)偏置成大致为接地，以防止主沟道区212与主栅极206之间的击穿状况。作为另一示例，在图4中，阱线434可将半导体晶体管结构402的体触点(即，图5中的阱)偏置成大致为系统电源电压(Vdd)，以防止主沟道区412与主栅极406之间的击穿状况。
在606，在创建了第一击穿状况之后，可在半导体晶体管结构处执行第一读操作。例如，在图2中，可通过在主字线230和阱线234接地时以系统读电压(Vread)来偏置位线236并以系统电源电压(Vdd)来偏置第一字线232的方式向源极交叠区域施加读电压来执行第一读操作。作为另一示例，在图4中，可通过以系统读电压(Vread)来偏置主字线(即，向主栅极206施加系统读电压(Vread))来执行第一读操作。
在608，在创建第二击穿状况之后，可在半导体晶体管结构处执行第二读操作。例如，在图2中，可通过在主字线230和阱线234接地时以系统读电压(Vread)来偏置位线236并以系统电源电压(Vdd)来偏置第二字线240的方式向漏极交叠区域施加读电压来执行第二读操作。作为另一示例，在图4中，可通过以系统读电压(Vread)偏置主字线(即，向主栅极206施加系统读电压(Vread))来执行第一读操作。
将领会，图6的方法600可创建两个击穿状况424、426(即，TTP器件)，与具有两个单元且每个单元有一个逻辑状态(如同一次可编程(OTP)器件的情形)形成对比的是，创建两个击穿状况424、426(即，TTP器件)可通过准许每单元有两个逻辑状态来减小管芯面积。
参照图7，示出了包括可操作用于在半导体晶体管结构处创建击穿状况的组件的无线设备700的框图。设备700包括耦合至存储器732的处理器710，诸如数字信号处理器(DSP)。
图7还示出了被耦合至处理器710和显示器728的显示器控制器726。编码器/解码器(CODEC)734也可耦合至处理器710。扬声器736和话筒738可耦合至CODEC 734。图7还指示无线控制器740可经由布置在无线控制器740与天线742之间的射频(RF)接口790耦合到处理器710和天线742。两次可编程(TTP)器件702也可耦合到处理器710。TTP器件702可以对应于图2的电路200或者图4的电路400。在特定实施例中，TTP器件702包括图1的半导体晶体管结构100。半导体晶体管结构100可对应于图2-3的半导体晶体管结构202或者图4-5的半导体晶体管结构402。
存储器732可以是包括可执行指令756的有形非瞬态处理器可读存储介质。指令756可由处理器(诸如处理器710)执行以在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况。第一击穿状况可以是在半导体结构的源极交叠区域与半导体结构的栅极之间，而第二击穿状况可以是在半导体晶体管结构的漏极交叠区域与栅极之间。例如，处理器710可根据图1的第一特定实施例控制对主字线130的偏置为栅极电压。处理器710也可根据图2的电路200来控制对位线236以及第一字线232和第二字线240的偏置以分别向源极108和漏极110提供第一电流131a和第二电流131b。作为另一示例，处理器710可根据图1的第二特定实施例控制对主字线130的偏置为系统编程电压(Vp)。处理器710也可根据图4的电路400来控制对位线436以及第一字线432和第二字线440的偏置以分别向源极108和漏极110提供第一电流131a和第二电流131b。指令756还可由耦合到处理器810的替换处理器(未示出)执行。
在一特定实施例中，处理器710、显示器控制器726、存储器732、CODEC734以及无线控制器740被包括在系统级封装或片上系统设备722中。在一特定实施例中，输入设备730和电源744被耦合至片上系统设备722。此外，在一特定实施例中，如图7中所解说的，显示器728、输入设备730、扬声器736、话筒738、天线742和电源744在片上系统设备722的外部。然而，显示器728、输入设备730、扬声器736、话筒738、天线742和电源744中的每一者可被耦合到片上系统设备722的组件，诸如接口或控制器。
结合所描述的实施例，一种设备包括用于在半导体晶体管结构的源极交叠区域与该半导体晶体管结构的栅极之间创建第一击穿状况的装置。例如，用于创建第一击穿状况的装置可包括图1的第一字线130、图2-3的第一字线230、图4-5的第一字线430、图2的存取晶体管204、图2的位线236、图2的第二字线232、图2的阱线234、图4的存取晶体管404、图4的位线436、图4的第二字线432、图4的阱线434、被编程以执行图7的指令756的处理器710、用于创建第一击穿状况的一个或多个其他器件、电路、模块或指令，或包括其任何组合。
该设备还可包括用于在该半导体晶体管结构的漏极交叠区域与该栅极之间创建第二击穿状况的装置。例如，用于创建第二击穿状况的装置可包括图1的第一字线130、图2-3的第一字线230、图4-5的第一字线430、图2的存取晶体管204、图2的位线236、图2的第二字线232、图2的阱线234、图4的存取晶体管404、图4的位线436、图4的第二字线432、图4的阱线434、被编程以执行图7的指令756的处理器710、用于创建第二击穿状况的一个或多个其他器件、电路、模块或指令，或包括其任何组合。
上文公开的设备和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造设备的制造处理人员。结果产生的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。图8描绘了电子设备制造过程800的特定解说性实施例。
物理器件信息802在制造过程800处(诸如在研究计算机806处)被接收。物理器件信息802可以包括表示半导体器件(诸如包括图1的半导体晶体管结构100、图1的半导体晶体管结构100的组件、图2的电路200、图2的电路200的组件、图3的半导体晶体管结构202、图3的半导体晶体管结构202的组件、图4的电路400、图4的电路400的组件、图5的半导体晶体管结构402、图5的半导体晶体管结构402的组件、或其任何组合的器件)的至少一个物理性质的设计信息。例如，物理器件信息802可包括经由耦合至研究计算机806的用户接口804输入的物理参数、材料特性、以及结构信息。研究计算机806包括耦合至计算机可读介质(诸如存储器810)的处理器808，诸如一个或多个处理核。存储器810可存储计算机可读指令，其可被执行以使处理器808将物理器件信息802转换成遵循文件格式并生成库文件812。
在一特定实施例中，库文件812包括至少一个包括经转换的设计信息的数据文件。例如，库文件812可以包括被提供以与电子设计自动化(EDA)工具820联用的半导体器件库，该半导体器件库包括图1的半导体晶体管结构100、图1的半导体晶体管结构100的组件、图2的电路200、图2的电路200的组件、图3的半导体晶体管结构202、图3的半导体晶体管结构202的组件、图4的电路400、图4的电路400的组件、图5的半导体晶体管结构402、图5的半导体晶体管结构402的组件、或其任何组合。
库文件812可在设计计算机814处与EDA工具820协同使用，设计计算机814包括耦合至存储器818的处理器816，诸如一个或多个处理核。EDA工具820可作为处理器可执行指令被存储在存储器818处以使设计计算机814的用户能够设计库文件812的包括图1的半导体晶体管结构100、图1的半导体晶体管结构100的组件、图2的电路200、图2的电路200的组件、图3的半导体晶体管结构202、图3的半导体晶体管结构202的组件、图4的电路400、图4的电路400的组件、图5的半导体晶体管结构402、图5的半导体晶体管结构402的组件、或其任何组合的器件，或其任何组合。例如，设计计算机814的用户可经由耦合至设计计算机814的用户接口824来输入电路设计信息822。
电路设计信息822可以包括表示半导体器件(包括图1的半导体晶体管结构100、图1的半导体晶体管结构100的组件、图2的电路200、图2的电路200的组件、图3的半导体晶体管结构202、图3的半导体晶体管结构202的组件、图4的电路400、图4的电路400的组件、图5的半导体晶体管结构402、图5的半导体晶体管结构402的组件、或其任何组合)的至少一个物理性质的设计信息。为了解说，电路设计性质可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示半导体器件的物理性质的其他信息。
设计计算机814可被配置成转换设计信息(包括电路设计信息822)以遵循文件格式。为了解说，该文件格式化可包括以分层格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。设计计算机814可被配置成生成包括经转换设计信息的数据文件，诸如包括描述器件的信息的GDSII文件826，该器件包括图1的半导体晶体管结构100、图1的半导体晶体管结构100的组件、图2的电路200、图2的电路200的组件、图3的半导体晶体管结构202、图3的半导体晶体管结构202的组件、图4的电路400、图4的电路400的组件、图5的半导体晶体管结构402、图5的半导体晶体管结构402的组件、或其任何组合，并且还包括SOC内的附加电子电路和组件。
GDSII文件826可在制造过程828处被接收以根据GDSII文件826中的经转换信息来制造半导体器件，该半导体器件包括图1的半导体晶体管结构100、图1的半导体晶体管结构100的组件、图2的电路200、图2的电路200的组件、图3的半导体晶体管结构202、图3的半导体晶体管结构202的组件、图4的电路400、图4的电路400的组件、图5的半导体晶体管结构402、图5的半导体晶体管结构402的组件、或其任何组合。例如，设备制造过程可包括将GDSII文件826提供给掩模制造商830以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其被解说为代表性掩模832。掩模832可在制造过程期间被用于生成一个或多个晶片834，晶片834可被测试并被分成管芯，诸如代表性管芯836。管芯836包括电路，该电路包括图1的半导体晶体管结构100、图1的半导体晶体管结构100的组件、图2的电路200、图2的电路200的组件、图3的半导体晶体管结构202、图3的半导体晶体管结构202的组件、图4的电路400、图4的电路400的组件、图5的半导体晶体管结构402、图5的半导体晶体管结构402的组件、或其任何组合。
管芯836可被提供给封装过程838，其中管芯836被纳入到代表性封装840中。例如，封装840可包括单个管芯836或多个管芯，诸如系统级封装(SiP)安排。封装840可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。
关于封装840的信息可诸如经由存储在计算机846处的组件库被分发给各产品设计者。计算机846可包括耦合至存储器850的处理器848，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器850处以处理经由用户接口844从计算机846的用户接收的PCB设计信息842。PCB设计信息842可以包括封装半导体器件在电路板上的物理定位信息，该封装半导体器件对应于包括器件的封装840，该器件包括图1的半导体晶体管结构100、图1的半导体晶体管结构100的组件、图2的电路200、图2的电路200的组件、图3的半导体晶体管结构202、图3的半导体晶体管结构202的组件、图4的电路400、图4的电路400的组件、图5的半导体晶体管结构402、图5的半导体晶体管结构402的组件、或其任何组合。
计算机846可被配置成转换PCB设计信息842以生成数据文件，诸如带有包括封装半导体器件在电路板上的物理定位信息、以及电连接(诸如迹线和通孔)的布局的数据的GERBER文件852，其中该封装半导体器件对应于包括图1的半导体晶体管结构100、图1的半导体晶体管结构100的组件、图2的电路200、图2的电路200的组件、图3的半导体晶体管结构202、图3的半导体晶体管结构202的组件、图4的电路400、图4的电路400的组件、图5的半导体晶体管结构402、图5的半导体晶体管结构402的组件、或其任何组合的封装840。在其他实施例中，由经转换的PCB设计信息生成的数据文件可具有GERBER格式以外的格式。
GERBER文件852可在板组装过程854处被接收并且被用于创建根据GERBER文件852内存储的设计信息来制造的PCB，诸如代表性PCB 856。例如，GERBER文件852可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 856可填充有电子组件(包括封装840)以形成代表性印刷电路组装件(PCA)858。
PCA 858可在产品制造过程860处被接收，并被集成到一个或多个电子设备中，诸如第一代表性电子设备862和第二代表性电子设备864。作为解说性的非限定性示例，第一代表性电子设备862、第二代表性电子设备864或这两者可选自包括以下各项的组：其中集成了图1的半导体晶体管结构100、图1的半导体晶体管结构100的组件、图2的电路200、图2的电路200的组件、图3的半导体晶体管结构202、图3的半导体晶体管结构202的组件、图4的电路400、图4的电路400的组件、图5的半导体晶体管结构402、图5的半导体晶体管结构402的组件、或其任何组合的机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。作为另一解说性的非限定性示例，电子设备862和864中的一者或多者可以是远程单元(诸如移动电话、手持式个人通信系统(PCS)单元)、便携式数据单元(诸如个人数据助理、启用全球定位系统(GPS)的设备、导航设备)、位置固定的数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或者其任何组合。除了根据本公开的教导的远程单元以外，本公开的实施例可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。
包括图1的半导体晶体管结构100、图1的半导体晶体管结构100的组件、图2的电路200、图2的电路200的组件、图3的半导体晶体管结构202、图3的半导体晶体管结构202的组件、图4的电路400、图4的电路400的组件、图5的半导体晶体管结构402、图5的半导体晶体管结构402的组件、或其任何组合的器件可被制造、处理、并且纳入到电子设备中，如解说性过程800中所描述的。关于图1-7所公开的实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件812、GDSII文件826、以及GERBER文件852内，以及被存储在研究计算机806的存储器810、设计计算机814的存储器818、计算机846的存储器850、在各个阶段(诸如在板组装过程854处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例中，诸如掩模832、管芯836、封装840、PCA 858、其他产品(诸如原型电路或设备(未示出))、或其任何组合。尽管描绘了从物理器件设计到最终产品的各个代表性生产阶段，然而在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，过程800可由单个实体或由执行过程800的各个阶段的一个或多个实体来执行。
技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。
结合本文所公开的实施例描述的方法或算法的各个步骤可直接用硬件、由处理器执行的软件模块或两者的组合来实现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。示例性的存储介质耦合至处理器以使得该处理器能从/向该存储介质读和写信息。替换地，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。
提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。

Claims (45)

1.一种装置，包括：
包括源极交叠区域和漏极交叠区域的半导体晶体管结构，其中所述源极交叠区域能被选择性地偏置以在所述源极交叠区域与所述半导体晶体管结构的栅极之间创建第一击穿状况，并且其中所述漏极交叠区域能被选择性地偏置以在所述漏极交叠区域与所述栅极之间创建第二击穿状况。
2.如权利要求1所述的装置，其特征在于，进一步包括：
第一存取晶体管，其耦合至所述半导体晶体管结构的源极以使得能选择性地偏置所述源极交叠区域；以及
第二存取晶体管，其耦合至所述半导体晶体管结构的漏极以使得能选择性地偏置所述漏极交叠区域。
3.如权利要求1所述的装置，其特征在于，所述半导体晶体管结构的沟道区能被偏置以防止所述沟道区与所述栅极之间的击穿状况。
4.如权利要求1所述的装置，其特征在于，所述第一击穿状况是在所述源极交叠区域与所述栅极之间的第一电压差超过所述半导体晶体管结构的电介质的击穿电压时被创建的。
5.如权利要求4所述的装置，其特征在于，所述第二击穿状况是在所述漏极交叠区域与所述栅极之间的第二电压差超过所述半导体晶体管结构的所述电介质的击穿电压时被创建的。
6.如权利要求5所述的装置，其特征在于，所述第一击穿状况对应于所述半导体晶体管结构的指示第一逻辑值的第一可编程状态。
7.如权利要求6所述的装置，其特征在于，所述第二击穿状况对应于所述半导体晶体管结构的指示第二逻辑值的第二可编程状态。
8.如权利要求7所述的装置，其特征在于，所述第一逻辑值等于所述第二逻辑值。
9.如权利要求8所述的装置，其特征在于，所述第一逻辑值不同于所述第二逻辑值。
10.如权利要求1所述的装置，其特征在于，所述半导体晶体管结构是n型晶体管。
11.如权利要求10所述的装置，其特征在于，所述n型晶体管是n型金属氧化物半导体(NMOS)晶体管或n型鳍式场效应晶体管(NFinFET)，其中所述栅极的栅极材料是N+掺杂的、N型金属、或P型金属。
12.如权利要求1所述的装置，其特征在于，所述半导体晶体管结构是p型晶体管。
13.如权利要求12所述的装置，其特征在于，所述p型晶体管是p型金属氧化物半导体(PMOS)晶体管或p型鳍式场效应晶体管(PFinFET)，其中所述栅极的栅极材料是P+掺杂的、P型金属、或N型金属。
14.如权利要求1所述的装置，其特征在于，所述装置被集成到至少一个半导体管芯中。
15.如权利要求1所述的装置，其特征在于，进一步包括其中集成了所述半导体晶体管结构的设备，所述设备选自包括以下各项的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。
16.一种方法，包括：
在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况，其中所述第一击穿状况是在所述半导体晶体管结构的源极交叠区域与所述半导体晶体管结构的栅极之间，并且其中所述第二击穿状况是在所述半导体晶体管结构的漏极交叠区域与所述栅极之间。
17.如权利要求16所述的方法，其特征在于，进一步包括偏置所述半导体晶体管结构的体触点以防止所述半导体晶体管结构的沟道区与所述栅极之间的击穿状况。
18.如权利要求16所述的方法，其特征在于，所述半导体晶体管结构是n型晶体管。
19.如权利要求18所述的方法，其特征在于，所述n型晶体管是n型金属氧化物半导体(NMOS)晶体管或n型鳍式场效应晶体管(NFinFET)，其中所述栅极的栅极材料是N+掺杂的、N型金属、或P型金属。
20.如权利要求18所述的方法，其特征在于，所述第一击穿状况对应于所述n型晶体管处的第一编程操作，并且其中创建所述第一击穿状况包括使所述源极交叠区域与所述栅极之间的第一电压差超过所述n型晶体管的电介质击穿电压。
21.如权利要求20所述的方法，其特征在于，使所述第一电压差超过所述击穿电压包括向所述栅极施加栅极电压以及向所述源极交叠区域施加编程电压。
22.如权利要求20所述的方法，其特征在于，所述编程电压大于所述栅极电压。
23.如权利要求17所述的方法，其特征在于，偏置所述体触点包括向所述栅极施加栅极电压以及向所述沟道区施加阱电压，并且其中所述栅极电压大致等于所述阱电压。
24.如权利要求23所述的方法，其特征在于，所述栅极电压大致为接地。
25.如权利要求18所述的方法，其特征在于，进一步包括在创建所述第一击穿状况之后在所述n型晶体管处执行第一读操作，其中执行所述第一读操作包括向所述源极交叠区域施加读电压。
26.如权利要求25所述的方法，其特征在于，进一步包括在创建所述第二击穿状况之后在所述n型晶体管处执行第二读操作，其中执行所述第二读操作包括向所述漏极交叠区域施加所述读电压。
27.如权利要求25所述的方法，其特征在于，进一步包括在创建所述第二击穿状况之后在所述n型晶体管处执行第二读操作，其中执行所述第二读操作包括向所述栅极施加所述读电压。
28.如权利要求18所述的方法，其特征在于，进一步包括在创建所述第一击穿状况之后在所述n型晶体管处执行第一读操作，其中执行所述第一读操作包括向所述栅极施加读电压。
29.如权利要求16所述的方法，其特征在于，所述半导体晶体管结构是p型晶体管。
30.如权利要求29所述的方法，其特征在于，所述p型晶体管是p型金属氧化物半导体(PMOS)晶体管或p型鳍式场效应晶体管(PFinFET)，其中栅极材料是P+掺杂的、P型金属、或N型金属。
31.如权利要求29所述的方法，其特征在于，所述第一击穿状况对应于所述p型晶体管处的第一编程操作，并且其中创建所述第一击穿状况包括使所述源极交叠区域与所述栅极之间的第一电压差超过所述p型晶体管的电介质击穿电压。
32.如权利要求31所述的方法，其特征在于，使所述第一电压差超过所述击穿电压包括向所述栅极施加编程电压以及向所述漏极交叠区域施加漏极电压。
33.如权利要求32所述的方法，其特征在于，所述漏极电压大致等于存取晶体管的阈值电压。
34.如权利要求16所述的方法，其特征在于，选择性地创建所述第一击穿状况和所述第二击穿状况是由集成到电子设备中的处理器发起的。
35.一种设备，包括：
用于在半导体晶体管结构的源极交叠区域与所述半导体晶体管结构的栅极之间创建第一击穿状况的装置；以及
用于在所述半导体晶体管结构的漏极交叠区域与所述栅极之间创建第二击穿状况的装置。
36.如权利要求35所述的设备，其特征在于，进一步包括用于偏置所述半导体晶体管结构的体触点的装置。
37.如权利要求35所述的设备，其特征在于，进一步包括用于在创建所述第一或第二击穿状况之后在所述半导体晶体管结构处执行读操作的装置。
38.一种包括指令的非瞬态计算机可读介质，所述指令在由处理器执行时致使所述处理器：
在半导体晶体管结构处选择性地创建第一击穿状况和第二击穿状况，其中所述第一击穿状况是在所述半导体晶体管结构的源极交叠区域与所述半导体晶体管结构的栅极之间，并且其中所述第二击穿状况是在所述半导体晶体管结构的漏极交叠区域与所述栅极之间。
39.如权利要求38所述的非瞬态计算机可读介质，其特征在于，进一步包括在由所述处理器执行时致使所述处理器执行以下操作的指令：偏置所述半导体晶体管结构的体触点以防止所述半导体晶体管结构的沟道区与所述栅极之间的击穿状况。
40.如权利要求38所述的非瞬态计算机可读介质，其特征在于，进一步包括在由所述处理器执行时致使所述处理器执行以下操作的指令：在创建所述第一或第二击穿状况之后在所述半导体晶体管结构处执行读操作。
41.一种方法，包括：
用于在半导体晶体管结构的源极交叠区域与所述半导体晶体管结构的栅极之间创建第一击穿状况的步骤；以及
用于在所述半导体晶体管结构的漏极交叠区域与所述栅极之间创建第二击穿状况的步骤。
42.如权利要求41所述的方法，其特征在于，所述用于创建第一击穿状况的步骤是在集成到电子设备中的处理器处执行的。
43.一种方法，包括：
接收表示半导体器件的至少一个物理性质的设计信息，所述半导体器件包括：
包括源极交叠区域和漏极交叠区域的半导体晶体管结构，其中所述源极交叠区域能被选择性地偏置以在所述源极交叠区域与所述半导体晶体管结构的栅极之间创建第一击穿状况，并且其中所述漏极交叠区域能被选择性地偏置以在所述漏极交叠区域与所述栅极之间创建第二击穿状况；
转换所述设计信息以遵循文件格式；以及
生成包括经转换的设计信息的数据文件。
44.如权利要求43所述的方法，其特征在于，所述数据文件包括GDSII格式。
45.如权利要求43所述的方法，其特征在于，所述数据文件包括GERBER格式。
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