KR20160061431A - 메모리 셀을 프로그래밍하는 시스템 및 방법 - Google Patents

메모리 셀을 프로그래밍하는 시스템 및 방법 Download PDF

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Abstract

방법은 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하는 단계를 포함한다. 제 1 브레이크다운 컨디션은 반도체 트랜지스터 구조의 소스 오버랩 영역과 반도체 트랜지스터 구조 게이트 간에 있다. 제 2 브레이크다운 컨디션은 반도체 트랜지스터 구조의 드레인 오버랩 영역과 게이트 간에 있다.

Description

메모리 셀을 프로그래밍하는 시스템 및 방법{SYSTEM AND METHOD OF PROGRAMMING A MEMORY CELL}
관련 출원들에 대한 상호참조
[0001] 본 출원은, 2013년 2월 5일 출원되고, 공동으로 소유되는 미국 정식 특허 출원 번호 제13/759,344호로부터 우선권을 주장하며, 그 내용들은 그 전체가 인용에 의해 본원에 명시적으로 포함된다.
분야
[0002] 본 개시는 일반적으로 메모리 셀의 프로그래밍에 관한 것이다.
[0003] 기술의 진보들은 컴퓨팅 디바이스들을 보다 작고 보다 강력하게 하였다. 예를 들어, 현재, 작고, 경량이며 사용자들에 의해 쉽게 휴대되는 휴대용 무선 전화들, 개인용 디지털 보조기기들(PDA들), 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 포함하는 다양한 휴대식 개인용 컴퓨팅 디바이스들이 존재한다. 보다 구체적으로, 셀룰러 전화들 및 인터넷 프로토콜(IP) 전화들과 같은 휴대용 무선 전화들이 무선 네트워크들 상에서 음성 및 데이터 패킷들을 통신할 수 있다. 또한, 다수의 이러한 무선 전화들은 그 내부에 포함되는 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 정지화상 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 재생기를 포함할 수 있다. 또한, 이러한 무선 전화들은 인터넷에 액세스하는데 이용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 비롯해서 실행 가능한 명령들을 프로세싱할 수 있다. 따라서, 이들 무선 전화들은 상당한 컴퓨팅 능력들을 포함할 수 있다.
[0004] 무선 전화들 및 다른 전자 디바이스들 내의 회로는 데이터 값을 프로그래밍하고 저장하기 위해 OTP(one-time-programmable) 디바이스를 이용할 수 있다. OTP 디바이스는 CMOS(complementary metal oxide semiconductor) 트랜지스터와 같은 디바이스 내의 트랜지스터의 소스, 드레인 및/또는 채널 영역에서 게이트 산화물 브레이크다운(breakdown)을 생성함으로써 데이터 값을 프로그래밍할 수 있다. 게이트 산화물 브레이크다운은 판독 전압이 인가될 때 트랜지스터의 게이트와 트랜지스터의 소스/드레인 영역 및 트랜지스터의 채널 영역 간의 전류 흐름을 가능케 하는 반면에, 프로그래밍 불가능 디바이스가 실질적으로 0의 게이트-소스/드레인 전류를 나타낼 것이다. 그러나 OTP 디바이스의 이용은 많은 양의 다이 구역을 소모할 수 있다.
[0005] 또한, 소스, 드레인 및 채널 영역에 관한 게이트 산화물 브레이크다운 위치의 변동들은 산화물 브레이크다운에 후속하여 저항의 양에 영향을 줄 수 있다. 예를 들어, 채널 영역에서의 산화물 브레이크다운은 더 큰 바이폴라 저항을 야기할 수 있는 반면에, 소스 영역 또는 드레인 영역 중 어느 하나에서의 산화물 브레이크다운은 더 작은 선형 저항을 야기할 수 있다.
[0006] 산화물 브레이크다운 이후에, 판독 전압은 유전체 브레이크다운에 대한 판독 전류를 검출하도록 트랜지스터에 인가될 수 있다. 그러나 판독 전압이 게이트 산화물 브레이크다운 이후 저장된 데이터 값을 판독하도록 OTP 디바이스에 인가될 때, 트랜지스터의 소스 및 드레인 영역들은 판독 전압이 채널 영역에서의 브레이크다운에 대한 판독 전압(즉, 더 큰 저항을 보상하기 큰 판독 전압)에 대응하는 경우 오버-스트레싱(over-stressing)될 수 있다. 트랜지스터의 소스 및 드레인 영역들의 오버-스트레싱은 OTP 디바이스에서 신뢰도 장애를 야기할 수 있다.
[0007] 메모리 셀을 프로그래밍하기 위한 시스템들 및 방법들이 개시된다. TTP(two-time-programmable) 디바이스는 프로그래밍 가능 트랜지스터를 포함한다. 프로그래밍 가능 트랜지스터는 프로그래밍 가능 트랜지스터의 게이트와 프로그래밍 가능 트랜지스터의 소스 간에 제 1 전도성 경로(즉, 게이트-산화물 브레이크다운)를 생성하고, 프로그래밍 가능 트랜지스터의 게이트와 드레인 간에 제 2 전도성 경로를 생성함으로써 프로그래밍될 수 있다. 예를 들어, 게이트와 소스 간의 전압 차이는 브레이크다운 전압을 초과할 수 있고, 이에 따라 게이트와 소스 간에 전도성 경로를 생성한다. 마찬가지로, 게이트와 드레인 간의 전압 차이는 브레이크다운 전압을 초과할 수 있고, 이에 따라 게이트와 드레인 간의 제 2 전도성 경로를 생성한다. 전도성 경로들을 생성하기 위해, 게이트 전압, 소스 전압, 및 드레인 전압은 게이트, 소스 및 드레인에 각각 인가될 수 있다. 게이트와 채널 간의 전압 차이가 유전체 브레이크다운 전압 미만이 되게 하는 전압을 트랜지스터의 웰(well)에 인가함으로써 프로그래밍 가능 트랜지스터의 채널 영역에서 브레이크다운이 발생하는 것이 방지된다. TTP 디바이스 프로그래밍 및 판독 동작 동안, 프로그래밍 가능 트랜지스터는 "오프" 상태(예를 들어, 소스와 드레인 간의 0 또는 대략 0 전류 흐름)로 셋업된다.
[0008] 특정한 실시예에서, 방법은 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하는 단계를 포함한다. 제 1 브레이크다운 컨디션은 반도체 트랜지스터 구조의 소스 오버랩 영역과 반도체 트랜지스터 구조 게이트 간에 있다. 제 2 브레이크다운 컨디션은 반도체 트랜지스터 구조의 드레인 오버랩 영역과 게이트 간에 있다.
[0009] 다른 특정한 실시예에서, 장치는 소스 오버랩 영역 및 드레인 오버랩 영역을 포함하는 반도체 트랜지스터 구조를 포함한다. 소스 오버랩 영역은 소스 오버랩 영역과 반도체 트랜지스터 구조의 게이트 간에 제 1 브레이크다운 컨디션을 생성하도록 선택적으로 바이어싱 가능하다. 드레인 오버랩 영역은 드레인 오버랩 영역과 게이트 간에 제 2 브레이크다운 컨디션을 생성하도록 선택적으로 바이어싱 가능하다.
[0010] 개시된 실시예들 중 적어도 하나에 의해 제공되는 하나의 특정한 이점은, OTP(one-time-programmable) 디바이스들에 대해서와 같이 셀 당 하나의 로직 상태를 갖는 2개의 셀들을 갖는 것과 대조적으로, 셀 당 2개의 로직 상태들을 허용함으로써 다이 구역을 감소시키는 능력이다. 본 개시의 다른 양상들, 이점들 및 특징들은 이어지는 섹션들: 도면의 간략한 설명, 상세한 설명 및 청구범위를 포함하는 전체 명세서를 고찰한 이후 자명하게 될 것이다.
[0011] 도 1은 반도체 트랜지스터 구조의 특정한 예시적인 실시예의 도면이다.
[0012] 도 2는 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하도록 동작 가능한 회로의 특정한 예시적인 실시예의 도면이다.
[0013] 도 3은 도 2의 반도체 트랜지스터 구조의 특정한 예시적인 실시예의 도면이다.
[0014] 도 4는 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하도록 동작 가능한 회로의 특정한 예시적인 실시예의 다른 도면이다.
[0015] 도 5는 도 4의 반도체 트랜지스터 구조의 특정한 예시적인 실시예의 도면이다.
[0016] 도 6은 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하는 방법의 특정한 실시예의 흐름도이다.
[0017] 도 7은 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하도록 동작 가능한 컴포넌트를 포함하는 무선 디바이스의 블록도이다.
[0018] 도 8은 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하도록 동작 가능한 컴포넌트를 포함하는 전자 디바이스들을 제조하기 위한 제조 프로세스의 특정한 예시적인 실시예의 데이터 흐름도이다 .
[0019] 도 1을 참조하면, 반도체 트랜지스터 구조(100)의 특정한 예시적인 실시예가 도시된다. 반도체 트랜지스터 구조(100)의 단면도 및 반도체 트랜지스터 구조(100)의 상부도가 도시된다. 특정한 실시예에서, 반도체 트랜지스터 구조(100)는 PMOS(p-type metal oxide semiconductor) 트랜지스터 또는 PFinFET(p-type Fin field effect transistor)와 같은 p-타입 트랜지스터를 포함할 수 있다. 다른 특정한 실시예에서, 반도체 트랜지스터 구조(100)는 NMOS(n-type metal oxide semiconductor) 트랜지스터 또는 NFinFET(n-type Fin field effect transistor)와 같은 n-타입 트랜지스터를 포함할 수 있다.
[0020] 반도체 트랜지스터 구조(100)는 게이트(106), 소스(108), 드레인(110) 및 웰(112)(즉, 채널 구역)을 포함한다. 유전체(107)는 소스(108)로부터, 드레인(110)으로부터, 그리고 웰(112)로부터 게이트(106)를 분리한다. 유전체(107)는 고 유전율을 갖는 물질로 구성되는 절연층일 수 있다. 반도체 트랜지스터 구조(100)의 특정한 예시적인 실시예에서, 소스 오버랩 영역(108a)은 게이트(106) 및 유전체(107) 아래에서 연장하는 소스(108)의 특정한 구역이다. 드레인 오버랩 영역(110a)은 게이트(106) 및 유전체(107) 아래에서 연장하는 드레인(110)의 특정한 구역이다. 오버랩 영역들(108a, 110a)은 중하게 도핑된 농도들을 갖는 드레인(110)의 영역들 및 소스(108)의 영역들에 대조적으로 경하게 도핑된 농도들을 가질 수 있다. 예를 들어, 소스(108) 및 드레인(110)이 N+ 농도로 도핑되는 경우, 오버랩 영역들(108a, 110a)은 소스(108) 및 드레인(110)의 나머지 구역들과 비교하여 경하게 도핑된 N+ 농도들을 가질 수 있다. 다른 예로서, 소스(108) 및 드레인(110)이 P+ 농도로 도핑되는 경우, 오버랩 영역들(108a, 110a)은 소스 및 드레인(108, 110)의 나머지 구역들에 비교하여 경하게 도핑된 P+ 농도들을 가질 수 있다. 다른 특정한 실시예들에서, 소스(108) 및 드레인(110)은 P- 농도들로 도핑되고, 소스 오버랩 영역(108a) 및 드레인 오버랩 영역(110a)은 경하게 도핑된 P- 농도를 가질 수 있다. 다른 특정한 실시예에서, 소스(108) 및 드레인(110)은 N- 농도들로 도핑될 수 있고, 소스 오버랩 영역(108a) 및 드레인 오버랩 영역(110a)은 경하게 도핑된 N- 농도를 가질 수 있다.
[0021] 반도체 트랜지스터 구조(100)는 추가로, 게이트(106)로부터 소스(108) 및 드레인(110)을 분리하도록 구성되는 스페이서 층(109a, 109b)을 포함한다. 웰(112)은 트랜지스터(즉, n-타입 트랜지스터 또는 p-타입 트랜지스터)가 이식되는 반도체 트랜지스터 구조(100)의 영역에 대응한다. 웰(112)은 소스(108) 및 드레인(110)과 반대되는 도핑 특성들을 가질 수 있다. 예를 들어, 소스(108) 및 드레인(110)이 P+ 농도를 가질 때, 웰(112)은 N- 농도를 가질 수 있다. 다른 예로서, 소스(108) 및 드레인(110)이 N+ 농도를 가질 때 웰(112)은 P- 농도를 가질 수 있다. 채널 영역은 소스(108)와 드레인(110) 간의 웰(112) 내에 형성될 수 있다. 예를 들어, 소스(108)를 드레인(110)에 연결하는 채널(즉, 전도 경로)은 웰(112)의 부분 내에 형성될 수 있다.
[0022] 반도체 트랜지스터 구조(100)는 추가로 격리를 제공하고, 인접한 반도체 디바이스 컴포넌트들 간의 전기 전류 누설을 방지하는 쉘로우 트랜치 격리 구역들(105a, 105b)을 포함한다. 예를 들어, 반도체 트랜지스터 구조(100)는 메모리에서 복수의 인접한 반도체 트랜지스터 구조들 중 하나일 수 있으며, 각각의 반도체 트랜지스터 구조는 단일 메모리 셀에 대응한다. 쉘로우 트랜치 격리 구역들(105a, 105b)은 도 1에서 도시된 반도체 트랜지스터 구조(100)에 영향을 미치는, 메모리의 다른 반도체 트랜지스터 구조로부터의 전류 누설을 방지할 수 있다. 반도체 트랜지스터 구조(100)는 추가로 기판(113)은 포함한다. 웰(112) 및 쉘로우 트랜치 격리 구역들(105a, 105b)은 기판(113) 내에 형성된다. 메모리에서 복수의 인접한 반도체 트랜지스터 구조들의 컴포넌트들은 기판(113) 내에 또한 형성될 수 있다. 특정한 실시예에서, 기판(113)은 P- 농도로 도핑될 수 있다.
[0023] 동작 동안, 제 1 브레이크다운 컨디션(124) 및/또는 제 2 브레이크다운 컨디션(126)은 반도체 트랜지스터 구조(100)에서 선택적으로 생성될 수 있다. 제 1 브레이크다운 컨디션(124)은, 게이트(106)와 소스 오버랩 영역(108a) 간에 제 1 전압 차이가 반도체 트랜지스터 구조(100)의 유전체의 브레이크다운 전압을 초과하게 함으로써 생성될 수 있다. 제 1 브레이크다운 컨디션(124)은 게이트(106)와 소스 오버랩 영역(108a) 간의 유전체(107)를 통한 브레이크다운(즉, 전도성 경로의 생성)에 대응할 수 있다. 제 2 브레이크다운 컨디션(126)은, 게이트(106)와 드레인 오버랩 영역(110a) 간의 제 2 전압 차이가 반도체 트랜지스터 구조(100)의 유전체의 브레이크다운 전압을 초과하게 함으로써 생성될 수 있다. 게이트(106)와 웰(112) 간의 전도성 경로(즉, 채널 영역)의 생성은 반도체 트랜지스터 구조(100)의 유전체의 브레이크다운 전압 미만으로 게이트(106)와 웰(112) 간의 전압 차이를 감소시키도록 반도체 트랜지스터 구조(100)의 바디 콘택을 바이어싱함으로써 방지될 수 있다.
[0024] 제 1 브레이크다운 컨디션(124)은 반도체 트랜지스터 구조(100)의 제 1 프로그래밍 가능 상태에 대응할 수 있고, 제 1 로직 값을 나타낼 수 있다. 제 2 브레이크다운 컨디션(126)은 반도체 트랜지스터 구조(100)의 제 2 프로그래밍 가능 상태에 대응할 수 있고, 제 2 로직 값을 나타낼 수 있다. 특정한 실시예에서, 제 1 및 제 2 로직 값들은 동일할 수 있다(즉, 제 1 및 제 2 로직 값들은 각각 로직 "1" 또는 로직 "0"에 대응할 수 있음). 대안적인 실시예에서, 제 1 및 제 2 로직 값들은 상이할 수 있다(즉, 제 1 로직 값은 로직 "1"에 대응할 수 있는 반면에, 제 2 로직 값은 로직 "0"에 대응할 수 있거나, 그 반대도 가능하다).
[0025] 제 1 특정한 실시예에서, 반도체 트랜지스터 구조(100)는 NMOS 트랜지스터 또는 NFinFET와 같은 n-타입 트랜지스터를 포함할 수 있다. 소스(108) 및 드레인(110)은 N+ 농도로 도핑될 수 있고, 오버랩 영역들(108a, 110a)은 더 경한 N+ 농도로 도핑될 수 있다. 게이트(106)는 N+ 도핑된 폴리(poly), N 타입 금속 게이트, 또는 P 타입 금속 게이트일 수 있다. P 타입 금속 게이트는 자가 구축 자기장(self build electric field)으로 인해 유전체 브레이크다운 전압을 낮게 할 수 있다. 도 2 내지 도 3에 관하여 설명된 바와 같이, 이 특정한 실시예에서, 제 1 및 제 2 브레이크다운 컨디션들(124, 126)은 n-타입 트랜지스터의 프로그래밍 동작에 대응할 수 있다. 게이트 전압은 메인 워드 라인(130)을 통해 게이트(106)에 인가될 수 있고, 프로그램 전압은 제 1 액세스 트랜지스터(204)를 통해 흐르는 제 1 전류(131a)를 통해 소스(108)(및 이에 따른 소스 오버랩 영역(108a))에 인가될 수 있다. 프로그램 전압은 게이트 전압을 초과하고 게이트(106)와 소스 오버랩 영역(108a) 간의 산화물 또는 유전체 브레이크다운(즉, 제 1 브레이크다운 컨디션(124))를 야기하기에 충분히 클 수 있다. 부가적으로 또는 대안적으로, 메인 워드 라인(130)은 게이트 전압을 게이트(106)에 인가할 수 있고, 프로그램 전압은 제 2 액세스 트랜지스터(244)를 통해 흐르는 제 2 전류(131b)를 통해 드레인(110)(및 이에 따라 드레인 오버랩 영역(110a))에 인가될 수 있다. 프로그램 전압들은 도 2에 관하여 설명되는 바와 같이 제 1 및 제 2 액세스 트랜지스터들(204, 244)로부터 전달될 수 있다. 도 2 내지 도 3에 관하여 추가로 설명되는 바와 같이, 이 특정한 실시예에서, 게이트(106)와 웰(112) 간의 전압 차이는 웰 라인(도시되지 않음)을 통해 n-타입 트랜지스터의 바디(즉, 웰(112))에 웰 전압을 인가함으로써 반도체 트랜지스터 구조(100)의 유전체의 브레이크다운 전압 미만으로 유지될 수 있다. 웰 전압은 게이트 전압에 대략 동일할 수 있다. 예를 들어, 도 2에 관하여 설명되는 바와 같이, 게이트 전압은 워드 라인을 통해 접지로 바이어싱될 수 있고, 웰 전압은 워드 라인을 통해 접지로 바이어싱될 수 있다.
[0026] 제 2 특정한 실시예에서, 반도체 트랜지스터 구조(100)는 PFinFET의 PMOS 트랜지스터와 같은 p-타입 트랜지스터를 포함한다. 소스(108) 및 드레인(110)은 P+ 농도로 도핑될 수 있고, 오버랩 영역들(108a, 110a)은 더 경한 P+ 농도로 도핑될 수 있다. 게이트(106)는 P+ 도핑된 폴리, P 타입 금속 게이트, 또는 N 타입 금속 게이트일 수 있다. N 타입 금속 게이트는 자가 구축 전기장으로 인해 유전체 브레이크다운 전압을 낮게 할 수 있다. 도 4 내지 도 5에 관하여 설명되는 바와 같이, 이 특정한 실시예에서, 제 1 및 제 2 브레이크다운 컨디션들(124, 126)은 p-타입 트랜지스터의 프로그래밍 동작들에 대응할 수 있다. 프로그램 전압은 메인 워드 라인(130)을 통해 게이트(106)에 인가될 수 있고, 드레인 전압은 액세스 트랜지스터(204)를 통해 흐르는 제 1 전류(131a)를 통해 소스(108)(및 이에 따라 소스 오버랩 영역(108a))에 인가될 수 있다. 부가적으로, 또는 대안적으로, 메인 워드 라인은 게이트(106)에 프로그램 전압을 인가할 수 있고 드레인 전압은 다른 액세스 트랜지스터(244)를 통해 흐르는 제 2 전류(131b)를 통해 드레인(110)(및 이에 따라 드레인 오버랩 영역(110a))에 인가될 수 있다. 프로그램 전압은 소스/드레인 전압을 초과하고 소스 및 드레인 오버랩 영역들(108a, 110a) 각각과 게이트(106) 간의 산화물 또는 유전체 브레이크다운(즉, 제 1 및 제 2 브레이크다운(124, 126))을 야기하기에 충분히 클 수 있다. 도 4 내지 도 5에 관하여 추가로 설명되는 바와 같이, 이 특정한 실시예에서, 게이트(106)와 웰(112) 간의 전압 차이는 웰 라인(도시되지 않음)을 통해 p-타입 트랜지스터의 바디에(즉, 웰(112)에) 웰 전압을 인가함으로써 반도체 트랜지스터 구조(100)의 유전체의 브레이크다운 전압 미만으로 유지될 수 있다. 웰 전압과 프로그램 전압 간의 전압 차이는 게이트(106)와 채널 영역(즉, 웰(112)) 간의 게이트 산화물 또는 유전체 브레이크다운을 방지하기에 충분히 작을 수 있다.
[0027] 2개의 브레이크다운 컨디션들(124, 126)을 생성하는 것은, OTP(one-time-programmable) 디바이스들에 대해서와 같이 셀 당 하나의 로직 상태를 갖는 2개의 셀들을 갖는 것과 대조적으로, 셀 당 2개의 로직 상태들을 허용함으로써 다이 구역을 감소시킬 수 있다는 것이 인지될 것이다.
[0028] 도 2를 참조하면, 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하도록 동작 가능한 회로(200)의 특정한 예시적인 실시예가 도시된다. 회로(200)는 반도체 트랜지스터 구조(202), 제 1 액세스 트랜지스터(204) 및 제 2 액세스 트랜지스터(244)를 포함하는 TTP(two-time-programmable) 디바이스(즉, n-타입 TTP 디바이스)의 회로일 수 있다. 반도체 트랜지스터 구조(202)는 도 1의 반도체 트랜지스터 구조(100)에 대응할 수 있다. 반도체 트랜지스터 구조(202)는 메인 n-타입 코어 트랜지스터일 수 있고 제 1 액세스 트랜지스터(204)는 제 1 n-타입 IO 트랜지스터일 수 있고, 제 2 액세스 트랜지스터(244)는 제 2 n-타입 IO 트랜지스터일 수 있다. 코어 트랜지스터는 IO 트랜지스터보다 더 얇은 게이트 유전체 및 더 낮은 유전체 브레이크다운 전압을 가질 수 있다. n-타입 트랜지스터들은 NMOS 트랜지스터들, NFinFET들, 또는 이들이 임의의 결합일 수 있다. 2개의 산화물 또는 유전체 브레이크다운 컨디션들(224, 226)은 제 1 액세스 트랜지스터(204) 및 제 2 액세스 트랜지스터(244)를 이용하여 반도체 트랜지스터 구조(202)에서 신뢰할 수 있게 유도될 수 있다. 그 결과, 반도체 트랜지스터 구조(202)는 제 1 및 제 2 액세스 트랜지스터들(204, 244)을 통해 독립적으로 판독 가능한 2개까지의 OTP(one-time-programmable) 값들을 저장할 수 있다.
[0029] 반도체 트랜지스터 구조(202)(즉, 메인 n-타입 트랜지스터)는 메인 게이트(206), 메인 소스(208), 메인 드레인(210), 및 메인 채널 영역(212)을 포함한다. 제 1 액세스 트랜지스터(204)(즉, 제 1 n-타입 트랜지스터)는 제 1 게이트(214), 제 1 소스(216), 제 1 드레인(218) 및 제 1 채널 영역(220)을 포함한다. 제 2 액세스 트랜지스터(244)(즉, 제 2 n-타입 트랜지스터)는 제 2 게이트(254), 제 2 소스(256), 제 2 드레인(258) 및 제 2 채널 영역(260)을 포함한다. 메인 n-타입 트랜지스터의 메인 소스(208)는 제 1 n-타입 트랜지스터의 제 1 드레인(218)으로부터 제 1 드레인 전류(231a)를 수신하도록 커플링되고, 메인 n-타입 트랜지스터의 메인 드레인(210)은 제 2 n-타입 트랜지스터의 제 2 드레인(258)으로부터 제 2 드레인 전류(231b)를 수신하도록 커플링된다. 제 1 드레인 전류(231a)는 도 1의 제 1 전류(131a)에 대응할 수 있고, 제 2 드레인 전류(231b)는 도 1의 제 2 전류(131b)에 대응할 수 있다.
[0030] 메인 게이트(206)는 메인 워드 라인(230)에 커플링되고, 메인 워드 라인(230)의 전압에 응답한다. 예를 들어, 메인 n-타입 트랜지스터의 드레인-소스 전도율은, 메인 워드 라인(230)의 전압이 임계 전압 위로 증가할 때 증가할 수 있다(즉, 채널을 턴 온함). 제 1 및 제 2 게이트들(214, 254)은 제 1 및 제 2 워드 라인(232, 240)에 각각 커플링된다. 메인 게이트(206)가 메인 워드 라인(230)에 응답하는 것과 유사한 방식으로, 제 1 게이트(214)는 제 1 워드 라인(232)의 전압에 응답하고, 제 2 게이트(254)는 제 2 워드 라인(240)에 응답한다. 메인 채널 영역(212), 제 1 채널 영역(220) 및 제 2 채널 영역(260)은 웰 라인(234)에 커플링된다. 제 1 소스(216) 및 제 2 소스(256)는 비트 라인(236)에 커플링된다.
[0031] 프로그래밍 동작들 동안, 회로(200)는 반도체 트랜지스터 구조(202)에서 제 1 브레이크다운 컨디션(224) 및/또는 제 2 브레이크다운 컨디션(226)을 선택적으로 생성(즉, 전도성 경로의 생성)한다. 제 1 및 제 2 브레이크다운 컨디션들(224, 226)은 각각 도 1의 제 1 및 제 2 브레이크다운 컨디션들(124, 126)에 대응할 수 있다. 제 1 브레이크다운 컨디션(224)은 메인 게이트(206)와 반도체 트랜지스터 구조(202)의 소스 오버랩 영역 간에 있을 수 있는 반면에, 제 2 브레이크다운 컨디션(226)은 메인 게이트(206)와 반도체 트랜지스터 구조(202)의 드레인 오버랩 영역 간에 있을 수 있다. 소스 오버랩 영역은 메인 게이트(206)의 게이트 산화물 또는 유전체 하에서 연장하는 메인 소스(208)의 영역에 대응할 수 있다. 소스 오버랩 영역은 (중하게 도핑된 N+ 농도를 갖는 영역에 대조적으로) 경하게 도핑된 N+ 농도를 가질 수 있다. 드레인 오버랩 영역은 메인 게이트(206)의 게이트 산화물 또는 유전체 하에서 연장하는 메인 드레인(210)의 영역에 대응한다. 드레인 오버랩 영역은 (중하게 도핑된 N+ 농도를 갖는 영역과 대조적으로) 경하게 도핑된 N+ 농도를 가질 수 있다. "메인 소스(208)" 및 "소스 오버랩 영역"은 상호 교환 가능하게 이용될 수 있고 "메인 드레인(210)" 및 "드레인 오버랩 영역"은 상호 교환 가능하게 이용될 수 있다. 게이트 막은 N+ 타입 폴리, N 타입 금속, 또는 P 타입 금속 게이트일 수 있다. 게이트 유전체 막은 산화물 막 또는 고-k 유전체 막일 수 있다. 회로 디바이스(200)는 또한 메인 채널 영역(212)과 메인 게이트(206) 간에 브레이크다운 컨디션을 방지할 수 있다.
[0032] (메인 채널 영역(212)과 대조적으로 메인 소스(208)에서) 제 1 브레이크다운 컨디션(224)은 제 1 프로그래밍 동작에 대응할 수 있고 메인 게이트(206)와 소스 오버랩 영역(즉, 메인 소스(208)) 간의 제 1 전압 차이가 메인 n-타입 트랜지스터의 브레이크다운 전압을 초과하게 함으로써 생성될 수 있다. 메인 게이트(206)와 메인 소스(208) 간의 제 1 전압 차이는 게이트 전압을 메인 게이트(206)에 인가하고 제 1 액세스 트랜지스터(204)를 통해 프로그램 전압을 (메인 드레인(210) 또는 메인 채널 영역(212)과 대조적으로) 메인 소스(208)에 인가함으로써 야기될 수 있다. 프로그램 전압은, 게이트 전압을 초과할 수 있으며, 이는 메인 소스(208) N+/P- 접합부 브레이크다운 전압 미만이지만, 메인 게이트(206)와 메인 소스(208) 간의 산화물 브레이크다운을 야기하기에 충분히 크다. 예를 들어, 메인 워드 라인(230)은 접지와 대략 동일한 게이트 전압(즉, 0 볼트)을 메인 n-타입 트랜지스터의 메인 게이트(208)에 인가할 수 있다. 시스템 프로그래밍 전압(Vp)은 제 1 워드 라인(232)을 통해 제 1 액세스 트랜지스터(204)의 제 1 게이트(214)에 그리고 비트 라인(236)을 통해 제 1 액세스 트랜지스터(204)의 제 1 소스(216)에 인가될 수 있다. 웰 라인(234)은 접지와 대략 동일한 웰 전압(즉, 0 볼트)을 제 1 액세스 트랜지스터(204) 및 반도체 트랜지스터 구조(202)의 바디 콘택들에 인가할 수 있다. 그 결과, 제 1 액세스 트랜지스터(204) 채널은 턴 온되고, 채널 전도는 바디 바이어스(접지)와 제 1 게이트(214)(Vp) 간의 전압 차이로 인해 제 1 채널 영역(220)을 통해 인에이블된다. 프로그램 전압(예를 들어, 시스템 프로그래밍 전압(Vp)과 제 1 액세스 트랜지스터(204)의 임계 전압(Vt))의 감산이 반도체 트랜지스터 구조(202)의 메인 소스(208)에 제공된다.
[0033] 따라서, 반도체 트랜지스터 구조(202) 채널은 턴 오프되고, 소스 오버랩 영역은 제 1 브레이크다운 컨디션(224)을 생성하도록 선택적으로 바이어싱 가능하다. 제 1 브레이크다운 컨디션(224)은 메인 소스(208)와 메인 게이트(206) 간의 제 1 전압 차이가 유전체 브레이크다운 전압을 초과하는 것에 응답하여 메인 게이트(206)와 소스 오버랩 영역 간에 발생한다. 따라서, 제 1 드레인 전류(231a)는, 제 1 액세스 트랜지스터(204)를 통해 비트 라인(236)으로부터 메인 소스(208)로, 그리고 게이트 산화물 또는 유전체를 거쳐 반도체 트랜지스터 구조(202)의 메인 게이트(206)로의 프로그램 경로를 따라 흐른다.
[0034] 유사한 방식으로, 제 2 브레이크다운 컨디션(226)은 제 2 프로그래밍 동작에 대응할 수 있고, 메인 게이트(206)와 드레인 오버랩 영역 간의 제 2 전압 차이가 메인 n-타입 트랜지스터의 브레이크다운 전압을 초과하게 함으로써 생성될 수 있다. 메인 게이트(206)와 메인 드레인(210) 간의 제 2 전압 차이를 야기하는 것은 또한 메인 게이트(206)에 게이트 전압을 인가하는 것을 또한 포함할 수 있다. 그러나 제 2 전압 차이를 생성할 때, 프로그램 전압은 제 2 액세스 트랜지스터(244)를 통해 (메인 소스(208) 또는 메인 채널 영역에 대조적으로) 메인 드레인(210)에 인가될 수 있다. 제 1 액세스 트랜지스터(204)에 관한 것과 유사한 방식으로, 시스템 프로그래밍 전압(Vp)은 제 2 워드 라인(240)을 통해 제 2 액세스 트랜지스터(244)의 제 2 게이트(254)에 그리고 비트 라인(236)을 통해 제 2 액세스 트랜지스터(244)의 제 2 소스(256)에 인가될 수 있다. 그 결과, 프로그램 전압은 프로그램 전압이 제 1 액세스 트랜지스터(204)를 통해 메인 소스(208)에 인가되는 것과 유사한 방식으로, 제 2 액세스 트랜지스터(244)를 통해 메인 드레인(210)에 제공될 수 있다. 따라서, 드레인 오버랩 영역은 제 2 브레이크다운 컨디션(226)을 생성하도록 선택적으로 바이어싱 가능하다.
[0035] 회로(200)는 게이트 전압(즉, 접지 전압)을 메인 게이트(206)에 인가하고 웰 전압을 메인 채널 영역(212)에 인가함으로써 메인 채널 영역(212)과 메인 게이트(206) 간에 브레이크다운 컨디션을 방지할 수 있다. 게이트 전압은 메인 채널 영역(212)을 턴 오프된 채로 유지하고, 반도체 트랜지스터 구조(202)의 바디 콘택들과 메인 게이트(206) 간의 전압 차이를 유전체 브레이크다운 전압 미만으로 유지하기 위해 웰 전압과 대략 동일할 수 있다.
[0036] 제 1 브레이크다운 컨디션(224)은 반도체 트랜지스터 구조(202)의 제 1 프로그래밍 가능 상태에 대응할 수 있고, 제 1 로직 값을 나타낼 수 있다. 제 2 브레이크다운 컨디션(226)은 반도체 트랜지스터 구조(202)의 제 2 프로그래밍 가능 상태에 대응할 수 있고, 제 2 로직 값을 나타낼 수 있다. 특정한 실시예에서, 제 1 및 제 2 로직 값들은 동일할 수 있다(즉, 제 1 및 제 2 로직 값들은 각각 로직 "1" 또는 로직 "0"에 대응할 수 있음). 대안적인 실시예에서, 제 1 및 제 2 로직 값들은 상이할 수 있다(즉, 제 1 로직 값은 로직 "1"에 대응할 수 있는 반면에, 제 2 로직 값은 로직 "0"에 대응할 수 있거나, 그 반대도 가능하다).
[0037] 제 1 및/또는 제 2 브레이크다운 컨디션(224, 226)이 생성된 이후, 제 1 브레이크다운 컨디션(224)의 제 1 판독 동작은 판독 전압을 소스 오버랩 영역에 인가함으로써 수행될 수 있고 제 2 브레이크다운 컨디션(226)의 제 2 판독 동작은 판독 전압을 드레인 오버랩 영역에 인가함으로써 수행될 수 있다. 예를 들어, 판독 동작들을 수행하는 것은, 메인 워드 라인(230) 및 웰 라인(234)가 접지되는 동안 시스템 판독 전압(Vread)으로 비트 라인(236)을 바이어싱하고 시스템 공급 전압(Vdd)으로 제 1 및 제 2 워드 라인들(232, 240)을 바이어싱함으로써 소스 오버랩 영역에 판독 전압을 인가하는 것을 포함할 수 있다. 시스템 판독 전압(Vread)은 프로그래밍된 셀의 유전체 브레이크다운 경로를 오버-스트레싱(over-stressing)하는 것을 방지하기 위해 그리고 프로그래밍되지 않은 셀들의 산화물 또는 유전체 브레이크다운을 방지하기 위해 시스템 공급 전압(Vdd) 미만이다. 판독 방향은 임계 전압 미만의 판독 전압(Vread)을 게이트(206)에 인가하고, 소스(208) 또는 드레인(210)을 낮은 전압(접지)으로 유지함으로써 반전될 수 있다.
[0038] 2개의 브레이크다운 컨디션들(224, 226)(즉, TTP 디바이스)을 생성하는 것은 OTP(one-time-programmable) 디바이스들의 경우와 같이 셀 당 하나의 로직 상태를 갖는 2개의 셀들을 갖는 것과 대조적으로, 셀 당 2개의 로직 상태들을 허용함으로써 다이 구역을 감소시킬 수 있다는 것이 인지될 것이다. 회로(200)는 동시에 또는 직렬로 프로그래밍될 수 있고, 브레이크다운 컨디션들(224, 226)이 제 1 및 제 2 워드 라인들(232, 240)에 인가되는 시스템 프로그래밍 전압들(Vp)에 의존하여 상이한 저항들(즉, 상이한 로직 값들)에 대응할 수 있기 때문에 OTP 디바이스보다 더 신뢰 가능할 수 있다. 예를 들어, 판독 전압은 (OTP 디바이스의 단일 브레이크다운 컨디션에 대조적으로) 양자의 브레이크다운 컨디션들(224, 226)에 (감지 회로에 의해) 인가될 수 있고, 감지 회로는 양자의 브레이크다운 컨디션들(224, 226)에 판독 전압을 비교할 수 있다. 판독 전압을 양자의 브레이크다운 컨디션들(224, 226)에 비교하는 것은 하나의 브레이크다운 컨디션(224, 226)이 결함을 갖는 경우 야기될 수 있는 감지 에러를 감소시킬 수 있다. 브레이크다운 컨디션들(224, 226)이 메인 게이트(206)와 소스/드레인 오버랩 영역들 간에 있기 때문에 브레이크다운 컨디션들(224, 226)에 대응하는 저장된 로직 값들을 판독하기 위해 더 낮은 판독 전압이 인가될 수 있다는 것이 또한 인지될 것이다. 예를 들어, 특정한 실시예에서, 시스템 판독 전압(Vread)은 100 mV(millivolts) 미만일 수 있다. 더 낮은 시스템 판독 전압(Vread)은 메인 소스(208) 및/또는 메인 드레인(210)의 오버-스트레싱을 방지하고, TTP 디바이스의 신뢰도를 개선할 수 있고, 더 큰 판독 전압에 비해 전력 소비를 또한 감소시킬 수 있다는 것이 인지될 것이다.
[0039] 도 3을 참조하면, 도 2의 반도체 트랜지스터 구조(202)의 특정한 예시적인 실시예(즉, 메인 n-타입 트랜지스터)가 도시된다. 도시된 바와 같이, 반도체 트랜지스터 구조(202)는 MOSFET(metal-oxide semiconductor field-effect transistor), 또는 FinFET(Fin field-effect transistor)일 수 있다.
[0040] MOSFET 구현을 참조하면, 반도체 트랜지스터 구조(202)는 메인 게이트(206), 메인 소스(208), 메인 드레인 및 메인 채널 영역(212)(즉, 웰)을 포함한다. 소스 오버랩 영역(208a)은 도 3에서 도시되고, 도 2에 관하여 설명된 소스 오버랩 영역에 대응할 수 있다. 드레인 오버랩 영역(210a)이 도 3에서 도시되고, 도 2에 관하여 설명된 드레인 오버랩 영역에 대응할 수 있다. 유전체(307)는 메인 소스(208), 소스 오버랩 영역(208a), 메인 채널 영역(212), 메인 드레인(210) 및 드레인 오버랩 영역(210a)으로부터 메인 게이트(206)를 분리한다. 게이트 막은 N+ 타입 폴리, N 타입 금속 또는 P 타입 금속 게이트일 수 있다.
[0041] 메인 채널 영역(212)은 메인 소스(208)와 메인 드레인(210) 간의 채널 영역일 수 있다. 예를 들어, 채널(즉, 전도 경로)은 게이트 전압이 임계 전압보다 더 클 때 메인 드레인(210)에 메인 소스(208)를 연결하는 메인 채널 영역(212) 내에서 설정될 수 있다. 프로그래밍 및 판독 동작 동안, 채널 전도율은 임계 전압 미만으로 게이트 전압을 유지함으로써 턴 오프된다. 메인 채널 영역(212)은 메인 소스(208)(및 메인 드레인(210))와 반대되는 도핑 특성들을 가질 수 있다. 예를 들어, 메인 소스(208)는 N+ 농도를 갖고, 메인 채널 영역(212)은 P- 농도를 갖는다.
[0042] 반도체 트랜지스터 구조(202)는 메인 게이트(206)로부터 메인 소스(208)를 그리고 메인 게이트(206)로부터 메인 드레인(210)을 분리하도록 구성되는 스페이서 층(309a, 309b)을 포함한다. 스페이서 층(309a, 309b)은 도 1의 스페이서 층(109a, 109b)에 대응할 수 있고 도 1의 스페이서 층(109a, 109b)과 실질적으로 유사한 방식으로 동작할 수 있다. 반도체 트랜지스터 구조(202)는 추가로 인접한 반도체 디바이스 컴포넌트들 간의 전기 전류 누설을 방지하고 격리를 제공하는 쉘로우 트랜치 격리 구역들(305a, 305b)을 포함한다. 쉘로우 트랜치 격리 구역들(305a, 305b)은 도 1의 쉘로우 트랜치 격리 구역들(105a, 105b)에 대응할 수 있고 도 1의 쉘로우 트랜치 격리 구역들(105a, 105b)과 실질적으로 유사한 방식으로 동작할 수 있다. 반도체 트랜지스터 구조(202)는 기판(313)을 추가로 포함한다. 메인 채널 영역(212) 및 쉘로우 트랜치 격리 구역들(305a, 305b)은 기판(313) 내에 형성된다. 기판(113)은 P-농도로 도핑된다. 대안적으로, 그것은 또한 N-농도로 도핑될 수 있다. 기판(313)은 도 1의 기판(113)에 대응할 수 있고, 도 1의 기판(113)과 실질적으로 유사한 방식으로 기능할 수 있다.
[0043] 제 1 특정한 실시예에서, 메인 게이트(206)는 N 타입 금속 또는 N+ 농도로 구성될 수 있다. 제 1 특정한 실시예의 프로그래밍 동작 동안, 메인 워드 라인(230)은 게이트 전압을 메인 게이트(206)에 인가할 수 있고, 프로그램 전압은 제 1 브레이크다운 컨디션(224)을 생성하도록 소스 연결(331a)을 통해 메인 소스(208)에 인가될 수 있다. 예를 들어, 제 1 드레인 전류(231a)는 소스 연결(331a)을 통해 메인 소스(208)에 인가될 수 있다. 부가적으로 또는 대안적으로, 메인 워드 라인(230)은 게이트 전압을 메인 게이트(206)에 인가할 수 있고, 프로그램 전압은 제 2 브레이크다운 컨디션(226)을 생성하기 위해 드레인 연결(331b)을 통해 메인 드레인(210)에 인가될 수 있다. 예를 들어, 제 2 드레인 전류(231b)는 드레인 연결(331b)을 통해 메인 드레인(210)에 인가될 수 있다. 게이트 전압은 대략 0 볼트일 수 있고, 도 2의 웰 라인(234)은 메인 채널 영역(212)에 대략 0 볼트의 웰 전압을 인가하여 메인 채널 영역(212)을 턴 오프할 수 있다. 따라서, 브레이크다운 컨디션들(224, 226)(즉, 프로그램 경로들)은 각각, 게이트-소스 전압(예를 들어, 프로그램 전압과 대략 동일함)이 게이트-웰 전압(예를 들어, 0 볼트)보다 더 높기 때문에, 메인 게이트(206)로부터 메인 채널 영역(212)까지와 대조적으로, 메인 게이트(206)로부터 메인 소스 및 드레인(208, 210)까지이다.
[0044] 제 1 특정한 실시예의 판독 동작 동안, 제 1 판독 경로(즉, 제 1 브레이크다운 컨디션(224))는 메인 게이트(206)로부터 메인 소스(208)(즉, 소스 오버랩 영역(208a))까지이고, 제 2 판독 경로(즉, 제 2 브레이크다운 컨디션(226))는 메인 게이트(206)로부터 메인 드레인(210)(즉, 드레인 오버랩 영역(210a))까지이다. 게이트 전압은 대략 0일 수 있고, 판독 전압은 소스 연결(331a)을 통해 메인 소스(208)에 그리고 드레인 연결(331b)을 통해 메인 드레인(210)에 인가될 수 있다. 도 2에 관하여 설명된 바와 같이, 감소된 시스템 판독 전압(Vread)(예를 들어, 100mV)은 메인 소스(208) 및 메인 드레인(210)의 오버-스트레싱을 방지하고 신뢰도를 개선하는데 이용될 수 있다. 판독 방향은 임계 전압 미만의 판독 전압(Vread)을 게이트(206)에 인가하고 소스(208) 또는 드레인(210)을 낮은 전압(접지)으로 유지함으로써 반전될 수 있다.
[0045] 제 2 특정한 실시예에서, 메인 게이트(206)는 P 타입 금속으로 구성될 수 있다. 제 2 특정한 실시예의 프로그래밍 동작은 제 1 특정한 실시예의 프로그래밍 동작과 유사한 방식으로 기능할 수 있다. 제 2 특정한 실시예의 판독 동작은 제 1 특정한 실시예의 판독 동작과 유사한 방식으로 기능할 수 있다.
[0046] FinFET 구현을 참조하면, (MOSFET 구현의) 메인 소스(208) 및 메인 드레인(210)은 실리콘 웰(312)의 표면으로부터 돌출하는 핀(208, 210)(즉, 소스-드레인 채널)으로서 구현될 수 있다. 실리콘 웰(312)은 N-농도로 구성될 수 있다. 실리콘 웰(312)은 도 2의 메인 채널 영역(212)에 대응할 수 있다. 유전체(307)는 핀(208, 210) 주위에 배치될 수 있고, 메인 게이트(206)는 유전체(307) 주위에 배치될 수 있다. 산화물 층(311)은 메인 게이트(206) 및 유전체(307)를 실리콘 웰(312)로부터 격리하도록 실리콘 웰(312) 상에 배치될 수 있다. 제 1 브레이크다운 컨디션(224) 및 제 2 브레이크다운 컨디션(226)은 MOSFET 구현에 관해 설명된 것과 유사한 방식으로 생성될 수 있다.
[0047] 도 3에서 도시된 반도체 트랜지스터 구조(202)의 구현은 도 2의 회로(200)에서 구현될 수 있다. 도 3의 MOSFET 구현에 관하여 설명되는 반도체 트랜지스터 구조(202)의 제 1 특정한 실시예에서, 제 1 및 제 2 액세스 트랜지스터들(204, 244)의 제 1 및 제 2 게이트들(214, 254)에 인가되는 시스템 프로그래밍 전압(Vp)은 각각 MOSFET 또는 FinFET 구현에 관하여 설명되는 반도체 트랜지스터 구조(202)의 제 1 특정한 실시예에서 시스템 프로그래밍 전압(Vp) 보다 더 낮을 수 있다는 것이 인지될 것이다. 예를 들어, 제 2 특정한 실시예에서 메인 게이트(206)의 P 타입 금속 조성물 및 메인 소스 및 드레인(208, 210)의 N+ 농도로 인해, 제 1 실시예에 비해 더 낮은 시스템 프로그래밍 전압(Vp)이 요구될 수 있다. 프로그래밍 전압(Vp)을 감소시키는 것은 전력 소비를 감소시킬 수 있다.
[0048] 도 4를 참조하면, 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하도록 동작 가능한 회로(400)의 특정한 예시적인 실시예가 도시된다. 회로(400)는 반도체 트랜지스터 구조(402), 제 1 액세스 트랜지스터(404) 및 제 2 액세스 트랜지스터(444)를 포함하는 TTP(two-time-programmable) 디바이스(즉, p-타입 TTP 디바이스)의 회로일 수 있다. 반도체 트랜지스터 구조(402)는 도 1의 반도체 트랜지스터 구조(100)에 대응할 수 있다. 반도체 트랜지스터 구조(402)는 메인 p-타입 코어 트랜지스터일 수 있고 제 1 액세스 트랜지스터(404)는 제 1 p-타입 IO 트랜지스터일 수 있고, 제 2 액세스 트랜지스터(444)는 제 2 p-타입 IO 트랜지스터일 수 있다. 코어 트랜지스터는 IO 트랜지스터보다 더 얇은 게이트 유전체 및 더 낮은 유전체 브레이크다운 전압을 가질 수 있다. p-타입 트랜지스터들은 PMOS 트랜지스터들, PFinFET들, 또는 이들이 임의의 결합일 수 있다. 2개의 산화물 브레이크다운 컨디션들(424, 426)은 제 1 액세스 트랜지스터(404) 및 제 2 액세스 트랜지스터(444)를 이용하여 반도체 트랜지스터 구조(402)에서 신뢰할 수 있게 유도될 수 있다. 그 결과, 반도체 트랜지스터 구조(402)는 제 1 및 제 2 액세스 트랜지스터들(404, 444)을 통해 독립적으로 판독 가능한 2개까지의 OTP(one-time-programmable) 값들을 저장할 수 있다.
[0049] 반도체 트랜지스터 구조(402)(즉, 메인 p-타입 트랜지스터)는 메인 게이트(406), 메인 소스(408), 메인 드레인(410), 및 메인 채널 영역(412)을 포함한다. 제 1 액세스 트랜지스터(404)(즉, 제 1 p-타입 트랜지스터)는 제 1 게이트(414), 제 1 소스(416), 제 1 드레인(418) 및 제 1 채널 영역(420)을 포함한다. 제 2 액세스 트랜지스터(444)(즉, 제 2 p-타입 트랜지스터)는 제 2 게이트(454), 제 2 소스(456), 제 2 드레인(458) 및 제 2 채널 영역(460)을 포함한다. 메인 p-타입 트랜지스터의 메인 소스(408)는 제 1 드레인 전류(431a)를 제 1 p-타입 트랜지스터의 제 1 드레인(418)에 제공하도록 제 1 p-타입 트랜지스터의 제 1 드레인(418)에 커플링되고, 메인 p-타입 트랜지스터의 메인 드레인(410)은 제 2 드레인 전류(431b)를 제 2 p-타입 트랜지스터의 제 2 드레인(458)에 제공하도록 제 2 p-타입 트랜지스터의 제 2 드레인(458)에 커플링된다. 제 1 드레인 전류(431a)는 도 1의 제 1 전류(131a)에 대응할 수 있고, 제 2 드레인 전류(431b)는 도 1의 제 2 전류(131b)에 대응할 수 있다.
[0050] 메인 게이트(406)는 메인 워드 라인(430)에 커플링되고, 메인 워드 라인(430)의 전압에 응답한다. 예를 들어, 메인 p-타입 트랜지스터의 드레인-소스 전도율은, 메인 워드 라인(430)의 전압이 임계 전압 아래로 떨어질 때 증가할 수 있다. 프로그래밍 및 판독 동작 동안, 반도체 트랜지스터 구조(202)의 채널 전도율은 양의 전압을 메인 게이트(406)에 인가함으로써 턴 오프된다. 제 1 및 제 2 게이트들(414, 454)은 제 1 및 제 2 워드 라인(432, 440)에 각각 커플링된다. 메인 게이트(406)가 메인 워드 라인(430)에 응답하는 것과 유사한 방식으로, 제 1 게이트(414)는 제 1 워드 라인(432)의 전압에 응답하고, 제 2 게이트(454)는 제 2 워드 라인(440)에 응답한다. 메인 채널 영역(412), 제 1 채널 영역(420) 및 제 2 채널 영역(460)은 웰 라인(434)에 커플링된다. 제 1 소스(416) 및 제 2 소스(456)는 비트 라인(436)에 커플링된다.
[0051] 프로그래밍 동작들 동안, 회로(400)는 반도체 트랜지스터 구조(402)에서 제 1 브레이크다운 컨디션(424) 및/또는 제 2 브레이크다운 컨디션(426)을 선택적으로 생성(즉, 전도성 경로의 생성)한다. 제 1 및 제 2 브레이크다운 컨디션들(424, 426)은 각각 도 1의 제 1 및 제 2 브레이크다운 컨디션들(124, 126)에 대응할 수 있다. 제 1 브레이크다운 컨디션(424)은 반도체 트랜지스터 구조(402)의 메인 게이트(406)와 소스 오버랩 영역 간에 있을 수 있는 반면에, 제 2 브레이크다운 컨디션(426)은 반도체 트랜지스터 구조(402)의 메인 게이트(406)와 드레인 오버랩 영역 간에 있을 수 있다. 소스 오버랩 영역은 메인 게이트(406)의 게이트 산화물 또는 유전체 하에서 연장하는 메인 소스(408)의 영역에 대응할 수 있다. 소스 오버랩 영역은 (중하게 도핑된 P+ 농도를 갖는 영역에 대조적으로) 경하게 도핑된 N+ 농도를 가질 수 있다. 드레인 오버랩 영역은 메인 게이트(406)의 게이트 산화물 또는 유전체 하에서 연장하는 메인 드레인(410)의 영역에 대응한다. 드레인 오버랩 영역은 (중하게 도핑된 P+ 농도를 갖는 영역과 대조적으로) 경하게 도핑된 N+ 농도를 가질 수 있다. "메인 소스(408)" 및 "소스 오버랩 영역"은 상호 교환 가능하게 이용될 수 있고 "메인 드레인(410)" 및 "드레인 오버랩 영역"은 상호 교환 가능하게 이용될 수 있다. 회로 디바이스(400)는 또한 메인 채널 영역(412)과 메인 게이트(406) 간에 브레이크다운 컨디션을 방지할 수 있다.
[0052] (메인 채널 영역(412)과 대조적으로 메인 소스(408)에서) 제 1 브레이크다운 컨디션(424)은 제 1 프로그래밍 동작에 대응할 수 있고 메인 게이트(406)와 소스 오버랩 영역(즉, 메인 소스(408)) 간에 제 1 전압 차이가 메인 p-타입 트랜지스터의 브레이크다운 전압을 초과하게 함으로써 생성될 수 있다. 메인 게이트(406)와 메인 소스(408) 간의 제 1 전압 차이는 시스템 프로그래밍 전압(Vp)을 메인 게이트(406)에 인가하고 제 1 액세스 트랜지스터(404)를 통해 드레인 전압(예를 들어, 임계 전압(Vt))을 (메인 드레인(410) 또는 메인 채널 영역(412)과 대조적으로) 메인 소스(408)에 인가함으로써 야기될 수 있다. 예를 들어, 접지 전압(즉, 0 볼트)은 비트 라인(436)에 그리고 제 1 워드 라인(432)에 인가되어 제 1 액세스 트랜지스터(404)의 전도를 인에이블한다. 시스템 프로그래밍 전압(Vp)은 메인 워드 라인(430)에 의해 메인 게이트(406)에 제공될 수 있고 드레인 전압(예를 들어, 대략 제 1 액세스 트랜지스터(404)의 임계 전압(Vt))은 제 1 액세스 트랜지스터(404)를 통해 메인 소스(408)에 제공될 수 있다. 웰 라인(434)은 메인 채널 영역(412)을 바이어싱하도록 반도체 트랜지스터 구조(402)의 바디 콘택에 시스템 공급 전압(Vdd)을 제공하고 메인 소스(408) 근처에서 제 1 브레이크다운 컨디션(424)을 야기할 수 있다. 따라서, 소스 오버랩 영역(즉, 메인 소스(408))은 제 1 브레이크다운 컨디션(424)을 생성하도록 선택적으로 바이어싱 가능하다. 제 1 브레이크다운 컨디션(424)은 메인 소스(408)와 메인 게이트(406) 간의 제 1 전압 차이가 유전체 브레이크다운 전압을 초과하는 것에 응답하여 메인 게이트(406)와 소스 오버랩 영역 간에 발생한다. 따라서, 전류는 반도체 트랜지스터 구조(402)의 메인 게이트(406)로부터 그리고 게이트 산화물을 거쳐 메인 소스(408) 및 제 1 액세스 트랜지스터(404)를 통해 비트 라인(436)으로 프로그램 경로를 따라 흐른다.
[0053] 유사한 방식으로, 제 2 브레이크다운 컨디션(426)은 제 2 프로그래밍 동작에 대응할 수 있고, 메인 게이트(406)와 드레인 오버랩 영역 간의 제 2 전압 차이가 메인 p-타입 트랜지스터의 브레이크다운 전압을 초과하게 함으로써 생성될 수 있다. 메인 게이트(406)와 메인 드레인(410) 간의 제 2 전압 차이를 야기하는 것은 또한 메인 게이트(406)에 시스템 프로그래밍 전압(Vp)을 인가하는 것을 또한 포함할 수 있다. 그러나 제 2 전압 차이를 생성할 때, 드레인 전압은 제 2 액세스 트랜지스터(444)를 통해 (메인 소스(408) 또는 메인 채널 영역에 대조적으로) 메인 드레인(410)에 인가될 수 있다. 제 1 액세스 트랜지스터(404)에 관한 것과 유사한 방식으로, 접지 전압은 제 2 워드 라인(440)을 통해 제 2 액세스 트랜지스터(444)의 제 2 게이트(454)에 그리고 비트 라인(436)을 통해 제 2 액세스 트랜지스터(444)의 제 2 소스(456)에 인가될 수 있다. 그 결과, 드레인 전압은 드레인 전압이 제 1 액세스 트랜지스터(404)를 통해 메인 소스(408)에 인가되는 것과 유사한 방식으로, 제 2 액세스 트랜지스터(444)를 통해 메인 드레인(410)에 제공될 수 있다. 따라서, 드레인 오버랩 영역은 제 2 브레이크다운 컨디션(426)을 생성하도록 선택적으로 바이어싱 가능하다.
[0054] 회로(400)는 시스템 프로그램 전압을 메인 게이트(406)에 인가하고 시스템 공급 전압(Vdd)(즉, 웰 전압)을 메인 채널 영역(412)에 인가함으로써 메인 채널 영역(412)과 메인 게이트(406) 간에 브레이크다운 컨디션을 방지할 수 있다. 반도체 트랜지스터 구조(402)의 채널 전도율은 프로그래밍 동안 그리고 판독 동작들 동안 오프일 수 있다. 시스템 프로그래밍 전압(Vp)과 시스템 공급 전압(Vdd) 간의 전압 차이는 반도체 트랜지스터 구조(402)의 브레이크다운 전압 미만일 수 있고, 이에 따라 메인 채널 영역(412)과 메인 게이트(406) 간에 브레이크다운 컨디션을 방지한다.
[0055] 제 1 브레이크다운 컨디션(424)은 반도체 트랜지스터 구조(402)의 제 1 프로그래밍 가능 상태에 대응할 수 있고, 제 1 로직 값을 나타낼 수 있다. 제 2 브레이크다운 컨디션(426)은 반도체 트랜지스터 구조(402)의 제 2 프로그래밍 가능 상태에 대응할 수 있고, 제 2 로직 값을 나타낼 수 있다. 특정한 실시예에서, 제 1 및 제 2 로직 값들은 동일할 수 있다(즉, 제 1 및 제 2 로직 값들은 각각 로직 "1" 또는 로직 "0"에 대응할 수 있음). 대안적인 실시예에서, 제 1 및 제 2 로직 값들은 상이할 수 있다(즉, 제 1 로직 값은 로직 "1"에 대응할 수 있는 반면에, 제 2 로직 값은 로직 "0"에 대응할 수 있거나, 그 반대도 가능하다).
[0056] 제 1 및/또는 제 2 브레이크다운 컨디션(424, 426)이 생성된 이후, 제 1 브레이크다운 컨디션(424)의 제 1 판독 동작은 시스템 판독 전압(Vread)으로 메인 워드 라인을 바이어싱함으로써(즉, 시스템 판독 전압(Vread)을 메인 게이트(406)에 인가함으로써) 수행될 수 있다. 제 1 판독 경로는 반도체 트랜지스터 구조(202)의 메인 게이트(406)로부터 메인 소스(408)까지이고, 제 1 브레이크다운 컨디션(424)에 의해 생성된 저장된 로직 값을 판독할 수 있다. 제 2 판독 경로는 메인 게이트(406)로부터 메인 드레인(410)까지이고, 제 2 브레이크다운 컨디션(426)에 의해 생성된 저장된 로직 값을 판독할 수 있다. 시스템 판독 전압(Vread)은 프로그래밍된 셀의 오버-스트레싱 및 프로그래밍되지 않은 셀들의 산화물 브레이크다운을 방지하도록 시스템 프로그래밍 전압(Vp) 및 공급 전압(Vdd) 미만이다.
[0057] 2개의 브레이크다운 컨디션들(424, 426)(즉, TTP 디바이스)을 생성하는 것은 OTP(one-time-programmable) 디바이스들의 경우와 같이 셀 당 하나의 로직 상태를 갖는 2개의 셀들을 갖는 것과 대조적으로, 셀 당 2개의 로직 상태들을 허용함으로써 다이 구역을 감소시킬 수 있다는 것이 인지될 것이다. 회로(400)는 동시에 또는 직렬로 프로그래밍될 수 있고, 브레이크다운 컨디션들(424, 426)이 제 1 및 제 2 워드 라인들(432, 440)을 통해 게이트(406)에 인가되는 시스템 프로그래밍 전압들(Vp)에 의존하여 상이한 저항들(즉, 상이한 로직 값들)에 대응할 수 있기 때문에 OTP 디바이스보다 더 신뢰 가능할 수 있다. 예를 들어, 판독 전압은 (OTP 디바이스의 단일 브레이크다운 컨디션에 대조적으로) 양자의 브레이크다운 컨디션들(424, 426)에 (감지 회로에 의해) 인가될 수 있고, 감지 회로는 양자의 브레이크다운 컨디션들(424, 426)에 판독 전압을 비교할 수 있다. 판독 전압을 양자의 브레이크다운 컨디션들(424, 426)에 비교하는 것은 하나의 브레이크다운 컨디션(424, 426)이 결함을 갖는 경우 야기될 수 있는 감지 에러를 감소시킬 수 있다. 브레이크다운 컨디션들(424, 426)이 메인 게이트(406)와 소스/드레인 오버랩 영역들 간에 있기 때문에 브레이크다운 컨디션들(424, 426)에 대응하는 저장된 로직 값들을 판독하기 위해 더 낮은 판독 전압이 인가될 수 있다는 것이 또한 인지될 것이다. 예를 들어, 특정한 실시예에서, 시스템 판독 전압(Vread)은 100 mV(millivolts) 미만일 수 있다. 더 낮은 시스템 판독 전압(Vread)은 메인 소스(408) 및/또는 메인 드레인(410)의 오버-스트레싱을 방지할 수 있고, 더 큰 판독 전압에 비해 전력 소비를 또한 감소시킬 수 있으며, TTP 디바이스의 신뢰도를 개선할 수 있다는 것이 인지될 것이다. 판독 방향은 웰 전압 미만의 판독 전압(Vread)을 소스(408) 또는 드레인(410)에 인가하고 게이트(406)를 낮은 전압(즉, 접지)으로 유지함으로써 반전될 수 있다.
[0058] 도 5를 참조하면, 도 4의 반도체 트랜지스터 구조(402)의 특정한 예시적인 실시예(즉, 메인 p-타입 트랜지스터)가 도시된다. 도시된 바와 같이, 반도체 트랜지스터 구조(402)는 MOSFET(metal-oxide semiconductor field-effect transistor), 또는 FinFET(Fin field-effect transistor)일 수 있다.
[0059] MOSFET 구현을 참조하면, 반도체 트랜지스터 구조(402)는 메인 게이트(406), 메인 소스(408), 메인 드레인(410) 및 메인 채널 영역(412)(즉, 웰)을 포함한다. 소스 오버랩 영역(408a)은 도 5에서 도시되고, 도 4에 관하여 설명된 소스 오버랩 영역에 대응할 수 있다. 드레인 오버랩 영역(410a)이 도 5에서 도시되고, 도 4에 관하여 설명된 드레인 오버랩 영역에 대응할 수 있다. 유전체(507)는 메인 소스(408), 소스 오버랩 영역(408a), 메인 채널 영역(412), 메인 드레인(410) 및 드레인 오버랩 영역(410a)으로부터 메인 게이트(406)를 분리한다.
[0060] 메인 채널 영역(412)은 메인 소스(408)와 메인 드레인(410) 간의 채널 영역일 수 있다. 예를 들어, 채널(즉, 전도 경로)은 게이트-소스 전압(Vgs)이 임계 전압 미만일 때 메인 드레인(410)에 메인 소스(408)를 연결하는 메인 채널 영역(412) 내에서 설정될 수 있다. 프로그래밍 및 판독 동작 동안, 채널 전도율은 임계 전압 미만으로 게이트-소스 전압(Vgs)을 유지함으로써 "오프" 상태로 남아있을 수 있다. 메인 채널 영역(412)은 메인 소스(408)(및 메인 드레인(410))와 반대되는 도핑 특성들을 가질 수 있다. 예를 들어, 메인 소스(408)는 P+ 농도를 갖고, 메인 채널 영역(412)은 N- 농도를 갖는다.
[0061] 반도체 트랜지스터 구조(402)는 메인 게이트(406)로부터 메인 소스(408)를 그리고 메인 게이트(406)로부터 메인 드레인(410)을 분리하도록 구성되는 스페이서 층(509a, 509b)을 포함한다. 스페이서 층(509a, 509b)은 도 1의 스페이서 층(109a, 109b)에 대응할 수 있고 도 1의 스페이서 층(109a, 109b)과 실질적으로 유사한 방식으로 동작할 수 있다. 반도체 트랜지스터 구조(402)는 추가로 인접한 반도체 디바이스 컴포넌트들 간의 전기 전류 누설을 방지하고 격리를 제공하는 쉘로우 트랜치 격리 구역들(505a, 505b)을 포함한다. 쉘로우 트랜치 격리 구역들(505a, 505b)은 도 1의 쉘로우 트랜치 격리 구역들(105a, 105b)에 대응할 수 있고 도 1의 쉘로우 트랜치 격리 구역들(105a, 105b)과 실질적으로 유사한 방식으로 동작할 수 있다. 반도체 트랜지스터 구조(402)는 기판(513)을 추가로 포함한다. 메인 채널 영역(412) 및 쉘로우 트랜치 격리 구역들(505a, 505b)은 기판(513) 내에 형성된다. 기판(113)은 P- 농도로 도핑된다. 기판(513)은 도 1의 기판(113)에 대응할 수 있고, 도 1의 기판(113)과 실질적으로 유사한 방식으로 기능할 수 있다.
[0062] 제 1 특정한 실시예에서, 메인 게이트(406)는 P 타입 금속 또는 P+ 농도로 구성될 수 있다. 제 1 특정한 실시예의 프로그래밍 동작 동안, 메인 워드 라인(430)은 시스템 프로그래밍 전압(Vp)을 메인 게이트(406)에 인가할 수 있고, (제 1 액세스 트랜지스터(404)의) 소스 전압은 제 1 브레이크다운 컨디션(424)을 생성하도록 소스 연결(531a)을 통해 메인 소스(408)에 인가될 수 있다. 예를 들어, 제 1 소스 전류(431a)는 소스 연결(531a)을 통해 메인 소스(408)에 인가될 수 있다. 부가적으로 또는 대안적으로, 메인 워드 라인(430)은 시스템 프로그래밍 전압(Vp)을 메인 게이트(406)에 인가할 수 있고, (제 2 액세스 트랜지스터(444)의) 드레인 전압은 제 2 브레이크다운 컨디션(426)을 생성하기 위해 드레인 연결(531b)을 통해 메인 드레인(410)에 인가될 수 있다. 예를 들어, 제 2 드레인 전류(431b)는 드레인 연결(531b)을 통해 메인 드레인(410)에 인가될 수 있다. 도 4의 웰 라인(434)은 메인 채널 영역(412)에서 발생하는 브레이크다운 컨디션을 방지하기 위해 웰 전압(즉, 시스템 공급 전압(Vdd))을 메인 채널 영역(412)에 인가할 수 있다. 따라서, 브레이크다운 컨디션들(424, 426)(즉, 프로그램 경로들)은 각각, 게이트-소스 전압이 게이트-웰 전압보다 더 높기 때문에 메인 게이트(406)로부터 메인 채널 영역(412)까지와는 대조적으로, 메인 게이트(406)로부터 메인 소스 및 드레인(408, 410)까지이다.
[0063] 제 1 특정한 실시예의 판독 동작 동안, 제 1 판독 경로(즉, 제 1 브레이크다운 컨디션(424))는 메인 게이트(406)로부터 메인 소스(408)(즉, 소스 오버랩 영역(408a))까지이고, 제 2 판독 경로(즉, 제 2 브레이크다운 컨디션(426))는 메인 게이트(406)로부터 메인 드레인(410)(즉, 드레인 오버랩 영역(410a))까지이다. 판독 동작 동안, 시스템 판독 전압(Vread)은 메인 워드 라인(430)을 통해 메인 게이트(406)에 인가될 수 있다. 도 4에 관하여 설명된 바와 같이, 감소된 시스템 판독 전압(Vread)(예를 들어, 100mV 또는 그 미만)은 메인 소스(408) 및 메인 드레인(410)의 오버-스트레싱을 방지하고 신뢰도를 개선하는데 이용될 수 있다.
[0064] 제 2 특정한 실시예에서, 메인 게이트(406)는 N 타입 금속으로 구성될 수 있다. 제 2 특정한 실시예의 프로그래밍 동작은 제 1 특정한 실시예의 프로그래밍 동작과 유사한 방식으로 기능할 수 있다. 제 2 특정한 실시예의 판독 동작은 제 1 특정한 실시예의 판독 동작과 유사한 방식으로 기능할 수 있다.
[0065] FinFET 구현을 참조하면, (MOSFET 구현의) 메인 소스(408) 및 메인 드레인(410)은 실리콘 웰(512)의 표면으로부터 돌출하는 핀(408, 410)(즉, 소스-드레인 영역)로서 구현될 수 있다. 실리콘 웰(512)은 P- 농도로 구성될 수 있다. 대안적으로, 그것은 또한 N- 농도로 구성될 수 있다. 실리콘 웰(512)은 도 4의 메인 채널 영역(412)에 대응할 수 있다. 유전체(507)는 핀(408, 410) 주위에 배치될 수 있고, 메인 게이트(406)는 유전체(507) 주위에 배치될 수 있다. 산화물 층(511)은 메인 게이트(406) 및 유전체(507)를 실리콘 웰(512)로부터 격리하도록 실리콘 웰(512) 상에 배치될 수 있다. 제 1 브레이크다운 컨디션(424) 및 제 2 브레이크다운 컨디션(426)은 MOSFET 구현에 관해 설명된 것과 유사한 방식으로 생성될 수 있다.
[0066] 도 5에서 도시된 반도체 트랜지스터 구조(402)의 구현은 도 4의 회로(400)에서 구현될 수 있다. 도 5의 MOSFET 또는 FinFET 구현에 관하여 설명되는 반도체 트랜지스터 구조(402)의 제 1 특정한 실시예에서, 메인 게이트(406)에 인가되는 시스템 프로그래밍 전압(Vp)은 각각 MOSFET 또는 FinFET 구현에 관하여 설명되는 반도체 트랜지스터 구조(402)의 제 2 특정한 실시예에서 시스템 프로그래밍 전압(Vp) 보다 더 낮을 수 있다는 것이 인지될 것이다. 예를 들어, 제 2 특정한 실시예에서 메인 게이트(406)의 N 타입 금속 조성물 및 메인 소스 및 드레인(408, 410)의 P+ 농도로 인해, 제 1 실시예에 비해 더 낮은 시스템 프로그래밍 전압(Vp)이 요구될 수 있다. 프로그래밍 전압(Vp)을 감소시키는 것은 전력 소비를 감소시킬 수 있다.
[0067] 도 6을 참조하면, 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하는 방법(600)의 특정한 실시예의 흐름도가 도시된다. 예시적인 실시예에서, 방법(600)은 도 1의 반도체 트랜지스터 구조(100), 도 2의 회로(200), 도 3의 반도체 트랜지스터 구조(202), 도 4의 회로(400), 또는 도 5의 반도체 트랜지스터 구조(402)를 이용하여 수행될 수 있다.
[0068] 방법은, 602에서, 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하는 것을 포함한다. 예를 들어, 도 1의 제 1 특정한 실시예에서, 게이트 전압은 메인 워드 라인(130)을 통해 게이트(106)에 인가될 수 있고, 프로그램 전압은 도 2의 제 1 액세스 트랜지스터(404)와 같은 제 1 액세스 트랜지스터를 통해 흐르는 제 1 전류(131a)를 통해 소스(108)(및 이에 따른 소스 오버랩 영역(108a))에 인가될 수 있다. 부가적으로, 또는 대안적으로, 메인 워드 라인(130)은 게이트 전압을 게이트(106)에 인가할 수 있고, 프로그램 전압은 도 2의 제 2 액세스 트랜지스터(444)와 같은 제 2 액세스 트랜지스터를 통해 흐르는 제 2 전류(131b)를 통해 드레인(110)(및 이에 따른 드레인 오버랩 영역(110a))에 인가될 수 있다. 프로그램 전압은 게이트 전압을 초과하고 게이트(106)와 소스 오버랩 영역(108a) 간의 제 1 브레이크다운 컨디션(124) 및 게이트(106)와 드레인 오버랩 영역(110a) 간의 제 2 브레이크다운 컨디션(126)을 야기하기에 충분히 클 수 있다.
[0069] 다른 예로서, 도 1의 제 2 실시예에서, 프로그램 전압은 메인 워드 라인(130)을 통해 게이트(106)에 인가되고, 드레인 전압은 도 4의 제 1 액세스 트랜지스터(404)와 같은 제 1 액세스 트랜지스터를 통해 흐르는 제 1 전류(131a)를 통해 소스(108)(및 이에 따른 소스 오버랩 영역(108a))에 인가될 수 있다. 부가적으로 또는 대안적으로, 메인 워드 라인(130)은 프로그램 전압을 게이트(106)에 인가할 수 있고, 드레인 전압은 도 4의 제 2 액세스 트랜지스터(444)와 같은 제 2 액세스 트랜지스터를 통해 흐르는 제 2 전류(131b)를 통해 드레인(110)(및 이에 따른 드레인 오버랩 영역(110a))에 인가될 수 있다. 프로그램 전압은 드레인 전압들보다 크고 소스 및 드레인 오버랩 영역들(108a, 110a) 각각과 게이트(106) 간의 산화물 또는 유전체 브레이크다운(즉, 제 1 및 제 2 브레이크다운 컨디션들(124, 126))를 야기하기에 충분히 클 수 있다.
[0070] 반도체 트랜지스터 구조의 바디 콘택은 604에서, 반도체 트랜지스터 구조의 채널 영역과 게이트 간의 브레이크다운 컨디션을 방지하도록 바이어싱될 수 있다. 예를 들어, 도 2에서, 웰 라인(234)은 메인 채널 영역(212)과 메인 게이트(206) 간의 브레이크다운 컨디션을 방지하기 위해 대략 접지로 반도체 트랜지스터 구조(202)의 바디 콘택(즉, 도 3의 웰)을 바이어싱할 수 있다. 다른 예로서, 도 4에서, 웰 라인(434)은 메인 채널 영역(412)과 메인 게이트(406) 간의 브레이크다운 컨디션을 방지하기 위해 대략 시스템 공급 전압(Vdd)으로 반도체 트랜지스터 구조(402)의 바디 콘택(도 5의 웰)을 바이어싱할 수 있다.
[0071] 제 1 판독 동작은 606에서, 제 1 브레이크다운 컨디션이 생성된 이후 반도체 트랜지스터 구조에서 수행될 수 있다. 예를 들어, 도 2에서, 제 1 판독 동작은, 메인 워드 라인(230) 및 웰 라인(234)이 접지되는 동안, 시스템 판독 전압(Vread)으로 비트 라인(236)을 바이어싱하고 시스템 공급 전압(Vdd)으로 제 1 워드 라인(232)을 바이어싱하여, 소스 오버랩 영역에 판독 전압을 인가함으로써 수행될 수 있다. 다른 예로서, 도 4에서, 제 1 판독 동작은 시스템 판독 전압(Vread)으로 메인 워드 라인을 바이어싱함으로써(즉, 시스템 판독 전압(Vread)을 메인 게이트(206)에 인가함으로써) 수행될 수 있다.
[0072] 제 2 판독 동작은 608에서, 제 2 브레이크다운 컨디션이 생성된 이후 반도체 트랜지스터 구조에서 수행될 수 있다. 예를 들어, 도 2에서, 제 2 판독 동작은, 메인 워드 라인(230) 및 웰 라인(234)이 접지되는 동안, 시스템 판독 전압(Vread)으로 비트 라인(236)을 바이어싱하고 시스템 공급 전압(Vdd)으로 제 2 워드 라인(240)을 바이어싱하여, 드레인 오버랩 영역에 판독 전압을 인가함으로써 수행될 수 있다. 다른 예로서, 도 4에서, 제 1 판독 동작은 시스템 판독 전압(Vread)으로 메인 워드 라인을 바이어싱함으로써(즉, 시스템 판독 전압(Vread)을 메인 게이트(206)에 인가함으로써) 수행될 수 있다.
[0073] 도 6의 방법(600)은 OTP(one-time-programmable) 디바이스들의 경우와 같이 셀 당 하나의 로직 상태를 갖는 2개의 셀들을 갖는 것과 대조적으로, 셀 당 2개의 로직 상태들을 허용함으로써 다이 구역을 감소시킬 수 있는 2개의 브레이크다운 컨디션(424, 426)(즉, TTP 디바이스)을 생성할 수 있다는 것이 인지될 것이다.
[0074] 도 7을 참조하면, 반도체 트랜지스터 구조에서 브레이크다운 컨디션을 생성하도록 동작 가능한 컴포넌트를 포함하는 무선 디바이스(700)의 블록도가 도시된다. 디바이스(700)는 메모리(732)에 커플링되는, 디지털 신호 프로세서(DSP)와 같은 프로세서(710)를 포함한다.
[0075] 도 7은 또한 프로세서(710) 및 디스플레이(728)에 커플링되는 디스플레이 제어기(726)를 도시한다. 코더/디코더(CODEC)(734)는 또한 프로세서(710)에 커플링될 수 있다. 스피커(736) 및 마이크로폰(738)은 CODEC(734)에 커플링될 수 있다. 도 7은 또한 무선 제어기(740)가 무선 제어기(740)와 안테나(742) 간에 배치되는 라디오-주파수(RF) 인터페이스(790)를 통해 안테나(742)에 그리고 프로세서(710)에 커플링될 수 있다는 것을 나타낸다. TTP(two-time-programmable) 디바이스(702)는 프로세서(710)에 또한 커플링될 수 있다. TTP 디바이스(702)는 도 2의 회로(200) 또는 도 4의 회로(400)에 대응할 수 있다. 특정한 실시예에서, TTP 디바이스(702)는 도 1의 반도체 트랜지스터 구조(100)를 포함한다. 반도체 트랜지스터 구조(100)는 도 2 내지 도 3의 반도체 트랜지스터 구조(202) 또는 도 4 내지 도 5의 반도체 트랜지스터 구조(402)에 대응할 수 있다.
[0076] 메모리(732)는 실행 가능한 명령들(756)을 포함하는 유형의(tangible) 비-일시적인 프로세서-판독 가능한 저장 매체일 수 있다. 명령들(756)은 반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하기 위해 프로세서(710)와 같은 프로세서에 의해 실행될 수 있다. 제 1 브레이크다운 컨디션은 반도체 트랜지스터 구조의 소스 오버랩 영역과 반도체 구조의 게이트 간에 있을 수 있고, 제 2 브레이크다운 컨디션은 반도체 트랜지스터 구조의 드레인 오버랩 영역과 게이트 간에 있을 수 있다. 예를 들어, 프로세서(710)는 도 1의 제 1 특정한 실시예에 따라 게이트 전압으로 메인 워드 라인(130)에 대한 바이어싱을 제어할 수 있다. 프로세서(710)는 또한 제 1 및 제 2 전류(131a, 131b)를 소스(108) 및 드레인(110)에 각각 제공하기 위해 도 2의 회로(200)에 따라 제 1 및 제 2 워드 라인들(232, 240) 및 비트 라인(236)에 대한 바이어싱을 제어할 수 있다. 다른 예로서, 프로세서(710)는 도 1의 제 2 특정한 실시예에 따라 시스템 프로그래밍 전압(Vp)으로 메인 워드 라인(130)에 대한 바이어싱을 제어할 수 있다. 프로세서(710)는 또한 제 1 및 제 2 전류(131a, 131b)를 소스(108) 및 드레인(110)에 각각 제공하기 위해 도 4의 회로(400)에 따라 제 1 및 제 2 워드 라인들(432, 440) 및 비트 라인(436)에 대한 바이어싱을 제어할 수 있다. 명령들(756)은 또한 프로세서(810)에 커플링되는 대안적인 프로세서(도시되지 않음)에 의해 실행 가능하게 될 수 있다.
[0077] 특정한 실시예에서, 프로세서(710), 디스플레이 제어기(726), 메모리(732), CODEC(734) 및 무선 제어기(740)는 시스템-인-패키지(system-in-package) 또는 시스템-온-칩(system-on-chip) 디바이스(722)에 포함된다. 특정한 실시예에서, 입력 디바이스(730) 및 전력 공급부(744)는 시스템-온-칩 디바이스(722)에 커플링된다. 또한, 특정한 실시예에서, 도 7에서 예시되는 바와 같이, 디스플레이(728), 입력 디바이스(730), 스피커(736), 마이크로폰(738), 안테나(742) 및 전력 공급부(744)는 시스템-온-칩 디바이스(722) 외부에 있다. 그러나 디스플레이(728), 입력 디바이스(730), 스피커(736), 마이크로폰(738), 안테나(742) 및 전력 공급부(744) 각각은 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(722)의 컴포넌트에 커플링될 수 있다.
[0078] 설명된 실시예들과 함께, 장치는 반도체 트랜지스터 구조의 소스 오버랩 영역과 반도체 트랜지스터 구조의 게이트 간의 제 1 브레이크다운 컨디션을 생성하기 위한 수단을 포함한다. 예를 들어, 제 1 브레이크다운 컨디션을 생성하기 위한 수단은 도 1의 제 1 워드 라인(130), 도 2 내지 도 3의 제 1 워드 라인(230), 도 4 내지 도 5의 제 1 워드 라인(430), 도 2의 액세스 트랜지스터(204), 도 2의 비트 라인(236), 도 2의 제 2 워드 라인(232), 도 2의 웰 라인(234), 도 4의 액세스 트랜지스터(404), 도 4의 비트 라인(436), 도 4의 제 2 워드 라인(432), 도 4의 웰 라인(434) 도 7의 명령들(756)을 실행하도록 프로그래밍되는 프로세서(710), 제 1 브레이크다운 컨디션을 생성하기 위한 하나 또는 그 초과의 다른 디바이스들, 회로들, 모듈들, 또는 명령들, 또는 이들의 임의의 결합을 포함할 수 있다.
[0079] 장치는 반도체 트랜지스터 구조의 드레인 오버랩 영역과 게이트 간의 제 2 브레이크다운 컨디션을 생성하기 위한 수단을 또한 포함할 수 있다. 예를 들어, 제 2 브레이크다운 컨디션을 생성하기 위한 수단은 도 1의 제 1 워드 라인(130), 도 2 내지 도 3의 제 1 워드 라인(230), 도 4 내지 도 5의 제 1 워드 라인(430), 도 2의 액세스 트랜지스터(204), 도 2의 비트 라인(236), 도 2의 제 2 워드 라인(232), 도 2의 웰 라인(234), 도 4의 액세스 트랜지스터(404), 도 4의 비트 라인(436), 도 4의 제 2 워드 라인(432), 도 4의 웰 라인(434) 도 7의 명령들(756)을 실행하도록 프로그래밍되는 프로세서(710), 제 2 브레이크다운 컨디션을 생성하기 위한 하나 또는 그 초과의 다른 디바이스들, 회로들, 모듈들, 또는 명령들, 또는 이들의 임의의 결합을 포함할 수 있다.
[0080] 위에 개시된 디바이스들 및 기능들은 컴퓨터 판독 가능한 매체들 상에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER 등) 내로 설계되거나 구성될 수 있다. 몇몇 또는 모든 이러한 파일들은 이러한 파일들에 기초하여 디바이스들을 제조하는 제조 취급자들에 제공될 수 있다. 결과적인 물건들은 추후에 반도체 다이로 절단되고 반도체 칩으로 패키징되는 반도체 웨이퍼들을 포함한다. 칩들은 이어서 위에서 기술된 디바이스들에서 이용된다. 도 8은 전자 디바이스 제조 프로세스(800)의 특정한 예시적인 실시예를 도시한다.
[0081] 물리적 디바이스 정보(802)는 리서치 컴퓨터(806)에서와 같이 제조 프로세스(800)에서 수신된다. 물리적 디바이스 정보(802)는 도 1의 반도체 트랜지스터 구조(100), 도 1의 반도체 트랜지스터 구조(100)의 컴포넌트들, 도 2의 회로(200), 도 2의 회로(200)의 컴포넌트들, 도 3의 반도체 트랜지스터 구조(202), 도 3의 반도체 트랜지스터 구조(202)의 컴포넌트들, 도 4의 회로(400), 도 4의 회로(400)의 컴포넌트들, 도 5의 반도체 트랜지스터 구조(402), 도 5의 반도체 트랜지스터 구조(402)의 컴포넌트들, 또는 이들의 임의의 결합을 포함하는 디바이스와 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(802)는 리서치 컴퓨터(806)에 커플링된 사용자 인터페이스(804)를 통해 입력되는 물리적 파라미터들, 물질 특성들, 및 구조 정보를 포함할 수 있다. 리서치 컴퓨터(806)는 메모리(810)와 같은 컴퓨터-판독 가능한 매체에 커플링된, 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(808)를 포함한다. 메모리(810)는 프로세서(808)가 라이브러리 파일(812)을 생성하도록 그리고 파일 포맷에 따르도록 물리적 디바이스 정보(802)를 변환하게 하기 위해 실행 가능한 컴퓨터 판독 가능한 명령들을 저장할 수 있다.
[0082] 특정한 실시예에서, 라이브러리 파일(812)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(812)은 EDA(electronic design automation) 툴(820)과 함께 이용하기 위해 제공되는, 도 1의 반도체 트랜지스터 구조(100), 도 1의 반도체 트랜지스터 구조(100)의 컴포넌트들, 도 2의 회로(200), 도 2의 회로(200)의 컴포넌트들, 도 3의 반도체 트랜지스터 구조(202), 도 3의 반도체 트랜지스터 구조(202)의 컴포넌트들, 도 4의 회로(400), 도 4의 회로(400)의 컴포넌트들, 도 5의 반도체 트랜지스터 구조(402), 도 5의 반도체 트랜지스터 구조(402)의 컴포넌트들, 또는 이들의 결합을 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
[0083] 라이브러리 파일(812)은 메모리(818)에 커플링된 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(816)를 포함하는 설계 컴퓨터(814)에서 EDA 툴(820)과 함께 이용될 수 있다. EDA 툴(820)은 설계 컴퓨터(814)의 사용자가 라이브러리 파일(812)의 도 1의 반도체 트랜지스터 구조(100), 도 1의 반도체 트랜지스터 구조(100)의 컴포넌트들, 도 2의 회로(200), 도 2의 회로(200)의 컴포넌트들, 도 3의 반도체 트랜지스터 구조(202), 도 3의 반도체 트랜지스터 구조(202)의 컴포넌트들, 도 4의 회로(400), 도 4의 회로(400)의 컴포넌트들, 도 5의 반도체 트랜지스터 구조(402), 도 5의 반도체 트랜지스터 구조(402)의 컴포넌트들, 또는 이들의 임의의 결합을 포함하는 디바이스를 설계하는 것을 가능케 하도록 메모리(818)에 프로세서 실행 가능한 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(814)의 사용자는 설계 컴퓨터(814)에 커플링된 사용자 인터페이스(824)를 통해 회로 설계 정보(822)를 입력할 수 있다.
[0084] 회로 설계 정보(822)는 도 1의 반도체 트랜지스터 구조(100), 도 1의 반도체 트랜지스터 구조(100)의 컴포넌트들, 도 2의 회로(200), 도 2의 회로(200)의 컴포넌트들, 도 3의 반도체 트랜지스터 구조(202), 도 3의 반도체 트랜지스터 구조(202)의 컴포넌트들, 도 4의 회로(400), 도 4의 회로(400)의 컴포넌트들, 도 5의 반도체 트랜지스터 구조(402), 도 5의 반도체 트랜지스터 구조(402)의 컴포넌트들, 또는 이들의 임의의 결합을 포함하는 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시를 위해, 회로 설계 특성은 특정한 회로의 식별 및 회로 설계에서 다른 엘리먼트들에 대한 관계들, 포지셔닝 정보, 피처 크기 정보, 상호연결 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보를 포함할 수 있다.
[0085] 설계 컴퓨터(814)는 파일 포맷에 따르도록, 회로 설계 정보(822)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시를 위해, 파일 형성은 평면 지오메트리 형상(planar geometric shape)들을 나타내는 데이터베이스 이진 파일 포맷, 텍스트 라벨, 및 GDSII(Graphic Data System) 파일 포맷과 같은 계층적 포맷의 회로 레이아웃에 관한 다른 정보를 포함할 수 있다. 설계 컴퓨터(814)는 도 1의 반도체 트랜지스터 구조(100), 도 1의 반도체 트랜지스터 구조(100)의 컴포넌트들, 도 2의 회로(200), 도 2의 회로(200)의 컴포넌트들, 도 3의 반도체 트랜지스터 구조(202), 도 3의 반도체 트랜지스터 구조(202)의 컴포넌트들, 도 4의 회로(400), 도 4의 회로(400)의 컴포넌트들, 도 5의 반도체 트랜지스터 구조(402), 도 5의 반도체 트랜지스터 구조(402)의 컴포넌트들, 또는 이들의 임의의 결합을 포함하고, SOC 내의 부가적인 전자 회로들 및 컴포넌트들을 또한 포함하는 디바이스를 설명하는 정보를 포함하는 GDSII 파일(826)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다.
[0086] GDSII 파일(826)은 GSDII 파일(826) 내의 변환된 정보에 따라, 도 1의 반도체 트랜지스터 구조(100), 도 1의 반도체 트랜지스터 구조(100)의 컴포넌트들, 도 2의 회로(200), 도 2의 회로(200)의 컴포넌트들, 도 3의 반도체 트랜지스터 구조(202), 도 3의 반도체 트랜지스터 구조(202)의 컴포넌트들, 도 4의 회로(400), 도 4의 회로(400)의 컴포넌트들, 도 5의 반도체 트랜지스터 구조(402), 도 5의 반도체 트랜지스터 구조(402)의 컴포넌트들, 또는 이들의 임의의 결합을 포함하는 반도체 디바이스를 제조하기 위해 제조 프로세스(828)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표 마스크(832)로서 예시되는, 포토리소그라피 프로세싱과 함께 이용될 마스크와 같은 하나 또는 그 초과의 마스크들을 생성하기 위해 마스크 제조자(830)에 GDSII 파일(826)을 제공하는 것을 포함할 수 있다. 마스크(832)는 대표 다이(836)와 같이 테스트되고 다이들로 분할될 수 있는 하나 또는 그 초과의 웨이퍼들(834)을 생성하기 위해 제조 프로세스 동안 이용될 수 있다. 다이(836)는 도 1의 반도체 트랜지스터 구조(100), 도 1의 반도체 트랜지스터 구조(100)의 컴포넌트들, 도 2의 회로(200), 도 2의 회로(200)의 컴포넌트들, 도 3의 반도체 트랜지스터 구조(202), 도 3의 반도체 트랜지스터 구조(202)의 컴포넌트들, 도 4의 회로(400), 도 4의 회로(400)의 컴포넌트들, 도 5의 반도체 트랜지스터 구조(402), 도 5의 반도체 트랜지스터 구조(402)의 컴포넌트들, 또는 이들의 임의의 결합을 포함하는 회로를 포함한다.
[0087] 다이(836)는 패키징 프로세스(838)에 제공될 수 있으며, 여기서 다이(836)는 대표 패키지(840)내로 통합된다. 예를 들어, 패키지(840)는 단일의 다이(836) 또는 시스템-인-패키지(system-in-package; SiP) 어레인지먼트와 같은 다수의 다이들을 포함할 수 있다. 패키지(840)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 또는 그 초과의 표준들 또는 규격들에 따르도록 구성될 수 있다.
[0088] 패키지(840)에 관한 정보는 이를테면, 컴퓨터(846)에 저장된 컴포넌트 라이브러리를 통해 다양한 물건 설계자들에게 분배될 수 있다. 컴퓨터(846)는 메모리(850)에 커플링된 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(848)를 포함할 수 있다. PCB(printed circuit board) 툴은 사용자 인터페이스(844)를 통해 컴퓨터(846)의 사용자로부터 수신된 PCB 설계 정보(842)를 프로세싱하도록 메모리(850)에 프로세서 실행 가능한 명령들로서 저장될 수 있다. PCB 설계 정보(842)는 회로 보드 상의 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있으며, 패키징된 반도체 디바이스는 도 1의 반도체 트랜지스터 구조(100), 도 1의 반도체 트랜지스터 구조(100)의 컴포넌트들, 도 2의 회로(200), 도 2의 회로(200)의 컴포넌트들, 도 3의 반도체 트랜지스터 구조(202), 도 3의 반도체 트랜지스터 구조(202)의 컴포넌트들, 도 4의 회로(400), 도 4의 회로(400)의 컴포넌트들, 도 5의 반도체 트랜지스터 구조(402), 도 5의 반도체 트랜지스터 구조(402)의 컴포넌트들, 또는 이들의 임의의 결합을 포함하는 디바이스를 포함하는 패키지(840)에 대응한다.
[0089] 컴퓨터(846)는 트래이스들 및 비아들과 같은 전기 연결들의 레이아웃은 물론 회로 보드 상의 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함하는 데이터를 갖는 GERBER 파일(852)과 같은 데이터 파일을 생성하기 위해 PCB 설계 정보(842)를 변환하도록 구성될 수 있으며, 패키징된 반도체 디바이스는 도 1의 반도체 트랜지스터 구조(100), 도 1의 반도체 트랜지스터 구조(100)의 컴포넌트들, 도 2의 회로(200), 도 2의 회로(200)의 컴포넌트들, 도 3의 반도체 트랜지스터 구조(202), 도 3의 반도체 트랜지스터 구조(202)의 컴포넌트들, 도 4의 회로(400), 도 4의 회로(400)의 컴포넌트들, 도 5의 반도체 트랜지스터 구조(402), 도 5의 반도체 트랜지스터 구조(402)의 컴포넌트들, 또는 이들의 임의의 결합을 포함하는 패키지(840)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷 이외의 다른 포맷을 가질 수 있다.
[0090] GERBER 파일(852)은 보드 어셈블리 프로세스(854)에서 수신되고, GERBER 파일(852) 내에 저장된 설계 정보에 따라 제조되는, 대표 PCB(856)와 같은 PCB들을 생성하는데 이용될 수 있다. 예를 들어, GERBER 파일(852)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위해 하나 또는 그 초과의 머신들로 업로딩될 수 있다. PCB(856)는 대표 인쇄 회로 어셈블리(PCA)(858)를 형성하기 위해 패키지(840)를 포함하는 전자 컴포넌트들로 파퓰레이트(populate)될 수 있다.
[0091] PCA(858)는 물건 제조 프로세스(860)에서 수신되고, 제 1 대표 전자 디바이스(862) 및 제 2 대표 전자 디바이스(864)와 같이 하나 또는 그 초과의 전자 디바이스들내로 통합될 수 있다. 예시적인 비-제한적인 예로서, 제 1 대표 전자 디바이스(862), 제 2 대표 전자 디바이스(864), 또는 둘 다는 도 1의 반도체 트랜지스터 구조(100), 도 1의 반도체 트랜지스터 구조(100)의 컴포넌트들, 도 2의 회로(200), 도 2의 회로(200)의 컴포넌트들, 도 3의 반도체 트랜지스터 구조(202), 도 3의 반도체 트랜지스터 구조(202)의 컴포넌트들, 도 4의 회로(400), 도 4의 회로(400)의 컴포넌트들, 도 5의 반도체 트랜지스터 구조(402), 도 5의 반도체 트랜지스터 구조(402)의 컴포넌트들, 또는 이들의 임의의 결합이 통합되는 셋 톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택될 수 있다. 다른 예시적인 비-제한적인 예로서, 전자 디바이스들(862 및 864) 중 하나 이상은 모바일 전화들과 같은 원격 유닛들, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 개인용 디지털 보조기기와 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템(GPS) 인에이블 디바이스들, 네비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브(retrieve)하는 임의의 다른 디바이스, 또는 이들의 조합일 수 있다. 본 개시의 교시들에 따른 원격 유닛들 외에도, 본 개시의 실시예들은 메모리 및 온-칩 회로를 포함하는 활성 집적 회로를 포함하는 임의의 디바이스에서 적합하게 이용될 수 있다.
[0092] 도 1의 반도체 트랜지스터 구조(100), 도 1의 반도체 트랜지스터 구조(100)의 컴포넌트들, 도 2의 회로(200), 도 2의 회로(200)의 컴포넌트들, 도 3의 반도체 트랜지스터 구조(202), 도 3의 반도체 트랜지스터 구조(202)의 컴포넌트들, 도 4의 회로(400), 도 4의 회로(400)의 컴포넌트들, 도 5의 반도체 트랜지스터 구조(402), 도 5의 반도체 트랜지스터 구조(402)의 컴포넌트들, 또는 이들의 임의의 결합을 포함하는 디바이스는 예시적인 프로세스(800)에서 기술되는 바와 같이 제조되고, 프로세싱되고, 전자 디바이스 내로 통합될 수 있다. 도 1 내지 도 7에 관하여 개시되는 실시예들의 하나 또는 그 초과의 양상들은 라이브러리 파일(812), GDSII 파일(826), 및 GERBER 파일(852) 내에서와 같이 다양한 프로세싱 스테이지들에서 포함될 수 있고, 리서치 컴퓨터(806)의 메모리(810), 설계 컴퓨터(814)의 메모리(818), 컴퓨터(846)의 메모리(850), 보드 어셈블리 프로세스(854)에서와 같은 다양한 스테이지들에서 이용되는 하나 또는 그 초과의 다른 컴퓨터들 또는 프로세서들(도시되지 않음)의 메모리에 저장되고, 마스크(832), 다이(836), 패키지(840), PCA(858), 프로토타입 회로들 또는 디바이스들(도시되지 않음)과 같은 다른 물건들, 또는 이들의 임의의 결합과 같은 하나 또는 그 초과의 다른 물리적 실시예들내로 또한 통합될 수 있다. 물리적 디바이스 설계로부터 최종 물건까지의 생산의 다양한 대표 스테이지들이 도시되었지만, 다른 실시예들에서 더 적은 스테이지들이 이용될 수 있거나 부가적인 스테이지들이 포함될 수 있다. 유사하게, 프로세스(800)는 단일의 엔티티에 의해 또는 프로세스(800)의 다양한 스테이지들을 수행하는 하나 또는 그 초과의 엔티티들에 의해 수행될 수 있다.
[0093] 당업자들은 여기서 기재되는 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이들 둘의 조합들로서 구현될 수 있다는 것을 추가로 인지할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들은 일반적으로 그들의 기능의 견지에서 위에서 기술되었다. 이러한 기능이 하드웨어 또는 프로세서 실행 가능한 명령들로서 구현될지 여부는 전체 시스템에 부과되는 설계 제약들 및 특정한 애플리케이션에 의존한다. 당업자들은 각각의 특정한 애플리케이션에 대해 다양한 방식들로 기술된 기능을 구현할 수 있지만, 이러한 구현 판단들은 본 개시의 범위로부터 벗어나는 것으로서 해석되어선 안 된다.
[0094] 여기서 기재된 실시예들과 관련하여 설명되는 방법 또는 알고리즘의 단계들은 직접 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들 둘의 조합에서 실현될 수 있다, 소프트웨어 모듈은 RAM(random access memory), 플래시 메모리, ROM(read-only memory), PROM(programmable read-only memory), EPROM(electrically erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 레지스터들, 하드 디스크, 제거 가능한 디스크, CD-ROM(compact disc read-only memory), 또는 당 분야에 알려진 임의의 다른 형태의 비-일시적인 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체로 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC(application-specific integrated circuit)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 이산 컴포넌트들로서 상주할 수 있다.
[0095] 기재된 실시예들의 이전의 설명은 당업자가 기재된 실시예들을 제조 또는 이용하는 것을 가능하게 하도록 제공된다. 이 실시예들에 대한 다양한 수정들이 당업자들에게 쉽게 자명하게 될 것이며, 여기서 정의되는 원리들은 본 개시의 범위로부터 벗어남 없이 다른 실시예들에 적용될 수 있다. 따라서 본 개시는 여기서 도시된 실시예들로 제한되도록 의도되는 것이 아니라, 다음의 청구항들에 의해 정의된 바와 같은 신규한 특징들 및 원리들과 일관되는 가능한 최광의의 범위로 허용될 것이다.

Claims (45)

  1. 장치로서,
    소스 오버랩 영역 및 드레인 오버랩 영역을 포함하는 반도체 트랜지스터 구조
    를 포함하고,
    상기 소스 오버랩 영역은 상기 반도체 트랜지스터 구조의 소스 오버랩 영역과 게이트 간에 제 1 브레이크다운 컨디션(breakdown condition)을 생성하도록 선택적으로 바이어싱 가능하고, 상기 드레인 오버랩 영역은 상기 드레인 오버랩 영역과 상기 게이트 간에 제 2 브레이크다운 컨디션을 생성하도록 선택적으로 바이어싱 가능한,
    장치.
  2. 제 1 항에 있어서,
    상기 소스 오버랩 영역의 선택적인 바이어싱을 가능케 하도록 상기 반도체 트랜지스터 구조의 소스에 커플링되는 제 1 액세스 트랜지스터; 및
    상기 드레인 오버랩 영역의 선택적인 바이어싱을 가능케 하도록 상기 반도체 트랜지스터 구조의 드레인에 커플링되는 제 2 액세스 트랜지스터
    를 더 포함하는,
    장치.
  3. 제 1 항에 있어서,
    상기 반도체 트랜지스터 구조의 채널 영역은 상기 채널 영여과 상기 게이트 간의 브레이크다운 컨디션을 방지하도록 바이어싱 가능한,
    장치.
  4. 제 1 항에 있어서,
    상기 제 1 브레이크다운 컨디션은, 상기 소스 오버랩 영역과 상기 게이트 간의 제 1 전압 차이가 상기 반도체 트랜지스터 구조의 유전체의 브레이크다운 전압을 초과할 때 생성되는,
    장치.
  5. 제 4 항에 있어서,
    상기 제 2 브레이크다운 컨디션은, 상기 드레인 오버랩 영역과 상기 게이트 간의 제 2 전압 차이가 상기 반도체 트랜지스터 구조의 유전체의 브레이크다운 전압을 초과할 때 생성되는,
    장치.
  6. 제 5 항에 있어서,
    상기 제 1 브레이크다운 컨디션은 제 1 로직 값을 나타내는 반도체 트랜지스터 구조의 제 1 프로그래밍 가능 상태에 대응하는,
    장치.
  7. 제 6 항에 있어서,
    상기 제 2 브레이크다운 컨디션은 제 2 로직 값을 나타내는 반도체 트랜지스터 구조의 제 2 프로그래밍 가능 상태에 대응하는,
    장치.
  8. 제 7 항에 있어서,
    상기 제 1 로직 값은 제 2 로직 값과 동일한,
    장치.
  9. 제 8 항에 있어서,
    상기 제 1 로직 값은 상기 제 2 로직 값과 상이한,
    장치.
  10. 제 1 항에 있어서,
    상기 반도체 트랜지스터 구조는 n-타입 트랜지스터인,
    장치.
  11. 제 10 항에 있어서,
    상기 n-타입 트랜지스터는 NMOS(n-type metal oxide semiconductor) 트랜지스터 또는 NFinFET(n-type Fin field effect transistor)이고, 상기 게이트의 게이트 물질은 N+ 도핑되고, N 타입 금속이거나, 또는 P 타입 금속인,
    장치.
  12. 제 1 항에 있어서,
    상기 반도체 트랜지스터 구조는 p-타입 트랜지스터인,
    장치.
  13. 제 12 항에 있어서,
    상기 p-타입 트랜지스터는 PMOS(p-type metal oxide semiconductor) 트랜지스터 또는 PFinFET(p-type Fin field effect transistor)이고, 상기 게이트의 게이트 물질은 P+ 도핑되고, P 타입 금속이거나, 또는 N 타입 금속인,
    장치.
  14. 제 1 항에 있어서,
    적어도 하나의 반도체 다이에 통합되는,
    장치.
  15. 제 1 항에 있어서,
    상기 반도체 트랜지스터 구조가 통합되는, 셋 톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택된 디바이스
    를 더 포함하는,
    장치.
  16. 방법으로서,
    반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하는 단계
    를 포함하고,
    상기 제 1 브레이크다운 컨디션은 상기 반도체 트랜지스터 구조의 소스 오버랩 영역과 상기 반도체 트랜지스터 구조의 게이트 간에 있고, 상기 제 2 브레이크다운 컨디션은 상기 반도체 트랜지스터 구조의 드레인 오버랩 영역과 상기 게이트 간에 있는,
    방법.
  17. 제 16 항에 있어서,
    상기 반도체 트랜지스터 구조의 채널 영역과 상기 게이트 간의 브레이크다운 컨디션을 방지하기 위해 상기 반도체 트랜지스터 구조의 바디 콘택(body contact)을 바이어싱하는 단계
    를 더 포함하는,
    방법.
  18. 제 16 항에 있어서,
    상기 반도체 트랜지스터 구조는 n-타입 트랜지스터인,
    방법.
  19. 제 18 항에 있어서,
    상기 n-타입 트랜지스터는 NMOS(n-type metal oxide semiconductor) 트랜지스터 또는 NFinFET(n-type Fin field effect transistor)이고, 상기 게이트의 게이트 물질은 N+ 도핑되고, N 타입 금속이거나, 또는 P 타입 금속인,
    방법.
  20. 제 18 항에 있어서,
    상기 제 1 브레이크다운 컨디션은 상기 n-타입 트랜지스터의 제 1 프로그래밍 동작에 대응하고,
    상기 제 1 브레이크다운 컨디션을 생성하는 단계는 상기 소스 오버랩 영역과 상기 게이트 간의 제 1 전압 차이가 상기 n-타입 트랜지스터의 유전체 브레이크다운 전압을 초과하게 하는 단계를 포함하는,
    방법.
  21. 제 20 항에 있어서,
    상기 제 1 전압 차이가 상기 브레이크다운 전압을 초과하게 하는 단계는 게이트 전압을 상기 게이트에 인가하고, 프로그램 전압을 상기 소스 오버랩 영역에 인가하는 단계를 포함하는,
    방법.
  22. 제 20 항에 있어서,
    상기 프로그램 전압은 상기 게이트 전압보다 큰,
    방법.
  23. 제 17 항에 있어서,
    상기 바디 콘택을 바이어싱하는 단계는 게이트 전압을 상기 게이트에 인가하고 웰(well) 전압을 상기 채널 영역에 인가하는 단계를 포함하고,
    상기 게이트 전압은 상기 웰 전압과 대략 동일한,
    방법.
  24. 제 23 항에 있어서,
    상기 게이트 전압은 대략 접지인,
    방법.
  25. 제 18 항에 있어서,
    상기 제 1 브레이크다운 컨디션인 생성된 이후 상기 n-타입 트랜지스터에서 제 1 판독 동작을 수행하는 단계
    를 더 포함하고,
    상기 제 1 판독 동작을 수행하는 단계는 판독 전압을 상기 소스 오버랩 영역에 인가하는 단계를 포함하는,
    방법.
  26. 제 25 항에 있어서,
    상기 제 2 브레이크다운 컨디션이 생성된 이후 상기 n-타입 트랜지스터에서 제 2 판독 동작을 수행하는 단계
    를 더 포함하고,
    상기 제 2 판독 동작을 수행하는 단계는 상기 판독 전압을 상기 드레인 오버랩 영역에 인가하는 단계를 포함하는,
    방법.
  27. 제 25 항에 있어서,
    상기 제 2 브레이크다운 컨디션이 생성된 이후 상기 n-타입 트랜지스터에서 제 2 판독 동작을 수행하는 단계
    를 더 포함하고,
    상기 제 2 판독 동작을 수행하는 단계는 상기 판독 전압을 상기 게이트에 인가하는 단계를 포함하는,
    방법.
  28. 제 18 항에 있어서,
    상기 제 1 브레이크다운 컨디션이 생성된 이후 상기 n-타입 트랜지스터에서 제 1 판독 동작을 수행하는 단계
    를 더 포함하고,
    상기 제 1 판독 동작을 수행하는 단계는 판독 전압을 상기 게이트에 인가하는 단계를 포함하는,
    방법.
  29. 제 16 항에 있어서,
    상기 반도체 트랜지스터 구조는 p-타입 트랜지스터인,
    방법.
  30. 제 29 항에 있어서,
    상기 p-타입 트랜지스터는 PMOS(p-type metal oxide semiconductor) 트랜지스터 또는 PFinFET(p-type Fin field effect transistor)이고, 상기 게이트의 게이트 물질은 P+ 도핑되고, P 타입 금속이거나, 또는 N 타입 금속인,
    방법.
  31. 제 29 항에 있어서,
    상기 제 1 브레이크다운 컨디션은 상기 p-타입 트랜지스터에서 제 1 프로그래밍 동작에 대응하고,
    상기 제 1 브레이크다운 컨디션을 생성하는 단계는 상기 소스 오버랩 영역과 상기 게이트 간의 제 1 전압 차이가 상기 p-타입 트랜지스터의 유전체 브레이크다운 전압을 초과하게 하는 단계를 포함하는,
    방법.
  32. 제 31 항에 있어서,
    상기 제 1 전압 차이가 상기 브레이크다운 전압을 초과하게 하는 단계는 프로그램 전압을 상기 게이트에 인가하고 드레인 전압을 상기 드레인 오버랩 영역에 인가하는 단계를 포함하는,
    방법.
  33. 제 32 항에 있어서,
    상기 드레인 전압은 액세스 트랜지스터의 임계 전압과 대략 동일한,
    방법.
  34. 제 16 항에 있어서,
    상기 제 1 브레이크다운 컨디션 및 상기 제 1 브레이크다운 컨디션을 선택적으로 생성하는 단계는 전자 디바이스에 통합된 프로세서에 의해 개시되는,
    방법.
  35. 장치로서,
    반도체 트랜지스터 구조의 소스 오버랩 영역과 상기 반도체 트랜지스터 구조의 게이트 간에 제 1 브레이크다운 컨디션을 생성하기 위한 수단; 및
    상기 반도체 트랜지스터 구조의 드레인 오버랩 영역과 상기 게이트 간에 제 2 브레이크다운 컨디션을 생성하기 위한 수단
    을 포함하는,
    장치.
  36. 제 35 항에 있어서,
    상기 반도체 트랜지스터 구조의 바디 콘택을 바이어싱하기 위한 수단
    을 더 포함하는,
    장치.
  37. 제 35 항에 있어서,
    상기 제 1 또는 제 2 브레이크다운 컨디션이 생성된 이후 상기 반도체 트랜지스터 구조에서 판독 동작을 수행하기 위한 수단
    을 더 포함하는,
    장치.
  38. 명령들을 포함하는 비-일시적인 컴퓨터 판독 가능한 매체로서,
    상기 명령들은 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
    반도체 트랜지스터 구조에서 제 1 브레이크다운 컨디션 및 제 2 브레이크다운 컨디션을 선택적으로 생성하게 하고,
    상기 제 1 브레이크다운 컨디션은 상기 반도체 트랜지스터 구조의 소스 오버랩 영역과 상기 반도체 트랜지스터 구조의 게이트 간에 있고, 상기 제 2 브레이크다운 컨디션은 상기 반도체 트랜지스터 구조의 드레인 오버랩 영역과 상기 게이트 간에 있는,
    비-일시적인 컴퓨터 판독 가능한 매체.
  39. 제 38 항에 있어서,
    상기 프로세서에 의해 실행될 때, 상기 프로세서로 하여금, 상기 반도체 트랜지스터 구조의 채널 영역과 상기 게이트 간에 브레이크다운 컨디션을 방지하도록 상기 반도체 트랜지스터 구조의 바디 콘택을 바이어싱하게 하는 명령들
    을 더 포함하는,
    비-일시적인 컴퓨터 판독 가능한 매체.
  40. 제 38 항에 있어서,
    상기 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
    상기 제 1 또는 제 2 브레이크다운 컨디션이 생성된 이후 상기 반도체 트랜지스터 구조에서 판독 동작을 수행하게 하는 명령들
    을 더 포함하는,
    비-일시적인 컴퓨터 판독 가능한 매체.
  41. 방법으로서,
    반도체 트랜지스터 구조의 소스 오버랩 영역과 상기 반도체 트랜지스터 구조의 게이트 간에 제 1 브레이크다운 컨디션을 생성하기 위한 단계; 및
    상기 반도체 트랜지스터 구조의 드레인 오버랩 영역과 상기 게이트 간에 제 2 브레이크다운 컨디션을 생성하기 위한 단계
    를 포함하는,
    방법.
  42. 제 41 항에 있어서,
    상기 제 1 브레이크다운 컨디션을 생성하기 위한 단계는 전자 디바이스에 통합되는 프로세서에서 수행되는,
    방법.
  43. 방법으로서,
    반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 수신하는 단계 ― 상기 반도체 디바이스는 소스 오버랩 영역과 드레인 오버랩 영역을 포함하는 반도체 트랜지스터 구조를 포함하고, 상기 소스 오버랩 영역은 상기 반도체 트랜지스터 구조의 소스 오버랩 영역과 게이트 간에 제 1 브레이크다운 컨디션을 생성하도록 선택적으로 바이어싱 가능하고, 상기 드레인 오버랩 영역은 상기 드레인 오버랩 영역과 상기 게이트 간에 제 2 브레이크다운 컨디션을 생성하도록 선택적으로 바이어싱 가능함 ― ;
    파일 포맷에 따르도록 상기 설계 정보를 변환하는 단계; 및
    변환된 설계 정보를 포함하는 데이터 파일을 생성하는 단계
    를 포함하는,
    방법.
  44. 제 43 항에 있어서,
    상기 데이터 파일은 GDSII 포맷을 포함하는,
    방법.
  45. 제 43 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 포함하는,
    방법.
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