TWI608641B - 高穩定度鐵電性記憶體及其製造方法 - Google Patents

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Description

高穩定度鐵電性記憶體及其製造方法
本發明的實施例在半導體裝置的領域中，且特別在高穩定鐵電性記憶體的領域中。
部分磁性記憶體，諸如，自旋轉移力矩記憶體(STTM)，使用用於交換及偵測記憶體之磁狀態的磁穿隧接面(MTJ)。圖1包括自旋轉移力矩隨機存取記憶體(STTRAM)，一種形式的STTM。圖1包括由鐵電(FM)層125、127及穿隧障壁126(例如，氧化鎂(MgO))組成的MTJ。該MTJ將位元線(BL)105耦接至選擇開關120(例如，電晶體)、字線(WL)110、及感測線(SL)115。記憶體100藉由存取針對FM層125、127之不同相對磁化的磁阻(例如，穿隧磁阻(TMR))變化而被「讀取」。
更具體地說，MTJ磁阻係由層125、127的相對磁化方向決定。當二層之間的磁化方向係反平行時，MTJ在高磁阻狀態中。當二層之間的磁化方向平行時， MTJ在低磁阻狀態中。層127係「基準層」或「固定層」，因為其磁化方向係固定的。層125係「自由層」，因為其磁化方向係藉由通過由基準層極化的驅動電流而改變(例如，將正電壓施加至層127將層125的磁化方向旋轉成與層127的磁化方向相反，且將負電壓施加至層127將層125的磁化方向旋轉成與層127相同的方向)。
100、732、734‧‧‧記憶體
105‧‧‧位元線(BL)
110、WL‧‧‧字線(WL)
115‧‧‧感測線(SL)
120、821‧‧‧選擇開關
125、127‧‧‧鐵電(FM)層
126‧‧‧穿隧障壁
214、216‧‧‧鉭(Ta)接點
225、325‧‧‧CoFeB自由層
226‧‧‧MgO穿隧障壁
227、327‧‧‧CoFeB固定層
320‧‧‧第二氧化MgO介面
326‧‧‧穿隧障壁MgO
414‧‧‧基板
420‧‧‧氧化鉭(TaO)介面
425‧‧‧Co20Fe60B20自由層
426‧‧‧MgO層
616‧‧‧Ta接點
620‧‧‧第二障壁
625、725‧‧‧CoFeB
626、826‧‧‧穿隧障壁
627、727、827‧‧‧固定層
700‧‧‧多處理器系統
713‧‧‧多層配置
714‧‧‧輸入/輸出(I/O)裝置
716‧‧‧Ta接點層
718‧‧‧匯流排橋接器
720‧‧‧第二氧化物障壁
722‧‧‧鍵盤/滑鼠
724‧‧‧音訊I/O
726‧‧‧MgO自旋濾波器
728‧‧‧資料儲存單元
730‧‧‧碼
750‧‧‧點-對-點互連
770‧‧‧第一處理器
780‧‧‧第二處理器
790‧‧‧晶片組
797‧‧‧通訊裝置
798‧‧‧第二匯流排
799‧‧‧第一匯流排
805‧‧‧位元線
810‧‧‧字線
815‧‧‧感測線
820‧‧‧氧化物層
825‧‧‧自由層
1000‧‧‧方法
Ki‧‧‧介面
本發明之實施例的特性及優點將從隨附申請專利範圍、一或多個範例實施例的以下詳細描述、及對應圖式而變得明顯，其中：圖1描畫習知磁性記憶體單元。
圖2-3描畫習知MTJ。
圖4包括在本發明實施例中的MTJ部分。
圖5展示本發明實施例的穩定度如何增加。
圖6包括在本發明實施例中的MTJ部分。
圖7包括在本發明實施例中具有多層堆疊的MTJ。
圖8包括在本發明實施例中的記憶體單元。
圖9描畫由本發明實施例使用的系統。
圖10描畫在本發明實施例中形成記憶體的方法。
【發明內容】及【實施方式】
現在將參考該等圖式，其中相似結構可能設 有相似的字尾參考名稱。為更清楚地顯示各種實施例的結構，包括於本文中的該等圖式係積體電路結構的圖示表示。因此，該等已製造積體電路結構的實際外觀，例如，在顯微照片中，可能顯現得不同，同時仍合併該等說明實施例的聲稱結構。此外，該等圖式可能僅顯示對理解該等說明實施例有用的結構。可能未包括本發明中之已為人所知的額外結構，以維持該等圖式的明確性。「實施例」、及「各種實施例」等指示所描述的實施例(等)可能包括特定特性、結構、或特徵，但不係每個實施例均必需包括該等特性、結構、或特徵。部分實施例可能具有部分、所有、或沒有針對其他實施例描述的特性。「第一」、「第二」、及「第三」等描述共同物件並指示正在引用的相似物件的不同實例。此種形容辭未暗示所描述物件必須採用給定順序，不論係在時間上、空間上、順序上、或任何其他方式上。「連接」可能指示元件彼此直接實體或電接觸，且「耦接」可能指示元件彼此合作或互動，但彼等可能或可能不直接實體或電接觸。又，雖然相似或相同數字可能用於指定不同圖中的相同或相似部分，如此作並不意謂著包括相似或相同數字的所有圖式構成單一或相同實施例。
上述STTRAM僅係「超越CMOS」技術(或 「非CMOS為基」技術)的一範例，其相關於未完全以互補式金屬氧化物半導體(CMOS)技術實作的裝置及製程。超越CMOS技術可能依賴自旋極化(其關於基本粒子 的自旋或本質角動量與給定方向對準的角度)，且更通常依賴於自旋電子學(涉及電子之本質自旋、其關聯磁矩、及電子的基本電子電荷的電子學分支)。自旋電子裝置可能關於TMR，其使用通過薄絕緣體至分離鐵磁層的電子量子機器穿隧，及STT，其中可能使用自旋極化電子的電流控制鐵磁電極的磁化方向。
超越CMOS裝置包括，例如，實作在記憶體 中的自旋電子裝置(例如，3端STTRAM)、自旋邏輯裝置(例如，邏輯閘)、穿隧式場效電晶體(TFET)、碰撞游離MOS(IMOS)裝置、奈米機電開關(NEMS)、負共閘極FET、共振穿隧二極體(RTD)、單電子電晶體(SET)、自旋FET、奈米磁鐵邏輯(NML)、磁域壁邏輯、及磁域壁記憶體等。
具體地相關於STTM，STTM的一種形式包括 垂直STTM(pSTTM)。其中習知MTJ或非垂直MTJ產生「平面中」磁化(「高」及「低」記憶體狀態係使用其設定)，垂直MTJ(pMTJ)產生「平面外」磁化。此降低在高及低記憶體狀態之間交換所需的交換電流。此也容許更佳的縮放(例如，更小尺寸的記憶體單元)。習知MTJ係藉由，例如，薄化自由層而轉變為pMTJ，從而使穿隧障壁/由層介面在磁場影響上更有優勢(且該介面促進各向異性平面外磁化)。該介面在處理在該介面的各向異性能量的圖2(及包括在本文中的其他圖)中以實虛線及Ki強調。圖2包括具有介接MgO穿隧障壁226之 CoFeB自由層225的此種系統，該MgO穿隧障壁更耦接至CoFeB固定層227及鉭(Ta)接點214(其可能耦接至選擇開關，諸如，圖1的電晶體120)、216(其可能藉由一或多個通孔耦接至位元線，諸如，圖1的位元線105)。
圖3描畫MTJ，其中第二氧化MgO介面320 接觸CoFeB自由層325(其更耦接至穿隧障壁MgO 326，其形成在CoFeB固定層327上)。如此作可能增加記憶體的穩定度，其係例如，諸如圖2之裝置的問題。因此，圖3包括在二自由層(亦即，層320、326)介面的MgO。然而，將MgO層320採用在CoFeB自由層325的頂部上顯著地增加總電阻(相較於僅具有一氧化物層介面，如圖2中的自由層)，因為在電阻-面積(RA)乘積及TMR中的降級，其使縮放裝置(例如，22nm)的設計不實際。換言之，若MgO層326主要回應於習知MTJ中的電阻及電壓降，與層326串聯地加入另一MgO層增加RA乘積，從而驅昇寫入電壓及減少電池壽命等。
RA乘積係指不等於電阻率的計量。電阻率具 有ohm-cm的單位，然而RA乘積=ρTMgO/A*ATMgO，具有ohm-um2的單位(ρ代表材料電阻率、A代表點面積、且TMgO代表MgO厚度)。在電阻率代表「固有電阻」且與材料層的厚度無關的同時，RA乘積直接比例於材料的厚度。(關於「厚度」，為本文討論的目的，將層320「水平地」設置並在垂直定向上具有「厚度」。層320的 長度及寬度係「在平面中」的且高度或厚度係「在平面外」的。)
因此，返回圖3，較高的RA乘積增加STTM電阻。在此不必然增加寫入電流的同時，更高的RA乘積確實增加寫入電壓(寫入電壓=Jc*RA乘積)(Jc指寫入位元的臨界交換電流密度)。又，較大的STTM電阻使藉由選擇電晶體(例如，圖1的MOS電晶體120)提供的電流降級，因為閘極-至-源極電壓由於橫跨STTM電阻的較大IR降而較小。
然而，圖4與圖3不同，並在具有包括氧化鉭(TaO)介面420的氧化層之本發明的實施例中包括MTJ部分。此增加裝置的穩定度而不過度增加RA乘積。層420接觸Co20Fe60B20自由層425，其更耦接至MgO層426、基板(層414)、及不需要顯示的其他層。(圖4中的堆疊用於產生圖5的EHE資料，其於下文討論。無固定層包括在該堆疊中，以更佳地聚焦在將第二氧化物加在自由層上的EHE效應。固定層的存在在圖5之資料的產生上不會有協助。)「第二氧化物膜」420(亦即，除了構成「第一氧化物膜」的穿隧障壁外的第二氧化物膜)強化自由層425的熱穩定度(強度)，從而降低錯誤的高/低或低/高記憶體狀態變換的可能性。氧化物層420的插入可能包括有CoFeB自由層425，其可已受薄化以更促進pSTTM的各向異性磁性質。
例如，層425主要位於水平平面中且自由層 425具有正交於該平面(垂直維度)之少於2nm的厚度，同時氧化物層426具有少於3nm的厚度(並大於自由層425的厚度)。在實施例中，層426可能包括約1nm的厚度，具有約100hm-um2的RA乘積。層426的厚度在其他實施例中可能更厚或更薄(且因此RA乘積也可在約100hm-um2周圍變化)。部分實施例可能包括2-3nm厚的層426。自由層425的厚度可能約1-2nm，但其他實施例未受如此限制。層420可能因此變化以增加遠少於層426之RA乘積的RA乘積(例如，串聯電阻加入係可忽略或甚低的)。例如，實施例可能包括層426(例如，MgO)之100hm-um2的RA乘積，及層420之10倍低的RA乘積，所以層420在電阻上的效應遠小於層426的效應。此等相同尺寸可應用至本文描述的其他實施例(例如，圖6)且未限制所有實施例。
因此，圖4係本發明之實施例的更一般性概 念的範例，因此將高導電性氧化物，諸如，層420緊鄰於CoFeB自由層425的介面形成。此促使甚大穩定度而無需不必要地將RA乘積及TMR降級(如在圖3中發現之具有雙MgO層的情形)。換言之，此促使更大穩定度而無需過度地增加RA乘積(其可能不利地影響寫入/讀取電壓)或減損TMR(其可能使記憶體狀態的精確讀取複雜化)。至CoFeB自由層425的另一介面係MgO自旋濾波器426(亦即，穿隧障壁)。
圖5展示用於圖4之實施例的穩定度增加。 圖5關於與連接至氧化鉭(TaO)及穿隧障壁的自由層(見方形圖點)比較之連接至鉭(Ta)及穿隧障壁的自由層(見圓形圖點)。在未氧化的情形中(圓形圖點)，有釕(Ru)蓋在Ta之上。穿隧障壁/自由層/Ta/Ru配置的窄間隙具有非常狹窄的水平帶，其顯示在短磁場偏移上的快速異常霍爾效應(EHE)轉變(指示低穩定度或矯頑磁性)。相反地，穿隧障壁/自由層/TaO配置的較寬水平間隙具有較寬帶，其顯示在較寬磁場偏移上的更有容忍性的EHE轉變(指示更高穩定度或矯頑磁性)。如圖5所示，穿隧障壁/自由層/TaO配置具有比穿隧障壁/自由層/Ta/Ru配置多4倍的矯頑磁性改善。
此第二氧化介面(層425、420之間的介面) 可設計有遠低於穿隧障壁之RA乘積的RA乘積。因此，自由層頂部上的高導電度氧化物(亦即，較低的RA乘積)可導致更大穩定度。實施例可能將穿隧障壁100-1000倍以下的導電性提供給層420的導電氧化物。例如，穿隧障壁MgO可能具有約1ohm-cm的電阻率。相反地，高導電性氧化物可能包括，例如，下列任何一或多者：氧化鎢(WO2)、氧化釩(VO及/或V2O2)、氧化銦(InOx)、氧化鋁(Al2O3)、氧化釕(RuOx)、及/或TaO。例如，In2O3包括1-10mOhm-cm的可調導電率，VO2及V2O3包括少於1mOhm-cm的導電率，WO2包括少於1mOhm-cm的導電率，且錫(Sn)摻雜的In2O3(ITO)包括少於0.1mOhm-cm的導電率。
圖6顯示位於CoFeB 625及Ta接點616之間 的第二障壁620。自由層625在穿隧障壁626及固定層627上。
圖7顯示位於CoFeB 725及多層配置713之 間的第二氧化物障壁720，該多層配置包括協助強化小膜MTJ的穩定度的交錯鈷(Co)及鈀(Pd)層。第二氧化物障壁720可能相鄰於薄化CoFeB自由層725，其介接第一氧化物層MgO自旋濾波器726(其在固定層727上並在Ta接點層716下)。薄化CoFeB自由層725提供具有強自旋軌道耦合的層，以呈現垂直各向異性。
因此，各種實施例採用緊鄰自由層的第二氧 化層，其經由雙氧化介面(在自由層的頂部及底部上)強化穩定度而不不利地影響RA乘積或TMR(亦即，過度增加RA乘積或過度減損TMR)。因此，相較於穿隧障壁，第二氧化層具有低RA乘積。部分實施例包括具有自由層及多層堆疊的此第二氧化層。
圖8包括在本發明實施例中的記憶體單元。 該記憶體單元包括小單元尺寸的1T-1X(T=電晶體，X=電容器或電阻器)。該MTJ包含固定/自由層827、825、穿隧障壁826、及氧化物層820。該MTJ將位元線805耦接至選擇開關821(例如，電晶體)、字線810、及感測線815。該MTJ可能位於基板上。
在實施例中，基板係作為晶圓之一部分的塊 狀半導體材料。在實施例中，該半導體基板係作為已從晶 圓單切的晶片之一部分的塊狀半導體材料。在實施例中，該半導體基板係形成在絕緣體，諸如，絕緣層覆矽(SOI)基板之上的半導體材料。在實施例中，該半導體基板係突出結構，諸如，延伸在塊狀半導體材料之上的鰭片。可能有一或多層在MTJ及基板之間。可能一或多層在MTJ之上。
實施例包括形成設備的方法1000(圖10)。 在區塊1005，將MTJ的固定層形成在基板上方。在區塊1010，將穿隧障壁(第一氧化物層)形成在固定層上方。 在區塊1015，將自由層形成在穿隧障壁上方。在區塊1020，將氧化層(第二氧化物層)形成在自由層上。該自由及固定層、穿隧障壁、及氧化層全部係薄膜(在厚度上少於數微米的層)。在實施例中，在CoFeB形成及第二氧化物沈積之間沒有真空破壞。真空破壞可能導致不可控制的薄CoFeB氧化/退化。因此，在實施例中，該全體堆疊係原位沈積的(沒有真空破壞)。
在本文數個實施例描述垂直STTM的同時， 其他實施例並未受如此限制，並可能關於平面中(非垂直)STTM以及既非完全平面中(非垂直)亦非完全平面外(垂直)而以介於平面中及平面外之間之某替代的實施例。
本文中有時將第一氧化物層說成「直接接 觸」穿隧障壁層及/或自由層的第一側；且第二氧化物層「直接接觸」自由層的第二側。此包括有人認為，例如， 氧化物層係穿隧障壁及/或自由層之任一者的次層的情形。此包括有人認為，例如，氧化物層係穿隧障壁的一部分或全部的情形。另外，穿隧障壁可能包括氧化物，但可能更包括在其表面/至自由層之介面的氧化。此種情形仍將包含與自由層及穿隧障壁二者接觸的氧化物層。另外，例如，在第二金屬氧化物的形成期間，CoFeB層可有部分氧化。
在實施例中，該金屬氧化物(第二氧化物 層)直接與自由層的第二側(例如，上側)接觸。該接觸產生介面各向異性(在圖中以Ki表示)，其增加CoFeB自由層的熱穩定度。
在數個實施例包括包含CoFeB的固定及自由 層的同時，其他實施例包括CoFe/CoFeB；CoFeB/Ta/CoFeB；或CoFe/CoFeB/Ta/CoFeB/CoFe。另外，其他實施例可能包括具有MgO以外，諸如，其他氧化物的穿隧障壁。
可能將實施例使用在不同種類的系統中。例 如，在一實施例中，通訊裝置(例如，行動電話、智慧型手機、易網機、筆記型電腦、個人電腦、手錶、及相機)可配置成包括本文描述的各種實施例。現在參考至圖9，顯示係根據本發明的實施例之系統的方塊圖。多處理器系統700係點-對-點互連系統，並包括經由點-對-點互連750耦接的第一處理器770及第二處理器780。處理器770及780各者可能係包括，例如，嵌入式非揮發性記憶 體，諸如，本文描述之pSTTM的多核心處理器。第一處理器770可能包括記憶體控制器集線器(MCH)及點-對-點(P-P)介面。相似地，第二處理器780可能包括MCH及P-P介面。MCH可能將處理器耦接至個別記憶體，亦即，記憶體732及記憶體734，彼等可能係區域地附接至個別處理器之主記憶體(例如，隨機存取記憶體(DRAM)或本文描述的pSTTM)的一部分。然而，處理器可能位於與本文描述之記憶體相同的晶片上。可能經由P-P互連將第一處理器770及第二處理器780分別耦接至晶片組790。晶片組790可能包括P-P介面。再者，可能經由介面將晶片組790耦接至第一匯流排799。可能連同將第一匯流排799耦接至第二匯流排798的匯流排橋接器718，將各種輸入/輸出(I/O)裝置714耦接至第一匯流排799。在一實施例中，可能將各種裝置耦接至第二匯流排798，包括，例如，鍵盤/滑鼠722、通訊裝置797、以及資料儲存單元728，諸如，可能包括碼730的硬碟驅動器或其他大量儲存裝置。碼可能包括在包括記憶體728、732、734、及經由網路耦接至系統700的記憶體等的一或多個記憶體中。另外，可能將音訊I/O 724耦合至第二匯流排798。
以下範例關於其他實施例。
範例包括一種設備，其包含：磁穿隧接面(MTJ)，該磁穿隧接面包括自由磁層、固定磁層、及在該等自由及固定層之間的穿隧障壁；該穿隧障壁直接接觸 該自由層的第一側；及直接接觸該自由層的第二側的氧化層；其中該穿隧障壁包括氧化物並具有第一電阻-面積(RA)乘積，且該氧化層具有低於該第一RA乘積的第二RA乘積。
在另一範例中，先前範例的主題內容可選擇性地包括其中該穿隧障壁包括氧化鎂，且該氧化層包括氧化鎢、氧化釩、氧化銦、氧化鋁、氧化釕、及氧化鉭的至少一者。
在另一範例中，先前範例的主題內容可選擇性地包括其中該第二RA乘積少於10mOhm-cm2。
在另一範例中，先前範例的主題內容可選擇性地包括其中該第二側主要位於平面中，且該自由層具有正交於該平面之少於2nm的厚度。
在另一範例中，先前範例的主題內容可選擇性地包括其中該穿隧障壁具有少於3nm並大於該自由層之該厚度的厚度。
在另一範例中，先前範例的主題內容可選擇性地包括其中該自由層包括鈷、鐵、及硼。
在另一範例中，先前範例的主題內容可選擇性地包括垂直自旋力矩轉移記憶體(STTM)，該自旋力矩轉移記憶體包括該MTJ。
在另一範例中，先前範例的主題內容可選擇性地包括其中該第二側在平面中，且該自由層具有正交於該平面之少於該穿隧障壁層之厚度的厚度。
在另一範例中，先前範例的主題內容可選擇性地包括其中該穿隧障壁包括第一金屬，且該氧化層包括不等於該第一金屬的第二金屬。
在另一範例中，先前範例的主題內容可選擇性地包括其中該第一側與該第二側直接相對。
在另一範例中，先前範例的主題內容可選擇性地包括第一及第二材料的交錯層，其中該交錯層的一者直接接觸與該自由層接觸該氧化層處相對的該氧化層。
在另一範例中，先前範例的主題內容可選擇性地包括其中該氧化層、該固定及自由層、及該穿隧障壁均係薄膜。
在另一範例中，先前範例的主題內容可選擇性地包括其中該第二RA乘積比該第一RA乘積少10%。
在另一範例中，先前範例的主題內容可選擇性地包括其中該MTJ具有垂直各向異性。
另一範例包括一種方法，其包含：將磁穿隧接面(MTJ)形成在基板上，該MTJ包括自由磁層、固定磁層、及在該自由及固定層之間的穿隧障壁層；該穿隧障壁直接接觸該自由層的第一側；及形成直接接觸該自由層的第二側的氧化層；其中該穿隧障壁具有第一電阻-面積(RA)乘積，且該氧化層具有低於該第一RA乘積的第二RA乘積。
在另一範例中，先前方法範例的主題內容可選擇性地包括其中該氧化層、該固定及自由層、及該穿隧 障壁均係薄膜。
在另一範例中，先前方法範例的主題內容可 選擇性地包括其中該第二側主要位於平面中，且該自由層具有正交於該平面之少於2nm的厚度，且該穿隧障壁層具有少於3nm並大於該自由層之該厚度的厚度。
在另一範例中，先前方法範例的主題內容可 選擇性地包括其中該第二RA乘積比該第一RA乘積少10%。
另一範例包括一種垂直自旋力矩轉移記憶體 (STTM)，包含：磁穿隧接面(MTJ)，包括在自由及固定層之間的穿隧障壁層，並直接接觸該自由層的側；及氧化層，直接接觸該自由層的相對側；其中該穿隧障壁具有第一電阻-面積(RA)乘積，且該氧化層具有低於該第一RA乘積的第二RA乘積。
在另一範例中，先前垂直STTM範例的主題 內容可選擇性地包括其中該第二RA乘積比該第一RA乘積少10%。
在另一範例中，先前垂直STTM範例的主題 內容可選擇性地包括其中該氧化層、該固定及自由層、及該穿隧障壁均係薄膜。
為說明及描述之目的，已於前文呈現本發明之實施例的描述。未企圖成為徹底揭示或將本發明限制在所揭示的精確形式。此描述及以下的申請專利範圍包括僅用於描述的目的且未構成限制的術語，諸如，左、右、 頂、底、上方、下方、上、下、第一、第二等。例如，指定相對垂直位置的術語係指基板或積體電路的裝置側(或主動表面)係該基板的「頂」表面的情形；該基板實際上可能在任何定向上，使得在參考的標準地圖框架中基板的「頂」側可能低於「底」側且仍落在術語「頂」的意義內。術語「上」，如本文(包括在申請專利範圍中)所使用的，除非具體陳述，未指示在第二層「上」的第一層係正在第二層上並與其緊密接觸；在第一層及第二層之間可能有第三層或其他結構在該第一層上。本文描述之裝置或物品的實施例可在許多位置及定向上製造、使用、及出貨。熟悉本技術的人士可理解根據以上教示許多修改及變化係可能的。熟悉本技術的人士將承認有用於圖中所示之各種組件的各種等效組合物及替代物。因此本發明的範圍未企圖由此詳細描述所限制，更確切地說係由隨附至其的申請專利範圍所限制。
414‧‧‧基板
420‧‧‧氧化鉭(TaO)介面
425‧‧‧Co20Fe60B20自由層
426‧‧‧MgO層

Claims (19)

  1. 一種用於高穩定度鐵電性記憶體的裝置，包含：磁穿隧接面(MTJ)，包括自由磁層、固定磁層、及在該自由及固定層之間的穿隧障壁；該穿隧障壁直接接觸該自由層的第一側；氧化層，直接接觸該自由層的第二側；以及第一及第二材料的交錯層，其中該交錯層的一者直接接觸與該自由層接觸該氧化層處相對的該氧化層；其中：(a)該穿隧障壁包括氧化物並具有第一電阻-面積(RA)乘積，且該氧化層具有低於該第一RA乘積的第二RA乘積，該氧化層被提供該穿隧障壁100-1000倍以下的導電性，使得該自由層的頂部之高導電度氧化物能導致更大穩定度；(b)該第一側與該第二側直接相對；及(c)該穿隧障壁包括第一金屬，且該氧化層包括不等於該第一金屬的第二金屬。
  2. 如申請專利範圍第1項的裝置，其中該穿隧障壁包括氧化鎂，且該氧化層包括氧化鎢、氧化釩、氧化銦、氧化釕、及氧化鉭的至少一者。
  3. 如申請專利範圍第2項的裝置，其中該第二RA乘積少於10mOhm-cm2。
  4. 如申請專利範圍第3項的裝置，其中該第二側主要位於平面中，且該自由層具有正交於該平面之少於2nm的厚度。
  5. 如申請專利範圍第4項的裝置，其中該穿隧障壁 具有少於3nm並大於該自由層之該厚度的厚度。
  6. 如申請專利範圍第2項的裝置，其中該自由層包括鈷、鐵、及硼。
  7. 如申請專利範圍第1項的裝置，包含垂直自旋力矩轉移記憶體(STTM)，該自旋力矩轉移記憶體包括該MTJ。
  8. 如申請專利範圍第1項的裝置，其中該第二側在平面中，且該自由層具有正交於該平面之少於該穿隧障壁層之厚度的厚度。
  9. 如申請專利範圍第1項的裝置，其中該第二RA乘積比該第一RA乘積少10%。
  10. 如申請專利範圍第1項的裝置，其中該MTJ具有垂直各向異性。
  11. 如申請專利範圍第1項的裝置，其中該第一材料包括鈷和鈀之至少一者。
  12. 如申請專利範圍第11項的裝置，其中該第二材料包括鈷和鈀之至少一者且與該第一材料不同。
  13. 如申請專利範圍第1項的裝置，其中該穿隧障壁層包括氧化鎂且該氧化層包括氧化鉭。
  14. 如申請專利範圍第2項的裝置，其中該穿隧障壁層之導電性比該氧化層低。
  15. 一種製造記憶體的方法，包含：將磁穿隧接面(MTJ)形成在基板上，該MTJ包括自由磁層、固定磁層、及在該自由及固定層之間的穿隧障壁 層；該穿隧障壁直接接觸該自由層的第一側；形成直接接觸該自由層的第二側的氧化層；以及形成第一和第二材料的交替層，其中該交替層之一者直接地接觸其中該自由層接觸該氧化層之該氧化層的對側；其中：(a)該穿隧障壁具有第一電阻-面積(RA)乘積，且該氧化層具有低於該第一RA乘積的第二RA乘積，該氧化層被提供該穿隧障壁100-1000倍以下的導電性，使得該自由層的頂部之高導電度氧化物導致更大穩定度；及(b)該穿隧障壁包括第一金屬，且該氧化層包括不等於該第一金屬的第二金屬。
  16. 如申請專利範圍第15項的方法，其中該第二側主要位於平面中，且該自由層具有正交於該平面之少於2nm的厚度，且該穿隧障壁層具有少於3nm並大於該自由層之該厚度的厚度。
  17. 如申請專利範圍第15項的方法，其中該第二RA乘積比該第一RA乘積少10%。
  18. 一種垂直自旋力矩轉移記憶體(STTM)，包含：磁穿隧接面(MTJ)，包括在自由及固定層之間的穿隧障壁層，並直接接觸該自由層的側；氧化層，直接接觸該自由層的相對側；以及第一和第二材料的交替層，其中該交替層之一者直接地接觸其中該自由層接觸該氧化層之該氧化層的對側；其中：(a)該穿隧障壁具有第一電阻-面積(RA)乘積， 且該氧化層具有低於該第一RA乘積的第二RA乘積，該氧化層被提供該穿隧障壁100-1000倍以下的導電性，使得該自由層的頂部之高導電度氧化物導致更大穩定度；及(b)該穿隧障壁包括第一金屬，且該氧化層包括不等於該第一金屬的第二金屬。
  19. 如申請專利範圍第18項的記憶體，其中該第二RA乘積比該第一RA乘積少10%。
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