TWI596717B - Stage substrate for semiconductor composite substrate - Google Patents

Stage substrate for semiconductor composite substrate Download PDF

Info

Publication number
TWI596717B
TWI596717B TW103110430A TW103110430A TWI596717B TW I596717 B TWI596717 B TW I596717B TW 103110430 A TW103110430 A TW 103110430A TW 103110430 A TW103110430 A TW 103110430A TW I596717 B TWI596717 B TW I596717B
Authority
TW
Taiwan
Prior art keywords
substrate
stage
bonding
stage substrate
crystal
Prior art date
Application number
TW103110430A
Other languages
English (en)
Other versions
TW201511194A (zh
Inventor
Akiyoshi Ide
Yasunori Iwasaki
Sugio Miyazawa
Original Assignee
Ngk Insulators Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ngk Insulators Ltd filed Critical Ngk Insulators Ltd
Publication of TW201511194A publication Critical patent/TW201511194A/zh
Application granted granted Critical
Publication of TWI596717B publication Critical patent/TWI596717B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24355—Continuous and nonuniform or irregular surface on layer or component [e.g., roofing, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Ceramic Products (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

半導體用複合基板的載台基板
本發明係關於半導體用複合基板的載台基板(handling substrate)。
習知已知有藉由使Silicon on Quartz(SOQ，石英上覆單晶矽)、Silicon on Glass(SOG，旋塗式玻璃)、Silicon on Sapphire(SOS，藍寶石基底上矽)等通稱「載台基板」，接合於由透明。絕緣基板構成的SOI、或者使GaN、ZnO、鑽石、AlN等透明寬能帶隙半導體(wide-gap semiconductor)接合於矽等施體基板，便可獲得貼合晶圓。SOQ、SOG、SOS等因為載台基板的絕緣性．透明性等，可期待應用於投影機、高頻裝置等處。又，使寬能帶隙半導體的薄膜複合化為載台基板的貼合晶圓，可期待應用於高性能雷射、功率裝置等。
此種半導體積體電路用複合基板係由載台基板與施體基板構成，一般載台基板與施體基板係由單晶材料構成。習知係以在基底基板上磊晶成長矽層而形成的方法為主流，近年有開發利用直接接合而形成的方法，對半導體裝置的性能改善具有貢獻。專利文獻1、2、3)。即，此種載台基板與施體基板係經由接合層或接著層而接合、或者直接接合。又，隨接合技術的進步，亦有由諸如石英、玻璃、氧化鋁等除藍寶石以外 材質構成載台基板的各種提案專利文獻4、5、6、7)。
(先行技術文獻)
專利文獻1：日本特開平08-512432
專利文獻2：日本特開2003-224042
專利文獻3：日本特開2010-278341
專利文獻4：WO 2010/128666 A1
專利文獻5：日本特開平05-160240
專利文獻6：日本特開平05-160240
專利文獻7：日本特開2008-288556
在與施體基板接合時所使用的載台基板，為使由分子間作用力產生的接合力能最大化，便利用CMP等施行高精度研磨，最好使Ra值在5nm以下。但是，依此完成的複合基板在各種半導體程序的過程中，經常會被曝曬於接近1000℃的溫度環境中。所以，當功能層、支撐基板及接合層係屬於不同材料的情況，會有因各材料的熱膨脹差而造成基板剝離問題發生。故，最好為能將由分子間作用力產生的接合力最大化而將載台基板表面的Ra值保持於較低，且同時能承受接合後的高溫程序所生成之熱應力。
本發明課題在於：就半導體用複合基板的載台基板，能與施體基板接合，且對接合後的高溫程序所生成熱應力可呈現高耐久性。
本發明的半導體用複合基板的載台基板，其特徵 在於：載台基板係由絕緣性多結晶材料形成，載台基板表面的微觀中心線平均表面粗糙度Ra係在5nm以下，在表面露出的結晶粒子之露出面間設有梯度差。
再者，本發明的半導體用複合基板，係具備有：上述載台基板、以及直接或經由接合層接合於載台基板的上述表面的施體基板。
若載台基板係藍寶石基板，則表面可設為極為平滑，但是若經接合後的複合基板提供進行高溫程序，則會因載台基板與施體基板間的熱膨脹差而容易發生龜裂、剝離。
所以，本發明者利用多結晶材料形成載台基板。此處，多結晶材料係具有由多數微細粒子相黏結的微構造。本發明者在成形此種多結晶材料後，藉由對表面施行適當精密研磨加工而使Ra充分變小，同時就解決此種因熱膨脹差而造成基板剝離的手段，構思到在表面形成依存於結晶粒子之結晶方位的梯度差。
依此，藉由結晶粒子表面微觀呈平滑，便可進行與施體基板間之接合。在此之同時，藉由在此種梯度差部內填充接合層或接著材，便可利用錨釘效應而防止因各材料的熱膨脹差所造成龜裂與剝離。
1‧‧‧基材
2、7‧‧‧結晶粒子
2a、7a‧‧‧露出面
3‧‧‧晶界
4‧‧‧邊緣
5‧‧‧研磨面
11、11A‧‧‧載台基板
12‧‧‧坯料基板
12a、15‧‧‧表面
12b‧‧‧底面
16‧‧‧接合層
17‧‧‧施體基板
20A、20B、21A、21B‧‧‧複合基板
h‧‧‧梯度差
圖1(a)係本發明載台基板11的表面區域示意圖，圖1(b)係本發明載台基板11A的表面區域示意圖。
圖2(a)係由多結晶材料構成的坯料基板12(blank substrate)，圖2(b)係坯料基板12經精密研磨加工而獲得的基材1，圖2(c)係對基材1更進一步施行研磨加工而獲得的載台基板11，圖2(d)係在載台基板11(11A)上經由接合層16接合施體基板17而獲得的複合基板20A(21A)，圖2(e)係在載台基板11(11A)上直接接合施體基板17而獲得的複合基板20B(21B)。
圖3(a)係在載台基板11上經由接合層16接合施體基板17而獲得複合基板20A的微構造示意圖，圖3(b)係在載台基板11上直接接合施體基板17而獲得複合基板20B的微構造示意圖。
圖4(a)係在載台基板11A上經由接合層16接合施體基板17而獲得複合基板21A的微構造示意圖，圖4(b)係在載台基板11A上直接接合施體基板17而獲得複合基板21B的微構造示意圖。
圖5係本發明載台基板利用AFM(Atomic Force Microscope：原子力顯微鏡)拍攝的照片。
圖6係說明圖5所示照片的示意圖。
以下，參照適當圖式，針對本發明進行更進一步說明。
首先，如圖2(a)所示，準備由多結晶材料構成的坯料基板12。坯料基板12的表面12a、底面12b係可為研削面，且亦可為煅燒面(向火面)(as fire furnace)。
多結晶材料係具有由多數微細粒子相黏結的微構 造。多結晶材料係如圖1所示，藉由結晶粒子2、7呈隨機配置而構成。藉由對坯料基板12的表面12a施行精密研磨加工，便如圖2(b)所示，獲得具有研磨面5的基材1。在研磨面5的附近，各結晶粒子2、7沿平面被切削，便各自具有平坦面。該經研磨過結晶粒子2、7的各露出面2a、7a係呈平滑。
對依此形成的高精度研磨面5施行追加的修整加工，並施行濕式蝕刻或CMP(化學機械研磨)，便如圖2(c)及圖1(a)、(b)所示，在基材表面上形成因結晶粒造成的凹凸。
即，構成多結晶材料的各結晶粒子2、7之結晶方位，係各自不同。而，經施行高精度的研磨加工後，當對研磨面施行蝕刻等化學處理時，加工速率係依各結晶粒子分別不同。例如圖1中，每個各結晶粒子2、7的加工速率分別不同。藉此，經修整加工後，在相鄰接結晶粒子2、7間的各表面2a、7a間便會形成梯度差h。依此便可在不用對表面施行圖案化等處置的情況下，成功地在基板表面上形成隨機的微細凹凸。
依此所獲得的載台基板11、11A，表面15的微觀中心線平均表面粗糙度Ra係5nm以下，根據各結晶粒子2、7的結晶方位不同，因加工速率差異所造成的梯度差h係沿相鄰接結晶粒子2、7的晶界3形成。
圖1(a)、(b)的示意圖所示表面，係例示如圖5所示照片。又，將圖5的照片轉換為示意圖，便如圖6所示。圖5左側的照片中，暗部分係粒子2的露出面2a，明亮細長線係表示晶界3。圖5右側的照片係有施行對比處理，晶界3係依細長黑線表示。又，圖5右上方的照片係立體示意圖，沿相鄰 接粒子間的晶界可清楚看到梯度差h。
此處，圖1(a)所示例中，形成各結晶粒子2之梯度差的邊緣4係呈尖銳。又，圖1(b)所示例中，形成各結晶粒子7之梯度差的邊緣4係呈平滑。
在獲得載台基板11、11A後，便可對載台基板11、11A的表面15接合施體基板17。圖3(a)及圖4(a)的例中，在載台基板11、11A的表面15上經由接合層16接合著施體基板17。此情況，因為載台基板11、11A的表面微觀呈平滑，因而可提高與施體基板間之接合強度。又，得知因為接合層16的材質會進入梯度差的內側，而達一種錨釘效應，因而得知可抑制因載台基板與施體基板間之熱膨脹差而造成的剝離、龜裂。
再者，圖3(b)及圖4(b)的例子，在載台基板11、11A的表面15上直接接合著施體基板17。此情況，因為載台基板11、11A的表面微觀呈平滑，因而可提高與施體基板間之接合強度。又，得知因為施體基板的材質會進入梯度差的內側，而達一種錨釘效應，因而得知可抑制因載台基板與施體基板間之熱膨脹差而造成的龜裂、剝離。
以下，針對本發明各構成要件更進一步說明。
(半導體用複合基板)
本發明的複合基板係可利用於投影機、高頻裝置、高性能雷射、功率裝置、邏輯IC等半導體，特別係半導體電路用途。
複合基板係包括有：本發明的載台基板、與施體基板。
施體基板的材質並無特別的限定，較佳係從由 矽、氮化鋁、氮化鎵、氧化鋅及鑽石所構成群組中選擇。施體基板的厚度並無特別的限定，就從操作的關係而言，通常SEMI/JEIDA規格附近者較容易處置。
施體基板係具有上述材質，表面上亦可具有氧化膜。理由係若透過氧化膜施行離子植入，便可獲得抑制植入離子通道的效果。氧化膜較佳係具有50~500nm的厚度。具有氧化膜的施體基板亦涵蓋於施體基板中，在無特別區分的前提下，統稱為「施體基板」。
(載台基板)
載台基板的厚度並無特別的限定，就從操作的關係而言，通常SEMI/JEIDA規格附近者較容易處置。
載台基板的材質係多結晶材料。多結晶材料並無特別的限定，較佳係從由氧化矽、氧化鋁、氮化鋁、碳化矽、氮化矽、矽鋁氮氧化物(Sialon)及氮化鎵所構成群組中選擇。
多結晶材料的結晶粒大小較佳係達1μm以上，藉此可縮小微觀中心線平均表面粗糙度Ra，俾可輕易地使由分子間作用力所造成施體基板的接合強度呈良好。就從此項觀點，多結晶材料的結晶粒徑更佳係設為10μm以上。
再者，多結晶材料的結晶粒徑較佳係設定在100μm以下，藉此可輕易地提升由梯度差所造成的效果。
再者，構成載台基板的多結晶材料之相對密度，就從對半導體後處理的耐久性及防污染的觀點，較佳係98%以上、更佳係99%以上。
(透光性氧化鋁陶瓷)
多結晶材料特別較佳係使用透光性氧化鋁陶瓷。理由係因為能獲得非常緻密的燒結體，因而即便凹部形成部分有發生應力集中，但載台基板仍不易發生斷裂、龜裂。
透光性氧化鋁基板的成形方法並無特別的限定，可為摻合刮刀法、擠出法、鑄膠法(gel casting method)等任意方法。特別較佳係使用鑄膠法製造基板。較佳的實施形態係將含有陶瓷粉末、分散媒及膠化劑的漿料施行注模，藉由使該漿料膠化而獲得成形體，再使該成形體燒結。
特別較佳係使用相對於純度99.9%以上(較佳係99.95%以上)高純度氧化鋁粉末，經添加150~1000ppm助劑的原料。此種高純度氧化鋁粉末係可例示大明化學工業股份有限公司製的高純度氧化鋁粉體。
前述助劑較佳係氧化鎂，亦可例示如：ZrO2、Y2O3、La2O3、Sc2O3。
較佳實施形態中，透光性氧化鋁基板中除氧化鋁以外的雜質量係在0.2質量%以下，藉此可抑制半導性污染，因而對本發明特別具有有效。
原料粉末的平均粒徑(一次粒徑)並無特別的限定，就從低溫燒結的緻密化觀點，較佳係0.5μm以下、更佳係0.4μm以下。更佳的原料粉末平均粒徑係0.3μm以下。該平均粒徑的下限並無特別的限定。原料粉末的平均粒徑係可利用使用SEM(掃描式電子顯微鏡)進行的原料粉末直接觀察而決定。
另外，此處所謂「平均粒徑」係指SEM照片(倍率：X30000。任意2視野)上，除二次凝聚粒子外的1次粒子之(最 長軸長-最短軸長)/2值的n=500平均值。
鑄膠法係可例示如以下方法。
(1)將無機物粉體、與成為膠化劑的聚乙烯醇、環氧樹脂、酚樹脂等的預聚物，一起與分散劑分散於分散媒中而調製漿料，經注模後，利用交聯劑進行三次元交聯而使膠化，便使漿料固化。
(2)藉由使具有反應性官能基的有機分散媒、與膠化劑進行化學鍵結而使漿料固化。
(載台基板表面的微構造)
本發明中，載台基板表面的微觀中心線平均表面粗糙度Ra係在5nm以下。若大於此數值，會因分子間作用力，導致施體基板的接合強度降低。就從本發明的觀點，此數值較佳係在3nm以下、更佳係在1nm以下。另外，此數值係針對表面所露出的各結晶粒子2、7(參照圖1(a)、(b))露出面2a、7a，利用原子力電子顯微鏡拍攝，並依如後述計算出的數值。
本發明係在載台基板表面所露出的結晶粒子露出面上設置梯度差。在形成多結晶材料的結晶粒子2、7露出於表面的露出面2a、7a間會露出晶界3，沿該晶界3產生梯度差。所以，梯度差並不會對微觀中心線平均表面粗糙度Ra有直接影響。
依此形成的梯度差大小h，就PV值較佳係設為3nm以上，藉此便可促進對施體基板或接合層的錨釘效應。就從此觀點，梯度差的大小h係就PV值較佳設為5nm以上、更佳係設為8nm以上。又，梯度差的大小h係就PV值較佳設為100nm 以下，藉此可抑制對由分子間作用力所造成與施體基板間之接合的影響。就從此觀點，梯度差大小h係就PV值更佳係設定在50nm以下、特佳係設定在30nm以下。
晶界梯度差的結晶粒子邊緣4係如圖1(a)所示亦可呈尖銳。此情況可期待更強的錨釘效應。另一方面，如圖1(b)所示，當晶界梯度差的結晶粒子邊緣4呈平滑時，因為實質沒有應力集中的起點，因而可輕易抑制接合層內部的龜裂、斷裂。
(載台基板之結晶配向度)
本發明形成上述梯度差的手段，最好使構成載台基板的多結晶材料之結晶粒呈配向。因為配向相同的結晶粒子之加工速率相同，因而經研磨後會同時形成某一定高度的梯度差。若結晶完全沒有配向，則因為各結晶粒子的加工速率分別不同，因而梯度差的高度不會相同，導致梯度差的高度會出現變動。所以，藉由構成載台基板的複數結晶具有相同方位，便可在形成接合時可增加有效的結晶表面積，且同時藉由存在具不同方位的結晶，便可更有效發揮錨釘效應。
所謂「配向性陶瓷」係指構成陶瓷的結晶粒子控制呈朝既定方向配向者。構成載台基板的多結晶材料之結晶配向度，就從上述觀點，較佳係30%以上、更佳係50%以上。又，為能保持梯度差的比例，構成載台基板的多結晶材料之結晶配向度上限較佳係95%以下、更佳係90%以下。
多結晶材料的結晶配向度係利用Lotgering法進行測定。
具體係測定接合面的XRD繞射圖案，並依如下式 求取。
其中，ΣI(hkl)係在接合面所測定的所有結晶面(hkl)之X線繞射強度總和；ΣI0(hkl)係針對相同材料且無配向者所測定的X線繞射強度總和；Σ'I(HKL)係在接合面所測定的特定結晶面(例如006面)之X線繞射強度總和；Σ'I0(HKL)係針對相同材料且無配向者所測定的特定結晶面(例如006面)之X線繞射強度總和。
使結晶配向的方法係可利用已知的各種方法，就從控制配向度的觀點，最好利用磁場進行的方法。具體而言，在前述鑄膠法中於將漿料施行注模後，使於磁場中固化。此時，所使用的模具係設為玻璃、鋁合金、銅合金等不會影響磁場的材質。又，若所施加的磁場強度過低便無法使配向，若過高便會使燒結助劑偏析，導致煅燒後產生異常晶粒，因而最好設定在5T~12T範圍。
(載台基板之表面處理)
藉由對坯料基板12施行研磨加工，而減小各結晶粒子表面的微觀中心線平均表面粗糙度Ra。此種研磨加工係可例示如下。
即，基板的表面加工係利用GC(綠碳)實施研磨加工。然後，利用鑽石磨粒施行的研磨加工使表面形成鏡面。
再者，經減小各結晶粒子表面的微觀中心線平均 表面粗糙度Ra後，更追加施行修整加工，便將結晶粒子的中心線平均表面粗糙度Ra設定在5nm以下，且使在結晶粒子間產生梯度差。此種修整加工較佳係包括有化學蝕刻的加工，特佳係如下述。
即，藉由將最終利用膠態二氧化矽施行的CMP加工之加工時間，設定為較長於通常所採用的CMP條件，便可增加由化學蝕刻產生的加工效果。藉此可使利用結晶粒間的蝕刻速率差所造成梯度差形成趨於明顯。
(接合形態)
再者，接合時所採用的技術並無特別的限定，例如利用表面活化進行的直接接合、或使用接著層進行的基板接合技術。
直接接合最好採用利用界面活化進行的低溫接合技術。在10-6Pa程度的真空狀態下，利用Ar氣體施行表面活化後，再於常溫下將Si等單晶材料經由SiO2等接著層便可接合於多結晶材料。
接著層例係除利用樹脂進行的接著外，尚可使用SiO2、Al2O3、SiN。
實施例
為確認本發明效果，試製使用透光性氧化鋁陶瓷的載台基板11。
首先，製作透光性氧化鋁陶瓷製的坯料基板12。
具體係調製由以下成分混合的漿料。
(原料粉末)
．比表面積3.5~4.5m2/g、平均一次粒徑0.35~0.45μm的α- 氧化鋁粉末 100重量份
．MgO(氧化鎂) 0.025重量份
．ZrO2(二氧化鋯) 0.040重量份
．Y2O3(氧化釔) 0.0015重量份
(分散媒)
．戊二酸二甲酯 27重量份
．乙二醇 0.3重量份
(膠化劑)
．MDI樹脂 4重量份
(分散劑)
．高分子界面活性劑 3重量份
(觸媒)
．N,N-二甲胺基己醇 0.1重量份
將由上述混合物構成的漿料，在室溫下注模於鋁合金製模中之後，再於室溫下放置1小時。接著，在40℃下放置30分鐘，一邊進行固化一邊脫模。然後，在室溫下，接著分別於90℃下放置2小時，便獲得板狀粉末成形體。
所獲得粉末成形體在大氣中1100℃施行初步鍛燒(預煅燒)後，再於氫3：氮1的環境中依1700~1800℃施行煅燒，然後依相同條件實施退火處理，便獲得由多結晶材料構成的坯料基板12。
對所製成的坯料基板12實施高精度研磨加工。首先，利用綠碳施行雙面研磨加工而修整形狀後，利用粒徑6μm的鑽石施行單面研磨加工。為能獲得最終的面粗糙度與所需晶 界梯度差，便實施使用膠態二氧化矽的CMP研磨加工。藉此獲得如圖5、圖6所示的表面形態。
針對所獲得載台基板，測定微觀觀看表面15之各結晶粒表面時的中心線平均表面粗糙度Ra，結果未滿1nm。其中，測定係依如下述實施。
當微觀觀察各結晶粒表面的面粗糙度時，採取利用AFM(Atomic Force Microscope：原子力顯微鏡)進行10um視野範圍的Ra值測定。
再者，針對所獲得載台基板，經測定表面所存在結晶粒子的梯度差，結果PV值為30nm。其中，測定係依如下述實施。
依此含有結晶粒間梯度差的巨觀範圍之面粗糙度測定，係採取廣視野(30um視野以上)的AFM測定進行之Rt值測定(PV值測定)。
再者，構成載台基板的氧化鋁之結晶配向度係70%。
在所獲得載台基板的表面上形成當作與矽薄板間之接著層用的SiO2層。製膜方法係使用電漿CVD，經製膜後藉由實施CMP研磨(化學機械研磨)，便將最終的SiO2層膜厚設為100nm。然後，利用電漿活化法將Si基板與SiO2層予以直接接合，便試製得由Si-SiO2-載台基板構成的複合基板。又，藉由對所形成Si層施行研磨加工，便將Si層的厚度設為500nm。
所獲得複合基板依1000℃施行30分鐘的熱處理， 結果確認到接合狀態並無變化，龜裂、剝離等情況發生少，能獲得利用所形成微細孔洞造成的充分錨釘效應。
(實施例2~11)
與實施例1同樣地製作複合基板，並評價有無剝離。其中，調整成形時所施加的磁場強度、及CMP研磨加工條件，而調整配向度及晶界梯度差大小。
剝離發生率的結果係如表1、2所示。
(比較例1)
為比較沒有梯度差的基板之貼合強度，載台基板係製作在Si基板上直接接合著當作功能層用之LT(鉭酸鋰)的複合基板。LT表面係設為Ra：0.5nm、PV值：2nm、沒有物理性梯度差的表面。將該載台基板的LT表面利用表面活化法直接接合於由Si構成的施體基板上而貼合，利用研磨加工形成20um膜厚。所完成的基板經利用鑽石刀施行切斷加工，結果部分有觀察到從接合界面處的剝離現象。
2、7‧‧‧結晶粒子
2a、7a‧‧‧露出面
3‧‧‧晶界
4‧‧‧邊緣
11、11A‧‧‧載台基板
15‧‧‧表面
h‧‧‧梯度差

Claims (6)

  1. 一種載台基板，係半導體用複合基板的載台基板，其特徵在於：上述載台基板係由絕緣性多結晶材料形成，上述載台基板的表面的微觀中心線平均表面粗糙度Ra係在5nm以下，在上述表面露出的結晶粒子之露出面間設有3nm以上、且100nm以下梯度差。
  2. 如申請專利範圍第1項之載台基板，其中，上述絕緣性多結晶材料係配向性陶瓷。
  3. 如申請專利範圍第2項之載台基板，其中，上述配向性陶瓷的配向度係30%以上、且95%以下。
  4. 如申請專利範圍第1至3項中任一項之載台基板，其中，上述絕緣性多結晶材料係透光性氧化鋁陶瓷。
  5. 一種半導體用複合基板，具有：申請專利範圍第1至3項中任一項之載台基板；以及對上述載台基板的上述表面，直接或經由接合層進行接合的施體基板。
  6. 一種半導體用複合基板，具有：申請專利範圍第4項之載台基板；以及對上述載台基板的上述表面，直接或經由接合層進行接合的施體基板。
TW103110430A 2013-03-27 2014-03-20 Stage substrate for semiconductor composite substrate TWI596717B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013066455 2013-03-27

Publications (2)

Publication Number Publication Date
TW201511194A TW201511194A (zh) 2015-03-16
TWI596717B true TWI596717B (zh) 2017-08-21

Family

ID=51624393

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103110430A TWI596717B (zh) 2013-03-27 2014-03-20 Stage substrate for semiconductor composite substrate

Country Status (7)

Country Link
US (1) US20150179504A1 (zh)
EP (1) EP2871668B1 (zh)
JP (1) JP5651278B1 (zh)
KR (1) KR101531809B1 (zh)
CN (1) CN104412358B (zh)
TW (1) TWI596717B (zh)
WO (1) WO2014157430A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642086B (zh) * 2014-02-18 2018-11-21 日商日本碍子股份有限公司 Substrate substrate and method for manufacturing composite substrate for semiconductor
CN105006440B (zh) * 2015-06-24 2018-01-09 武汉新芯集成电路制造有限公司 一种真空键合大气加压混合键合方法
TWI706927B (zh) * 2015-09-30 2020-10-11 日商日本碍子股份有限公司 氧化鋁燒結體及光學元件用下方基板
JP6681406B2 (ja) * 2015-09-30 2020-04-15 日本碍子株式会社 エピタキシャル成長用配向アルミナ基板
JP6684815B2 (ja) * 2015-09-30 2020-04-22 日本碍子株式会社 エピタキシャル成長用配向アルミナ基板
CN105632894B (zh) * 2015-12-30 2020-01-07 昆山成功环保科技有限公司 一种化合物半导体与硅基半导体进行键合的方法
CN116813366A (zh) * 2023-05-29 2023-09-29 苏州璋驰光电科技有限公司 一种“汉堡式”陶瓷-晶体复合衬底及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002193672A (ja) * 2000-10-18 2002-07-10 National Institute For Materials Science 配向性セラミックス焼結体およびその製造方法
JP2002201076A (ja) * 2000-10-26 2002-07-16 Hitachi Metals Ltd 窒化ケイ素基板および回路基板
JP2012109399A (ja) * 2010-11-17 2012-06-07 Ngk Insulators Ltd 複合基板及びその製法
JP2013033798A (ja) * 2011-08-01 2013-02-14 Ngk Insulators Ltd 透光性配線基板

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3323945B2 (ja) 1991-12-03 2002-09-09 東芝セラミックス株式会社 ダミーウェーハ
US5572040A (en) 1993-07-12 1996-11-05 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
JP4236292B2 (ja) * 1997-03-06 2009-03-11 日本碍子株式会社 ウエハー吸着装置およびその製造方法
JP3975518B2 (ja) * 1997-08-21 2007-09-12 株式会社豊田中央研究所 圧電セラミックス
FR2834123B1 (fr) 2001-12-21 2005-02-04 Soitec Silicon On Insulator Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
JP4182236B2 (ja) * 2004-02-23 2008-11-19 キヤノン株式会社 光学部材および光学部材の製造方法
JP5274859B2 (ja) 2007-04-18 2013-08-28 信越化学工業株式会社 貼り合わせ基板の製造方法
CN101468915A (zh) * 2007-12-26 2009-07-01 中国科学院上海硅酸盐研究所 一种具有择优取向的多晶氧化铝透明陶瓷及其制备方法
JP5297219B2 (ja) * 2008-02-29 2013-09-25 信越化学工業株式会社 単結晶薄膜を有する基板の製造方法
CN101521155B (zh) * 2008-02-29 2012-09-12 信越化学工业株式会社 制备具有单晶薄膜的基板的方法
CN102015961A (zh) * 2008-06-02 2011-04-13 松下电器产业株式会社 半导体发光设备以及使用所述半导体发光设备的光源设备
JP2010232625A (ja) * 2009-03-03 2010-10-14 Sumitomo Electric Ind Ltd 貼り合わせ基板の製造方法
JP5420968B2 (ja) 2009-05-07 2014-02-19 信越化学工業株式会社 貼り合わせウェーハの製造方法
JP2010278341A (ja) 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 貼り合わせｓｏｓ基板
KR101069900B1 (ko) * 2009-08-25 2011-10-05 연세대학교 산학협력단 플렉서블 디바이스 및 그 제조 방법
US9184228B2 (en) * 2011-03-07 2015-11-10 Sumitomo Electric Industries, Ltd. Composite base including sintered base and base surface flattening layer, and composite substrate including that composite base and semiconductor crystalline layer
CN102515720A (zh) * 2011-12-08 2012-06-27 西安交通大学 一种透明氧化铝陶瓷的制备方法
TWI602315B (zh) * 2013-03-08 2017-10-11 索泰克公司 具有經組構成效能更佳之低帶隙主動層之感光元件及相關方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002193672A (ja) * 2000-10-18 2002-07-10 National Institute For Materials Science 配向性セラミックス焼結体およびその製造方法
JP2002201076A (ja) * 2000-10-26 2002-07-16 Hitachi Metals Ltd 窒化ケイ素基板および回路基板
JP2012109399A (ja) * 2010-11-17 2012-06-07 Ngk Insulators Ltd 複合基板及びその製法
JP2013033798A (ja) * 2011-08-01 2013-02-14 Ngk Insulators Ltd 透光性配線基板

Also Published As

Publication number Publication date
JPWO2014157430A1 (ja) 2017-02-16
JP5651278B1 (ja) 2015-01-07
US20150179504A1 (en) 2015-06-25
EP2871668B1 (en) 2018-04-25
KR101531809B1 (ko) 2015-06-25
KR20140139138A (ko) 2014-12-04
EP2871668A4 (en) 2016-03-02
TW201511194A (zh) 2015-03-16
CN104412358B (zh) 2016-11-23
WO2014157430A1 (ja) 2014-10-02
EP2871668A1 (en) 2015-05-13
CN104412358A (zh) 2015-03-11

Similar Documents

Publication Publication Date Title
TWI596717B (zh) Stage substrate for semiconductor composite substrate
TWI538018B (zh) Semiconductor substrate for composite substrate
TWI642086B (zh) Substrate substrate and method for manufacturing composite substrate for semiconductor
KR102188440B1 (ko) 반도체용 복합 기판의 핸들 기판
EP2953157B1 (en) Handle substrate and composite wafer for semiconductor device
KR102263959B1 (ko) 반도체용 복합 기판의 핸들 기판
US9469571B2 (en) Handle substrates of composite substrates for semiconductors
KR101642671B1 (ko) 반도체용 복합 기판의 핸들 기판 및 반도체용 복합 기판

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees