TWI595646B - 深溝渠隔離結構及其形成方法 - Google Patents

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TWI595646B TW104141330A TW104141330A TWI595646B TW I595646 B TWI595646 B TW I595646B TW 104141330 A TW104141330 A TW 104141330A TW 104141330 A TW104141330 A TW 104141330A TW I595646 B TWI595646 B TW I595646B
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Description

深溝渠隔離結構及其形成方法
一種半導體元的溝渠隔離結構，尤其，指一種半導體元件深溝渠的結構及其形成方法。
影像感測器晶片包括正側照明(Front-Side Illumination；FSI)影像感測器晶片及背側照明(Backside Illumination；BSI)影像感測器晶片，此等影像感測器晶片被廣泛用於例如相機之應用中。在影像感測器晶片之形成中，在晶圓之矽基板上形成影像感測器(例如光電二極體)及邏輯電路，繼之以在晶圓之前側上形成內連接結構。在FSI影像感測器晶片中，在內部連接線結構上方形成彩色濾光器及微透鏡。在BSI影像感測器晶片之形成中，在內連接結構形成後，薄化晶圓，及在各別晶圓之背側上形成例如彩色濾光器及微透鏡之背側結構。當使用影像感測器晶片時，將光投射到影像感測器上，其中將光轉換成電訊號。
在影像感測器晶片中，在矽基板中形成深溝渠以使影像感測器彼此分離。用可包括氧化物的介電材料填充深溝渠，以使相鄰裝置彼此隔離。
影像感測器晶片中的影像感測器回應於光子之刺激產生電訊號。然而，由一個微透鏡及下層彩色濾光器所 接收到的光可為傾斜的。傾斜光可穿透用於分離影像感測器的深溝渠。結果是，因自相鄰像素不良接收到的光之干擾而發生串話。
根據本發明部分實施例，方法包括在半導體基板上執行非等向性蝕刻以形成溝渠。溝渠具有垂直側壁及連接至垂直側壁的圓形底部。執行損傷移除以移除半導體基板之表面層，其中表面層曝露於溝渠中。蝕刻溝渠之圓形底部以形成傾斜筆直底表面。填充溝渠以在溝渠中形成溝渠隔離結構區域。
根據本發明部分實施例，積體電路結構包括具有主表面的半導體基板及自主表面延伸至半導體基板中的溝渠隔離結構區域。溝渠隔離結構區域具有自主表面延伸至半導體基板中的垂直側壁表面及連接至垂直側壁表面的傾斜筆直底表面。垂直側壁表面實質垂直於主表面。
藉由執行損傷移除，可將基板之表面層中的損傷以及已移除表面層一起移除。因此，改良深溝渠隔離區域之品質。亦改良影像感測器晶片中的暗電流及白色像素。
20‧‧‧半導體基板
20A‧‧‧主表面
20B‧‧‧主表面
22‧‧‧襯墊層
24‧‧‧遮罩層
26‧‧‧光阻劑
28‧‧‧溝渠
28A‧‧‧上部
28B‧‧‧下部
30‧‧‧虛線
32‧‧‧表面
32A‧‧‧側壁
32B‧‧‧表面
32C‧‧‧表面
34‧‧‧氧化層
36‧‧‧第一高介電值介電層
38‧‧‧第二高介電值介電層
41‧‧‧虛線
42‧‧‧金屬核心
44‧‧‧介電層/緩衝氧化層
45‧‧‧上蓋介電層
46‧‧‧介電質
48‧‧‧深溝渠隔離區域
48A‧‧‧上部
48B‧‧‧下部
50‧‧‧氧化層
52‧‧‧高介電值介電層
53‧‧‧多晶矽層
54‧‧‧像素單元
56‧‧‧光電二極體
58‧‧‧重置電晶體
60‧‧‧內連接結構
64‧‧‧彩色濾光器
66‧‧‧微透鏡
68‧‧‧光
70‧‧‧STI區域
72‧‧‧金屬柵格
100‧‧‧FSI影像感測器晶片
200‧‧‧BSI影像感測器晶片
300‧‧‧製程流程
302-314‧‧‧步驟
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本發明之態樣。應注意，根據工業中的標準實務，各特徵並 非按比例繪製。事實上，出於敘述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖至第9B圖繪示根據本發明部分實施例的深溝渠隔離結構區域之形成中的中間階段之剖面圖。
第9C圖繪示根據本發明部分實施例的深溝渠隔離結構區域之俯視圖。
第10圖至第12圖繪示根據本發明部分實施例的深溝渠隔離結構區域之剖面圖。
第13圖及第14圖分別繪示根據本發明部分實施例的前側照明(FSI)影像感測器晶片的多個部分及背側照明(BSI)影像感測器晶片的一部分。
第15圖繪示對樣本矽晶圓執行之實驗結果，其中將暗電流及白色像素數目繪示為損傷移除之持續時間的函數。
第16圖繪示根據本發明部分實施例的形成深溝渠隔離結構區域之製程流程。
以下將以圖式及詳細說明清楚說明本發明之精神，任何所屬技術領域中具有通常知識者在瞭解本發明之較佳實施例後，當可由本發明所教示之技術，加以改變及修飾，其並不脫離本發明之精神與範圍。以下揭示內容本發明許多不同實施例或實例，以便實施所本發明標的之不同特徵。下文描述組件及排列之特定實例以簡化本發明。當然，此等實例僅為示例性且並不欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以 直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本發明可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所敘述之各實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(例如「下層」、「下方」、「下部」、「上覆」、「上部」及類似者)來描述諸圖中所繪示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方法定向(旋轉90度或處於其他定向上)且因此可同樣解讀本文所使用之空間相對性描述詞。
根據各示例性實施例提供深溝渠隔離結構(Deep Trench Isolation；DTI)區域及其形成方法。繪示形成深溝渠隔離區域之中間階段。敘述實施例之一些變動。各視圖及說明性實施例，使用相同元件符號表示相同元件。
第1圖至第9B圖繪示根據本發明部分實施例的深溝渠隔離區域之形成中的中間階段之剖面圖。根據本發明部分實施例，深溝渠隔離區域可用於影像感測器晶片中(例如前側照明(FSI)影像感測器晶片或後側照明(BSI)影像感測器晶片)。亦在第16圖所示之製程流程300中示意性繪示 第1圖至第9B圖所示之步驟。在後續敘述中，請參考第16圖中的製程步驟敘述第1圖至第9B圖所示之製程步驟。
請參考第3圖，提供半導體基板20。半導體基板20可包含例如摻雜或未摻雜塊體矽或絕緣體上半導體(Semiconductor-On-Insulator；SOI)基板之主動層。大體而言，SOI基板包含形成於絕緣體層上的半導體材料(例如矽)層。絕緣體層可為例如內埋氧化物(buried oxide；BOX)層或氧化矽層。在基板(例如矽或玻璃基板)上提供絕緣體層。或者，基板20可包括：另一基本半導體，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或上述之組合。亦可使用其他基板，例如多層或梯度基板。
根據本發明部分實施例，在半導體基板20上形成襯墊層22及遮罩層24。襯墊層22可為例如使用熱氧化製程或化學氣相沉積(Chemical Vapor Deposition；CVD)形成之包含氧化矽的薄膜。襯墊氧化層22之厚度可介於約10Å與約100Å之間。然而，應暸解，敍述的值僅為示例性且可改變為不同值。襯墊層22亦可充當蝕刻遮罩層24的蝕刻終止層。根據本發明部分實施例，例如使用低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition；LPCVD)由氮化矽形成遮罩層24。根據其他實施例，使用矽之熱氮化、電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；PECVD)或類似者形成遮罩 層24。遮罩層24之厚度可介於約100Å與約1000Å之間。在後續光微影製程期間，可將遮罩層24用作硬遮罩。遮罩層24亦可充當底部抗反射塗層。在遮罩層24上形成光阻26及隨後圖案化此光阻。
接著，請參考第2圖，將光阻劑26用作蝕刻遮罩以蝕刻下層。因此，在硬遮罩層24、襯墊層22中形成溝渠28，及溝渠延伸至半導體基板20中。為第16圖所示之製程流程中的步驟302。溝渠28自主表面20A延伸至半導體基板20中。溝渠28之底部處於半導體基板20之主表面20A與主表面20B之間的中間位置。根據本發明部分實施例，如第13圖所示，主表面20A為前表面，在此前表面處形成例如電晶體之主動裝置。根據替代實施例，如第14圖所示，主表面20A為與前表面相對的背表面。
經由非等向性蝕刻執行蝕刻，使得溝渠28之側壁為筆直及垂直的，其中側壁垂直於主表面20A及20B。此外，可存在製程變動，引發溝渠28呈現輕微錐形，且因此溝渠28之側壁實質上垂直於(具有輕微傾斜)主表面20A及20B，例如具有傾斜角α大於約88度及介於約88度與約90度之間。根據一些示例性實施例，經由乾式蝕刻方法執行蝕刻，乾式蝕刻方法包括但不限於電感耦合電漿(Inductively Coupled Plasma；ICP)、變壓器耦合電漿(Transformer Coupled Plasma；TCP)、電子迴旋加速器諧振(Electron Cyclotron Resonance；ECR)、反應性離子蝕刻(Reactive Ion Etch；RIE)及類似者。製程氣體包括例如含氟氣體(例 如SF6、CF4、CHF3、NF3)、含氯氣體(例如Cl2)、Br2、HBr、BCl3及/或類似者。在溝渠28形成後，移除光阻劑26(若留下了任何光阻劑)、硬遮罩層24及襯墊層22。
根據一些示例性實施例，溝渠28之深寬比D1/W1大於約2或大於約3或更高，其中D1為溝渠28之深度及W1為溝渠28之寬度。溝渠28之底表面為圓形及在剖面圖中具有U形。圓形部分可自溝渠之垂直側壁至溝渠28之相對側上的垂直側壁一直為平滑曲線。
接著，執行清洗步驟。為第16圖所示之製程流程中的步驟304。舉例而言，清洗可為使用ST250(ATMI Incorporated的商標)溶劑的濕式清洗。清洗可引發或可不引發曝露於溝渠28中的半導體基板20之薄表面層的移除。如第3圖所示，在清洗步驟後，溝渠28之底表面可保持圓形及曲線。
由於溝渠28之形成中的轟擊效應，半導體基板20之表面層受到損傷，其中使受損表面層曝露於溝渠28中，並在清洗步驟後留下受損表面層的至少一些部分。可因製程氣體(用於形成溝渠28)中的原子(例如碳原子)穿透至表面層中而進一步引發損傷。損傷可包括原子位移、空位及/或類似者，此損傷由「x」符號表示。當所得深溝渠隔離區域用於隔離影像感測器像素時，受損表面層造成影像感測器像素之暗電流增大。受損表面層亦可造成白色像素增加，此等白色像素係未曝光時產生電流的像素。因此，如第4圖所示，在損傷移除中減小表面層。
請參考第4圖，執行損傷移除以移除受損表面層。為第16圖所示之製程流程中的步驟306。在第4圖中，虛線30表示損傷移除前的半導體基板20之表面位置。由符號「x」表示的損傷主要位於移除表面層中。因此，在損傷移除後，亦移除了至少大部分及可能實質上全部移除位移、空位及類似者，表面32表示移除後的表面。
損傷移除可包含可使用含鹼(alkaline-containing)(含鹼(base-containing))溶液執行的濕式蝕刻。根據本發明部分實施例，將氫氧化四甲基銨(Tetra-Methyl Ammonium Hydroxide；TMAH)用於損傷移除中。根據替代實施例，使用NH4OH溶液、氫氧化鉀(KOH)溶液、氫氧化鈉(NaOH)或類似者移除受損表面層。移除表面層之厚度△T可大於約50nm，且可處於約50nm與約135nm之間的範圍內。實驗結果指示，根據本發明部分實施例的損傷移除可有效移除損傷。
根據使用TMAH的一些實施例，執行損傷移除長達一段時間，此時間段大於15秒、大於30秒或大於45秒。根據一些實驗結果，使用TMAH的約30秒蝕刻造成90nm表面層移除。
第5A圖繪示損傷移除後的所得溝渠28。如第5A圖所示，溝渠28包括上部28A及連接至上部28A的下部28B。根據本發明部分實施例，側壁32A具有垂直側壁32A，此等側壁為垂直或具有大於約88度或大於約89度之 傾斜角的實質垂直。因此，將溝渠28之上部28A稱為垂直上部。
在損傷移除中，在移除表面層的情況下，溝渠28之側壁自第4圖中繪示為30的位置內縮至繪示為32的位置。同時，圓形底表面亦凹陷。由於不同表面平面上的半導體基板20之蝕刻速率彼此不同，在(111)表面平面上形成傾斜筆直表面32B，此等傾斜筆直表面具有等於約54.7度的傾斜角β。又，亦形成平面底表面32C，此平面底表面可位於(001)表面平面(亦為(100)表面平面)上。表面32B及32C組合形成溝渠28之下部28B之底表面。在此等實施例中的剖面圖中，下部28B具有U形，且因此根據本發明部分實施例，將下部28B稱為下部U形下部。
根據本發明部分實施例，溝渠28之深度D1’處於約0.5μm與約2.5μm之間的範圍內，其中下部28之深度D2可處於深度D1’的約5%與約15%之間的範圍內。
根據本發明部分實施例，如第5A圖所示，在溝渠28之相對側上的表面32B彼此融合前終止損傷移除。根據其他實施例，繼續損傷移除，直至溝渠28之相對側上的表面32B彼此融合，且因此產生第5B圖所示之輪廓。在根據本發明部分實施例的剖面圖中，下部28B具有V形，且因此被稱為V形下部。類似地，在(111)表面平面上形成表面32B，且表面32B具有54.7度傾斜角。
根據本發明部分實施例，從形成溝渠28開始至完成第5B圖所示之步驟結束的時間，並未執行退火。實驗 結果顯示，此時段的退火對減少暗電流及白色像素並不有效。
第6圖及第7圖繪示複數個介電層之形成。為第16圖所示之製程流程中的步驟308。請參考第6圖，形成氧化層34及一或更多個高介電值介電層，例如第一高介電值介電層36及第二高介電值介電層38。根據本發明之部分實施例，經由熱氧化形成氧化層34。當半導體基板20包括矽時，氧化層34可包含氧化矽。根據替代實施例，使用化學氣相沉積(CVD)沉積氧化層34。氧化層34之厚度T1可處於約20Å與約80Å之間的範圍內。根據本發明部分實施例，第一高介電值介電層36可包含HfO2，及可使用例如原子層沉積(Atomic Layer Deposition；ALD)之順型沉積方法得以形成。高介電值介電層36之厚度T2可處於約40Å與約100Å之間的範圍內。第二高介電值介電層38可包含Ta2O5，及可使用例如物理氣相沉積(Physical Vapor Deposition；PVD)之非順型沉積方法得以形成。高介電值介電層38之厚度T3可處於約300Å與約800Å之間的範圍內。由於高介電值介電層38可為非順型的，在半導體基板20上方的高介電值介電層38之水平部分厚度為T3。如第6圖所示，自溝渠28之頂部至底部，高介電值介電層38之厚度可減小。
接著，如第7圖所示，形成介電層44。根據本發明之部分實施例，介電層44包含例如氧化矽之氧化物，根據本發明部分實施例，可使用CVD或電漿增強CVD (PECVD)形成此介電層。介電層44亦稱為緩衝氧化層44。為第16圖所示之製程流程中的步驟310。
第8圖繪示形成金屬核心42的填充及回蝕刻。為第16圖所示之製程流程中的步驟312。金屬核心42之形成包括沉積步驟以形成金屬層，使用PVD、金屬有機物化學氣相沉積(Metal-Organic Chemical Vapor Deposition；MOCVD)或類似者執行此沉積步驟。虛線41示意性繪示金屬層位置。金屬層包括完全填充溝渠28之剩餘部分及緩衝氧化層44之水平部分上方(未繪示)。接著，執行回蝕刻，及移除溝渠28外部的金屬層之水平部分(第7圖)。第8圖繪示剩餘部分，將此剩餘部分稱為金屬核心42。金屬核心42之頂表面可處於各位置，例如比半導體基板之頂表面更低、齊平或更高。
第9A圖繪示上蓋介電層45之形成。為第16圖所示之製程流程中的步驟314。形成製程包括填充步驟以填充第8圖所示之凹部，其中在介電層44上方形成上蓋介電層45的一部分。隨後執行平坦化步驟以使上蓋介電層45之頂表面平坦。根據本發明部分實施例，上蓋介電層45包含氧化矽，且因此根據本發明部分實施例將此層稱為上蓋氧化層45。將上蓋氧化層45及介電層44組合稱為介電質46。貫穿描述，將溝渠28中的層部分組合稱為深溝渠隔離區域48。根據本發明部分實施例，深溝渠隔離區域48包括垂直上部48A及U形下部48B。
第9B圖繪示根據本發明部分實施例之DTI結構48之形成，其中溝渠28具有下部V形下部。因此，根據本發明部分實施例，所得深溝渠隔離區域48包括垂直上部48A及V形下部48B。
第9C圖繪示深溝渠隔離區域48之俯視圖。根據本發明部分實施例，同時形成複數個深溝渠隔離區域48，每一深溝渠隔離區域具有第9A圖或第9B圖所示之結構。複數個深溝渠隔離區域48形成複數個條帶，包括在X方向上延伸的複數個第一條帶48及在Y方向上延伸的複數個第二條帶48，Y方向垂直於X方向。因此，複數個第一條帶48與複數個第二條帶48形成柵格圖案，其中半導體基板20之複數個部分彼此分離且由柵格界定。
第10圖至第12圖繪示根據本發明之一些實施例的深溝渠隔離結構區域48之剖面圖。除非另有指定，否則此等實施例中的組件之材料及形成方法與第1圖至第9C圖所示之實施例中的相同元件符號所表示之相同組件基本上相同。因此，可在第1圖至第9C圖所示之實施例之敘述中找到關於第10圖至第12圖所示之組件之形成製程及材料的細節。
一些實施例之初始步驟與第1圖至第6圖所示基本上相同，且因此本文不再重複。接著，請參考第10圖，根據本發明部分實施例，在層34、36及38形成後，形成氧化層50。氧化層50可由氧化矽形成。氧化層50如第6圖所示填充剩餘溝渠28，且包括高介電值介電層38上方的一些部 分。接著，執行平坦化步驟以使氧化層50之頂表面平坦。在所得結構中，氧化層50包括覆蓋高介電值介電層38的剩餘部分。因此，氧化層50填充溝渠28(第6圖)及亦用作上蓋氧化層。因此，所得深溝渠隔離區域48包括填充由高介電值介電層38界定之空間的氧化物區域。
請參考第11圖，根據本發明部分實施例，在介電層34形成後，形成高介電值介電層52以完全填充剩餘溝渠28。根據本發明部分實施例，高介電值介電層52可由HfO2形成。根據本發明部分實施例，高介電值介電層52包括半導體基板20之頂表面上方的一些部分。接著，在高介電值介電層52上方形成上蓋氧化層45，及執行平坦化步驟以使上蓋氧化層45之頂表面平坦。
請參考第12圖，根據本發明部分實施例，在層34及36形成後，形成多晶矽層53。多晶矽層53如第6圖所示填充剩餘溝渠28。多晶矽層53包括高介電值介電層36上方的一些部分。接著，執行平坦化步驟以使多晶矽層53之頂表面平坦。因此，所得深溝渠隔離區域48包括填充由高介電值介電層36界定之空間的多晶矽區域。根據本發明部分實施例，在多晶矽層53上方並未形成上蓋氧化層。
第13圖與第14圖分別繪示在FSI影像感測器晶片/晶圓及BSI影像感測器晶片/晶圓中使用深溝渠隔離區域48的實施例。在第13圖及第14圖中，未繪示深溝渠隔離區域48之詳細結構，可請參考第9A圖、第9B圖及第10圖至第12圖之深溝渠隔離區域48詳細結構。
請參考第13圖，FSI影像感測器晶片100包括深溝渠隔離區域48，深溝渠隔離區域48形成類似於第9C圖所示之柵格。像素單元54具有由深溝渠隔離區域48所界定之區域中形成的部分。像素單元54中之各者可包括光電二極體56、重置電晶體58及額外組件(未繪示)。深溝渠隔離區域48自半導體基板20之主表面20A(前表面)延伸至半導體基板20中。在FSI影像感測器晶片100中，可不形成上蓋氧化層45(第9A圖及第9B圖)，亦可移除前表面20A上方的層/區域34、36、38、42及/或44之多個部分。在像素單元54及深溝渠隔離區域48上方形成內連接結構60，此內連接結構包括複數個介電層中的複數個金屬接線及通孔。在內連接結構60上方形成彩色濾光器64及微透鏡66，並使彩色濾光器及微透鏡與像素單元54對準。在FSI影像感測器晶片100中，將光68自晶片100之前表面投射到光電二極體56。
請參考第14圖，BSI影像感測器晶片200包括深溝渠隔離區域48，深溝渠隔離區域形成類似於第9C圖所示之柵格。深溝渠隔離區域48自半導體基板20之主表面20A(背表面)延伸至半導體基板20中。示意性繪示上蓋氧化層45，儘管可存在層34、36、38、42及44的多個部分(第9A圖或第9B圖)，但第14圖未繪示。除深溝渠隔離區域48之外，BSI影像感測器晶片200可包括淺溝渠隔離結構(Shallow Trench Isolation；STI)區域70，此STI區域自半導體基板20之前表面20B延伸至基板20中，其中使STI 區域70之一些部分與深溝渠隔離區域48之對應部分對準。像素單元54具有由STI區域70所界定之區域中形成的一些部分。像素單元54中之各者可包括發光二極體56、重置電晶體58及額外組件(未繪示)。在像素單元54及STI區域70下層形成內連接結構60，此內連接結構包括複數個介電層中的複數個金屬接線及通孔。在上蓋氧化層45上方形成金屬柵格72，並使金屬柵格與深溝渠隔離區域48之對應部分對準。在金屬柵格72上方形成彩色濾光器64及微透鏡66，並使彩色濾光器及微透鏡與像素單元54對準。
深溝渠隔離區域48具有減少串話之功能，此由光穿透深溝渠隔離區域48進入相鄰像素之光電二極體56中所致。深溝渠隔離區域48之品質影響影像感測器晶片之品質。第15圖繪示對樣本矽晶圓執行之實驗結果，其中將白色像素數目及暗電流繪示為如第4圖所示之損傷移除之持續時間的函數。左側Y軸繪示每百萬像素(per million pixels；ppm)的白色像素數目。右側Y軸繪示暗電流。X軸繪示使用TMAH執行之損傷移除之持續時間。
可觀察到，當未執行損傷移除(損傷移除之長度為0秒(0"))時，白色像素數目為約5200ppm，及暗電流為約30.8e/s。當執行15秒(15")損傷移除時，白色像素數目減少至約4410ppm，及暗電流減小至約27.1e/s。當執行30秒(30")損傷移除時，白色像素數目減少至約3630ppm，及暗電流減小至約23.4e/s。當執行45秒(45")損傷移除時，白色像素數目減少至約2710ppm，及暗電流減小 至約22.6e/s。此等實驗結果指示，損傷移除對影像感測器改良有效。
本發明之實施例具有一些有利特徵。藉由執行損傷移除，可將基板之表面層中的損傷以及已移除表面層一起移除。因此，改良深溝渠隔離區域之品質。亦改良影像感測器晶片中的暗電流及白色像素。
根據本發明之一些實施例，方法包括在半導體基板上執行非等向性蝕刻以形成溝渠。溝渠具有垂直側壁及連接至垂直側壁的圓形底部。執行損傷移除以移除半導體基板之表面層，其中表面層曝露於溝渠中。蝕刻溝渠之圓形底部以形成傾斜筆直底表面。填充溝渠以在溝渠中形成溝渠隔離結構區域。
根據本發明之一些實施例，方法包括蝕刻半導體基板以形成溝渠，及在半導體基板及溝渠上執行清洗。在清洗後，執行損傷移除以移除清洗之表面層，其中表面層位於溝渠中。在損傷移除後，填充溝渠以在溝渠中形成溝渠隔離結構區域。
根據本發明之一些實施例，積體電路結構包括具有主表面的半導體基板及自主表面延伸至半導體基板中的溝渠隔離結構區域。溝渠隔離結構區域具有自主表面延伸至半導體基板中的垂直側壁表面及連接至垂直側壁表面的傾斜筆直底表面。垂直側壁表面實質垂直於主表面。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本發明之態樣。熟習此項技術者應瞭解， 可輕易使用本發明作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本發明之精神及範疇，且可在不脫離本發明之精神及範疇的情況下產生本文的各種變化、替代及更改。
雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧半導體基板
34‧‧‧氧化層
36‧‧‧第一高介電值介電層
38‧‧‧第二高介電值介電層
42‧‧‧金屬核心
44‧‧‧介電層/緩衝氧化層
45‧‧‧上蓋介電層
46‧‧‧介電質
48‧‧‧深溝渠隔離區域
48A‧‧‧上部
48B‧‧‧下部

Claims (10)

  1. 一種形成深溝渠隔離結構的方法，該方法包含：在一半導體基板上執行一非等向性蝕刻以形成一溝渠，其中該溝渠包含垂直側壁及連接至該等垂直側壁的一圓形底部；執行一損傷移除以移除該半導體基板之一表面層，其中該表面層曝露於該溝渠中，蝕刻該溝渠之該圓形底部以形成一傾斜筆直底表面；以及填充該溝渠以在該溝渠中形成一溝渠隔離結構區域。
  2. 如請求項1所述之方法，進一步包含：在該半導體基板上執行一清洗，其中在該清洗後保持該圓形底部。
  3. 如請求項1所述之方法，其中在該損傷移除後，該溝渠包含一垂直上部及連接至該垂直上部的一U形下部，其中該傾斜筆直底表面形成該U形下部的一部分。
  4. 如請求項1所述之方法，其中在該損傷移除後，該溝渠包含一垂直上部及連接至該垂直上部的一V形下部，其中該傾斜筆直底表面形成該V形下部的一部分。
  5. 如請求項1所述之方法，其中該填充該溝渠包含：形成延伸至該溝渠中的一順型氧化層；以及在該順型氧化層上方且延伸至該溝渠中形成一順型高介電值介電層。
  6. 如請求項5所述之方法，其中該填充該溝渠進一步包含在該順型高介電值介電層上方形成一非順型高介電值介電層。
  7. 如請求項5所述之方法，進一步包含：在該順型高介電值介電層上方填充一金屬區域；以及回蝕刻該金屬區域。
  8. 如請求項1所述之方法，進一步包含：形成平行於該溝渠隔離結構區域的複數個第一溝渠隔離結構區域；形成垂直於該溝渠隔離結構區域的複數個第二溝渠隔離結構區域，其中該複數個第一溝渠隔離結構區域與該複數個第二溝渠隔離結構區域彼此交叉以形成一柵格；以及在該柵格中形成一像素單元。
  9. 一種積體電路結構，包含：一半導體基板，具有一主表面；以及一溝渠隔離結構區域，自該主表面延伸至該半導體基板中，其中該溝渠隔離結構區域包含：一垂直側壁表面，自該主表面延伸至該半導體基板中，其中該垂直側壁表面垂直於該主表面；以及一傾斜筆直底表面，其中該傾斜筆直底表面直接連接至該垂直側壁表面。
  10. 如請求項9所述之積體電路結構，其中該垂直側壁表面與該傾斜筆直底表面皆與該半導體基板接觸。
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