TWI588972B - 半導體元件及其製備方法 - Google Patents

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秀明土子
燮光 雷
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萬國半導體股份有限公司
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Description

半導體元件及其製備方法
本發明主要關於一種半導體元件，更確切地說，是關於在同一積體電路上結合高壓元件和低壓元件的結構及其製備方法。
雙極-CMOS-DMOS(BCD)製程技術在一個單獨的芯片上，結合了雙極電晶體(Bipolar Transistor,BT)、互補的金屬-氧化物-半導體(Complementary Metal-Oxide-Semiconductor,CMOS)元件以及雙擴散金屬-氧化物-半導體(Double-Diffused MOS,DMOS)元件。 雙極元件用於模擬電路，CMOS元件用於邏輯電路，DMOS元件用於高壓元件。BCD元件具有雙極電晶體的高頻和高功率驅動性能的優勢，CMOS電晶體的低功率消耗和高結合密度的優勢，每個DMOS電晶體的汲極和源極之間優良的功率可控性，以及大電流和高擊穿電壓等優勢。 因此，BCD技術常用於製備高壓功率管理積體電路或模擬片上系統應用，在無線可攜式電子產品和消費電子產品中有著特殊應用。
通常在BCD技術中，最高的工作電壓受到以下限制：(1)PN接面垂直結構的穿通擊穿、(2)高壓阱至p-基板或接地、(3)其他參數或其組合。這種垂直接面擊穿是外延厚度、摻雜濃度以及接面深度的函數。因此，除了高壓和低壓元件的隔離之外，BCD技術還需要一 個N-型阻擋層，在高壓阱中擁有一個低壓元件，以防止穿通。圖1A表示帶有傳統隔離和穿通阻擋層結構的BCD元件10的示例。元件10具有一個N-型外延層14，在P-型基板12上。複數個P-型區(P-阱)16、18位於N-外延層14中，而沒有顯示元件的具體結構。製備掩埋的P-型掩埋區22需要一個專用遮罩，從N-外延層14的底部向上延伸到P-阱18的底部邊緣中，並且合併在一起。掩埋的P-型掩埋區22還向下延伸到基板12中，因此使元件10與要製備其他元件的半導體芯片剩餘區域隔離。元件10還包括一個N-型掩埋區20，在P-阱16下方，防止P-阱16和P-型基板12之間的穿通，從而限制元件10的最大工作電壓。N-型掩埋區20在製備過程中需要一個專用遮罩。因此，藉由使用一定厚度的N-外延層14，並且控制P-阱16的深度以及N-型外延區20和P-型掩埋區22之間的水平距離，可以最佳化元件10的性能。
製備製程將從基板12材料開始，對N-型掩埋區20、P-型掩埋區22進行離子注入，以便分別形成在後續過程中。需要一個專用的零遮罩，蝕刻矽的未使用區域，以保留用於對準的標記。然後，在基板12材料的上方放置一個N-型外延層14，製備複數個N-阱和P-阱從外延層的頂面開始向下延伸。藉由額外的製程，形成一種特殊功能，例如雙極電晶體或MOSFET。要注意的是，可以使用P-外延層代替N-外延層，但是需要一個額外的足夠深的輕摻雜N-阱區，將P-轉換成N-。N外延只能藉由P-隔離形成N-阱。
還可選擇，如圖1B所示，藉由全部注入，在P-型基板12a上方形成一個P-型掩埋層22a。另外，P-阱隔離區18a必須足夠深，以接觸P-型掩埋層22a。利用這種結構，可以使用一個較小的遮罩。雖然圖1B所示結構對於工作電壓相對很低(例如小於40伏)的元件來說非常好，但是當元件具有較高的工作電壓(例如100V或更高)時，通常 使用圖1A所示的結構。
BCD元件的製備可能需要複雜的製程技術，以及大量的光遮罩。製備N-型掩埋區20和P-型掩埋層22以及輕摻雜的深N-阱區(圖中沒有表示出)用於製備N-阱，需要高溫長程擴散循環。此外，外延製程昂貴。因此，傳統的BCD製程流程冗長而且昂貴，從而增加了BCD元件的製備成本。製備BCD元件的不同處理製程仍然需要降低製備成本，以提高性能。
正是在這樣的技術背景下，提出了本發明的實施例。
本發明的目的在於提供一種半導體元件及其製備方法，能夠在同一積體電路上結合高壓元件和低壓元件。
本發明的一個技術方案是提供一種半導體元件，包括：一個第一導電類型的半導體基板；一個第二導電類型的第一層，在第一導電類型的半導體基板上方；一個或複數個第一導電類型的隔離結構，在一部分第二導電類型的第一層中，其中配置一個或複數個隔離結構，使形成在第二導電類型的第一層中的第一導電類型區域隔離，其中一個或複數個隔離結構向深處延伸，穿過第二導電類型的第一層，到達第一導電類型的半導體基板；以及一個第二導電類型的穿通阻擋層，在第一導電類型的區域 下方，被第一導電類型的一個或複數個隔離結構隔開；其中與第二導電類型的第一層相比，第二導電類型的穿通阻擋層重摻雜，其中第一導電類型的區域寬度等於或小於第二導電類型的穿通阻擋層寬度。
較佳地，該元件可以配置成雙極電晶體、互補型金屬-氧化物-半導體(CMOS)元件或雙擴散金屬-氧化物-半導體(DMOS)元件。
較佳地，該元件可以配置成N-通道橫向雙擴散金屬-氧化物-半導體(NLDMOS)元件、雙重降低表面電場NLDMOS元件、P-通道LDMOS(PLDMOS)元件、垂直NPN電晶體、橫向PNP電晶體或N-型接面閘極場效應電晶體(NJFET)。
較佳地，第一導電類型為P，第二導電類型為N。
較佳地，第二導電類型的第一層的摻雜濃度約為1×1015cm-3。
較佳地，第二導電類型穿通阻擋層的摻雜濃度範圍為1×1016cm-3至1×1017cm-3左右。
本發明的另一個技術方案是提供一種半導體元件的製備方法，包括：a)在第一導電類型的半導體基板上方，製備一個第二導電類型的不帶圖案的第一層；b)製備一個或複數個第一導電類型的隔離結構，其中一個或複數個隔離結構向深處延伸，穿過第二導電類型的第一層，到達第一端導電類型的半導體基板；c)在被一個或複數個隔離結構隔開的那部分第一層中，製備一個第一導電類型的區域；以及 d)在被一個或複數個隔離結構隔開的第一導電類型的區域下方，製備一個第二導電類型的穿通阻擋層，其中與第二導電類型的第一層相比，第二導電類型的穿通阻擋層重摻雜。
較佳地，第一導電類型為P，第二導電類型為N。
較佳地，第二導電類型的第一層的摻雜濃度約為1×1015cm-3。
較佳地，第二導電類型穿通阻擋層的摻雜濃度範圍為1×1016cm-3至1×1017cm-3左右。
較佳地，藉由帶有隔離遮罩的離子注入以及驅動擴散製程，製備複數個隔離結構，其中隔離遮罩與有源區遮罩製成的複數個有源區圖案對準。
較佳地，驅動擴散製程驅動第二導電類型的第一層以及第一導電類型的隔離結構中的離子。
較佳地，利用第一阱遮罩，藉由中等能量離子注入，製備第一導電類型的區域，利用第一阱遮罩或不同於第一阱遮罩的第二阱遮罩，藉由高能離子注入，製備第二導電類型的穿通阻擋層，其中第一導電類型的區域在兩個鄰近的隔離結構之間的寬度，等於或小於第二導電類型的穿通阻擋層的寬度。
較佳地，利用第一阱遮罩製備第一導電類型的區域之後，增大了第一阱遮罩開口的尺寸，然後利用相同的遮罩製備穿通阻擋層。
較佳地，第二導電類型不帶圖案的第一層，由全面注入(blanket implantation)製成。
較佳地，第二導電類型不帶圖案的第一層以及第二導電類 型的穿通阻擋層都是藉由沉積形成的外延層，其中第二導電類型的第一層在第二導電類型的穿通阻擋層上方。
所述的製備方法中，更包括在第二導電類型的穿通阻擋層下方以及半導體基板上方，製備一個第二導電類型的第二層，其中外延層中的第二導電類型的第二層，其摻雜濃度類似於第二導電類型第一層的摻雜濃度。
較佳地，第二導電類型穿通阻擋層的厚度小於第二導電類型第一層的厚度。
綜上所述，本發明的優點在於，藉由多個方面的實施例，說明依據本發明的技術允許將雙極、CMOS和DMOS元件結合在一個單獨晶圓上。這樣有利於製備以下緊湊型元件，包括例如實現邏輯功能的CMOS元件，實現模擬元件的雙極元件，以及實現高壓元件的DMOS元件。
本發明能夠有效省去製備NBL和DNW昂貴的外延和高溫長程擴散循環，可以大幅降低成本。尤其是全面磷注入和場氧化物的製備，可以代替這些昂貴的製程，同時仍然形成所需的N-阱區。基於本發明的技術可以避免使用零遮罩，減少用於製備P-型隔離結構、N-掩埋層穿通阻擋層和P-掩埋層的遮罩和長程高溫擴散製程步驟。
本發明的製程還可以使用P-型半導體基板作為起始材料。基板可以分成複數個區域，用於製備不同工作電壓額定值的元件。每個區域都被本文所述的隔離結構隔開。
10‧‧‧元件
12‧‧‧基板
12a‧‧‧P-型基板
14‧‧‧N-型外延層
16、18‧‧‧P-阱
18a‧‧‧P-阱隔離區
20‧‧‧N-型掩埋區
22‧‧‧P-型掩埋區
22a‧‧‧P-型掩埋層
202‧‧‧P-型半導體基板
204‧‧‧N-型層
206‧‧‧SiN層
208‧‧‧隔離遮罩
210‧‧‧P-型隔離結構
212‧‧‧生長場氧化物
214‧‧‧遮罩
216‧‧‧穿通阻擋層
218‧‧‧P-型層/區
220‧‧‧光遮罩
300‧‧‧元件
401‧‧‧有源區配置成低壓CMOS的元件
410‧‧‧N-阱區
402‧‧‧配置成N-通道LDMOS的元件
420‧‧‧N+源極區
422‧‧‧N+汲極接觸吸引區
424‧‧‧N-漂流區
403‧‧‧雙重降低表面電場NLDMOS元件
430‧‧‧N+源極區
432‧‧‧N+汲極接觸吸引區
434‧‧‧N-阱區
404‧‧‧P-通道LDMOS元件
440‧‧‧P+源極區
442‧‧‧P+汲極接觸吸引區
444‧‧‧N-阱區
405‧‧‧高壓垂直NPN電晶體
450‧‧‧N+區
452‧‧‧P+區
454‧‧‧N-型區
460‧‧‧P區
406‧‧‧配置成橫向PNP(LPNP)的元件
462‧‧‧P環
464‧‧‧N環
407‧‧‧N-型接面閘極場效應電晶體
470‧‧‧P+區
502‧‧‧P-型半導體基板
504‧‧‧N-型層
504‧‧‧N-型阱
504‧‧‧N-型區
506‧‧‧SiN層
508‧‧‧隔離遮罩
510‧‧‧P-型隔離層
512‧‧‧生長場氧化物
514‧‧‧光遮罩
516‧‧‧N-型穿通阻擋層
518‧‧‧P-型層/區
600‧‧‧帶有隔離結構和穿通阻擋層的元件
701‧‧‧低壓CMOS元件
710‧‧‧N-阱區
702‧‧‧有源區配置成N-通道LDMOS的元件
720‧‧‧N+源極區
722‧‧‧N+汲極接觸感測區
724‧‧‧N-阱
703‧‧‧雙重降低表面電場NLDMOS元件
730‧‧‧N+源極區
732‧‧‧N+汲極接觸感測區
734‧‧‧N-阱區
704‧‧‧P-通道LDMOS元件
740‧‧‧P+源極區
742‧‧‧P+汲極接觸感測區
744‧‧‧N-阱區
705‧‧‧高壓垂直NPN電晶體
750‧‧‧重摻雜N+區
752‧‧‧P+區
754‧‧‧N-型區
706‧‧‧配置成橫向PNP(LPNP)的元件
760‧‧‧P區
762‧‧‧P環
764‧‧‧N環
707‧‧‧N-型接面閘極場效應電晶體
770‧‧‧重摻雜P+區
802‧‧‧P-型半導體基板
803‧‧‧N-外延層
804‧‧‧N-外延層
805‧‧‧N-外延層
806‧‧‧SiN層
808‧‧‧隔離遮罩
810‧‧‧P-型隔離層
812‧‧‧生長場氧化物
814‧‧‧光遮罩
818‧‧‧P-型層
818‧‧‧P-型層/區
818‧‧‧P-阱區
818‧‧‧P-阱
900‧‧‧帶有隔離結構和穿通阻擋層的元件
1001‧‧‧低壓CMOS元件
1010‧‧‧N-阱區
1002‧‧‧有源區配置成N-通道LDMOS的元件
1020‧‧‧N+源極區
1022‧‧‧N+汲極接觸感測區
1024‧‧‧N-阱
1003‧‧‧雙重降低表面電場NLDMOS元件
1030‧‧‧N+源極區
1032‧‧‧N+汲極接觸感測區
1034‧‧‧N-阱區
1004‧‧‧P-通道LDMOS元件
1040‧‧‧P+源極區
1042‧‧‧P+汲極接觸吸引區
1044‧‧‧N-阱區
1005‧‧‧高壓垂直NPN電晶體
1050‧‧‧重摻雜N+區
1052‧‧‧P+區
1054‧‧‧N-區
閱讀以下詳細說明，並參照附圖之後，本發明的目的及優勢將顯而易見：圖1A和圖1B表示傳統半導體元件示例的剖面示意圖。
圖2A至圖2G表示依據本發明的一個實施例方面，利用低成本的遮罩還原方法製備半導體元件的一系列剖面示意圖。
圖3表示依據圖2A至圖2G的方向，帶有隔離結構和穿通阻擋層元件的剖面示意圖。
圖4A至圖4G表示依據本發明的各個方面，配置的各種元件的示意圖。
圖5A至圖5F表示依據本發明的一個方面，元件製備方法的一系列剖面示意圖。
圖5F’表示根據圖5A至圖5F所示的一種變化的方法，利用帶角度的注入，製備穿通阻擋層的剖面示意圖。
圖5F-1至圖5F-4表示根據圖5A至圖5F所示的另一種變化的方法的示意圖，包括在注入之前，減小光致抗蝕劑的厚度，增大開口，以製備一個穿通阻擋層。
圖6表示依據圖5A至圖5F所示，帶有隔離結構和穿通阻擋層的元件的剖面示意圖。
圖7A至圖7G表示依據本發明的各個方面，製備不同元件的示意圖。
圖8A至圖8F表示依據本發明的一個方面，元件製備方法的一系列剖面示意圖。
圖8B-1表示利用圖8A至圖8F所示的一種變化的方法，帶有隔離結構元件的剖面示意圖。
圖9表示依據圖8A至圖8F的示例，帶有隔離結構和穿通阻擋層元件的剖面示意圖。
圖10A至圖10E表示依據本發明的各個方面，配置各種元件的示意圖。
在以下詳細說明中，參照附圖，表示本發明可以實施的典型實施例。就這一點而言，根據圖中所示方向，使用「頂部」、「底部」、「正面」、「背面」、「向前」、「向後」等方向術語。由於本發明實施例的零部件，可以位於各種不同方向上，因此所用的方向術語僅用於解釋說明，不用於侷限。應明確，無需偏離本發明的範圍，就能實現其他實施例，做出結構或邏輯上的變化。因此，以下詳細說明不用於侷限， 本發明的範圍應由所附的申請專利範圍限定。
本發明的實施例提出了一種帶有N-型穿通阻擋層的BCD元件，其中N-型穿通阻擋層形成在P-型層下方。N-型穿通阻擋層可以利用全面注入或外延沉積形成。P-型層下方的N-型穿通阻擋層，終止了到P-型基板的穿通。另外，用於使高壓元件和低壓元件隔離的隔離結構的製備，可以藉由高能和低能硼注入、低能硼注入或其組合之後高溫/長程驅動。依據本發明的實施例，可以引入最少的光遮罩和製備製程，製備這種BCD元件。以下提出了在p-型層下方製備N-型穿通阻擋層的三個實施例。
第一個實施例
圖2A至圖2G表示依據本發明的一個實施例，元件製備方法的一系列剖面示意圖。如圖2A所示，製程從P-型半導體基板202作為初始材料刻蝕。P-型半導體基板202可以分成複數個區域，用於製備不同工作電壓額定值的元件。每個區域都由下文所述的隔離結構隔離。 為了示例，圖中表示形成在兩個隔離結構之間的半導體元件。這樣做是為了說明常用的製備製程，並不用於限制本發明的任何實施例。要理解的是，半導體元件可以是雙極電晶體、CMOS元件或DMOS元件。還應理解，利用以下說明提出的技術，任意元件組合可以結合在一個單獨的芯片上。
在P-型半導體基板202上首先生長屏蔽氧化物(例如一層二氧化矽SiO2)。屏蔽氧化物的厚度範圍為200至300Å。屏蔽氧化物終止了溝道作用，用作保護P-型基板表面的一個蓋。然後，藉由全面磷注入，在P-型半導體基板202上方形成一個N-型層204，如圖2B所示。 N-型層204的摻雜濃度約為1×1015cm-3。
在圖2C中，可以在N-型層204上方，沉積一個氮化矽(SiN)層206。SiN層206的厚度約為1000Å至2000Å左右。光致抗蝕劑(圖中沒有表示出)形成在SiN層206上，形成圖案，作為有源區遮罩。藉由光致抗蝕劑中的開口，蝕刻掉暴露於蝕刻劑的那部分SiN層206，形成SiN圖案(SiN層206)，蝕刻在N-型層204的表面終止。 然後，形成一個隔離遮罩208，定義隔離區。也就是說，隔離遮罩208為隔離結構覆蓋不接受硼注入的區域。如圖2D所示，將隔離遮罩208對準到有源區遮罩製成的SiN圖案(SiN層206)。因此，可以省去用於對準的零遮罩。藉由硼注入，形成一個或複數個P-型隔離結構210。
在圖2E中，利用熱場氧化循環，生長場氧化物212，並且 驅動磷和硼，分別形成N-型阱(N-型層204)和P-型隔離結構210。也就是說，利用隔離遮罩208，只藉由一次遮罩製程，就能形成N-型阱(N-型層204)和P-型隔離區210。要注意的是，如果使用淺溝槽隔離物(STI)的話，那麼基板裡氧化循環可以用於驅動。
製備深N-阱(DNW)遮罩214，定義N掩埋層(NBL)區。藉由遮罩214中的開口，進行高能注入，製備一個掩埋N-型的穿通阻擋層216，如圖2F所示。DNW注入接受低溫短程擴散，保護急劇銳化的注入形狀。穿通阻擋層216用作重摻雜的N-型掩埋層，摻雜濃度範圍為1×1017cm-3至1×1018cm-3左右。此後，利用另一個光遮罩220，利用中等注入能量的P-型注入(例如硼)，在較深的N-型的穿通阻擋層216上方形成P-型層/區218，如圖2G所示。在本例中，P-型層/區218在兩個鄰近的隔離結構之間的厚度，小於穿通阻擋層216的厚度。在一些實施例中，P-型層/區218可以是用於LV NMOS本體的P-阱，用於VNPN基極的P-基極，或用於PLDMOS汲極延伸物的P-漂移。由於N-型注入和P-型注入使用兩個單獨的遮罩，因此P-型層/區218和N-型的穿通阻擋層216的尺寸不同。
依據本發明的各個方面，省去製備NBL和DNW昂貴的外延和高溫長程擴散循環，可以大幅降低成本。尤其是全面磷注入和場氧化物的製備，可以代替這些昂貴的製程，同時仍然形成所需的N-阱區。 除了避免必須使用昂貴的外延製程之外，關於第一個實施例的本方法還可以節省成本，並且避免必須使用零遮罩，減少用於製備P-型隔離結構210、N-掩埋層穿通阻擋層216和P-掩埋層(P-型層/區218)的遮罩和長程高溫擴散製程步驟。
圖3表示依據本發明的上述實施例，帶有隔離結構和穿通 阻擋層的元件300的剖面示意圖。確切地說，元件可以形成在N-型的穿通阻擋層216上方的N-型阱(N-型層204)中，以及兩個鄰近的P-型隔離結構210之間，其中穿通阻擋層216上方的P-型層/區218的寬度，小於穿通阻擋層216的寬度。N-型的穿通阻擋層216終止P-型層/區218和P-型半導體基板202之間的穿通或聯通。要理解的是，該元件可以是雙極電晶體、CMOS或DMOS元件。圖4A至圖4G表示依據本發明的實施例，配置的各種元件的示例。對於本發明所屬技術領域中具有通常知識者來說，這些元件眾所周知，因此，為了簡便，省去了這些元件的功能說明以及製備製程。
圖4A表示有源區配置成低壓CMOS的元件401的有源區配置成低壓CMOS，包括一個NMOS形成在P-阱區(P-型層/區218)中，以及一個PMOS形成在N-阱區410中。P-阱區中NMOS的工作電壓範圍為1-10伏，並且可以浮動至高於接地端的電勢。元件結構的隔離，使這種元件具有較低的雜訊。
圖4B表示一個可選實施例，其中配置成N-通道LDMOS的元件402的要求配置成一個N-通道LDMOS，包括一個N+源極區420位於P-阱區(P-型層/區218)中，以及一個N+汲極接觸吸引區422位於N-阱或N-漂流區424中。
圖4C表示雙重降低表面電場NLDMOS元件403的一個可選實施例，雙重降低表面電場NLDMOS元件403形成在兩個P-型隔離結構210之間的N-型阱(N-型層204)中。雙重降低表面電場NLDMOS元件403的有源區包括一個N+源極區430，位於P-阱區(P-型層/區218)中，以及一個N+汲極接觸吸引區432，位於N-阱區434中。雙重降低表面電場NLDMOS元件403在橫向元件導通狀態下(Rds-on)，為源 極和汲極之間提供低電阻。
圖4D表示P-通道LDMOS元件404的一個可選實施例，P-通道LDMOS元件404形成在兩個P-型隔離結構210之間的N-型阱(N-型層204)中。除了P+源極區440現位於N-阱區444中，作為本體，P+汲極接觸吸引區442現位於P-阱或P漂流區(P-型層/區218)中，作為汲極之外，P-通道LDMOS元件404可以用與圖4B所示相同的方式製備。
圖4E表示高壓垂直NPN電晶體(VNPN)405的一個可選實施例，高壓垂直NPN電晶體(VNPN)405形成在兩個p-型隔離結構210之間。高壓垂直NPN電晶體(VNPN)405的有源區包括一個重摻雜N+區450，位於高壓P-阱區(HVPW(P-型層/區218))中。重摻雜N+區450、P-阱區(P-型層/區218)以及P-阱區(P-型層/區218)下方的N-型區(穿通阻擋層216)、N-型層204，配置帶有N+區450的垂直NPN，作為發射極，P-阱區(P-型層/區218)作為基極，HVPW(P-型層/區218)下方的N-型區作為集電極。位於HVPW(P-型層/區218)中的P+區452為基極提供接觸感測器，同時位於HVPW(P-型層/區218)以外的N-型阱(N-型層204)頂部的N-型區454，為集電極提供接觸感測器。
圖4F表示一個可選實施例，其中配置成橫向PNP(LPNP)的元件406的要求配置成橫向PNP(LPNP)，包括P區460作為發射極，P環462作為集電極包圍著中心P區460(發射極)，N環464作為基極接觸感測器，包圍著集電極P環462和P區460(發射極)。
圖4G表示N-型接面閘極場效應電晶體(NJFET)407的一個可選實施例，N-型接面閘極場效應電晶體(NJFET)407形成在兩 個p-型隔離結構210之間。N-型接面閘極場效應電晶體(NJFET)407的有源區包括一個重摻雜P+區470，位於P-阱區(P-型層/區218)中，作為閘極。閘極接觸N-型區(穿通阻擋層216)，構成一個PN接面。
第二個實施例
圖5A至圖5F表示依據本發明的一個實施例，元件製備方法的一系列剖面示意圖。在圖5A中，該製程使用P-型半導體基板502作為起始材料。P-型半導體基板502可以分成複數個區域，用於製備不同工作電壓額定值的元件。每個區域都被下文所述的隔離結構隔開。為了示例，該圖表示形成在兩個隔離結構之間的半導體元件。這只是為了表示通用的製備製程，並不意味著對本發明實施例的侷限。要理解的是，該半導體元件可以是雙極電晶體、CMOS元件或DMOS元件。還應理解的是，利用下文中所述的技術，任意元件組合都可以結合在一個單獨芯片上。
在P-型半導體基板502上生長厚度為200-300Å的屏蔽氧化物(例如一層二氧化矽SiO2)之後，藉由全面磷注入，在P-型半導體基板502上方製備一個N-型層504，如圖5B所示。N-型層204的摻雜濃度約為1×1015cm-3。
在圖5C中，一層氮化矽(SiN層506)可以沉積在N-型層504上方。SiN層506的厚度約為1000Å至2000Å左右。在SiN層506上形成光致抗蝕劑(圖中沒有表示出)，形成圖案，作為有源區遮罩。藉由光致抗蝕劑中的開口，蝕刻掉暴露於蝕刻劑的那部分SiN層506，構成SiN圖案(SiN層506)，刻蝕在N-型層504的表面上終止。然後，製備一個隔離遮罩508，以定義隔離區。也就是說，隔離遮罩508為隔離結構覆蓋了沒有接受硼注入的區域。如圖5D所示，隔離遮罩508 對準到有源區遮罩製成的SiN圖案(SiN層506)。從而，可以省去用於對準的零遮罩。然後，藉由硼注入，製備P-型隔離層510。
在圖5E中，利用熱場氧化循環，生長場氧化物512，還驅動磷和硼，分別構成N-型阱(N-型層504)和P-型隔離區510。也就是說，利用隔離遮罩508，可以只用一個遮罩步驟，就製成N-型阱(N-型層504)和P-型隔離區510。要注意的是，如果使用淺溝槽隔離物(STI)的話，基板裡氧化循環將作為驅動。
圖5F表示利用一個遮罩步驟，可以在較高能量下進行重摻雜N型注入，在較低能量下進行P型注入。也就是說，可以省去深N-阱(DNW)遮罩步驟。確切地說，利用光遮罩514，藉由高能N-型注入(例如磷)製備N-型的穿通阻擋層516，藉由P-型注入(例如硼)在中等注入能量下，在較深的n-型的穿通阻擋層516上方，形成一個P-型層/區518。N-型的穿通阻擋層516重摻雜，其摻雜濃度範圍為1×1016cm-3至1×1018cm-3左右。DNW注入接受低溫短程擴散，保存了急劇尖銳的注入形狀。在一些實施例中，P-型層/區518對LV NMOS本體來說，可以P-阱，對於VNPN基極來說，可以是P-基極，或者對於PLDMOS汲極延伸物來說，可以是P-漂移。要注意的是，由於N-型和P-型注入物使用一個單獨的遮罩，因此N-型的穿通阻擋層516和P-型層/區518的厚度相同。在本結構中，P型層/區518下方的重摻雜N-型的穿通阻擋層516，終止了P型層/區518和P-型半導體基板502之間的穿通。
必須有一個比P型層/區518更寬的N-型的穿通阻擋層516，以防止從P型層/區518的拐角到P-型半導體基板502的穿通。圖5F’表示一種可能的實施例，其中利用帶角度的注入，製備比P-型層/區518更寬的穿通阻擋層516。帶角度的注入通常包括指揮與基板表面 呈一定角度的一束離子，同時在垂直於表面的軸周圍旋轉基板。藉由控制注入的角度和能量，注入穿通阻擋層516的N-型摻雜物可以制得足夠深、足夠寬，從而避免穿通。
在另一個可能的實施例中，在中等能量的P-型注入和高能N-型注入之間，進行光致抗蝕劑514的部分灰化，如圖5F-1至圖5F-3所示。確切地說，圖5E的製程之後，在圖5E的結構上形成光致抗蝕劑514，並形成圖案，如圖5F-1所示。利用中等能量P-型注入，製備P-型層/區518。然後，藉由光致抗蝕劑514的部分灰化，減小光致抗蝕劑514的厚度，增大遮罩開口的寬度，如圖5F-2所示。在圖5F-3中，藉由高能N-型注入，在P-型層/區518下方製備N-型的穿通阻擋層516。 如圖5F-3所示，較深的N-型的穿通阻擋層516比形成在上方的P-型層/區518更寬。在一個可選的進一步改進方案中，藉由帶角度的注入N-型注入物，使穿通阻擋層516更寬，如圖5F-4所示。
圖6表示依據本發明的上述實施例，帶有隔離結構和穿通阻擋層的帶有隔離結構和穿通阻擋層的元件600的剖面示意圖。確切地說，元件可以形成在N-型的穿通阻擋層516上方的N-型阱(N-型層504)中，以及兩個鄰近的P-型隔離結構510之間，其中穿通阻擋層516上方的P-型層/區518的尺寸近似相等。N-型的穿通阻擋層516終止了P-型層/區518和P-型半導體基板502之間的穿通。要理解的是，該元件可以是雙極電晶體、CMOS或DM4OS元件。與上述第一個實施例所述的方法類似，第二個實施例的方法還避免了使用零遮罩和外延層。另外，與第二個實施例相關的方法可以節省成本，減少遮罩步驟，避免了製備P-型隔離結構510、N-掩埋層(穿通阻擋層516)和P-型層/區518過程中的長程高溫擴散製程。
圖7A至圖7G表示依據本發明的實施例，配置不同元件的示例。對於本發明所屬領域中具有通常知識者來說，這些元件眾所周知，因此可以省去這些元件的功能說明以及製備製程。
圖7A表示一個低壓CMOS元件701，形成在兩個P-型隔離結構510之間的N-型阱(N-型層504)中。低壓CMOS元件701的有源區包括形成在P-阱區(P-型層/區518)中的NMOS，以及形成在N-阱區710中的PMOS。
圖7B表示一個可選實施例，其中有源區配置成N-通道LDMOS的元件702的有源區配置成N-通道LDMOS，N-通道LDMOS包括一個位於P-阱區(P-型層/區518)中的N+源極區720，以及一個位於N-阱724中的N+汲極接觸感測區722。
圖7C表示雙重降低表面電場NLDMOS元件703的一個可選實施例，雙重降低表面電場NLDMOS元件703形成在兩個P-型隔離結構510之間的N-型阱(N-型層504)中。雙重降低表面電場NLDMOS元件703的有源區包括一個N+源極區730，位於P-阱區(P-型層/區218)中，以及一個N+汲極接觸感測區732，位於N-阱區734中。雙重降低表面電場NLDMOS元件703在橫向元件帶有超級結的導通狀態下(Rds-on)，為源極和汲極之間提供低電阻。
圖7D表示P-通道LDMOS元件704的一個可選實施例，P-通道LDMOS元件704形成在兩個P-型隔離結構510之間的N-型阱(N-型層504)中。除了P+源極區740現位於N-阱區744中，作為本體，P+汲極接觸感測區742現位於P-阱區(P-型層/區518)中，作為汲極之外，P-通道LDMOS元件704可以用與圖4B所示相同的方式製備。
圖7E表示高壓垂直NPN電晶體(VNPN)705的一個可 選實施例，高壓垂直NPN電晶體(VNPN)705形成在兩個p-型隔離結構510之間。高壓垂直NPN電晶體705的有源區包括一個重摻雜N+區750，位於高壓P-阱區(HVPW(P-型層/區518))中。重摻雜N+區750、P-阱區(P-型層/區518)以及P-阱區(P-型層/區518)下方的N-型區(穿通阻擋層516)、504，配置帶有N+區750的垂直NPN，作為發射極，P-阱區(P-型層/區518)作為基極，HVPW(P-型層/區518)下方的N-型區作為集電極。位於HVPW(P-型層/區518)中的P+區752為基極提供接觸感測器，同時位於HVPW(P-型層/區518)以外的N-型阱504頂部的N-型區754，為集電極提供接觸感測器。
圖7F表示一個可選實施例，其中配置成橫向PNP(LPNP)的元件706的要求配置成橫向PNP(LPNP)，包括P區760作為發射極，P環462作為集電極包圍著中心P區760(發射極)，N環764作為基極接觸感測器，包圍著集電極P環762和P區760(發射極)。
圖7G表示N-型接面閘極場效應電晶體(NJFET)707的一個可選實施例，N-型接面閘極場效應電晶體(NJFET)707形成在兩個p-型隔離結構510之間。N-型接面閘極場效應電晶體707的有源區包括一個重摻雜P+區770，位於P-阱區(P-型層/區518)中，作為閘極。閘極接觸N-型區(穿通阻擋層516)，構成一個PN接面。
第三個實施例
圖8A至圖8F表示依據本發明的一個實施例，元件製備方法的一系列剖面示意圖。在圖8A中，該製程使用P-型半導體基板802作為起始材料。P-型半導體基板802可以分成複數個區域，用於製備不同工作電壓額定值的元件。每個區域都被下文所述的隔離結構隔開。為了示例，該圖表示形成在兩個隔離結構之間的半導體元件。這只是為了 表示通用的製備製程，並不意味著對本發明實施例的侷限。要理解的是，該半導體元件可以是雙極電晶體、CMOS元件或DMOS元件。還應理解的是，利用下文中所述的技術，任意元件組合都可以結合在一個單獨芯片上。
然後，代替進行全面注入，藉由外延沉積在P-型半導體基板802上製備N-型外延結構。N-型外延結構包括兩個或三個N-型外延層。在本例中，N-型外延結構包括兩層，如圖8B所示，底層(N-外延層804)是較重摻雜層，摻雜濃度範圍為1×1016cm-3至1×1017cm-3左右，頂層(N-外延層805)是次重摻雜層，摻雜濃度約為1×1015cm-3。底層(N-外延層804)的厚度約為0.5μm，頂層(N-外延層805)的厚度約為1-2μm。在三層結構的示例中，如圖8B-1所示，較重摻雜層夾在兩個次重摻雜層(N-外延層803、805)之間。為了解釋說明，圖8C至圖8F僅表示出了帶有兩層N-外延結構的元件製備的剖面示意圖。
在N-型外延結構上生長屏蔽氧化物之後，可以在上方沉積一個氮化矽層(SiN)。SiN層806的厚度約為1000Å至2000Å左右。 在SiN層806上製備光致抗蝕劑(圖中沒有表示出)，並形成圖案，作為有源區遮罩。藉由光致抗蝕劑中的開口，蝕刻掉暴露於蝕刻劑的那部分SiN層806，形成SiN圖案(SiN層806)，如圖8C所示。
形成一個隔離遮罩808，定義隔離區。也就是說，隔離遮罩808為隔離結構覆蓋不接受硼注入的區域。如圖8D所示，將隔離遮罩808對準到有源區遮罩製成的SiN圖案(SiN層806)。因此，可以省去用於對準的零遮罩。藉由硼注入，形成P-型隔離層810。
在圖8E中，利用熱場氧化循環，生長場氧化物812，並且驅動磷和硼，分別形成N-型阱(N-外延層804)和P-型隔離結構810。 也就是說，利用隔離遮罩808，只藉由一次遮罩製程，就能形成N-型阱(N-外延層804)和P-型隔離區810。要注意的是，如果使用淺溝槽隔離物(STI)的話，那麼襯裡氧化循環可以用於驅動。
在圖8F中，藉由光遮罩814，可以利用P-型注入中等能量，在N-外延層805中製備P-型層/區818。要注意的是，在本實施例中，不需要N-型注入。P-型層/區818下方的重摻雜N-外延層804終止了P-型層和P-型半導體基板802之間的穿通。因此，可以省去DNW遮罩過程。在本實施例中，最佳化N-外延結構的厚度和摻雜濃度非常重要。
圖9表示依據本發明的上述實施例，帶有隔離結構和穿通阻擋層的帶有隔離結構和穿通阻擋層的元件900的剖面示意圖。確切地說，帶有隔離結構和穿通阻擋層的元件900具有一個三層N-外延結構。 重摻雜N-外延層804夾在次重摻雜層(N-外延層803、805)之間。元件形成在N-外延層804上方的N-外延層805中，以及兩個鄰近的P-型隔離結構810之間。N-外延層804作為穿通阻擋層，終止了P-型層/區818和P-型半導體基板802之間穿通。要理解的是，該元件可以是雙極電晶體、CMOS或DMOS元件。
雖然使用了外延製程，但是與第三個實施例有關的上述方法仍然可以節省成本，避免使用零遮罩，減少遮罩製程，避免了製備P-型隔離結構810、N-掩埋層(穿通阻擋層516)和P-型層/區818過程中的長程高溫擴散製程。
圖10A至圖10E表示依據本發明的實施例，配置不同元件的示例。對於本發明所屬技術領域中具有通常知識者來說，這些元件眾所周知，因此可以省去這些元件的功能說明以及製備製程。
圖10A表示一個低壓CMOS元件1001，形成在兩個P- 型隔離結構810之間的N-外延層805中。元件1001的有源區包括形成在P-阱區(P-型層/區818)中的NMOS，以及形成在N-阱區1010中的PMOS。
圖10B表示一個可選實施例，其中有源區配置成N-通道LDMOS的元件1002的有源區配置成N-通道LDMOS，N-通道LDMOS包括一個位於P-阱區(P-型層/區818)中的N+源極區1020，以及一個位於N-阱1024中的N+汲極接觸感測區1022。
圖10C表示雙重降低表面電場NLDMOS元件1003的一個可選實施例，雙重降低表面電場NLDMOS元件1003形成在兩個P-型隔離結構810之間的N-外延層805中。雙重降低表面電場NLDMOS元件1003的有源區包括一個N+源極區1030，位於P-阱區(P-型層/區818)中，以及一個N+汲極接觸感測區1032，位於N-阱區1034中。雙重降低表面電場NLDMOS元件1003在橫向元件導通狀態下(Rds-on)，藉由超級接面在源極和汲極之間提供低電阻。
圖10D表示P-通道LDMOS元件1004的一個可選實施例，P-通道LDMOS元件1004形成在兩個P-型隔離結構810之間的N-外延層805中。除了P+源極區1040現位於N-阱區1044中，作為本體，P+汲極接觸吸引區1042現位於P-阱區(P-型層/區818)中，作為汲極之外，P-通道LDMOS1004可以用與圖4B所示相同的方式製備。
圖10E表示高壓垂直NPN電晶體(VNPN)1005的一個可選實施例，高壓垂直NPN電晶體(VNPN)1005形成在兩個p-型隔離結構810之間。高壓垂直NPN電晶體1005的有源區包括一個重摻雜N+區1050，位於高壓P-阱區(HVPW(P-型層/區818))中。重摻雜N+區1050、P-阱區(P-型層/區818)以及P-阱區(P-型層/區818)下 方的N-外延層805、804、803，配置帶有N+區1050的垂直NPN，作為發射極，P-阱區(P-型層/區818)作為基極，HVPW(P-型層/區818)下方的N-外延層作為集電極。位於HVPW中的P+區1052為基極提供接觸感測器，同時位於HVPW(P-型層/區818)以外的N-型層(N-外延層805)頂部的N-區1054，為集電極提供接觸感測器。另外，依據第三個實施例，元件的有源區可以配置成橫向PNP，與圖7F所示的有源區類似，或者配置成N-型接面閘極場效應電晶體(NJFET)，與圖7G所示的要求類似。
本發明的各個方面允許將雙極、CMOS和DMOS元件結合在一個單獨晶圓上。這樣有利於製備以下緊湊型元件，包括例如實現邏輯功能的CMOS元件，實現模擬元件的雙極元件，以及實現高壓元件的DMOS元件。
因此，本發明的範圍不應侷限於以上說明，而應由所附的申請專利範圍及其全部等效內容決定。本方法中所述步驟的順序並不用於侷限進行相關步驟的特定順序的要求。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。在以下申請專利範圍中，除非特別聲明，否則不定冠詞「一個」或「一種」都指本文內容中的一個或複數個項目的數量。除非在指定的申請專利範圍中用「意思是」特別指出，否則所附的申請專利範圍應認為是包括意義及功能的限制。申請專利範圍中沒有用「意思是」特別指出用於特定功能的任意項目，都不應認為是具體所述的「意思」或「步驟」。
202‧‧‧P-型半導體基板
204‧‧‧N-型層
210‧‧‧P-型隔離結構
216‧‧‧穿通阻擋層
218‧‧‧P-型層/區
300‧‧‧元件

Claims (35)

  1. 一種半導體元件，其包括：一個第一導電類型的半導體基板；一個第二導電類型的第一層，在第一導電類型的半導體基板上方；複數個第一導電類型的隔離結構，在一部分第二導電類型的第一層中，其中配置複數個隔離結構，使形成在第二導電類型的第一層中的一個第一導電類型的區域隔離，其中複數個隔離結構向深處延伸，穿過第二導電類型的第一層，到達第一導電類型的半導體基板；以及一個第二導電類型的穿通阻擋層，在第一導電類型的區域下方，被第一導電類型的複數個隔離結構隔開；其中與第二導電類型的第一層相比，第二導電類型的穿通阻擋層重摻雜，其中第一導電類型的區域寬度等於或小於第二導電類型的穿通阻擋層寬度；其中，第一導電類型的區域在兩個鄰近的隔離結構之間的寬度，等於或小於第二導電類型的穿通阻擋層的寬度。
  2. 如申請專利範圍第1項所述之半導體元件，其中該元件配置成雙極電晶體、互補型金屬-氧化物-半導體元件或雙擴散金屬-氧化物-半導體元件。
  3. 如申請專利範圍第1項所述之半導體元件，其中該元件配置成N-通道橫向雙擴散金屬-氧化物-半導體元件、雙重降低表面電場NLDMOS元件、P-通道LDMOS元件、垂直NPN電晶體、橫向PNP電晶體或N-型接面閘極場效應電晶體。
  4. 如申請專利範圍第1項所述之半導體元件，其中第一導電類型為P，第二導電類型為N。
  5. 如申請專利範圍第1項所述之半導體元件，其中第二導電類型的第一層的摻雜濃度為1×1015cm-3。
  6. 如申請專利範圍第1項所述之半導體元件，其中第二導電類型的穿通阻擋層的摻雜濃度範圍為1×1016cm-3至1×1017cm-3。
  7. 一種半導體元件，其包括：一個第一導電類型的半導體基板；一個第二導電類型的第一層，在第一導電類型的半導體基板上方；一個或複數個第一導電類型的隔離結構，在一部分第二導電類型的第一層中，其中配置一個或複數個隔離結構，使形成在第二導電類型的第一層中的一個第一導電類型的區域隔離，其中一個或複數個隔離結構向深處延伸，穿過第二導電類型的第一層，到達第一導電類型的半導體基板；以及一個第二導電類型的穿通阻擋層，在第一導電類型的區域下方，被第一導電類型的一個或複數個隔離結構隔開；其中與第二導電類型的第一層相比，第二導電類型的穿通阻擋層重摻雜，其中第一導電類型的區域寬度等於或小於第二導電類型的穿通阻擋層寬度；其中，第二導電類型的不帶圖案的第一層以及第二導電類型的穿通阻擋層都是藉由沉積形成的外延層，其中第二導電類型的第一層在第二導電類型的穿通阻擋層上方。
  8. 如申請專利範圍第7項所述之半導體元件，其中該元件配置成雙極電晶體、互補型金屬-氧化物-半導體元件或雙擴散金屬-氧化物-半導體元件。
  9. 如申請專利範圍第7項所述之半導體元件，其中該元件配置成N-通道橫向雙擴散金屬-氧化物-半導體元件、雙重降低表面電場NLDMOS元件、P-通道LDMOS元件、垂直NPN電晶體、橫向PNP電晶體或N-型接面閘極場效應電晶體。
  10. 如申請專利範圍第7項所述之半導體元件，其中第一導電類型為P，第二導電類型為N。
  11. 如申請專利範圍第7項所述之半導體元件，其中第二導電類型的第一層的摻雜濃度為1×1015cm-3。
  12. 如申請專利範圍第7項所述之半導體元件，其中第二導電類型的穿通阻擋層的摻雜濃度範圍為1×1016cm-3至1×1017cm-3。
  13. 一種半導體元件的製備方法，其包括下列步驟：a)在第一導電類型的半導體基板上方，製備一個第二導電類型的不帶圖案的第一層；b)製備一個或複數個第一導電類型的隔離結構，其中一個或複數個隔離結構向深處延伸，穿過第二導電類型的第一層，到達第一導電類型的半導體基板；其中，藉由帶有隔離遮罩的離子注入以及驅動擴散製程，製備複數個隔離結構，其中隔離遮罩與有源區遮罩製成的複數個有源區圖案對準； c)在被一個或複數個隔離結構隔開的那部分第一層中，製備一個第一導電類型的區域；以及d)在被複數個隔離結構隔開的第一導電類型的區域下方，製備一個第二導電類型的穿通阻擋層，其中與第二導電類型的第一層相比，第二導電類型的穿通阻擋層重摻雜。
  14. 如申請專利範圍第13項所述之製備方法，其中第一導電類型為P，第二導電類型為N。
  15. 如申請專利範圍第13項所述之製備方法，其中第二導電類型的第一層的摻雜濃度為1×1015cm-3。
  16. 如申請專利範圍第13項所述之製備方法，其中第二導電類型穿通阻擋層的摻雜濃度範圍為1×1016cm-3至1×1017cm-3。
  17. 如申請專利範圍第13項所述之製備方法，其中驅動擴散製程驅動第二導電類型的第一層以及第一導電類型的隔離結構中的離子。
  18. 如申請專利範圍第13項所述之製備方法，其中第二導電類型的不帶圖案的第一層，由全面注入製成。
  19. 一種半導體元件的製備方法，其包括下列步驟：a)在第一導電類型的半導體基板上方，製備一個第二導電類型的不帶圖案的第一層；b)製備一個或複數個第一導電類型的隔離結構，其中一個或複數個隔離結構向深處延伸，穿過第二導電類型的第一層，到達第一導電類型的半導體基板； c)在被一個或複數個隔離結構隔開的那部分第一層中，製備一個第一導電類型的區域；以及d)在被一個或複數個隔離結構隔開的第一導電類型的區域下方，製備一個第二導電類型的穿通阻擋層，其中與第二導電類型的第一層相比，第二導電類型的穿通阻擋層重摻雜；其中，利用第一阱遮罩，藉由中等能量離子注入，製備第一導電類型的區域，以及利用第一阱遮罩或不同於第一阱遮罩的第二阱遮罩，藉由高能離子注入，製備第二導電類型的穿通阻擋層，其中第一導電類型的區域在兩個鄰近的隔離結構之間的寬度，等於或小於第二導電類型的穿通阻擋層的寬度。
  20. 如申請專利範圍第19項所述之製備方法，其中第一導電類型為P，第二導電類型為N。
  21. 如申請專利範圍第19項所述之製備方法，其中第二導電類型的第一層的摻雜濃度為1×1015cm-3。
  22. 如申請專利範圍第19項所述之製備方法，其中第二導電類型穿通阻擋層的摻雜濃度範圍為1×1016cm-3至1×1017cm-3。
  23. 如申請專利範圍第19項所述之製備方法，其中第二導電類型的不帶圖案的第一層，由全面注入製成。
  24. 一種半導體元件的製備方法，其包括下列步驟：a)在第一導電類型的半導體基板上方，製備一個第二導電類型的不帶圖案的第一層； b)製備一個或複數個第一導電類型的隔離結構，其中一個或複數個隔離結構向深處延伸，穿過第二導電類型的第一層，到達第一導電類型的半導體基板；c)在被一個或複數個隔離結構隔開的那部分第一層中，製備一個第一導電類型的區域；以及d)在被一個或複數個隔離結構隔開的第一導電類型的區域下方，製備一個第二導電類型的穿通阻擋層，其中與第二導電類型的第一層相比，第二導電類型的穿通阻擋層重摻雜；其中，利用第一阱遮罩製備第一導電類型的區域之後，增大第一阱遮罩開口的尺寸，然後利用相同的遮罩製備穿通阻擋層。
  25. 如申請專利範圍第24項所述之製備方法，其中第一導電類型為P，第二導電類型為N。
  26. 如申請專利範圍第24項所述之製備方法，其中第二導電類型的第一層的摻雜濃度為1×1015cm-3。
  27. 如申請專利範圍第24項所述之製備方法，其中第二導電類型穿通阻擋層的摻雜濃度範圍為1×1016cm-3至1×1017cm-3。
  28. 如申請專利範圍第24項所述之製備方法，其中第二導電類型的不帶圖案的第一層，由全面注入製成。
  29. 一種半導體元件的製備方法，其包括下列步驟：a)在第一導電類型的半導體基板上方，製備一個第二導電類型的不帶圖案的第一層； b)製備一個或複數個第一導電類型的隔離結構，其中一個或複數個隔離結構向深處延伸，穿過第二導電類型的第一層，到達第一導電類型的半導體基板；c)在被一個或複數個隔離結構隔開的那部分第一層中，製備一個第一導電類型的區域；以及d)在被一個或複數個隔離結構隔開的第一導電類型的區域下方，製備一個第二導電類型的穿通阻擋層，其中與第二導電類型的第一層相比，第二導電類型的穿通阻擋層重摻雜；其中，第二導電類型的不帶圖案的第一層以及第二導電類型的穿通阻擋層都是藉由沉積形成的外延層，其中第二導電類型的第一層在第二導電類型的穿通阻擋層上方。
  30. 如申請專利範圍第29項所述之製備方法，其更包括在第二導電類型的穿通阻擋層下方以及半導體基板上方，製備一個第二導電類型的第二層，其中外延層中的第二導電類型的第二層，其摻雜濃度類似於第二導電類型的第一層的摻雜濃度。
  31. 如申請專利範圍第29項所述之製備方法，其中第二導電類型的穿通阻擋層的厚度小於第二導電類型的第一層的厚度。
  32. 如申請專利範圍第29項所述之製備方法，其中第一導電類型為P，第二導電類型為N。
  33. 如申請專利範圍第29項所述之製備方法，其中第二導電類型的第一層的摻雜濃度為1×1015cm-3。
  34. 如申請專利範圍第29項所述之製備方法，其中第二導電類型穿通阻擋層的摻雜濃度範圍為1×1016cm-3至1×1017cm-3。
  35. 如申請專利範圍第29項所述之製備方法，其中第二導電類型的不帶圖案的第一層，由全面注入製成。
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