TWI583005B - 具有最小頂板寄生電容之可堆疊的高密度金屬-氧化物-金屬電容器 - Google Patents
具有最小頂板寄生電容之可堆疊的高密度金屬-氧化物-金屬電容器 Download PDFInfo
- Publication number
- TWI583005B TWI583005B TW102143279A TW102143279A TWI583005B TW I583005 B TWI583005 B TW I583005B TW 102143279 A TW102143279 A TW 102143279A TW 102143279 A TW102143279 A TW 102143279A TW I583005 B TWI583005 B TW I583005B
- Authority
- TW
- Taiwan
- Prior art keywords
- conductors
- axis
- along
- planes
- conductor
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims description 127
- 239000002184 metal Substances 0.000 title claims description 27
- 230000003071 parasitic effect Effects 0.000 title description 8
- 239000004020 conductor Substances 0.000 claims description 694
- 239000000758 substrate Substances 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 39
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 238000003491 array Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/10—Metal-oxide dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Structure Of Printed Boards (AREA)
Description
本發明係與積體電路有關,特別地,係關於一種具有最小頂板寄生電容之可堆疊的高密度金屬-氧化物-金屬電容器。
許多常見的電路中包含具有複數個電容器的電容器陣列。在電容器陣列中的電容器通常會具有較大的幾何形狀以便將寄生電容百分比維持在設計規格以下(通常適當地在固有電容值以下)或以便增加匹配性能。
一般而言,為了建構具有眾多電容器的電容器陣列,便需要相當大的電容值以及相當大的陣列面積,這均會額外增加生產之成本。
因此,本發明揭露一種可堆疊的高密度金屬-氧化物-金屬電容器,以解決先前技術所遭遇到之種種問題。
根據本發明之一具體實施例係為一種可堆疊的高密度金屬-氧化物-金屬電容器。於此實施例中,可堆疊的高密度金屬-氧化物-金屬電容器包含複數個第一導體及複數個第二導體。複數個第一導體沿第一
軸堆疊於積體電路的基底上。第一軸與基底落在其上的平面垂直。在複數個第一導體中的每個導體由沿第一軸佈置的一個或複數個第一過孔連接到在複數個第一導體中的相鄰導體。複數個第二導體沿第一軸堆疊於積體電路的基底上。在複數個第二導體中的每個導體由沿第一軸佈置的一個或複數個第二過孔連接到在複數個第二導體中的相鄰導體。複數個第一導體及複數個第二導體沿第二軸平行佈置,第二軸(i)與第一軸垂直並且(ii)與基底落在其上的平面平行。複數個第一導體分別落在複數個平面上,該複數個平面(i)與第一軸垂直並且(ii)與基底落在其上的平面平行。複數個第二導體分別落在該複數個平面上。電容沿複數個平面形成於複數個第一導體與複數個第二導體之間。
在一實施例中,電容沿複數個平面形成於第一過孔與第二過孔之間。
在一實施例中,在複數個第一導體中的導體數目等於在複數個第二導體中的導體數目。
在一實施例中,在複數個第二導體中的導體數目大於在複數個第一導體中的導體數目。
在一實施例中,在複數個第一導體及複數個第二導體中的導體具有預設尺度。在複數個第一導體及複數個第二導體中的導體以第一預設距離來分離。複數個第一導體及複數個第二導體以第二預設距離來分離。在複數個第一導體與複數個第二導體之間的電容的值取決於以下各項中的一項或多項:(i)預設尺度、(ii)第一預設距離及(iii)第二預設距離。
在一實施例中,該系統進一步包含沿第一軸在積體電路
的基底上堆疊的複數個第三導體。複數個第二導體沿第二軸與複數個第一導體及複數個第三導體平行佈置並且佈置於複數個第一導體與第三導體之間。在複數個第三導體中的每個導體由沿第一軸佈置的一個或複數個第三過孔連接到在複數個第三導體中的相鄰導體。複數個第三導體分別落在複數個平面上。電容沿複數個平面形成於複數個第二導體與複數個第三導體之間。
在一實施例中,在複數個第一導體中的導體數目等於在
複數個第三導體中的導體數目。在複數個第二導體中的導體數目大於在複數個第一導體中的導體數目。
在一實施例中,在複數個第一導體、複數個第二導體及
複數個第三導體中的導體具有預設尺度。在複數個第一導體、複數個第二導體及複數個第三導體中的導體以第一預設距離來分離。複數個第一導體、複數個第二導體及複數個第三導體以第二預設距離來分離。在複數個第一導體與複數個第二導體之間及在複數個第二導體與複數個第三導體之間的電容的值取決於以下各項中的一項或多項:(i)預設尺度、(ii)第一預設距離及(iii)第二預設距離。
在一實施例中,電容沿複數個平面形成于第二過孔與第三過孔之間。
在一實施例中,一種系統包含第一組導體、第二組導體及第三組導體。在第一、第二及第三組中的每組中的導體沿第一軸堆疊於積體電路的基底上。第一軸與基底落在其上的平面垂直。在第一、第
二及第三組中的每組中,每個導體由沿第一軸的一個或複數個過孔連接到相鄰導體。第一、第二及第三組導體沿第二軸平行佈置,該第二軸(i)與第一軸垂直並且(ii)與基底落在其上的平面平行。第二組導體佈置於第一組導體與第三組導體之間。第一組導體分別落在複數個平面上,該複數個平面(i)與第一軸垂直並且(ii)與基底落在其上的平面平行。第二組導體分別落在該複數個平面上。第三組導體分別落在該複數個平面上。
在一實施例中,電容沿複數個平面形成於第一組導體與第二組導體之間。電容沿複數個平面形成於第二組導體與第三組導體之間。
在一實施例中,在第一組導體中的導體數目等於在第三組導體中的導體數目。在第二組導體中的導體數目少於在第一組導體中的導體數目。
在一實施例中,在第一組導體中的第一導體通過沿第二軸的連接來連接到在第三組導體中的第一導體。
在一實施例中,該系統進一步包含第四組導體及第五組導體。在第四及第五組中的每組中的導體沿第一軸堆疊於積體電路的基底上。在第四及第五組中的每組中,每個導體由沿第一軸的一個或複數個過孔連接到相鄰導體。第四及第五組導體沿第二軸平行佈置。第四組導體分別落在複數個平面上。第五組導體分別落在複數個平面上。第四組導體佈置於第三組導體與第五組導體之間。
在一實施例中,電容沿複數個平面形成於第一組導體與
第二組導體之間。電容沿複數個平面形成於第二組導體與第三組導體之間。電容沿複數個平面形成於第三組導體與第四組導體之間。電容沿複數個平面形成於第四組導體與第五組導體之間。
在一實施例中,在第一組導體中的導體數目等於在第三
組導體中的導體數目並且等於在第五組導體中的導體數目。在第二組導體中的導體數目等於在第四組導體中的導體數目並且少於在第一組導體中的導體數目。
在一實施例中,在第一組導體中的第一導體通過沿第二
軸的連接來連接到在第三組導體中的第一導體及在第五組導體中的第一導體。
在一實施例中,該系統進一步包含第六組導體、第七組
導體及第八組導體。在第六、第七及第八組中的每組中的導體沿第一軸堆疊於積體電路的基底上。在第六、第七及第八組中的每組中,每個導體由沿第一軸的一個或複數個過孔連接到相鄰導體。第六、第七及第八組導體沿第二軸平行佈置。第六組導體沿第三軸與第一組導體相鄰放置,該第三軸與第一及第二軸垂直。第七組導體沿第三軸與第二組導體相鄰放置。第八組導體沿第三軸與第三組導體相鄰放置。第七組導體佈置於第六組導體與第八組導體之間。第六、第七及第八組導體分別落在複數個平面上。
在一實施例中,電容沿複數個平面形成於第一組導體與
第二組導體之間。電容沿複數個平面形成於第二組導體與第三組導體之間。電容沿複數個平面形成於第三組導體與第四組導體之間。電容沿複
數個平面形成於第四組導體與第五組導體之間。電容沿複數個平面形成於第六組導體與第七組導體之間。電容沿複數個平面形成於第七組導體與第八組導體之間。
在一實施例中,在第六組導體中的第一導體通過沿第二軸的連接來連接到在第八組導體中的第一導體。
在一實施例中,在第七組導體中的除了第一及最後導體之外的導體沿第三軸連接到在第二組導體中的除了第一及最後導體之外的導體。
在一實施例中,一種方法包含在積體電路的基底上佈置複數個第一導體。複數個第一導體沿第一軸堆疊於基底上。第一軸與基底落在其上的平面垂直。該方法進一步包含通過沿第一軸佈置的一個或複數個第一過孔將在複數個第一導體中的每個導體連接到在複數個第一導體中的相鄰導體。該方法進一步包含在積體電路的基底上佈置複數個第二導體。複數個第二導體沿第一軸堆疊於基底上。該方法進一步包含通過沿第一軸佈置的一個或複數個第二過孔將在複數個第二導體中的每個導體連接到在複數個第二導體中的相鄰導體。該方法進一步包含沿第二軸平行佈置複數個第一導體及複數個第二導體,該第二軸(i)與第一軸垂直並且(ii)與基底落在其上的平面平行。該方法進一步包含分別沿複數個平面佈置複數個第一導體,該複數個平面(i)與第一軸垂直並且(ii)與基底落在其上的平面平行。該方法進一步包含分別沿該複數個平面佈置複數個第二導體。電容沿該複數個平面形成於複數個第一導體與複數個第二導體之間。
在一實施例中,電容沿複數個平面形成于第一過孔與第二過孔之間。
在一實施例中,在複數個第一導體中的導體數目等於在複數個第二導體中的導體數目。
在一實施例中,在複數個第二導體中的導體數目大於在複數個第一導體中的導體數目。
在一實施例中,在複數個第一導體及複數個第二導體中的導體具有預設尺度。在複數個第一導體及複數個第二導體中的導體以第一預設距離來分離。複數個第一導體及複數個第二導體以第二預設距離來分離。在複數個第一導體與複數個第二導體之間的電容的值取決於以下各項中的一項或多項:(i)預設尺度、(ii)第一預設距離及(iii)第二預設距離。
在一實施例中,該方法進一步包含在積體電路的基底上佈置複數個第三導體。複數個第三導體沿第一軸堆疊於基底上。該方法進一步包含沿第二軸與複數個第一導體及複數個第三導體平行並且在複數個第一導體與複數個第三導體之間佈置複數個第二導體。該方法進一步包含通過沿第一軸佈置的一個或複數個第三過孔將在複數個第三導體中的每個導體連接到在複數個第三導體中的相鄰導體。該方法進一步包含分別沿複數個平面佈置複數個第三導體。電容沿複數個平面形成於複數個第二導體與複數個第三導體之間。
在一實施例中,在複數個第一導體中的導體數目等於在複數個第三導體中的導體數目。在複數個第二導體中的導體數目大於在
複數個第一導體中的導體數目。
在一實施例中,在複數個第一導體、複數個第二導體及
複數個第三導體中的導體具有預設尺度。在複數個第一導體、複數個第二導體及複數個第三導體中的導體以第一預設距離來分離。第一、第二及複數個第三導體以第二預設距離來分離。在複數個第一導體與複數個第二導體之間及在複數個第二導體與複數個第三導體之間的電容的值取決於以下各項中的一項或多項:(i)預設尺度、(ii)第一預設距離及(iii)第二預設距離。
在一實施例中,電容沿複數個平面形成于第二過孔與第
三過孔之間。
在一實施例中,一種方法包含在積體電路的基底上佈置
第一組導體、第二組導體及第三組導體。在第一、第二及第三組中的每組中的導體沿第一軸堆疊於積體電路的基底上。第一軸與基底落在其上的平面垂直。該方法進一步包含在第一、第二及第三組中的每組中,通過沿第一軸的一個或複數個過孔將每個導體連接到相鄰導體。該方法進一步包含沿第二軸平行佈置第一、第二及第三組導體,該第二軸(i)與第一軸垂直並且(ii)與基底落在其上的平面平行。該方法進一步包含在第一組導體與第三組導體之間佈置第二組導體。該方法進一步包含分別沿複數個平面佈置第一組導體,該複數個平面(i)與第一軸垂直並且(ii)與基底落在其上的平面平行。該方法進一步包含分別沿該複數個平面上佈置第二組導體。該方法進一步包含分別沿該複數個平面上佈置第三組導體。
在一實施例中,電容沿複數個平面形成於第一組導體與
第二組導體之間。電容沿複數個平面形成於第二組導體與第三組導體之間。
在一實施例中,在第一組導體中的導體數目等於在第三
組導體中的導體數目。在第二組導體中的導體數目少於在第一組導體中的導體數目。
在一實施例中,該方法進一步包含通過沿第二軸的連接
將在第一組導體中的第一導體連接到在第三組導體中的第一導體。
在一實施例中,該方法進一步包含在積體電路的基底上
佈置第四組導體及第五組導體。在第四及第五組中的每組中的導體沿第一軸堆疊於基底上。該方法進一步包含在第四及第五組中的每組中,通過沿第一軸的一個或複數個過孔將每個導體連接到相鄰導體。該方法進一步包含沿第二軸平行佈置第四及第五組導體。該方法進一步包含分別沿複數個平面佈置第四組導體。該方法進一步包含分別沿複數個平面佈置第五組導體。該方法進一步包含在第三組導體與第五組導體之間佈置四組導體。
在一實施例中,電容沿複數個平面形成於第一組導體與
第二組導體之間。電容沿複數個平面形成於第二組導體與第三組導體之間。電容沿複數個平面形成於第三組導體與第四組導體之間。電容沿複數個平面形成於第四組導體與第五組導體之間。
在一實施例中,在第一組導體中的導體數目等於在第三組導體中的導體數目並且等於在第五組導體中的導體數目。在第二組導
體中的導體數目等於在第四組導體中的導體數目並且少於在第一組導體中的導體數目。
在一實施例中,該方法進一步包含通過沿第二軸的連接
將在第一組導體中的第一導體連接到在第三組導體中的第一導體及在第五組導體中的第一導體。
在一實施例中,該方法進一步包含在積體電路的基底上
佈置第六組導體、第七組導體及第八組導體。在第六、第七及第八組中的每組中的導體沿第一軸堆疊於基底上。該方法進一步包含在第六、第七及第八組中的每組中,通過沿第一軸的一個或複數個過孔將每個導體連接到相鄰導體。該方法進一步包含沿第二軸平行佈置第六、第七及第八組導體。該方法進一步包含沿第三軸與第一組導體相鄰佈置第六組導體,該第三軸與第一及第二軸垂直。該方法進一步包含沿第三軸與第二組導體相鄰佈置第七組導體。該方法進一步包含沿第三軸與第三組導體相鄰佈置第八組導體。該方法進一步包含在第六組導體與第八組導體之間佈置第七組導體佈置。該方法進一步包含分別沿複數個平面佈置第六、第七及第八組導體。
在一實施例中,電容沿複數個平面形成於第一組導體與
第二組導體之間。電容沿複數個平面形成於第二組導體與第三組導體之間。電容沿複數個平面形成於第三組導體與第四組導體之間。電容沿複數個平面形成於第四組導體與第五組導體之間。電容沿複數個平面形成於第六組導體與第七組導體之間。電容沿複數個平面形成於第七組導體與第八組導體之間。
在一實施例中,該方法進一步包含通過沿第二軸的連接
將在第六組導體中的第一導體連接到在第八組導體中的第一導體。
在一實施例中,該方法進一步包含沿第三軸將在第七組
導體中的除了第一及最後導體之外的導體連接到在第二組導體中的除了第一及最後導體之外的導體。
關於本發明之優點與精神可以藉由以下的發明詳述及所
附圖式得到進一步的瞭解。
100、B、B1~B3、D1~D2‧‧‧底板
102‧‧‧基底
104、306、308‧‧‧連接部
L‧‧‧預設長度
w‧‧‧預設寬度
d1、d2‧‧‧預設距離
M2~M6‧‧‧導體
V23、V34、V56‧‧‧過孔
200、200-1~200-3、T、T1~T4‧‧‧頂板
300‧‧‧電容器陣列
302-1~302-2、304-1~304-3‧‧‧電容器單元
圖1繪示根據本發明之電容器陣列中所使用的電容器單元之底板(bottom plate)的實施例。
圖2A繪示根據本發明之電容器陣列中所使用的電容器單元之頂板的實施例。
圖2B繪示根據本發明之電容器陣列中所使用的複數個頂板的實施例。
圖3繪示根據本發明之包含複數個底板及複數個頂板的電容器陣列之頂視圖。
圖4繪示根據本發明之包含複數個底板及複數個頂板的電容器陣列之側視圖。
本發明內容涉及一種金屬-氧化物-金屬(MOM)電容器陣列結構。如以下參照圖1-4所說明的那樣,電容器陣列具有單元結構,該單元結構包含豎直堆疊的金屬接線(導體)的中心壁。豎直堆疊的金屬
接線由過孔互連。中心壁(頂板)佈置在由相似堆疊的結構(底板)製成的兩個壁之間。底板在兩個相鄰單元結構之間共用。這一結構最小化了針對頂板的寄生電容。在電容器陣列的頂部或底部連接底板。底板連接用作為遮罩層以減少在電容器陣列的頂板與外部連接之間的邊緣電容。頂板在與底板連接的方向垂直的方向上連接。頂板連接相互平行伸展並且最終在電容器陣列的一端或兩端連接到外部電路元件。
如以下參照圖1-4進一步說明的那樣,具有相同單元結構
的虛單元(dummy cell)被佈置在最外陣列邊界的旁邊。虛單元連接到預設電勢以提高該陣列的均勻性而不會向頂板添加寄生電容。虛連接佈置於頂板連接的側面。虛連接用來將虛單元的頂板連接到預設電勢。
如以下參照圖1-4進一步說明的那樣,可以沿水平軸及垂
直軸複製或堆疊單元結構。可以通過重新配置底板連接或頂板連接來調整所得電容器的大小(即電容的值)。可以調整頂板及底板的段長度以匹配積體電路中相鄰邏輯的節距(pitch)。可以通過變化間距、段寬度及金屬到過孔疊加來調整電容器陣列的密度。頂板及底部可以根據電容器密度及寄生電容要求而具有不同數目的堆疊的金屬層。
圖1繪示底板100的實施例。底板100包含如圖所示在基底
102上佈置的複數個導體。僅舉例而言,複數個導體表示為M2、M3、M4、M5及M6。底板100中的導體數目可以多於或少於所示數目。沿第一軸堆疊複數個導體。第一軸與基底102落在其上的平面垂直。在底板100中的每個導體以預設距離d1從相鄰導體分離。
在底板100中的每個導體有預設長度L(段長度)及預設寬
度W(段寬度)。在底板100中的每個導體由一個或複數個過孔連接到相鄰導體。僅舉例而言,過孔被表示為V23、V34、V45及V56。在符號表示Vpq中,p及q表示由過孔Vpq所連接的導體編號。用來連接相鄰導體的過孔數目可以根據導體的預設長度L而不同。例如,如果導體Mx的預設長度L短於或長於所示長度,則過孔數目可以少於或多於所示兩個過孔。
連接部104將底板100的最底部導體(例如M2)連接到另
一底板的最底部導體(這裡未繪示,但是見圖3)。備選地,與連接部104相似的連接將底板100的最頂部導體(例如M6)連接到另一底板的最頂部導體(這裡未繪示,但是見圖3)。另一底板與底板100相似佈置並且沿第二軸與底板100平行佈置於基底102上。第二軸與基底102落在其上的平面平行。連接部104與第二軸平行延伸。底板100的導體M2及另一底板的導體M2落在與基底102落在其上的平面平行的平面上。相似地,底板100的導體M3及另一底板的導體M3落在與基底102落在其上的平面平行的平面上,以此類推。
繪示了在導體M2與基底102之間的間距。儘管為了說明的
簡化而未繪示,但是在導體M2與基底102之間的金屬層M1、在金屬層M1與基底102之間的接觸件、及將金屬層M1連接到導體M2至少一個過孔(例如V12)、以及其它適當層的可以形成於該間距中。因此,於此實施例中,堆疊順序可以是基底102、接觸件、金屬層M1、過孔V12、導體M2、過孔V23、導體M3、過孔V34、導體M4、過孔V45、導體M5、過孔V56及導體M6。導體M2-M6可以有不同寬度及長度,但是具有相同尺度產生最大電容器密度。
圖2A繪示頂板200之實施例。頂板200包含如圖所示佈置的
複數個導體。僅舉例而言,複數個導體被表示為M3、M4及M5。在頂板200中的導體數目可以多於或少於所示數目。在底板100中的導體數目可以大於或等於在頂板200中的導體數目。例如,在底板100中的導體數目大於在頂板200中的導體數目時,在底板100中的導體數目可以至少為3,並且在頂板200中的導體數目可以至少為2。備選地,在底板100中的導體數目可以至少為5,並且在頂板200中的導體數目可以至少為3。一般而言,在底板100中的導體數目可以比在頂板200中的導體數目大至少一個。僅舉例而言,圖1中所示底板100包含五個導體,並且圖2A中所示頂板200包含三個導體。頂板200中的複數個導體沿第一軸堆疊。在頂板200中的導體以預設距離d1從相鄰導體分離。
在頂板200中的每個導體有預設長度L(段長度)及預設寬
度W(段寬度)。在頂板200中的每個導體由一個或複數個過孔連接到相鄰導體。僅舉例而言,過孔被表示為V34及V45。在符號表示Vpq中,p及q表示過孔Vpq連接的導體編號。用來連接相鄰導體的過孔數目可以根據導體的預設長度L而不同。例如,如果導體Mx的預設長度L短於或長於所示長度,則過孔數目可以少於或多於所示兩個過孔。
頂板200的導體之一(例如M4)可以沿第三軸延伸以將頂
板200連接到另一頂板(這裡未繪示,但是見圖2B及圖3)。另一頂板沿第三軸與頂板200相似佈置。第三軸與底板100的連接部104垂直。第三軸與第二軸垂直並且與基底102落在上面的平面平行。頂板200的導體M2及另一頂板的導體M2落在與基底102落在其上的平面平行的平面上。相似
地,頂板200的導體M3及另一頂板的導體M3落在與基底102落在其上的平面平行的平面,以此類推。
圖2B繪示複數個頂板之實施例。僅舉例而言,繪示三個
頂板200-1、200-2及200-3。僅舉例而言,三個頂板200-1、200-2及200-3由導體M4連接。備選地,三個頂板200-1、200-2及200-3中的每個頂板的除了M4之外的導體(例如導體M3或導體M5)可以用來連接三個頂板200-1、200-2及200-3。
圖3繪示電容器陣列300的俯視圖,其中繪示在複數個底板
與複數個頂板之間的互連。電容器陣列300包含如圖所示佈置的複數個底板(表示為B)及複數個頂板(表示為T)。底板B中的每個底板可以與底板100相似。頂板T中的每個頂板可以與頂板200相似。底板及頂板如圖所示沿第二軸以交替方式佈置。與連接部104相似的連接沿第二軸連接底板。沿第二軸,每個頂板落在一對底板之間。導體單元包含一個頂板及兩個頂板。相鄰電容器單元共用底板。例如,電容器單元302-1及電容器單元302-2共用底板。每個頂板以預設距離d2從相鄰底板分離。預設距離d1可以大於預設距離d2。
電容器陣列300可以沿第二軸以及沿第三軸延伸(以及收
縮)。圖3係繪示一實施例。可以沿第二軸及/或第三軸添加(或移除)除了所示的這些頂板及底板之外的附加頂板及底板。在製造電容器陣列300之後,電容器陣列300的最外電容器單元(即沿邊緣或邊界的電容器單元)被表示為虛電容器單元。虛電容器單元與在電容器陣列300內的其它電容器單元相似。然而,虛電容器單元不被包含在由電容器陣列300所形成的
電容器中。代之以如下地利用虛電容器單元。虛電容器單元的頂板連接到連接部306。具體而言,虛電容器單元的頂板的導體之一(例如導體M4)連接到連接部306。連接部306連接到預設電勢(例如接地端)以提高電容器陣列300的均勻性而未向由電容器陣列300所形成的電容的頂板添加寄生電容。
沿第三軸的電容器單元的頂板的導體之一(例如導體M4)
連接到連接部308。連接部308可以用來將電容器陣列300連接到在包含電容器陣列300的積體電路中的其它電路。沿第三軸的電容器單元可以由相應電容器單元的頂板的導體之一(例如導體M4)互連。可以通過變化在電容器單元之間的互連來變化電容器陣列300的電容的大小(即值)。例如,如圖所示,一個電容器單元304-1可以連接到兩個電容器單元304-2,這兩個電容器單元進而可以由一個或複數個連接部308連接到四個電容器單元304-3。因而,於此實施例中,電容器陣列300的電容的大小(例如值)等於一個電容器單元304-1、兩個電容器單元304-2及四個電容器單元304-3之和。
圖4繪示電容器陣列300的一部分的側視圖,其中繪示在電
容器陣列300的頂板與底板之間形成的電容。在圖4中,D1-D2表示在電容器陣列300的一部分中的虛電容器單元的底板之實施例。T1-T4表示在電容器陣列300的該部分中的電容器單元的頂板之實施例。B1-B3表示在電容器陣列300的該部分中的電容器單元的底板之實施例。
如圖所示,底板B1-B3及D1-D2的頂板的導體M2落在如下的平面上,該平面與第一軸垂直並且與基底102落在其上的平面平行。底
板B1-B3及D1-D2的導體M6落在如下的平面上,該平面與第一軸垂直並且與基底102落在其上的平面平行。頂板T1-T4的導體M3以及底板B1-B3及D1-D2的導體M3落在如下的平面上,該平面與第一軸垂直並且與基底102落在其上的平面平行。頂板T1-T4的導體M4以及底板B1-B3及D1-D2的導體M4落在如下的平面上,該平面與第一軸垂直並且與基底102落在其上的平面平行。頂板T1-T4的導體M5以及底板B1-B3及D1-D2的導體M5落在如下的平面上,該平面與第一軸垂直並且與基底102落在其上的平面平行。底板B1-B3可以或可以不沿第二軸互連。
在底板B1的導體M3與頂板T1及T2中的每個頂板的導體
M3之間形成的電容貢獻到電容器陣列300的電容的值。在底板B1的導體M4與頂板T1及T2中的每個頂板的導體M4之間形成的電容貢獻到電容器陣列300的電容的值。在底板B1的導體M5與頂板T1及T2中的每個頂板的導體M5之間形成的電容貢獻到電容器陣列300的電容的值。
此外,在頂板T1的導體M3與底板B1的導體M2及M3中的
每個導體之間形成的電容也貢獻到電容器陣列300的電容的值。進一步地,如圖所示,在將頂板T1的相鄰導體進行互連的過孔與將底板B1的相鄰導體進行互連的過孔之間形成的電容(其中頂板及底板的互連導體是共面的)也貢獻到電容器陣列300的電容的值。電容器陣列300的電容與在頂板與底板之間的預設距離d2成反比。
與所示電容相似的電容也形成於底板B2與頂板T2及T3之
間以及形成於底板B3與頂板T3與T4之間。為了說明的簡化,這些電容未被繪示。進一步地,僅繪示在底板與頂板之間形成的主導電容(即對電
容器陣列300的電容的值有貢獻的電容)。為了說明的簡化,省略了寄生電容(例如在頂板T1的導體M3與底板B1的導體M4、M5及M6中的每個導體之間的電容;在頂板T1的導體M4與底板B1的導體M2、M3、M5及M6中的每個導體之間的電容;以此類推)。
僅舉例而言,導體被繪示為矩形或方形的形狀。備選地,導體可以有其它形狀、包含但不限於六邊形、八邊形、圓形、橢圓形等。
藉由以上較佳具體實施例之詳述,係希望能更加清楚描述本發明之特徵與精神,而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地,其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
100‧‧‧底板
102‧‧‧基底
104‧‧‧連接部
L‧‧‧預設長度
w‧‧‧預設寬度
d1‧‧‧預設距離
M2~M6‧‧‧導體
V23、V34、V56‧‧‧過孔
Claims (16)
- 一種可堆疊的高密度金屬-氧化物-金屬電容器,包含:沿一第一軸在一積體電路之一基底上堆疊的複數個第一導體,其中該第一軸與該基底落在其上的平面垂直,其中在該複數個第一導體中的每個第一導體由沿該第一軸佈置的一個或複數個第一過孔連接到在該複數個第一導體中的相鄰導體;沿該第一軸在該積體電路的該基底上堆疊的複數個第二導體,其中在該複數個第二導體中的每個導體由沿該第一軸佈置的一個或複數個第二過孔連接到在該複數個第二導體中的相鄰導體;其中該複數個第一導體及該複數個第二導體沿第二軸並行佈置,該第二軸(i)與該第一軸垂直並且(ii)與該基底落在其上的該平面平行;其中該複數個第一導體分別落在複數個平面上,該複數個平面(i)與該第一軸垂直並且(ii)與該基底落在其上的該平面平行;其中該複數個第二導體分別落在該複數個平面上;並且其中電容沿該複數個平面形成於該複數個第一導體與該複數個第二導體之間;以及沿該第一軸堆疊在該積體電路的該基底上的複數個第三導體,其中該複數個第二導體沿該第二軸與該複數個第一導體及該複數個第三導體平行佈置並且佈置於該複數個第一導體與該複數個第三導體之間,其中在該複數個第三導體中的每個第三導體由沿該第一軸佈置的一個或複數個第三過孔連接到在該複數個第三導體中的相鄰導體,其中該複數個第一導體中的一個第一導體係沿一第三軸延伸以連接複數個第四導體中的 一個第四導體,該第三軸與該第一及第二軸垂直,並且其中沿該第三軸延伸的該些導體具有一預設固定寬度;其中該複數個第三導體分別落在該複數個平面上;其中電容沿該複數個平面形成於該複數個第二導體與該複數個第三導體之間;以及其中該複數個第四導體係(i)沿該第一軸堆疊於該積體電路的該基底上以及(ii)沿該第三軸排列鄰近於該複數個第一導體,其中該複數個第四導體中的每個第四導體由沿該第一軸佈置的一個或複數個第四過孔連接到在該複數個第四導體中的相鄰導體。
- 根據申請專利範圍第1項所述的可堆疊的高密度金屬-氧化物-金屬電容器,其中電容沿該複數個平面形成於該第一過孔與該第二過孔之間以及該第二過孔與該第三過孔之間。
- 根據申請專利範圍第1項所述的可堆疊的高密度金屬-氧化物-金屬電容器,其中在該複數個第二導體中的導體數目大於在該複數個第一導體中的導體數目,亦大於在該複數個第三導體中的導體數目。
- 根據申請專利範圍第1項所述的可堆疊的高密度金屬-氧化物-金屬電容器,其中:在該複數個第一導體、該複數個第二導體、該複數個第三導體及該複數個第四導體中的導體具有預設尺度;在該複數個第一導體、該複數個第二導體、該複數個第三導體及該複數個第四導體中的導體以第一預設距離來分離;該複數個第一導體、該複數個第二導體及該複數個第三導體以第二 預設距離來分離;並且在該複數個第一導體與該複數個第二導體之間的該電容的值以及在該複數個第二導體與該複數個第三導體之間的該電容的值取決於以下各項中的一項或多項:(i)該預設尺度、(ii)該第一預設距離及(iii)該第二預設距離。
- 一種可堆疊的高密度金屬-氧化物-金屬電容器,包含:第一組導體;第二組導體;以及第三組導體;其中在該第一、第二及第三組中的每組中的導體沿第一軸堆疊於積體電路的基底上,其中該第一軸與該基底落在其上的平面垂直;其中在該第一、第二及第三組中的每組中,每個導體由沿該第一軸的一個或複數個過孔連接到相鄰導體;其中該第一、第二及第三組導體沿第二軸平行佈置,該第二軸(i)與該第一軸垂直並且(ii)與該基底落在其上的該平面平行;其中該第二組導體佈置於該第一組導體與該第三組導體之間;其中該第一組導體分別落在複數個平面上,該複數個平面(i)與該第一軸垂直並且(ii)與該基底落在其上的該平面平行;其中該第二組導體分別落在該複數個平面上;其中該第三組導體分別落在該複數個平面上;其中在該第一組導體中的第一導體係透過從該第一組導體中的該第一導體的中心沿該第二軸延伸出之一連接來連接至在該第三組導體中的 第一導體;並且其中該連接沿該第一軸與該第二組導體重疊。
- 根據申請專利範圍第5項所述的可堆疊的高密度金屬-氧化物-金屬電容器,其中:電容沿該複數個平面形成於該第一組導體與該第二組導體之間,並且電容沿該複數個平面形成於該第二組導體與該第三組導體之間。
- 根據申請專利範圍第5項所述的可堆疊的高密度金屬-氧化物-金屬電容器,其中:在該第一組導體中的導體數目等於在該第三組導體中的導體數目,並且在該第二組導體中的導體數目少於在該第一組導體中的導體數目。
- 根據申請專利範圍第5項所述的可堆疊的高密度金屬-氧化物-金屬電容器,進一步包含:第四組導體;以及第五組導體;其中在該第四及第五組中的每組中的導體沿該第一軸堆疊於該積體電路的該基底上;其中,在該第四及第五組中的每組中,每個導體由沿該第一軸的一個或複數個過孔連接到相鄰導體;其中該第四及第五組導體沿該第二軸平行佈置;其中該第四組導體分別落在該複數個平面上; 其中該第五組導體分別落在該複數個平面上;其中該第四組導體佈置於該第三組導體與該第五組導體之間;在該第一組導體中的導體數目等於在該第三組導體中的導體數目並且等於在該第五組導體中的導體數目;在該第二組導體中的導體數目等於在該第四組導體中的導體數目並且少於在該第一組導體中的導體數目;並且其中在該第一組導體中的第一導體通過沿該第二軸的連接來連接到在該第三組導體中的第一導體及在該第五組導體中的第一導體。
- 根據申請專利範圍第8項所述的可堆疊的高密度金屬-氧化物-金屬電容器,其中:電容沿該複數個平面形成於該第一組導體與該第二組導體之間,電容沿該複數個平面形成於該第二組導體與該第三組導體之間,電容沿該複數個平面形成於該第三組導體與該第四組導體之間,並且電容沿該複數個平面形成於該第四組導體與該第五組導體之間。
- 根據申請專利範圍第8項所述的可堆疊的高密度金屬-氧化物-金屬電容器,進一步包含:第六組導體;第七組導體;以及第八組導體;其中在該第六、第七及第八組中的每組中的導體沿該第一軸堆疊於該積體電路的該基底上; 其中在該第六、第七及第八組中的每組中,每個導體由沿該第一軸的一個或複數個過孔連接到相鄰導體;其中該第六、第七及第八組導體沿該第二軸平行佈置;其中該第六組導體沿第三軸與該第一組導體相鄰放置,該第三軸與該第一及第二軸垂直;其中該第七組導體沿該第三軸與該第二組導體相鄰放置;其中該第八組導體沿該第三軸與該第三組導體相鄰放置;其中該第七組導體佈置於該第六組導體與該第八組導體之間;其中該第六、第七及第八組導體分別落在該複數個平面上;其中在該第六組導體中的第一導體通過沿該第二軸的連接來連接到在該第八組導體中的第一導體;並且其中在該第七組導體中的除了第一及最後導體之外的導體沿該第三軸連接到在該第二組導體中的除了第一及最後導體之外的導體。
- 根據申請專利範圍第10項所述的可堆疊的高密度金屬-氧化物-金屬電容器,其中:電容沿該複數個平面形成於該第一組導體與該第二組導體之間,電容沿該複數個平面形成於該第二組導體與該第三組導體之間,電容沿該複數個平面形成於該第三組導體與該第四組導體之間,電容沿該複數個平面形成於該第四組導體與該第五組導體之間,電容沿該複數個平面形成於該第六組導體與該第七組導體之間,並且電容沿該複數個平面形成於該第七組導體與該第八組導體之間。
- 一種製造可堆疊的高密度金屬-氧化物-金屬電容器之方法,包含:在積體電路的基底上佈置複數個第一導體,其中該複數個第一導體沿第一軸堆疊於該基底上,並且其中該第一軸與該基底落在其上的平面垂直;通過沿該第一軸佈置的一個或複數個第一過孔將在該複數個第一導體中的每個導體連接到在該複數個第一導體中的相鄰導體;在該積體電路的該基底上佈置複數個第二導體,其中該複數個第二導體沿該第一軸堆疊於該基底上;通過沿該第一軸佈置的一個或複數個第二過孔將在該複數個第二導體中的每個導體連接到在該複數個第二導體中的相鄰導體;沿第二軸平行佈置該複數個第一導體及該複數個第二導體,該第二軸(i)與該第一軸垂直並且(ii)與該基底落在其上的該平面平行;分別沿複數個平面佈置該複數個第一導體,該複數個平面(i)與該第一軸垂直並且(ii)與該基底落在其上的該平面平行;分別沿該複數個平面佈置該複數個第二導體;沿該第一軸將複數個第三導體堆疊在該積體電路的該基底上;沿該第二軸將該複數個第二導體佈置於該複數個第一導體與該複數個第三導體之間且該複數個第二導體與該複數個第一導體及該複數個第三導體平行佈置;透過沿該第一軸佈置的一個或複數個第三過孔將在該複數個第三導體中的每個第三導體連接到在該複數個第三導體中的相鄰導體;將複數個第四導體(i)沿該第一軸堆疊於該積體電路的該基底上以 及(ii)沿該第三軸排列鄰近於該複數個第一導體;透過沿該第一軸佈置的一個或複數個第四過孔將該複數個第四導體中的每個第四導體連接到在該複數個第四導體中的相鄰導體;沿該第三軸延伸該複數個第一導體中的一個第一導體以連接複數個第四導體中的一個第四導體,其中該第三軸與該第一及第二軸垂直,並且沿該第三軸延伸的該些導體具有一預設固定寬度;以及沿該複數個平面分別佈置該複數個第三導體;其中電容沿該複數個平面形成於該複數個第一導體與該複數個第二導體之間以及該複數個第二導體與該複數個第三導體之間。
- 根據申請專利範圍第12項所述的方法,其中電容沿該複數個平面形成於該第一過孔與該第二過孔之間以及該第二過孔與該第三過孔之間。
- 根據申請專利範圍第12項所述的方法,其中在該複數個第二導體中的導體數目大於在該複數個第一導體中的導體數目且在該複數個第二導體中的導體數目大於在該複數個第三導體中的導體數目。
- 根據申請專利範圍第12項所述的方法,其中:在該複數個第一導體、該複數個第二導體、該複數個第三導體及該複數個第四導體中的導體具有預設尺度;在該複數個第一導體、該複數個第二導體、該複數個第三導體及該複數個第四導體中的導體以第一預設距離來分離;該複數個第一導體、該複數個第二導體及該複數個第三導體以第二預設距離來分離;並且 在該複數個第一導體與該複數個第二導體之間以及在該複數個第二導體與該複數個第三導體之間的該電容的值取決於以下各項中的一項或多項:(i)該預設尺度、(ii)該第一預設距離及(iii)該第二預設距離。
- 一種可堆疊的高密度金屬-氧化物-金屬電容器,包含:沿一第一軸在一積體電路之一基底上堆疊的複數個第一導體,其中該第一軸與該基底落在其上的平面垂直,其中在該複數個第一導體中的每個第一導體由沿該第一軸佈置的一個或複數個第一過孔連接到在該複數個第一導體中的相鄰導體;沿該第一軸在該積體電路的該基底上堆疊的複數個第二導體,其中在該複數個第二導體中的每個導體由沿該第一軸佈置的一個或複數個第二過孔連接到在該複數個第二導體中的相鄰導體;以及沿該第一軸堆疊在該積體電路的該基底上的複數個第三導體,其中在該複數個第三導體中的每個第三導體由沿該第一軸佈置的一個或複數個第三過孔連接到在該複數個第三導體中的相鄰導體,其中該複數個第三導體係佈置於該複數個第一導體與該複數個第二導體之間,並且該複數個第三導體係分別與該複數個第一導體及該複數個第二導體間隔一預設距離,其中該複數個第三導體比該複數個第一導體及該複數個第二導體多包含兩個導體,並且該兩個導體係為該複數個第三導體的第一個導體及最後一個導體;其中該複數個第一導體與該複數個第二導體係沿一第二軸平行排列,並且該第二軸(i)垂直該第一軸與(ii)平行該基底落在其上的該平面; 其中該複數個第一導體分別落於複數個平面,並且該複數個平面(i)垂直該第一軸與(ii)平行該基底落在其上的該平面;其中該複數個第二導體分別落於該複數個平面;並且其中電容係沿該複數個平面形成於該複數個第一導體與該複數個第二導體之間。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201261730716P | 2012-11-28 | 2012-11-28 | |
US14/086,154 US9450041B2 (en) | 2012-11-28 | 2013-11-21 | Stackable high-density metal-oxide-metal capacitor with minimum top plate parasitic capacitance |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201436246A TW201436246A (zh) | 2014-09-16 |
TWI583005B true TWI583005B (zh) | 2017-05-11 |
Family
ID=50772522
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW102143279A TWI583005B (zh) | 2012-11-28 | 2013-11-27 | 具有最小頂板寄生電容之可堆疊的高密度金屬-氧化物-金屬電容器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9450041B2 (zh) |
KR (1) | KR102145456B1 (zh) |
CN (1) | CN104823293B (zh) |
TW (1) | TWI583005B (zh) |
WO (1) | WO2014085209A1 (zh) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109037211B (zh) | 2017-06-12 | 2020-10-16 | 扬智科技股份有限公司 | 电容阵列结构 |
CN108198802A (zh) * | 2017-12-28 | 2018-06-22 | 上海华力微电子有限公司 | 电容器 |
US10726191B2 (en) * | 2018-09-28 | 2020-07-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Method and system for manufacturing a semiconductor device |
CN112119476B (zh) | 2019-04-19 | 2022-04-19 | 深圳市汇顶科技股份有限公司 | 电容器及其制作方法 |
US10867904B1 (en) * | 2019-06-14 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Integrated circuit structure of capacitive device |
TWI774364B (zh) * | 2021-05-11 | 2022-08-11 | 瑞昱半導體股份有限公司 | 能夠朝向布局邊緣形成寄生電容的半導體電容陣列布局 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7456462B1 (en) * | 2006-03-07 | 2008-11-25 | Alvand Technologies, Inc. | Fabricated U-shaped capacitor for a digital-to-analog converter |
US20090009926A1 (en) * | 2005-10-04 | 2009-01-08 | Infineon Technologies Ag | Capacitor Structure |
US20110254132A1 (en) * | 2009-07-02 | 2011-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical interdigitated semiconductor capacitor |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6690570B2 (en) | 2000-09-14 | 2004-02-10 | California Institute Of Technology | Highly efficient capacitor structures with enhanced matching properties |
JP4525965B2 (ja) * | 2004-01-06 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
FR2870042B1 (fr) * | 2004-05-07 | 2006-09-29 | St Microelectronics Sa | Structure capacitive de circuit integre |
TWI258865B (en) * | 2005-03-29 | 2006-07-21 | Realtek Semiconductor Corp | Longitudinal plate capacitor structure |
US7561407B1 (en) * | 2005-11-28 | 2009-07-14 | Altera Corporation | Multi-segment capacitor |
US8076752B2 (en) | 2006-03-20 | 2011-12-13 | Standard Microsystems Corporation | Fringe capacitor using bootstrapped non-metal layer |
US7579644B2 (en) | 2006-05-18 | 2009-08-25 | International Business Machines Corporation | Adjustable on-chip sub-capacitor design |
US7518850B2 (en) * | 2006-05-18 | 2009-04-14 | International Business Machines Corporation | High yield, high density on-chip capacitor design |
US7456463B2 (en) * | 2007-02-06 | 2008-11-25 | International Business Machines Corporation | Capacitor having electrodes at different depths to reduce parasitic capacitance |
JP5139171B2 (ja) * | 2008-02-05 | 2013-02-06 | 日本特殊陶業株式会社 | ビアアレイ型積層セラミックコンデンサ及びその製造方法、コンデンサ内蔵配線基板 |
JP5324247B2 (ja) * | 2009-02-09 | 2013-10-23 | 日本特殊陶業株式会社 | 積層セラミックコンデンサ |
US8493708B2 (en) * | 2011-02-21 | 2013-07-23 | International Business Machines Corporation | Capacitor structure |
US8970002B2 (en) | 2011-05-09 | 2015-03-03 | Marvell World Trade Ltd. | Metal oxide metal capacitor structures |
-
2013
- 2013-11-21 US US14/086,154 patent/US9450041B2/en active Active
- 2013-11-22 KR KR1020157016772A patent/KR102145456B1/ko active IP Right Grant
- 2013-11-22 WO PCT/US2013/071367 patent/WO2014085209A1/en active Application Filing
- 2013-11-22 CN CN201380062002.7A patent/CN104823293B/zh not_active Expired - Fee Related
- 2013-11-27 TW TW102143279A patent/TWI583005B/zh not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090009926A1 (en) * | 2005-10-04 | 2009-01-08 | Infineon Technologies Ag | Capacitor Structure |
US7456462B1 (en) * | 2006-03-07 | 2008-11-25 | Alvand Technologies, Inc. | Fabricated U-shaped capacitor for a digital-to-analog converter |
US20110254132A1 (en) * | 2009-07-02 | 2011-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical interdigitated semiconductor capacitor |
Also Published As
Publication number | Publication date |
---|---|
TW201436246A (zh) | 2014-09-16 |
KR20150088846A (ko) | 2015-08-03 |
WO2014085209A1 (en) | 2014-06-05 |
CN104823293A (zh) | 2015-08-05 |
CN104823293B (zh) | 2018-06-01 |
US9450041B2 (en) | 2016-09-20 |
US20140145304A1 (en) | 2014-05-29 |
KR102145456B1 (ko) | 2020-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI583005B (zh) | 具有最小頂板寄生電容之可堆疊的高密度金屬-氧化物-金屬電容器 | |
US7327551B2 (en) | Capacitor structure | |
JP4343085B2 (ja) | 半導体装置 | |
US7872852B2 (en) | Conductive structure having capacitor | |
US8582276B2 (en) | Capacitor structure | |
US8133792B2 (en) | Method for reducing capacitance variation between capacitors | |
JPWO2020117978A5 (zh) | ||
US8242579B2 (en) | Capacitor structure | |
EP2680308B1 (en) | Metal-oxide-metal capacitor | |
CN109037211A (zh) | 电容阵列结构 | |
US9305901B2 (en) | Non-circular die package interconnect | |
US7741722B2 (en) | Through-wafer vias | |
US7327011B2 (en) | Multi-surfaced plate-to-plate capacitor and method of forming same | |
US20090225490A1 (en) | Capacitor structure | |
JP5259054B2 (ja) | 容量セル、および容量 | |
US20120127625A1 (en) | Trench capacitor structures and method of manufacturing the same | |
KR101037009B1 (ko) | 커패시터 구조 | |
US7342766B2 (en) | On-chip capacitor | |
CN203774309U (zh) | 一种mom电容结构 | |
TWI484643B (zh) | 電容結構 | |
KR102627620B1 (ko) | 캐패시터 및 이를 포함하는 회로기판 | |
TW202244770A (zh) | 能夠朝向布局邊緣形成寄生電容的半導體電容陣列布局 | |
KR20150069115A (ko) | 반도체 구조 및 그 제조 방법 | |
CN105336741A (zh) | 半导体结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |