KR20150088846A - 최소의 상부 플레이트 기생 커패시턴스를 갖는 적층 가능한 고밀도의 금속-산화물-금속 커패시터 - Google Patents

최소의 상부 플레이트 기생 커패시턴스를 갖는 적층 가능한 고밀도의 금속-산화물-금속 커패시터 Download PDF

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Abstract

기판상에 제1 축을 따라 적층된 제1 및 제2의 복수 개의 도체들(M2...M6)을 포함하는 시스템이 개시된다. 제1 축은 기판이 놓인 평면에 대해 수직이다. 제1 및 제2의 복수 개의 도체들에서, 도체 각각은 제1 축을 따라 배열된 하나 이상의 제1 비아들(V23...V56)에 의해 인접한 도체들에 연결된다. 제1 및 제2의 복수 개의 도체들은 제1 축에 대해 수직이며 기판이 놓인 평면에 대해 평행인 제2 축을 따라 평행으로 배열된다. 복수 개의 제1의 도체들은 각각 제1 축에 대해 수직이며 기판이 놓인 평면에 대해 평행인 복수 개의 평면들 상에 놓인다. 제2의 복수 개의 도체들은 각각 복수 개의 평면들 상에 놓인다. 제1의 복수 개의 도체들과 제2의 복수 개의 도체들 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다.

Description

최소의 상부 플레이트 기생 커패시턴스를 갖는 적층 가능한 고밀도의 금속-산화물-금속 커패시터{STACKABLE HIGH-DENSITY METAL-OXIDE-METAL CAPACITOR WITH MINIMUM TOP PLATE PARASITIC CAPACITANCE}
관련 출원들에 대한 상호 참조
본 출원은 2013년 11월 21일에 출원된 미국 실용특허 출원 제 14/086,154호에 대해 우선권을 주장하고, 2012년 11월 28일에 출원된 미국 가출원 제 61/730,716호의 이익을 주장한다. 위에 참조된 출원들의 전체 발명들은 참조에 의해 본 명세서에 통합된다.
기술분야
본 발명은 일반적으로 집적 회로들에 관한 것이며 더 특별하게는 상부 플레이트에 최소의 기생 커패시턴스를 갖는 적층 가능한 고밀도의 금속-산화물-금속(metal-oxide-metal; MOM) 커패시터에 관한 것이다.
많은 회로들은 다수의 커패시터들을 갖는 커패시터 어레이를 포함한다. 커패시터 어레이의 커패시터들은 기생 커패시턴스의 퍼센트를 설계 명세들보다 낮게 유지(보통 고유 커패시턴스 값들보다 아주 낮음)하거나 매칭 성능을 증가시키기 위해 보통 큰 기하학적 구조를 갖는다. 많은 커패시터들을 갖는 커패시터 어레이를 구축하기 위해, 큰 커패시턴스 값들 및 어레이 영역이 요구되며, 이는 비용을 증가시킨다.
시스템은 제1의 복수 개의 도체들 및 제2의 복수 개의 도체들을 포함한다. 상기 제1의 복수 개의 도체들은 집적 회로의 기판상에 제1 축을 따라 적층된다. 상기 제1 축은 기판이 놓인 평면에 대해 수직이다. 상기 제1의 복수 개의 도체들 중 도체 각각은 상기 제1 축을 따라 배열된 하나 이상의 제1 비아들(vias)에 의해 상기 제1의 복수 개의 도체들 중 인접한 도체에 연결된다. 상기 제2의 복수 개의 도체들은 상기 집적 회로의 상기 기판상에 제1 축을 따라 적층된다. 상기 제2의 복수 개의 도체들 중 도체 각각은 상기 제1 축을 따라 배열된 하나 이상의 제2 비아들에 의해 상기 제2의 복수 개의 도체들 중 인접한 도체에 연결된다. 상기 제1의 복수 개의 도체들 및 상기 제2의 복수 개의 도체들은 (i) 제1 축에 대해 수직이며 (ii) 기판이 놓인 평면에 대해 평행인 제2 축을 따라 평행하게 배열된다. 상기 제1의 복수 개의 도체들은 (i) 제1 축에 대해 수직이며 (ii) 기판이 놓인 평면에 대해 평행인 복수 개의 평면들 상에 각각 놓인다. 상기 제2의 복수 개의 도체들은 상기 복수 개의 평면들 상에 각각 놓인다. 커패시턴스들은 상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들 사이에 상기 복수 개의 평면들을 따라 형성된다.
다른 피쳐(feature)에서, 커패시턴스들은 상기 제1 비아들과 상기 제2 비아들 사이에 상기 복수 개의 평면들을 따라 형성된다.
다른 피쳐에서, 상기 제1의 복수 개의 도체들의 개수는 상기 제2의 복수 개의 도체들의 개수와 동일하다.
다른 피쳐에서, 상기 제2의 복수 개의 도체들의 개수는 상기 제1의 복수 개의 도체들의 개수보다 많다.
다른 피쳐들에서, 상기 제1의 복수 개의 도체들 및 제2의 복수 개의 도체들에서의 도체들은 미리 결정된 치수들을 갖는다. 상기 제1의 복수 개의 도체들에서의 도체들 및 상기 제2의 복수 개의 도체들에서의 도체들은 제1의 미리 결정된 거리에 의해 분리된다. 상기 제1의 복수 개의 도체들과 제2의 복수 개의 도체들은 제2의 미리 결정된 거리에 의해 분리된다. 상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들 사이의 커패시턴스들의 값은 (i) 미리 결정된 치수들, (ii) 제1의 미리 결정된 거리, 및 (iii) 제2의 미리 결정된 거리 중 하나 이상에 의존한다.
다른 피쳐에서, 상기 시스템은 상기 집적 회로의 기판상에 제1 축을 따라 적층되는 제3의 복수 개의 도체들을 더 포함한다. 상기 제2의 복수 개의 도체들은 상기 제2 축을 따라 상기 제1의 복수 개의 도체들과 제3의 복수 개의 도체들에 평행하게 그리고 이들 사이에 배열된다. 상기 제3의 복수 개의 도체들 중 도체 각각은 상기 제1 축을 따라 배열된 하나 이상의 제3 비아들에 의해 상기 제3의 복수 개의 도체들 중 인접한 도체에 연결된다. 상기 제3의 복수 개의 도체들은 상기 복수 개의 평면들 상에 각각 놓인다. 커패시턴스들은 상기 제2의 복수 개의 도체들과 상기 제3의 복수 개의 도체들 사이에 복수 개의 평면들을 따라 형성된다.
다른 피쳐들에서, 상기 제1의 복수 개의 도체들의 개수는 상기 제3의 복수 개의 도체들의 개수와 동일하다. 상기 제2의 복수 개의 도체들의 개수는 상기 제1의 복수 개의 도체들의 개수보다 많다.
다른 피쳐들에서, 상기 제1의 복수 개의 도체들, 상기 제2의 복수 개의 도체들 및 상기 제3의 복수 개의 도체들에서의 도체들은 미리 결정된 치수들을 갖는다. 상기 제1의 복수 개의 도체들, 상기 제2의 복수 개의 도체들 및 상기 제3의 복수 개의 도체들에서의 도체들은 제1의 미리 결정된 거리에 의해 분리된다. 상기 제1, 제2 및 제3의 복수 개의 도체들은 제2의 미리 결정된 거리에 의해 분리된다. 상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들 사이 및 상기 제2의 복수 개의 도체들과 상기 제3의 복수 개의 도체들 사이의 커패시턴스 값들은 (i) 미리 결정된 치수들, (ii) 제1의 미리 결정된 거리 및 (iii) 제2의 미리 결정된 거리 중 하나 이상에 의존한다.
다른 피쳐에서, 커패시턴스들은 상기 제2 비아들과 제3 비아들 사이에 복수 개의 평면들을 따라 형성된다.
또 다른 피쳐들에서, 시스템은 도체들의 제1 세트, 도체들의 제2 세트 및 도체들의 제3 세트를 포함한다. 상기 제1, 제2 및 제3 세트들의 도체들은 집적 회로의 기판상에 제1 축을 따라 적층된다. 상기 제1 축은 기판이 놓인 평면에 대해 수직이다. 상기 제1, 제2 및 제3 세트들 각각에서, 도체 각각은 상기 제1 축을 따르는 하나 이상의 비아들에 의해 인접한 도체에 연결된다. 상기 도체들의 제1, 제2 및 제3 세트들은 (i) 제1 축에 대해 수직이며 (ii) 상기 기판이 놓인 평면에 대해 평행인 제2 축을 따라 평행으로 배열된다. 상기 도체들의 제2 세트는 상기 도체들의 제1 세트와 상기 도체들의 제3 세트 사이에 배열된다. 상기 도체들의 제1 세트는 (i) 제1 축에 대해 수직이며, 그리고 (ii) 기판이 놓인 평면에 대해 평행인 복수 개의 평면들 상에 각각 놓인다. 상기 도체들의 제2 세트는 상기 복수 개의 평면들 상에 각각 놓인다. 상기 도체들의 제3 세트는 상기 복수 개의 평면들 상에 각각 놓인다.
다른 피쳐들에서, 상기 도체들의 제1 세트와 상기 도체들의 제2 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 커패시턴스들은 상기 도체들의 제2 세트와 상기 도체들의 제3 세트 사이에 복수 개의 평면들을 따라 형성된다.
다른 피쳐들에서, 상기 제1 세트의 도체들의 개수는 상기 제3 세트의 도체들의 개수와 동일하다. 상기 제2 세트의 도체들의 개수는 제1 세트의 도체들의 개수보다 적다.
또다른 피쳐에서, 상기 도체들의 제1 세트의 제1 도체는 상기 제2 축을 따르는 연결부에 의해 상기 도체들의 제3 세트의 제1 도체에 연결된다.
다른 피쳐들에서, 상기 시스템은 도체들의 제4 세트 및 도체들의 제5 세트를 포함한다. 상기 제4 및 제5 세트들 각각의 도체들은 상기 집적 회로의 기판상에 상기 제1 축을 따라 적층된다. 상기 제4 및 제5 세트들 각각에서, 각 도체는 상기 제1 축을 따르는 하나 이상의 비아들에 의해 인접한 도체에 연결된다. 상기 도체들의 제4 세트 및 제5 세트는 상기 제2 축을 따라 평행하게 배열된다. 상기 도체들의 제4 세트는 상기 복수 개의 평면들 상에 각각 놓인다. 상기 도체들의 제5 세트는 상기 복수 개의 평면들 상에 각각 놓인다. 상기 도체들의 제4 세트는 상기 도체들의 제3 세트와 상기 도체들의 제5 세트 사이에 배열된다.
다른 피쳐들에서, 상기 도체들의 제1 세트와 상기 도체들의 제2 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 상기 도체들의 제2 세트와 상기 도체들의 제3 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 상기 도체들의 제3 세트와 상기 도체들의 제4 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 상기 도체들의 제4 세트와 상기 도체들의 제5 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다.
다른 피쳐들에서, 상기 제1 세트의 도체들의 개수는 상기 제3 세트의 도체들의 개수와 동일하고, 이는 상기 제5 세트의 도체들의 개수와 동일하다. 상기 제2 세트의 도체들의 개수는 상기 제4 세트의 도체들의 개수와 동일하고, 이는 상기 제1 세트의 도체들의 개수보다 적다.
다른 피쳐에서, 상기 도체들의 제1 세트의 제1 도체는 상기 도체들의 제3 세트의 제1 도체와 연결되고, 이는 상기 제2 축을 따르는 연결부에 의해 상기 도체들의 제5 세트의 제1 도체와 연결된다.
다른 피쳐들에서, 상기 시스템은 상기 도체들의 제6 세트, 도체들의 제7 세트, 도체들의 제8 세트를 더 포함한다. 상기 제6, 제7 및 제8 세트들 각각의 도체들은 상기 집적 회로의 기판상에 제1 축을 따라 적층된다. 상기 제6, 제7 및 제8 세트들 각각에서, 도체 각각은 상기 제1 축을 따르는 하나 이상의 비아들에 의해 인접한 도체에 연결된다. 상기 도체들의 제6, 제7 및 제8 세트들은 상기 제2 축을 따라 평행하게 배열된다. 상기 도체들의 제6 세트는 상기 제1 및 제2 축들에 대해 수직인 제3 축을 따라 상기 도체들의 제1 세트에 인접하게 놓인다. 상기 도체들의 제7 세트는 상기 제3 축을 따르는 상기 도체들의 제2 세트에 인접하게 놓인다. 상기 도체들의 제8 세트는 상기 제3 축을 따르는 상기 도체들의 제3 세트에 인접하게 놓인다. 상기 도체들의 제7 세트는 상기 도체들의 제6 세트와 상기 도체들의 제8 세트 사이에 배열된다. 상기 도체들의 제6, 제7 및 제8 세트들은 상기 복수 개의 평면들 상에 각각 놓인다.
다른 피쳐들에서, 상기 도체들의 제1 세트와 상기 도체들의 제2 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 상기 도체들의 제2 세트와 상기 도체들의 제3 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 상기 도체들의 제3 세트와 상기 도체들의 제4 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 상기 도체들의 제4 세트와 상기 도체들의 제5 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 상기 도체들의 제6 세트와 상기 도체들의 제7 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 상기 도체들의 제7 세트와 상기 도체들의 제8 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다.
다른 피쳐에서, 상기 도체들의 제6 세트의 제1 도체는 상기 제2 축을 따르는 연결부에 의해 상기 도체들의 제8 세트의 제1 도체에 연결된다.
다른 피쳐에서, 상기 도체들의 제7 세트의 처음 및 마지막 도체들이 아닌 도체는 상기 제3 축을 따르는 상기 도체들의 제2 세트의 처음 및 마지막 도체들이 아닌 도체에 연결된다.
또 다른 피쳐들에서, 방법은 집적 회로의 기판상에 제1의 복수 개의 도체들을 배열하는 것을 포함한다. 상기 제1의 복수 개의 도체들은 상기 기판상에 제1 축을 따라 적층된다. 상기 제1 축은 상기 기판이 놓인 평면에 대해 수직이다. 상기 방법은 상기 제1의 복수 개의 도체들 중 도체 각각을 상기 제1 축을 따라 배열된 하나 이상의 제1 비아들에 의해 상기 제1의 복수 개의 도체들 중 인접한 도체에 연결하는 것을 더 포함한다. 상기 방법은 상기 집적 회로의 상기 기판상에 제2의 복수 개의 도체들을 배열하는 것을 더 포함한다. 상기 제2의 복수 개의 도체들은 상기 기판상에 제1 축을 따라 적층된다. 상기 방법은 상기 제2의 복수 개의 도체들 중 도체 각각을 상기 제1 축을 따라 배열된 하나 이상의 제2 축들에 의해 상기 제2의 복수 개의 도체들 중 인접한 도체에 연결하는 것을 더 포함한다. 상기 방법은 (i) 상기 제1 축에 대해 수직이며 (ii) 상기 기판이 놓여 있는 평면에 대해 평행한 제2 축을 따라 평행하게 상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들을 배열하는 것을 더 포함한다. 상기 방법은 (i) 상기 제1 축에 대해 수직이며 (ii) 상기 기판이 놓여 있는 평면에 대해 평행인 복수 개의 평면들을 따라서 각각 상기 제1의 복수 개의 도체들을 배열하는 것을 더 포함한다. 상기 방법은 복수 개의 평면들을 따라 각각 제2의 복수 개의 도체들을 배열하는 것을 더 포함한다. 상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다.
다른 피쳐에서, 상기 제1 비아들과 상기 제2 비아들 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다.
다른 피쳐에서, 상기 제1의 복수 개의 도체들 중 도체들의 개수는 상기 제2의 복수 개의 도체들 중 도체들의 개수와 동일하다.
다른 피쳐에서, 상기 제2의 복수 개의 도체들 중 도체들의 개수는 상기 제1의 복수 개의 도체들 중 도체들의 개수보다 많다.
다른 피쳐들에서, 상기 제1의 복수 개의 도체들 및 상기 제2의 복수 개의 도체들 중 도체들은 미리 결정된 치수들을 갖는다. 상기 제1의 복수 개의 도체들에서의 도체들 및 상기 제2의 복수 개의 도체들에서의 도체들은 제1의 미리 결정된 거리만큼 떨어져 분리된다. 상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들은 제2의 미리 결정된 거리만큼 떨어져 분리된다. 상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들 사이의 커패시턴스들의 값들은 (i) 미리 결정된 치수들 (ii) 제1의 미리 결정된 거리 (ii) 제2의 미리 결정된 거리 중 하나 이상에 의존한다.
다른 피쳐들에서, 상기 방법은 집적 회로의 기판상에 제3의 복수 개의 도체들을 배열하는 것을 더 포함한다. 상기 제3의 복수 개의 도체들은 상기 기판상에 제1 축을 따라 적층된다. 상기 방법은 상기 제2 축을 따라 상기 제1의 복수 개의 도체들과 제3의 복수 개의 도체들에 평행하게 그리고 이들 사이에 제2의 복수 개의 도체들을 배열하는 것을 더 포함한다. 상기 방법은 상기 제3의 복수 개의 도체들 각각을 상기 제1 축을 따라 배열되는 하나 이상의 제3 비아들에 의한 제3의 복수 개의 도체들 중 인접한 도체에 연결하는 것을 더 포함한다. 상기 방법은 복수 개의평면들을 따라 각각 제3의 복수 개의 도체들을 더 포함한다. 상기 제2의 복수 개의 도체들과 상기 제3의 복수 개의 도체들 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다.
다른 피쳐들에서, 상기 제1의 복수 개의 도체들 중 도체들의 개수는 상기 제3의 복수 개의 도체들 중 도체들의 개수와 동일하다. 상기 제2의 복수 개의 도체들 중 도체들의 개수는 상기 제1의 복수 개의 도체들 중 도체들의 개수보다 많다.
다른 피쳐들에서, 상기 제1의 복수 개의 도체들, 상기 제2의 복수 개의 도체들, 및 상기 제3의 복수 개의 도체들 중의 도체들은 미리 결정된 치수들을 갖는다. 상기 제1의 복수 개의 도체들, 상기 제2의 복수 개의 도체들, 상기 제3의 복수 개의 도체들 중 도체들은 제1의 미리 결정된 거리만큼 떨어져 분리된다. 상기 제1, 제2 및 제3의 복수 개의 도체들은 제2의 미리 결정된 거리만큼 떨어져 분리된다. 상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들 사이의 커패시턴스들의 값 및 상기 제2의 복수 개의 도체들과 상기 제3의 복수 개의 도체들 사이의 커패시턴스들의 값은 (i) 미리 결정된 치수들 (ii) 제1의 미리 결정된 거리 및 (iii) 제2의 미리 결정된 거리 중 하나 이상에 의존한다.
다른 피쳐에서, 상기 제2 비아들과 상기 제3 비아들 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다.
또 다른 피쳐들에서, 방법은 집적 회로의 기판상에 도체들의 제1 세트, 도체들의 제2 세트 및 도체들의 제3 세트를 배열하는 것을 포함한다. 상기 제1, 제2 및 제3 세트들 각각의 도체들은 기판의 제1 축을 따라 적층된다. 상기 제1 축은 기판이 놓여 있는 평면에 대해 수직이다. 상기 방법은 상기 제1, 제2 및 제3 세트들 각각에서, 각각의 도체를 제1 축을 따라 하나 이상의 비아들에 의해 인접한 도체에 연결하는 것을 더 포함한다. 상기 방법은 도체들의 제1, 제2 및 제3 세트들을 (i) 제1 축에 대해 수직이며 (ii) 상기 기판이 놓여 있는 평면에 대해 평행인 제2 축을 따라 평행하게 배열하는 것을 더 포함한다. 상기 방법은 상기 도체들의 제1 세트와 상기 도체들의 제3 세트 사이에 상기 도체들의 제2 세트를 배열하는 것을 더 포함한다. 상기 방법은 상기 도체들의 제1 세트를 (i) 제1 축에 대해 수직이며 (ii) 기판이 놓여 있는 평면에 대해 평행한 복수 개의 평면들을 따라 각각 배열하는 것을 더 포함한다. 상기 방법은 상기 도체들의 제2 세트를 복수 개의 평면들을 따라 각각 배열하는 것을 더 포함한다. 상기 방법은 상기 복수 개의 평면들을 따라 각각 도체들의 제3 세트를 배열하는 것을 더 포함한다.
다른 피쳐들에서, 도체들의 제1 세트와 도체들의 제2 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 도체들의 제2 세트와 도체들의 제3 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다.
다른 피쳐들에서, 도체들의 제1 세트의 도체들의 개수는 도체들의 제3 세트의 도체들의 개수와 동일하다. 도체들의 제2 세트의 도체들의 개수는 도체들의 제1 세트의 도체들의 개수보다 적다.
다른 피쳐에서, 상기 방법은 도체들의 제1 세트 중 제1 도체를 제2 축을 따르는 연결부에 의해 도체들의 제3 세트 중 제1 도체에 연결하는 것을 더 포함한다.
다른 피쳐에서, 상기 방법은 도체들의 제4 세트 및 도체들의 제5 세트를 집적 회로의 기판상에 배열하는 것을 더 포함한다. 제4 및 제5 세트들 각각의 도체들은 기판상에 제1 축을 따라 적층된다. 상기 방법은 제4 및 제5 세트들 각각에서 제1 축을 따르는 하나 이상의 비아들에 의해 도체 각각을 인접한 도체에 연결하는 것을 더 포함한다. 상기 방법은 제2 축을 따라 평행하게 도체들의 제4 및 제5 세트들을 배열하는 것을 더 포함한다. 상기 방법은 복수 개의 평면들을 따라 각각 도체들의 제4 세트를 배열하는 것을 더 포함한다. 상기 방법은 복수 개의 평면들을 따라 각각 도체들의 제5 세트를 배열하는 것을 더 포함한다. 상기 방법은 도체들의 제3 세트와 도체들의 제5 세트 사이에 도체들의 제4 세트를 배열하는 것을 더 포함한다.
다른 피쳐들에서, 도체들의 제1 세트와 도체들의 제2 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 도체들의 제2 세트와 도체들의 제3 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 도체들의 제3 세트와 도체들의 제4 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 도체들의 제4 세트와 도체들의 제5 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다.
다른 피쳐들에서, 도체들의 제1 세트의 도체들의 개수는 도체들의 제3 세트의 도체들의 개수와 동일하고 이는 도체들의 제5 세트의 도체들의 개수와 동일하다. 도체들의 제2 세트의 도체들의 개수는 도체들의 제4 세트의 도체들의 개수와 동일하고 이는 도체들의 제1 세트의 도체들의 개수보다 적다.
다른 피쳐에서, 상기 방법은 도체들의 제1 세트의 제1 도체를 제2 축을 따르는 연결부에 의해 도체들의 제3 세트의 제1 도체에 연결하고 이를 도체들의 제5 세트의 제1 도체에 연결하는 것을 더 포함한다.
다른 피쳐들에서, 상기 방법은 도체들의 제6 세트, 도체들의 제7 세트 및 도체들의 제8 세트를 집적 회로의 기판에 배열하는 것을 더 포함한다. 제6, 제7 및 제8 세트들 각각의 도체들은 기판상에 제1 축을 따라 적층된다. 상기 방법은, 제6, 제7 및 제8 세트들 각각에서 제1 축을 따르는 하나 이상의 비아들에 의해 도체 각각을 인접한 도체에 연결하는 것을 더 포함한다. 상기 방법은 도체들의 제6, 제7 및 제8 세트들을 제2 축을 따라 평행하게 배열하는 것을 더 포함한다. 상기 방법은 도체들의 제6 세트를 제1 및 제2 축들에 대해 수직인 제3 축을 따라 도체들의 제1 세트에 인접하게 배열하는 것을 더 포함한다. 상기 방법은 제3 축을 따라 도체들의 제7 세트를 도체들의 제2 세트에 인접하게 배열하는 것을 더 포함한다. 상기 방법은 제3 축을 따라 도체들의 제8 세트를 도체들의 제3 세트에 인접하게 배열하는 것을 더 포함한다. 상기 방법은 도체들의 제6 세트와 도체들의 제8 세트 사이에 도체들의 제7 세트를 배열하는 것을 더 포함한다. 상기 방법은 도체들의 제6, 제7 및 제8 세트들을 각각 복수 개의 평면들을 따라 배열하는 것을 더 포함한다.
다른 피쳐들에서, 도체들의 제1 세트와 도체들의 제2 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 도체들의 제2 세트와 도체들의 제3 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 도체들의 제3 세트와 도체들의 제4 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 도체들의 제4 세트와 도체들의 제5 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 도체들의 제6 세트와 도체들의 제7 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다. 도체들의 제7 세트와 도체들의 제8 세트 사이에 복수 개의 평면들을 따라 커패시턴스들이 형성된다.
다른 피쳐에서, 상기 방법은 도체들의 제6 세트 중 제1 도체를 제2 축을 따르는 연결부에 의해 도체들의 제8 세트 중 제1 도체에 연결하는 것을 더 포함한다.
다른 피쳐에서, 상기 방법은 도체들의 제7 세트 중 처음 및 마지막 도체들이 아닌 도체를 제3 축을 따라 도체들의 제2 세트 중 처음 및 마지막 도체들이 아닌 도체에 연결하는 것을 더 포함한다.
본 발명의 응용가능성의 추가적인 영역들은 상세한 설명, 특허청구범위 및 도면들로부터 명백해질 것이다. 상세한 설명 및 구체적인 예시들은 설명의 목적을 위해 의도되었을 뿐이며 본 발명의 범위를 제한하려고 의도된 것은 아니다.
도 1은 본 발명에 따르는 커패시터 어레이에서 사용되는 커패시터 유닛의 하부 플레이트의 예를 도시한다.
도 2a는 본 발명에 따르는 커패시터 어레이에서 사용되는 커패시터 유닛의 상부 플레이트의 예를 도시한다.
도 2b는 본 발명에 따르는 커패시터 어레이에서 사용되는 복수 개의 상부 플레이트들의 예를 도시한다.
도 3은 본 발명에 따르는 복수 개의 하부 플레이트와 복수 개의 상부 플레이트들을 포함하는 커패시터 어레이의 상면도의 예를 도시한다.
도 4는 본 발명에 따르는 복수 개의 하부 플레이트들 및 복수 개의 상부 플레이트들을 포함하는 커패시터 어레이의 측면도의 예를 도시한다.
도면들에서, 참조 번호들은 유사한 및/또는 동일한 요소들을 식별하기 위해 재사용될 수 있다.
본 발명은 금속-산화물-금속(MOM) 커패시터 어레이 구조에 관한 것이다. 도 1 내지 도 4를 참조로 하여 아래에 설명되는 바와 같이, 커패시터 어레이는 수직으로 적층된 금속 와이어들(도체들)의 중심벽을 포함하는 유닛 구조를 갖는다. 수직으로 적층된 금속 와이어들은 비아들에 의해 상호연결된다. 중심벽(상부 플레이트)은 유사하게 적층된 구조(하부 플레이트)로 이루어진 2개의 벽들 사이에 배열된다. 하부 플레이트는 2개의 인접한 유닛 구조들 사이에 공유된다. 이 구조는 상부 플레이트에 대한 기생 커패시턴스(parasitic capacitance)를 최소화한다. 하부 플레이트들은 커패시터 어레이의 상부 또는 하부에 연결된다. 하부 플레이트 연결부는 상부 플레이트와 커패시터 어레이의 외부 연결부들 사이의 프린징 커패시턴스(fringing capacitance)를 감소시키기 위한 실드 레이어(shield layer)의 역할을 한다. 상부 플레이트들은 하부 플레이트가 연결된 방향에 대해 수직인 방향으로 연결된다. 상부 플레이트 연결부들은 서로에 대해 평행으로 달리며, 외부 회로 소자들에 대한 커패시터 어레이의 일 단부 또는 양 단부에 결국 연결된다.
도 1 내지 도 4를 참조로 하여 아래에 더 설명되는 바와 같이, 동일한 유닛 구조를 갖는 더미 셀(dummy cell)이 최외곽 어레이 경계 옆에 배열된다. 더미 셀들은 상부 플레이트에 기생 커패시턴스를 부가하지 않고 어레이의 균일성을 향상시키기 위해 미리 결정된 포텐셜로 연결된다. 더미 연결부들은 상부 플레이트 연결부들의 측면들에 배열된다. 더미 연결부들은 더미 셀들의 상부 플레이트들을 미리 결정된 포텐셜로 연결하기 위해 사용된다.
도 1 내지 도 4를 참조로 하여 아래에 더 설명되는 바와 같이, 유닛 구조는 수평 및 수직 축들을 따라 되풀이되거나 적층된다. 결과적인 커패시터의 크기(예를 들어, 커패시턴스의 값)는 하부 또는 상부 플레이트 연결부들을 재구성함에 의해 조정된다. 상부 및 하부 플레이트들의 세그먼트 길이들은 집적 회로의 인접한 로직의 피치와 매칭되도록 조정된다. 커패시터 어레이의 밀도는 변화하는 스페이싱(spacing), 세그먼트 폭 및 금속-대-비아 오버레이(metal-to-VIA overlay)에 의해 조정된다. 상부 및 하부 플레이트들은 커패시터 밀도 및 기생 커패시턴스 요구사항에 의존해서 서로 다른 개수의 적층된 금속 레이어들을 가질 수 있다.
도 1은 하부 플레이트(100)의 예를 도시한다. 하부 플레이트(100)는 도시된 바와 같이 기판(102)상에 배열된 복수 개의 도체들을 포함한다. 단지 예를 들면, 복수 개의 도체들은 M2, M3, M4, M5 및 M6으로 표기된다. 하부 플레이트(100)의 도체들의 개수는 도시된 개수보다 많거나 적을 수 있다. 복수 개의 도체들은 제1 축을 따라 적층된다. 제1 축은 기판(102)이 놓인 평면에 대해 수직이다. 하부 플레이트(100)의 도체 각각은 미리 결정된 거리 d1만큼 인접한 도체로부터 분리되어 있다.
하부 플레이트(100)의 도체 각각은 미리 결정된 길이 L(세그먼트 길이) 및 미리 결정된 폭 W(세그먼트 폭)을 갖는다. 하부 플레이트(100)의 도체 각각은 하나 이상의 비아들에 의해 인접한 도체에 연결된다. 단지 예를 들면, 비아들은 V23, V34, V45 및 V56으로 표기된다. 표기 Vpg에서, p 및 q는 비아 Vpg에 의해 연결되는 도체들의 번호들을 표기한다. 인접한 도체들을 연결하기 위해 사용되는 비아들의 개수는 도체들의 미리 결정된 길이 L에 의존해서 다를 수 있다. 예를 들어, 비아들의 개수는 만약 도체들 Mx의 미리 결정된 길이 L이 도시된 것보다 짧거나 길다면 도시된 2개의 비아들보다 적거나 많을 수 있다.
연결부(104)는 하부 플레이트(100)의 최하부 도체(예를 들어, M2)를 다른 하부 플레이트(여기서는 미도시, 하지만 도 3을 참조)의 최하부 도체에 연결한다. 대안적으로, 연결부(104)와 유사한 연결부가 하부 플레이트(100)의 최상부 도체(예를 들어, M6)를 다른 하부 플레이트(여기서는 미도시, 하지만 도 3을 참조)의 최상부 도체에 연결한다. 다른 하부 플레이트는 하부 플레이트(100)와 유사하게 배열되며 제2 축을 따라 기판(102)상에 하부 플레이트(100)에 대해 평행하게 배열된다. 제2 축은 기판(102)이 놓이는 평면에 대해 평행하다. 연결부(104)는 제2 축에 대해 평행하게 연장된다. 하부 플레이트(100)의 도체 M2와 다른 하부 플레이트의 도체 M2는 기판(102)이 놓인 평면에 대해 평행한 평면상에 놓인다. 유사하게, 하부 플레이트(100)의 도체 M3과 다른 하부 플레이트의 도체 M3은 기판(102)이 놓인 평면에 대해 평행인 평면상에 놓이고, 기타도 이와 같다.
도체 M2와 기판(102) 사이에 스페이스(space)가 도시된다. 도체 M2와 기판(102) 사이의 금속 레이어 M1, 금속 레이어 M1과 기판(102) 사이의 접점, 그리고 금속 레이어 M1을 도체 M2에 연결하는 적어도 하나의 비아(예를 들어, V12) 및 다른 적합한 레이어들이 상기 스페이스에 형성될 수 있다. 그러므로, 도시된 예시에서, 적층의 순서는 기판(102), 접점, 금속 레이어 M1, 비아 V12, 도체 M2, 비아 V23, 도체 M3, 비아 M34, 도체 M4, 비아 V45, 도체 M5, 비아 M56 및 도체 M6이다. 도체들 M2 내지 M6은 비록 동일한 치수들이 최대 커패시터 밀도를 가지지만, 서로 다른 폭 및 길이를 가질 수 있다.
도 2a는 상부 플레이트(200)의 예를 도시한다. 상부 플레이트(200)는 도시된 바와 같이 복수 개의 도체들이 배열되는 것을 포함한다. 단지 예를 들면, 복수 개의 도체들은 M3, M4 및 M5로 표기된다. 상부 플레이트(200)의 도체들의 개수는 도시된 개수보다 많거나 적다. 하부 플레이트(100)의 도체들의 개수는 상부 플레이트(200)의 도체들의 개수보다 많거나 이와 동일하다.예를 들어, 하부 플레이트(100)의 도체들의 개수가 상부 플레이트(200)의 도체들의 개수보다 많을 때, 하부 플레이트(100)의 도체들의 개수는 적어도 3이며, 상부 플레이트(200)의 도체들의 개수는 적어도 2이다. 대안적으로, 하부 플레이트(100)의 도체들의 개수는 적어도 5이며, 상부 플레이트(200)의 도체들의 개수는 적어도 3이다. 일반적으로, 하부 플레이트(100)의 도체들의 개수는 상부 플레이트(200)의 도체들의 개수보다 적어도 하나만큼 많다. 단지 예를 들면, 도 1에 도시된 하부 플레이트(100)는 5개의 도체들을 포함하며, 그리고 도 2a에 도시된 상부 플레이트(200)는 3개의 도체들을 포함한다. 상부 플레이트(200)의 복수 개의 도체들은 제1 축을 따라 적층된다. 상부 플레이트(200)의 도체는 미리 결정된 거리 d1만큼 인접한 도체로부터 분리된다.
상부 플레이트(200)의 도체 각각은 미리 결정된 길이 L(세그먼트 길이) 및 미리 결정된 폭 W(세그먼트 폭)을 갖는다. 상부 플레이트(200)의 도체 각각은 하나 이상의 비아들에 의해 인접한 도체에 연결된다. 단지 예를 들면, 비아들은 V34 및 V45로 표기된다. 표기 Vpg에서, p 및 q는 비아 Vpg에 의해 연결된 도체들의 번호를 표기한다. 인접한 도체들을 연결하기 위해 사용되는 비아들의 개수는 도체들의 미리 결정된 길이 L에 의존하여 다를 수 있다. 예를 들어, 비아들의 개수는 만약 도체들 Mx의 미리 결정된 길이 L이 도시된 것보다 짧거나 길다면 도시된 2개의 비아들보다 적거나 많을 수 있다.
상부 플레이트(200)(예를 들어, M4)의 도체들 중 하나는 상부 플레이트(200)를 다른 상부 플레이트(여기서는 미도시, 하지만 도 2b 및 도 3 참조)에 연결하기 위해 제3 축을 따라 연장될 수 있다. 다른 상부 플레이트는 제3 축을 따라 상부 플레이트(200)에 유사하게 배열된다. 제3 축은 하부 플레이트(100)의 연결부(104)에 대해 수직이다. 제3 축은 제2 축에 대해 수직이며 기판(102)이 놓인 평면에 대해 평행이다. 상부 플레이트(200)의 도체 M2 및 다른 상부 플레이트의 도체 M2는 기판(102)이 놓인 평면에 대해 평행인 평면상에 놓인다. 유사하게, 상부 플레이트(200)의 도체 M3 및 다른 상부 플레이트의 도체 M3는 기판(102)이 놓인 평면에 대해 평행인 평면상에 놓이고, 기타도 이와 같다.
도 2b는 복수 개의 상부 플레이트들의 예를 도시한다. 단지 예를 들면, 3개의 상부 플레이트들(200-1, 200-2, 및 200-3)이 도시된다. 단지 예를 들면, 3개의 상부 플레이트들(200-1, 200-2, 및 200-3)은 도체 M4에 의해 연결된다. 대안적으로, 3개의 상부 플레이트들(200-1, 200-2, 및 200-3) 각각의 M4가 아닌 도체는 3개의 상부 플레이트들(200-1, 200-2, 및 200-3)을 연결하기 위해 사용될 수 있다.
도 3은 커패시터 어레이(300)의 상면도를 도시하며, 여기서 복수 개의 하부 플레이트들과 복수 개의 상부 플레이트들 사이의 상호연결들이 도시된다. 커패시터 어레이(300)는 도시된 바와 같이 배열된 복수 개의 하부 플레이트들(B로 표기됨)과 복수 개의 상부 플레이트들(T로 표기됨)을 포함한다. 하부 플레이트들 B 각각은 하부 플레이트(100)와 유사할 수 있다. 상부 플레이트들 T 각각은 상부 플레이트(200)와 유사할 수 있다. 하부 플레이트들 및 상부 플레이트들은 도시된 바와 같이 제2 축을 따라 교대하는 방식으로 배열된다. 연결부(104)와 유사한 연결부가 하부 플레이트들을 제2 축을 따라 연결한다. 제2 축을 따라, 상부 플레이트 각각은 한 쌍의 하부 플레이트들 사이에 놓인다. 커패시터 유닛은 상부 플레이트 및 2개의 하부 플레이트들을 포함한다. 인접한 커패시터 유닛들은 하부 플레이트를 공유한다. 예를 들어, 커패시터 유닛(302-1) 및 커패시터 유닛(302-2)은 하부 플레이트를 공유한다. 상부 플레이트 각각은 인접한 하부 플레이트로부터 미리 결정된 거리 d2만큼 떨어져 분리된다. 미리 결정된 거리 d1은 미리 결정된 거리 d2보다 멀 수 있다.
커패시터 어레이(300)는 제2 축을 따라서 뿐만 아니라 제3 축을 따라서도 연장(및 단축)될 수 있다. 도 3은 한 가지 예를 도시할 뿐이다. 도시된 상부 및 하부 플레이트들 외에 추가적인 상부 및 하부 플레이트들이 제2 축 및/또는 제3 축을 따라 부가(또는 제거)될 수 있다. 커패시터 어레이(300)가 제조된 후에, 커패시터 어레이(300)의 최외곽 커패시터 유닛들(즉, 에지들 또는 경계들을 따르는 커패시터 유닛들)이 더미 커패시터 유닛들로 지정된다. 하지만, 더미 커패시터 유닛들은 커패시터 어레이(300)에 의해 형성되는 커패시턴스에는 포함되지 않는다. 대신에, 더미 커패시터 유닛들은 아래와 같이 이용된다. 더미 커패시터 유닛들의 상부 플레이트들은 연결부(306)에 연결된다. 구체적으로, 더미 커패시터 유닛들의 상부 플레이트들(예를 들어, 도체 M4)의 도체들 중 하나는 연결부(306)에 연결된다. 연결부들(306)은 커패시터 어레이(300)에 의해 형성되는 커패시턴스를 갖는 상부 플레이트에 대해 기생 커패시턴스를 부가하지 않고 커패시터 어레이(300)의 균일성을 향상시키기 위해 미리 결정된 포텐셜(예를 들어, 접지)에 연결된다.
제 3축을 따르는 커패시터 유닛들의 상부 플레이트들(예를 들어, 도체 M4)의 도체들 중 하나는 연결부(308)에 연결된다. 연결부들(308)은 커패시터 어레이(300)를 커패시터 어레이(300)를 포함하는 집적 회로의 다른 회로들에 연결하기 위해 사용된다. 제3 축을 따르는 커패시터 유닛들은 각각의 커패시터 유닛들의 상부 플레이트들의 도체들(예를 들어, 도체 M4) 중 하나에 의해 상호 연결된다. 커패시터 어레이(300)의 커패시턴스들의 사이즈(예를 들어, 값)는 커패시터 유닛들 사이의 상호연결들을 변화시킴에 의해 변화될 수 있다. 예를 들어, 한 커패시터 유닛(304-1)은 2개의 커패시터 유닛들(304-2)에 연결될 수 있고, 이는 또한 도시된 바와 같이 하나 이상의 연결부들에 의해 4개의 커패시터 유닛들(304-3)에 연결될 수 있다. 따라서, 도시된 예시에서, 커패시터 어레이(300)의 커패시턴스의 크기(예를 들어, 값)는 하나의 커패시터 유닛(304-1), 2개의 커패시터 유닛들(304-2) 및 4개의 커패시터 유닛들(304-3)의 합과 동일하다.
도 4는 커패시터 어레이(300)의 부분의 측면도를 도시하고, 여기서 커패시터 어레이(300)의 상부 및 하부 플레이트들 사이에 형성된 커패시턴스들이 도시된다. 도 4에서, D1 내지 D2는 커패시터 어레이(300)의 부분의 더미 커패시터 유닛들의 하부 플레이트들의 예시들을 표기한다. T1 내지 T4는 커패시터 어레이(300)의 부분의 커패시터 유닛들의 상부 플레이트들의 예시들을 표기한다. B1-B3은 커패시터 어레이(300)의 부분의 커패시터 유닛들의 하부 플레이트들의 예시들을 표기한다.
도시된 바와 같이, 하부 플레이트들 B1 내지 B3 및 D1 내지 D2의 도체들 M2는 제1 축에 대해 수직이며 기판(102)이 놓인 평면에 대해 평행인 평면상에 놓인다. 하부 플레이트들 B1 내지 B3 및 D1 내지 D2의 도체들 M6은 제1 축에 대해 수직이며 기판(102)이 놓인 평면에 대해 평행인 평면상에 놓인다. 상부 플레이트들 T1 내지 T4의 도체들 M3 및 하부 플레이트들 B1 내지 B3 및 D1 내지 D2의 도체들 M3는 제1 축에 대해 수직이며 기판(102)이 놓인 평면에 대해 평행인 평면상에 놓인다. 상부 플레이트들 T1 내지 T4의 도체들 M4 및 하부 플레이트들 B1 내지 B3 및 D1 내지 D2의 도체들 M4는 제1 축에 대해 수직이며 기판(102)이 놓인 평면에 대해 평행인 평면상에 놓인다. 상부 플레이트들 T1 내지 T4의 도체들 M5 및 하부 플레이트들 B1 내지 B3 및 D1 내지 D2의 도체들 M5는 제1 축에 대해 수직이며 기판(102)이 놓인 평면에 대해 평행인 평면상에 놓인다. 하부 플레이트들 B1 내지 B3은 제2 축을 따라 상호연결되거나 상호연결되지 않을 수 있다.
하부 플레이트 B1의 도체 M3와 상부 플레이트들 T1 및 T2 각각의 도체들 M3 사이에 형성된 커패시턴스들은 커패시터 어레이(300)의 커패시턴스의 값에 기여한다. 하부 플레이트 B1의 도체 M4와 상부 플레이트들 T1 및 T2의 도체 M4 사이에 형성된 커패시턴스들은 커패시터 어레이(300)의 커패시턴스의 값에 기여한다. 하부 플레이트 B1의 도체 M5와 상부 플레이트들 T1 및 T2의 도체 M5 사이에 형성된 커패시턴스들은 커패시터 어레이(300)의 커패시턴스의 값에 기여한다.
추가적으로, 상부 플레이트 T1의 도체 M3과 하부 플레이트 B1의 도체들 M2 및 M3 각각 사이에 형성된 커패시턴스들 또한 커패시터 어레이(300)의 커패시턴스의 값에 기여한다. 추가적으로, 도시된 바와 같이, 상부 플레이트 T1의 인접한 도체들을 상호연결하는 비아들 및 하부 플레이트 B1의 인접한 도체들을 상호연결하는 비아들 사이에 형성된 커패시턴스들- 여기서 상부 및 하부 플레이트들의 상호연결된 도체들은 동일 평면에 있고- 또한 커패시터 어레이(300)의 커패시턴스의 값에 기여한다. 커패시터 어레이(300)의 커패시턴스는 상부 및 하부 플레이트들 사이의 미리 결정된 거리 d2에 반비례한다.
도시된 바와 유사한 커패시턴스들이 하부 플레이트 B2와 상부 플레이트들 T2 및 T3 사이에, 그리고 하부 플레이트 B3과 상부 플레이트들 T3 및 T4 사이에 또한 형성된다. 이러한 커패시턴스들은 설명의 간단성을 위해 도시되지 않았다. 더욱이, 하부 플레이트와 상부 플레이트 사이에 형성된 주 커패시턴스(dominant capacitance)(예를 들어, 커패시터 어레이(300)의 커패시턴스의 값에 기여하는 커패시턴스들)만이 도시되었다. 기생 커패시턴스들(예를 들어, 상부 플레이트 T1의 도체 M3과 하부 플레이트 B1의 도체들 M4, M5 및 M6 각각 사이; 상부 플레이트 T1의 도체 M4와 하부 플레이트 B1의 도체들 M2, M3, M5 및 M6 각각 사이의 커패시턴스들, 기타도 이와 같다)은 설명의 간단성을 위해 생략되었다.
단지 예를 들면, 도체들은 직사각형 또는 정사각형의 모양인 것으로 도시되었다. 대안적으로, 도체들은 6각형, 8각형, 원형, 타원형 등을 포함하나 이에 제한되지 않는 다른 모양들일 수 있다.
전술한 설명은 본래 단지 설명적인 것이고 본 발명, 본 발명의 응용 또는 본 발명의 실시를 제한하고자 의도된 것은 아니다. 본 발명의 넓은 개시들은 다양한 형태들로 구현될 수 있다. 그러므로, 비록 본 발명이 특정한 예시들을 포함하지만, 본 발명의 진정한 범위는, 다른 수정들이 도면들, 명세서, 그리고 다음의 특허청구범위의 학습에 의해 명백해질 것이기 때문에, 그렇게 제한되어서는 안 된다. 본 명세서에서 사용되는 바와 같이, A, B 및 C중 적어도 하나라는 구절은 비배타적인 논리적 OR을 이용하여, 논리적인 (A 또는 B 또는 C)를 의미하는 것으로 이해되어야 한다. 방법 내의 하나 이상의 단계들이 본 발명의 원칙들을 변경함이 없이 서로 다른 순서로(또는 동시적으로) 실행될 수 있음이 이해되어야 한다.

Claims (18)

  1. 시스템으로서,
    집적 회로의 기판상에 제1 축을 따라 적층된(stacked) 제1의 복수 개의 도체들과, 여기서 상기 제1 축은 상기 기판이 놓인 평면에 대해 수직이고, 상기 제1의 복수 개의 도체들 중 도체 각각은 상기 제1 축을 따라 배열된 하나 이상의 제1 비아들(vias)에 의해 상기 제1의 복수 개의 도체들 중 인접한(adjacent) 도체에 연결되며; 그리고
    상기 집적 회로의 상기 기판상에 상기 제1 축을 따라 적층된 제2의 복수 개의 도체들을 포함하고, 여기서 상기 제2의 복수 개의 도체들 중 도체 각각은 상기 제1 축을 따라 배열된 하나 이상의 제2 비아들에 의해 상기 제2의 복수 개의 도체들 중 인접한 도체에 연결되며;
    여기서 상기 제1의 복수 개의 도체들 및 상기 제2의 복수 개의 도체들은 (i) 상기 제1 축에 대해 수직이고 (ii) 상기 기판이 놓인 상기 평면에 대해 평행인 제2 축을 따라 평행하게 배열되고;
    상기 제1의 복수 개의 도체들은 (i) 상기 제1 축에 대해 수직이고 (ii) 상기 기판이 놓인 상기 평면에 대해 평행인 복수 개의 평면들 상에 각각 놓이고;
    상기 제2의 복수 개의 도체들은 상기 복수 개의 평면들 상에 각각 놓이며; 그리고
    상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들 사이에 상기 복수 개의 평면들을 따라 커패시턴스들(capacitances)이 형성되는 것을 특징으로 하는 시스템.
  2. 제 1항에 있어서,
    상기 제1 비아와 상기 제2 비아 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되는 것을 특징으로 하는 시스템.
  3. 제 1항에 있어서,
    상기 제2의 복수 개의 도체들에서의 도체들의 개수는 상기 제1의 복수 개의 도체들에서의 도체들의 개수보다 많은 것을 특징으로 하는 시스템.
  4. 제 1항에 있어서,
    상기 제1의 복수 개의 도체들 및 상기 제2의 복수 개의 도체들에서의 도체들은 미리 결정된 치수들(dimensions)을 가지고;
    상기 제1의 복수 개의 도체들에서의 도체들 및 상기 제2의 복수 개의 도체들에서의 도체들은 제1의 미리 결정된 거리만큼 떨어져 분리되고;
    상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들은 제2의 미리 결정된 거리만큼 떨어져 분리되며; 그리고
    상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들 사이의 상기 커패시턴스들의 값들은 (i) 상기 미리 결정된 치수들, (ii) 상기 제1의 미리 결정된 거리 및 (iii) 상기 제2의 미리 결정된 거리 중 하나 이상에 의존(depend)하는 것을 특징으로 하는 시스템.
  5. 제 1항에 있어서,
    상기 집적 회로의 상기 기판상에 상기 제1 축을 따라 적층된 제3의 복수 개의 도체들을 더 포함하고, 여기서 상기 제2의 복수 개의 도체들은 상기 제2 축을 따라 상기 제1의 복수 개의 도체들과 상기 제3의 복수 개의 도체들에 평행하게 이들 사이에 배열되고, 상기 제3의 복수 개의 도체들 중 도체 각각은 상기 제1 축을 따라 배열된 하나 이상의 제3 비아들에 의해 상기 제3의 복수 개의 도체들 중 인접한 도체에 연결되고;
    상기 제3의 복수 개의 도체들은 상기 복수 개의 평면들 상에 각각 놓이고;
    상기 제2의 복수 개의 도체들과 상기 제3의 복수 개의 도체들 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되며; 그리고
    상기 제2 비아들과 상기 제3 비아들 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되는 것을 특징으로 하는 시스템.
  6. 시스템으로서,
    도체들의 제1 세트(set)와;
    도체들의 제2 세트와; 그리고
    도체들의 제3 세트를 포함하고;
    여기서 상기 제1, 제2 및 제3 세트들 각각의 도체들은 집적 회로의 기판상에 제1 축을 따라 적층되고, 상기 제1 축은 상기 기판이 놓인 평면에 대해 수직이며;
    상기 제1, 제2 및 제3 세트들 각각에서, 도체 각각은 상기 제1 축을 따르는 하나 이상의 비아들에 의해 인접한 도체에 연결되며;
    상기 도체들의 제1, 제2 및 제3 세트들은 (i) 상기 제1 축에 대해 수직이고 (ii) 상기 기판이 놓인 상기 평면에 대해 평행인 제2 축을 따라 평행하게 배열되며;
    상기 도체들의 제2 세트는 상기 도체들의 제1 세트와 상기 도체들의 제3 세트 사이에 배열되고;
    상기 도체들의 제 1세트는 (i) 상기 제1 축에 대해 수직이고 (ii) 상기 기판이 놓인 상기 평면에 대해 평행인 복수 개의 평면들 상에 각각 놓이고;
    상기 도체들의 제2 세트는 상기 복수 개의 평면들 상에 각각 놓이며; 그리고
    상기 도체들의 제3 세트는 상기 복수 개의 평면들 상에 각각 놓이는 것을 특징으로 하는 시스템.
  7. 제 6항에 있어서,
    상기 도체들의 제1 세트와 상기 도체들의 제2 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되며, 그리고,
    상기 도체들의 제2 세트와 상기 도체들의 제3 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되는 것을 특징으로 하는 시스템.
  8. 제 6항에 있어서,
    상기 도체들의 제1 세트에서의 도체들의 개수는 상기 도체들의 제3 세트에서의 도체들의 개수와 동일하며, 그리고,
    상기 도체들의 제2 세트에서의 도체들의 개수는 상기 도체들의 제1 세트에서의 도체들의 개수보다 적은 것을 특징으로 하는 시스템.
  9. 제 6항에 있어서,
    상기 도체들의 제1 세트에서의 제1 도체는 상기 제2 축을 따르는 연결부(connection)에 의해 상기 도체들의 제3 세트에서의 제1 도체에 연결되는 것을 특징으로 하는 시스템.
  10. 제 6항에 있어서,
    도체들의 제4 세트와; 그리고
    도체들의 제5 세트를 더 포함하고;
    여기서 상기 제4 및 제5 세트들 각각에서의 도체들은 상기 집적 회로의 상기 기판상에 상기 제1 축을 따라 적층되고;
    상기 제4 및 제5 세트들 각각에서, 도체 각각은 상기 제1 축을 따르는 하나 이상의 비아들에 의해 인접한 도체에 연결되고;
    상기 도체들의 제4 및 제5 세트들은 상기 제2 축을 따라 평행하게 배열되고;
    상기 도체들의 제4 세트는 상기 복수 개의 평면들 상에 각각 놓이고;
    상기 도체들의 제5 세트는 상기 복수 개의 평면들 상에 각각 놓이고;
    상기 도체들의 제4 세트는 상기 도체들의 제3 세트와 상기 도체들의 제5 세트 사이에 배열되고;
    상기 도체들의 제1 세트에서의 도체들의 개수는 상기 도체들의 제3 세트에서의 도체들의 개수와 동일하고, 이는 상기 도체들의 제5 세트에서의 도체들의 개수와 동일하고;
    상기 도체들의 제2 세트에서의 도체들의 개수는 상기 도체들의 제4 세트에서의 도체들의 개수와 동일하고, 이는 상기 도체들의 제1 세트에서의 도체들의 개수보다 적으며; 그리고
    상기 도체들의 제1 세트에서의 제1 도체는 상기 제2 축을 따르는 연결부에 의해 상기 도체들의 제3 세트에서의 제1 도체에 연결되고, 이는 상기 도체들의 제5 세트에서의 제1 도체에 연결되는 것을 특징으로 하는 시스템.
  11. 제 10항에 있어서,
    상기 도체들의 제1 세트와 상기 도체들의 제2 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되고,
    상기 도체들의 제2 세트와 상기 도체들의 제3 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되고,
    상기 도체들의 제3 세트와 상기 도체들의 제4 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되며, 그리고
    상기 도체들의 제4 세트와 상기 도체들의 제5 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되는 것을 특징으로 하는 시스템.
  12. 제 10항에 있어서,
    도체들의 제6 세트와;
    도체들의 제7 세트와; 그리고
    도체들의 제8 세트를 더 포함하고;
    여기서 상기 제6, 제7 및 제8 세트들 각각에서의 도체들은 상기 집적 회로의 상기 기판상에 상기 제1 축을 따라 적층되고;
    상기 제6, 제7 및 제8 세트들 각각에서, 도체 각각은 상기 제1 축을 따라 하나 이상의 비아들에 의해 인접한 도체에 연결되고;
    상기 도체들의 제6, 제7 및 제8 세트들은 상기 제2 축을 따라 평행하게 배열되고;
    상기 도체들의 제6 세트는 상기 제1 및 제2 축들에 대해 수직인 제3 축을 따라 상기 도체들의 제1 세트에 인접하게 놓이고;
    상기 도체들의 제7 세트는 상기 제3 축을 따라 상기 도체들의 제2 세트에 인접하게 놓이고;
    상기 도체들의 제8 세트는 상기 제3 축을 따라 상기 도체들의 제3 세트에 인접하게 놓이고;
    상기 도체들의 제7 세트는 상기 도체들의 제6 세트와 상기 도체들의 제8 세트 사이에 배열되고;
    상기 도체들의 제6, 제7 및 제8 세트들은 상기 복수 개의 평면들 상에 각각 놓이고;
    상기 도체들의 제6 세트 중의 제1 도체는 상기 제2 축을 따라 연결부에 의해 상기 도체들의 제8 세트 중의 제1 도체에 연결되며; 그리고
    상기 도체들의 제7 세트의 처음 및 마지막 도체들이 아닌 도체는 상기 제3 축을 따라 상기 도체들의 제2 세트의 처음 및 마지막 도체들이 아닌 도체에 연결되는 것을 특징으로 하는 시스템.
  13. 제 12항에 있어서,
    상기 도체들의 제1 세트와 상기 도체들의 제2 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되고;
    상기 도체들의 제2 세트와 상기 도체들의 제3 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되고;
    상기 도체들의 제3 세트와 상기 도체들의 제4 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되고;
    상기 도체들의 제4 세트와 상기 도체들의 제5 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되고;
    상기 도체들의 제6 세트와 상기 도체들의 제7 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되며;
    상기 도체들의 제7 세트와 상기 도체들의 제8 세트 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되는 것을 특징으로 하는 시스템.
  14. 방법으로서,
    집적 회로의 기판상에 제1의 복수 개의 도체들을 배열하는 단계와, 여기서 상기 제1의 복수 개의 도체들은 상기 기판상에 제1 축을 따라 적층되고, 상기 제1 축은 상기 기판이 놓인 평면에 대해 수직이고;
    상기 제1의 복수 개의 도체들 중 도체 각각은 상기 제1 축을 따라 배열되는 하나 이상의 제1 비아들에 의해 상기 제1의 복수 개의 도체들 중 인접한 도체에 연결하는 단계와;
    상기 집적 회로의 상기 기판상에 제2의 복수 개의 도체들을 배열하는 단계와, 여기서 상기 제2의 복수 개의 도체들은 상기 기판상에 상기 제1 축을 따라 적층되고;
    상기 제2의 복수 개의 도체들 중 도체 각각을 상기 제1 축을 따라 배열된 하나 이상의 제2 비아들에 의해 상기 제2의 복수 개의 도체들 중 인접한 도체에 연결하는 단계와;
    상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들을 (i) 상기 제1 축에 대해 수직이고 (ii) 상기 기판이 놓인 상기 평면에 대해 평행인 제2 축을 따라 평행하게 배열하는 단계와;
    상기 제1의 복수 개의 도체들을 (i) 상기 제1 축에 대해 수직이고 (ii) 상기 기판이 놓인 상기 평면에 대해 평행인 복수 개의 평면들을 따라 각각 배열하는 단계와; 그리고
    상기 제2의 복수 개의 도체들을 상기 복수 개의 평면들을 따라 각각 배열하는 단계를 포함하며,
    상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되는 것을 특징으로 하는 방법.
  15. 제 14항에 있어서,
    상기 제1 비아들과 상기 제2 비아들 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되는 것을 특징으로 하는 방법.
  16. 제 14항에 있어서,
    상기 제2의 복수 개의 도체들에서의 도체들의 개수는 상기 제1의 복수 개의 도체들에서의 도체들의 개수보다 많은 것을 특징으로 하는 방법.
  17. 제 14항에 있어서,
    상기 제1의 복수 개의 도체들 및 상기 제2의 복수 개의 도체들은 미리 결정된 치수들을 갖고;
    상기 제1의 복수 개의 도체들에서의 도체들 및 상기 제2의 복수 개의 도체들에서의 도체들은 제1의 미리 결정된 거리만큼 떨어져 분리되고;
    상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들은 제2의 미리 결정된 거리만큼 떨어져 분리되며; 그리고
    상기 제1의 복수 개의 도체들과 상기 제2의 복수 개의 도체들 사이에 상기 커패시턴스들의 값들은 (i) 상기 미리 결정된 치수들, (ii) 상기 제1의 미리 결정된 거리 및 (iii) 상기 제2의 미리 결정된 거리 중 하나 이상에 의존하는 것을 특징으로 하는 방법.
  18. 제 14항에 있어서,
    상기 집적 회로의 상기 기판상에 제3의 복수 개의 도체들을 배열하는 단계와, 여기서 상기 제3의 복수 개의 도체들은 상기 기판상에 상기 제1 축을 따라 적층되고;
    상기 제2의 복수 개의 도체들을 상기 제2 축을 따라 상기 제1의 복수 개의 도체들과 상기 제3의 복수 개의 도체들에 평행하게 이들 사이에 배열하는 단계와;
    상기 제3의 복수 개의 도체들에서의 도체들 각각을 상기 제1 축을 따라 하나 이상의 제3 비아들에 의해 상기 제3의 복수 개의 도체들에서의 인접한 도체에 연결하는 단계와; 그리고
    상기 제3의 복수 개의 도체들을 상기 복수 개의 평면들을 따라 각각 배열하는 단계를 포함하고,
    여기서 상기 제2의 복수 개의 도체들과 상기 제3의 복수 개의 도체들 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되며; 그리고
    상기 제2 비아들과 상기 제3 비아들 사이에 상기 복수 개의 평면들을 따라 커패시턴스들이 형성되는 것을 특징으로 하는 방법.
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