TWI576024B - Printed wiring board with copper foil and the use of its laminated board - Google Patents

Printed wiring board with copper foil and the use of its laminated board Download PDF

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Description

印刷配線板用銅箔及使用其之積層板
本發明係關於一種印刷配線板用銅箔及使用其之積層板，尤其係關於一種可撓性印刷配線板用銅箔及使用其之積層板。
印刷配線板歷經此半個世紀取得了較大進展，現在已發展至用於幾乎所有的電子機器。隨著近年來之電子機器之小型化、高性能化需求之增大，搭載零件之高密度構裝化或信號之高頻化有所進展，從而對印刷配線板要求導體圖案之微細化(精細間距(fine pitch)化)或高頻應對等。
一般而言，印刷配線板係經由如下步驟而得以製造者，即，於將絕緣基板接著於銅箔，或者將Ni合金等蒸鍍於絕緣基板上之後藉由電鍍形成銅層從而製成覆銅積層板之後，藉由蝕刻而於銅箔或者銅層面上形成導體圖案。因此，印刷配線板用之銅箔或者銅層要求良好之蝕刻性。
作為提高蝕刻性之技術，例如，於專利文獻1中，揭示有一種附有銀系被覆層之銅箔之發明，其係於與作為覆銅積層板之構成材料之絕緣基材之貼合面上具備由銀或者銀-鈀合金構成之銀系被覆層。
專利文獻1：日本特開2005-101398號公報
然而，為了形成近年來對高密度構裝基板所要求之級別之精密之電路，僅單純地使銅箔之蝕刻性良好亦不夠。 即，近年來所要求之蝕刻性係指於電路間之絕緣部不殘留因表面處理而產生之金屬，及電路之梯形上下底差小。若於電路間之絕緣部殘留有金屬，則會於電路間引起短路。又，於電路形成之蝕刻中，自電路上表面朝下(絕緣基板側)逐漸擴展地被蝕刻，從而電路之剖面呈梯形。若該梯形之上底與下底之差(以下稱作「梯形上下底差」)小，則可縮小電路間之空間，獲得高密度配線基板。若梯形上下底差較大，則縮小電路間之空間時電路短路，因此無法製造高密度構裝基板。
相對於此，由於專利文獻1所揭示之發明係將由貴金屬構成之被覆層形成於銅箔之粗化面上，因此可能不會抑制旁側蝕刻(side etch)，而難以良好地製作梯形上下底差小之電路。
又，雖蝕刻係於銅基材之厚度方向與平面方向進行，但此時存在若蝕刻時間較長，則蝕刻沿銅基材之平面方向進行，藉此電路之截面積減少之問題。
因此，本發明之課題在於提供一種可製造適於精細間距化且梯形上下底差小之剖面形狀之電路的印刷配線板用銅箔及使用其之積層板。
本發明人傾力研究之結果獲得以下見解，即，為了抑制平面方向之蝕刻，而進行厚度方向優先之異向性蝕刻，從而於相當於電路上部之位置抑制旁側蝕刻而增大電路上部寬度，藉此可製造梯形上下底差小之剖面形狀之電路。而且，發現為了於相當於電路上部之位置抑制旁側蝕刻， 而對電路形成對象之銅基材上形成有特定被覆層者，於用以形成電路之蝕刻時在抗蝕劑之背面側附近還原蝕刻液中之氧化劑即可，即，以電子自銅基材朝向被覆層流動之方式進行控制即可。
以上述見解為基礎而完成之本發明，於一態樣中，係一種印刷配線板用銅箔，其具備銅箔基材及被覆該銅箔基材表面之至少一部分的被覆層，在蝕刻時會有電子自銅箔側流動之被覆層形成於上述蝕刻時之形成抗蝕劑圖案的面。
於本發明之印刷配線板用銅箔的一實施形態中，上述被覆層含有Pd、Ir、Pt、Au、Mo、Mn、In、Ag、Sn、Ti、Ta、Nb、Cr、Ru、Rh、W中的任一種以上。
於本發明之印刷配線板用銅箔的另一實施形態中，上述被覆層含有600 μg/dm2以下之Pd、1100 μg/dm2以下之Ir、1050 μg/dm2以下之Pt、1000 μg/dm2以下之Au、1000 μg/dm2以下之Mo、1000 μg/dm2以下之Mn、1000 μg/dm2以下之In、400~10000 μg/dm2之Ag、1000~50000 μg/dm2之Sn、400 μg/dm2以下之W中的任一種以上。
於本發明之印刷配線板用銅箔之又一實施形態中，上述被覆層含有20~250 μg/dm2之Pd、30~500 μg/dm2之Ir、20~400 μg/dm2之Pt、20~400 μg/dm2之Au、10~800 μg/dm2之Mo、10~500 μg/dm2之Mn、10~500 μg/dm2之In、700~2000 μg/dm2之Ag、10000~ 50000 μg/dm2之Sn、70~300 μg/dm2之W中的任一種以上。
本發明於另一態樣中，係一種積層體，其係銅層與樹脂基板之積層體，具備有被覆上述銅層之表面至少一部分的本發明之被覆層。
本發明於再另一態樣中，係一種積層體，其係本發明之銅箔與樹脂基板之積層體。
本發明於再另一態樣中，係一種印刷配線板，其以本發明之積層體為材料。
根據本發明，可提供一種可製造適於精細間距化且梯形上下底差小之剖面形狀之電路的印刷配線板用銅箔及使用其之積層板。
(銅箔基材)
可用於本發明之銅箔基材之形態並無特別限制，典型而言，能夠以壓延銅箔或電解銅箔之形態使用。一般而言，電解銅箔係自硫酸銅鍍浴於鈦或不鏽鋼之滾筒上電解析出銅而得以製造，壓延銅箔係重複進行藉由壓延輥之塑性加工與熱處理而得以製造。多數情況下於要求彎曲性之用途中應用壓延銅箔。
作為銅箔基材之材料，除了使用通常用作印刷配線板之導體圖案之精銅或無氧銅等高純度之銅以外，例如亦可使用如含Sn銅、含Ag銅、添加有Cr、Zr或Mg等之銅合金、添加有Ni及Si等之卡遜系銅合金般之銅合金。再者， 於本說明書中單獨使用術語「銅箔」時，視為亦包含銅合金箔。
可用於本發明之銅箔基材之厚度亦並無特別限制，只要適當調節為適於印刷配線板用之厚度即可。例如，可設為5~100 μm左右。然而，於為了形成精細圖案之情形時，為30 μm以下，較佳為20 μm以下，典型而言為5~20 μm左右。
本發明所使用之銅箔基材並無特別限定，例如亦可使用未進行粗化處理者。先前通常情況係藉由特殊鍍敷而於表面留下μm級之凹凸，並實施表面粗化處理，藉由物理性固著(anchor)效果而使其具有與樹脂之接著性，但另一方面，就精細間距或高頻電氣特性而言平滑之箔被視為較佳，若為粗化箔則有朝不利方向作用之情形。又，若為未進行粗化處理者，則由於省略粗化處理步驟，因此具有經濟性、生產性提高之效果。
(1)被覆層之構成
於與銅箔基材之絕緣基板之接著面之相反側(電路形成預定面側)之表面之至少一部分形成有被覆層。於進行用以在銅箔上形成電路之蝕刻時，為了抑制電路上部之側蝕(side etching)，於相當於電路上部之位置，即於抗蝕劑之背面側還原蝕刻液中之氧化劑即可。作為用於該氧化劑之還原之電子之供給源，較佳為銅箔基材。即，為了於抗蝕劑背面側還原氧化劑，而只要以電子自銅箔基材朝向被覆層流動之方式進行控制即可。例如，認為於使用氯化銅 水溶液或者氯化鐵水溶液作為蝕刻液之情形時，藉由以下反應而還原氧化劑之Cu2+、Fe3+，從而抑制旁側蝕刻之進行。
氯化銅蝕刻：Cu2++e- → Cu+
氯化鐵蝕刻：Fe3++e- → Fe2+
相對於此，本發明之印刷配線板用銅箔於蝕刻時之形成抗蝕劑圖案的面形成有蝕刻時會有電子自銅箔側流動之被覆層。因此，形成於該銅箔之被覆層側之電路之梯形上下底差變小。藉此，可良好地抑制銅箔之旁側蝕刻，且可形成梯形上下底差小之電路，因此可形成高密度構裝基板。
至於被覆層之厚度，若為Pd、Ir、Pt、Au則較佳為5 nm以下，若為Mo則較佳為10 nm以下，若為Mn、In則較佳為15 nm以下，若為Ag則較佳為100 nm以下，若為Sn則較佳為1000 nm以下，若為Pd、Ir、Pt、Au則更佳為0.1~2 nm，若為Mo、Mn、In則更佳為0.1~8 nm，若為Ag則更佳為7~20 nm，若為Sn則更佳為100~1000 nm。若被覆層之厚度未達上述厚度，則有旁側蝕刻抑制效果不充分之虞，若超出上述厚度，則有初始蝕刻性劣化之虞。
(2)被覆層之鑑定
被覆層之鑑定可藉由XPS或AES等表面分析裝置自表層進行氬濺鍍，並進行深度方向之化學分析，從而藉由各個檢測峰值之存在而進行鑑定。
(3)附著量
作為構成上述被覆層之金屬，較佳為Pd、Ir、Pt、Au、Mo、Mn、In、Ag、Sn、Ti、Ta、Nb、Cr、Ru、Rh、W的 任一種以上。
具體而言，於被覆層含有Pd之情形時，Pd之附著量較佳為600 μg/dm2以下，更佳為20~250 μg/dm2。於被覆層含有Ir之情形時，Ir之附著量較佳為1100 μg/dm2以下，更佳為30~500 μg/dm2。於被覆層含有Pt之情形時，Pt之附著量較佳為1050 μg/dm2以下，更佳為20~400 μg/dm2。於被覆層含有Au之情形時，Au之附著量較佳為1000 μg/dm2以下，更佳為20~400 μg/dm2。於被覆層含有Mo之情形時，Mo之附著量較佳為1000 μg/dm2以下，更佳為10~800 μg/dm2。於被覆層含有Mn之情形時，Mn之附著量較佳為1000 μg/dm2以下，更佳為10~500 μg/dm2。於被覆層含有In之情形時，In之附著量較佳為1000 μg/dm2以下，更佳為10~500 μg/dm2。於被覆層含有Ag之情形時，Ag之附著量較佳為400~10000 μg/dm2，更佳為700~2000 μg/dm2。於被覆層含有Sn之情形時，Sn之附著量較佳為1000~50000 μg/dm2，更佳為10000~50000 μg/dm2。於被覆層含有W之情形時，W之附著量較佳為400 μg/dm2以下，更佳為70~300 μg/dm2。
若被覆層之Pd之附著量超過600 μg/dm2，Ir之附著量超過1100 μg/dm2，Pt之附著量超過1050 μg/dm2，Au之附著量超過1000 μg/dm2，Mo之附著量超過1000 μg/dm2，Mn之附著量超過1000 μg/dm2，In之附著量超過1000 μg/dm2，Ag之附著量超過10000 μg/dm2， Sn之附著量超過50000 μg/dm2，W之附著量超過400 μg/dm2，則分別存在對初始蝕刻性產生不良影響之可能性。又，若Ag之附著量未達400 μg/dm2，Sn之附著量未達1000 μg/dm2，則有抑制旁側蝕刻之效果不充分之虞。
於被覆層上之最表層，可進而形成防銹處理層，以提高防銹效果。又，於被覆層與銅箔之間亦可形成具有耐氧化性之底層，以進而抑制因加熱處理而引起之氧化。
(銅箔之製造方法)
本發明之印刷配線板用銅箔可藉由濺鍍法而形成。即，藉由濺鍍法而由被覆層被覆銅箔基材之表面之至少一部分。具體而言，藉由濺鍍法而於銅箔之蝕刻面側形成蝕刻時會有電子自銅箔側流動之被覆層。被覆層並不限於濺鍍法，例如亦可藉由電鍍、無電解鍍敷等濕式鍍敷法而形成。
被覆層之金屬可以單層形成，亦可以合金層形成。例如若為Mo，則於藉由濺鍍等乾式處理而形成之情形時可獲得Mo單層。於藉由電鍍等濕式處理而形成之情形時，無法獲得Mo單層，因此亦可為Ni等之合金層。又，初始蝕刻性較差而無法形成精細間距圖案之金屬並非為單層，而可藉由製成與較其本身更易腐蝕之金屬之合金層來消除此種問題。例如，若為W，則藉由電鍍形成與Ni之合金層，藉此相比W單層可提高初始蝕刻性。
又，本發明之印刷配線板用銅箔較佳為於進行濺鍍處理之前，進行作為預備處理之於銅箔表面藉由公知之方法 去除氧化膜等。
(印刷配線板之製造方法)
可使用本發明之銅箔依照常用方法而製造印刷配線板(PWB)。以下表示印刷配線板之製造方法之例。
首先，貼合銅箔與絕緣基板而製造積層體。只要積層銅箔之絕緣基板具有可適用於印刷配線板之特性，則並不受到特別限制，例如，剛性PWB用中可使用紙基材酚樹脂、紙基材環氧樹脂、合成纖維布基材環氧樹脂、玻璃布-紙複合基材環氧樹脂、玻璃布-玻璃不織布複合基材環氧樹脂及玻璃布基材環氧樹脂等，FPC用中可使用聚酯膜或聚醯亞胺膜等。
至於貼合之方法，於剛性PWB用之情形時，將樹脂含浸於玻璃布等基材中，並準備將樹脂硬化至半硬化狀態為止之預浸體。可藉由將銅箔自被覆層之相反側之面疊加於預浸體並加熱加壓而進行。
於可撓性印刷配線板(FPC)用之情形時，可使用環氧系或丙烯酸系接著劑而接著聚醯亞胺膜或聚酯膜與銅箔(3層結構)。又，作為不使用接著劑之方法(2層結構)，可列舉：鑄造(casting)法，其係藉由將作為聚醯亞胺之前驅物之聚醯亞胺清漆(聚醯胺酸清漆)塗佈於銅箔並進行加熱而醯亞胺化；或層壓法，其係將熱塑性聚醯亞胺塗佈於聚醯亞胺膜上，於其上重疊銅箔，並進行加熱加壓。於鑄造法中，於塗佈聚醯亞胺清漆之前預先塗佈熱塑性聚醯亞胺等固著塗佈材料亦有效。
本發明之積層體可用於各種印刷配線板(PWB)，並無特別限制，例如，就導體圖案之層數之觀點而言，可適用於單面PWB、雙面PWB、多層PWB(3層以上)，就絕緣基板材料之種類之觀點而言，可適用於剛性PWB、可撓性PWB(FPC)、剛性、可撓性PWB。又，本發明之積層體並不限定於將銅箔貼附於樹脂而成之如上所述之覆銅積層板，亦可為藉由濺鍍、鍍敷而於樹脂上形成有銅層之金屬化材料。
於形成於以上述方式製作而成之積層體之銅箔上之被覆層表面上塗佈抗蝕劑，並藉由光罩而將圖案曝光並顯影，藉此形成抗蝕劑圖案。
繼而，使用試劑去除露出於抗蝕劑圖案之開口部之被覆層。作為該試劑，就容易獲得之程度等原因而言，較佳為使用以鹽酸、硫酸或者硝酸為主成分者。
繼而，將積層體浸漬於由氯化銅水溶液或氯化鐵水溶液構成之蝕刻液中。此時，於相當於電路上部之位置、即抗蝕劑圖案之背面側還原蝕刻液中之氧化劑，從而抑制電路上部之側蝕。藉此，銅之電路圖案之蝕刻大致垂直地進行。藉此去除銅之多餘部分，繼而可將蝕刻阻劑剝離、去除而露出電路圖案。
又，於形成被覆層之前，亦可預先於銅箔基材表面形成耐熱層。
(印刷配線板之銅箔表面之電路形狀)
如上所述自被覆層側蝕刻而形成之印刷配線板之銅箔 表面之電路並非為其長條狀之兩個側面垂直地形成於絕緣基板上，通常係自銅箔之表面朝下、即朝向樹脂層而逐漸擴展地形成(壓陷之產生)。藉此，長條狀之兩個側面分別相對於絕緣基板表面而具有傾斜角θ。為了目前所要求之電路圖案之小型化(精細間距化)，關鍵在於儘量縮小電路之間距，但若該傾斜角θ小，則相應地壓陷變大，從而電路之間距擴大。又，傾斜角θ通常於各電路及電路內並不完全固定。若此種傾斜角θ之偏差較大，則有對電路之品質產生不良影響之虞。因此，自被覆層側蝕刻而形成之印刷配線板之銅箔表面之電路較理想為其長條狀之兩個側面分別相對於絕緣基板表面而具有65~90°之傾斜角θ，且同一電路內之tanθ之標準偏差為1.0以下。又，作為蝕刻因數(EF，Etching Factor)，於電路之間距為50 μm以下時，較佳為1.5以上，更佳為2.5以上。
[實施例]
以下，表示本發明之實施例，但其等係為了更好地理解本發明而提供者，並非旨在限定本發明。
(電流之測定)
分別將抗蝕劑之背面側之被覆層及銅箔基材[厚度為17 μm之銅箔(JX Nippon Mining & Metals製造之C1100]視為電極，並將其浸於蝕刻液中而測定電流。
被覆層係藉由濺鍍而以200 nm之厚度形成於銅箔上，由耐酸帶覆蓋銅箔之背面側，使曝露於蝕刻液之部分之面積為23 cm2(以下稱作表面處理極)。相對電極之銅箔側亦 由耐酸帶覆蓋，使曝露之部分之面積為23 cm2(以下稱作銅箔極)。為使於電子自銅箔極流向表面處理極時電流為正，而藉由引線連接數位萬用表(ADC股份有限公司、7351A/E)與銅箔極、表面處理極。浸漬兩極之電解液之條件係如下所述。蝕刻液之組成係採用通常使用者。
組成：CuCl2 2.0 M+HCl 2.3 M
液溫：50℃
旋轉速度：200 rpm
用於濺鍍之各種金屬之單體係使用純度為3 N者。附著量係改變輸出而調整。
(電路之形成) (i)精細間距
對厚度為17 μm之銅箔(JX Nippon Mining & Metals製造之C1100、Rz=0.8 μm)之單面，藉由逆濺鍍而去除預先附著於表面之薄氧化皮膜，以特定附著量而形成各種金屬層。於相反面以相同之方式去除氧化皮膜之後，形成Ni層，繼而形成Cr層，並於其面上對附有接著劑之聚醯亞胺膜(NIKKAN工業製造、CISV1215)以壓力為7 kgf/cm2、溫度為160℃進行40分鐘之加熱壓製而製作積層體。
繼而，藉由丙酮對積層體之表面處理銅箔面進行脫脂，並使其浸漬於稀硫酸中30秒，從而去除表面之污垢及氧化層。繼而，使用旋轉塗佈機將液體抗蝕劑(東京應化工業製造、OFPR-800LB)滴加至該面並使其乾燥。以乾燥後之抗蝕劑厚度成為1 μm之方式進行調整。其後，藉 由曝光而印刷10條電路，並以下述條件進行蝕刻，從而形成電路。於蝕刻後，使其浸漬於45℃之NaOH水溶液(100 g/L)中1分鐘，並剝離抗蝕劑。
蝕刻液：CuCl2 2.0 M+HCl 2.3 M
抗蝕劑圖案：L/S=33 μm/7 μm
噴壓：0.20 MPa
液溫：50℃
最終電路之底部寬度：18 μm
圖1中係表示電路圖案之一部分之表面照片、該部分中之電路圖案之寬度方向之橫截面之模式圖以及使用該模式圖之蝕刻因數之計算方法之概略。圖1所示之a係藉由自電路上方之SEM觀察而測定，算出蝕刻因數(EF=b/a)，並算出平均值、偏差。
(ii)通用間距
若對藉由(i)而無法形成電路之實施例42~47及比較例1印刷擴大了抗蝕劑開口寬度之圖案L/S=120 μm/80 μm，並進行蝕刻100秒，則比較例1可形成電路，相對於此，雖實施例42~47相較於(i)更加進行了蝕刻，但初始蝕刻性較差而無法形成電路。因此，藉由蝕刻過程(蝕刻50秒)中之式：EF=d/c(參照圖2)所定義之蝕刻因數來評價蝕刻性。由於實施例42~47之初始蝕刻性於面內不均勻，因此於電路1000 μm長之範圍內測定10處，並算出平均值、偏差。
(試驗結果) (1)電流之測定
將測定結果示於表1。Al、Zn係電子向銅箔極側流動，相對於此，Ti、Mn、Ta、Nb、Sn、Cr、In、Mo、Ru、Rh、Ag、Pd、Ir、Pt、Au係電子自銅箔極側流入。
Ti、Nb係自浸漬後電子之流動緩慢地增加並飽和。Ag、Sn係初期電子流量較少，自浸漬後於10~30秒之間其流動急遽地降低。Mo、Ru、Rh、Pd、Ir、Pt、Au係於浸漬後30秒後電子之流動仍繼續。
(2)附著量之測定
被覆層之附著量測定係將50 mm×50 mm之銅層表面之皮膜於混合有HNO3(2重量%)及HCl(5重量%)之溶液中溶解銅層之一半左右，並藉由ICP發射光譜分析裝置(SII NanoTechnology Inc.製造、SFC-3100)對該溶液中之金屬濃度進行測定，算出每單位面積之金屬量(μg/dm2)。將測定結果示於表2。
(3)蝕刻因數
將蝕刻因數之平均值及偏差分別示於表3。
(i)精細間距
Al、Zn係於蝕刻途中抗蝕劑剝離，從而無法形成電路(比較例4、5)。若與表1之結果對照，則可推定其原因在於該等層於氧化時所釋放之電子於短時間內向基材側流動。
Ti、Ta、Nb、Cr、Ru、Rh係無法利用其抗蝕劑圖案形成電路(實施例42~47)。可推定其原因在於該等金屬較易形成初始蝕刻性較差之氧化物。
Pd、Ir、Pt、Au、Mo、Mn、In係若與比較例1相比，則電路之蝕刻因數提高(實施例1~41)。可推定其係由於電子自基材向該等層流進，而引起作為氧化劑之Cu2+之還原，從而抑制旁側蝕刻。
根據實施例4與5、9與10、14與15、19與20、24與25、28與29、32與33、35與36及40與41，若附著量為某固定以上之量，則確認出效果之飽和。
(ii)通用間距
對藉由(i)而無法形成電路之實施例42~47，於擴大了抗蝕劑開口直徑之圖案上嘗試蝕刻。雖最後無法形成電路，但可確認與空白樣品材料相比可抑制旁側蝕刻。可推定初始蝕刻性較差係由於在抗蝕劑開口部存在有該等氧化物。可推定於此種氧化物層與金屬層混雜存在之情形時，電子亦自銅箔基材側向該等層流入，而還原氧化劑。
(含有W之被覆層：濺鍍)
作為實施例48，使用W靶(純度3 N)並藉由濺鍍以 相當於200 nm之厚度附著於銅箔之單面，使用其並以與實施例1~47相同之程序測定銅箔與W層之間流動之電流之方向。使用W靶(純度3 N)並藉由濺鍍於銅箔之S面上形成W層。使用其並以與實施例1~47相同之程序形成40 μm間距或200 μm間距之抗蝕劑圖案，藉由蝕刻而形成電路。
將試驗條件及結果示於表1~3。根據試驗結果，與Ti、Mn、Ta、Nb、Sn、Cr、In、Mo、Ru、Rh、Ag、Pd、Ir、Pt、Au同樣地，電子亦自銅箔極側而流入至W。雖欲形成40 μm間距之電路，但無法形成電路。可推定其原因在於：存在W氧化物，抗蝕劑開口直徑較窄，以受限之氧化劑之供給量未發現適於形成電路之初始蝕刻性。因此，若擴大抗蝕劑開口直徑(200 μm間距)，增加氧化劑之供給量並進行蝕刻，則雖最後無法形成電路，但與空白樣品材料相比可抑制旁側蝕刻。認為實施例48暗示了即便於氧化物與金屬混雜存在之情形時，電子亦自銅箔側流入至W側，而還原氧化劑。
(NiMo合金鍍敷)
作為實施例49，由於藉由電鍍而形成Mo層，因此以如下條件形成與Ni之合金層。
浴組成：硫酸鎳六水合物0.1 M
鉬酸鈉二水合物0.2 M
檸檬酸鈉二水合物0.2 M
溫度：30℃
電流密度：2 A/dm2
時間：12秒
於形成有該合金層之表面，以與實施例1~48相同之程序形成40 μm間距之抗蝕劑圖案，並藉由蝕刻而形成電路。將試驗條件及結果示於表2及3。根據試驗結果，Mo附著量為433 μg/dm2。又，電路之蝕刻因數高達5.9。
(含有W之被覆層：電鍍)
作為實施例50~52，由於藉由電鍍而形成W層，因此以如下條件形成與Ni之合金層。
浴組成：硫酸鎳六水合物0.1 M
鎢酸鈉二水合物0.1 M
檸檬酸鈉二水合物0.2 M
溫度：65℃
電流密度：2 A/dm2
時間：3秒、12秒、20秒
W附著量係於鍍敷時間為3秒之情形時為72 μg/dm2，於鍍敷時間為12秒之情形時為240 μg/dm2，於鍍敷時間為20秒之情形時為456 μg/dm2。於將鍍敷時間設為3秒之情形時，由於鍍敷時間較短，於藉由目視而進行判斷時無法對整面均一地進行鍍敷。於形成有W層之表面，以與實施例1~49相同之程序形成40 μm間距之抗蝕劑圖案，並藉由蝕刻形成電路。將試驗條件及結果示於表2 及3。根據試驗結果，由於其係與Ni之合金，因此與單層相比，初始蝕刻性提高，從而可形成40 μm間距之電路。
θ‧‧‧傾斜角
圖1係電路圖案之一部分之表面照片、該部分中之電路圖案之寬度方向之橫截面之模式圖以及使用該模式圖之蝕刻因數(EF)之計算方法之概略。
圖2係表示於實施例42~47之蝕刻因數(EF)之計算中所使用之要素c及d之定義的圖。
θ‧‧‧傾斜角

Claims (6)

  1. 一種印刷配線板用銅箔，其具備銅箔基材及被覆該銅箔基材表面之至少一部分的被覆層，該被覆層含有Mo、Mn、In、Sn、W中的任一種以上，該被覆層含有1000μg/dm2以下之Mo、1000μg/dm2以下之Mn、1000μg/dm2以下之In、1000~50000μg/dm2之Sn、400μg/dm2以下之W中的任一種以上，蝕刻時會有電子自銅箔側流動之被覆層形成於該蝕刻時之形成抗蝕劑圖案的面。
  2. 如申請專利範圍第1項之印刷配線板用銅箔，其中，該被覆層含有10~800μg/dm2之Mo、10~500μg/dm2之Mn、10~500μg/dm2之In、10000~50000μg/dm2之Sn、70~300μg/dm2之W中的任一種以上。
  3. 一種積層體，其係銅層與樹脂基板之積層體，具備有被覆該銅層之表面至少一部分的申請專利範圍第1或2項之被覆層。
  4. 一種積層體，其係申請專利範圍第1或2項之銅箔與樹脂基板之積層體。
  5. 一種印刷配線板，其以申請專利範圍第3項之積層體為材料。
  6. 一種印刷配線板，其以申請專利範圍第4項之積層體為材料。
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